KR100721187B1 - 레지스터 지연 동기 루프의 버퍼 회로 - Google Patents

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Abstract

본 발명은 레지스터 지연 동기 루프가 디스에이블 상태일 때, 회로의 제어부로 들어가는 클럭을 로우 레벨상태로 설정하여 전력 소모를 감소시킨 레지스터 지연 동기 루프의 버퍼 회로에 관한 것으로, 입력 버퍼, 제어부, 지연 모니터부, 지연 모델부, 출력 버퍼로 이루어진 레지스터 지연 동기 루프에 있어서, 클럭 및 클럭 바 신호와 클럭 인에이블 신호에 응답하여 전압 신호를 출력하는 차동 증폭부와, 상기 차동 증폭부의 전압 신호를 반전하여 제 1 클럭 신호를 출력하는 반전부와, 상기 제 1 클럭 신호, 외부로부터 인가된 디스에이블 반전 신호 및 파워 다운 인에이블바 신호에 응답하여 지연 동기 루프의 제어 클럭 신호와, 제 2 클럭 신호를 출력하는 입력 버퍼부, 상기 제 1 클럭 신호, 외부로부터 인가된 디스에이블 신호 및 상기 디스에이블 반전 신호와 상기 지연 모니터부의 출력인 제 3 클럭 신호를 응답하여 레지스터 지연 동기 루프의 클럭 신호를 출력하는 출력 버퍼부를 포함하여 구성됨을 특징으로 한다.
DLL(Delay Locked Loop), DDR(Double Data Rate)

Description

레지스터 지연 동기 루프의 버퍼 회로{ Circuit for Input-Output Buffer of Register Delay locked loop}
도 1은 지연 동기 루프 회로를 사용한 DDR SDRAM의 데이터 출력을 나타낸 타이밍도이다.
도 2는 일반적인 레지스터 지연 동기 루프를 나타낸 블록도
도 3은 종래의 레지스터 지연 동기 루프의 입력 버퍼 회로를 나타낸 회로도
도 4는 본 발명의 레지스터 지연 동기 루프의 입력 버퍼 회로를 나타낸 회로도
도면의 주요 부분에 대한 부호 설명
41 : 차동 증폭부 42 : 반전부
43 : 입력 버퍼부 44 : 출력 버퍼부
clk : 클럭 신호 clkb : 클럭 바 신호
enable_clk : 클럭 인에이블 신호 vb : 차동 증폭부의 출력 전압
clk_con : 지연 동기 루프 제어 클럭 신호 dis : 디스에이블 신호
pdenb : 파워 다운 인에이블바 신호 disb : 디스에이블바 신호
clk_dll : 지연 동기 루프의 출력 클럭 신호
본 발명은 디디알 에스디램(DDR SDRAM: Double Data Rate Synchronous Dynamic Random Access Memory)에 관한 것으로, 특히 레지스터 지연 동기 루프가 디스에이블 상태일 때, 회로의 제어부로 들어가는 클럭을 로우 레벨 상태로 설정하여 전력 소모를 감소시킨 레지스터 지연 동기 루프의 버퍼 회로에 관한 것이다.
일반적인 DRAM(Dynamic Random Access Memory)은 외부에서 인가된 리드(read) 명령에 응답하여 데이터를 출력하기 위해서는 준비 시간, 즉, 억세스 타임(tAC)이 소요된다.
그런데, DRAM 중에서도 SDRAM(Synchronous DRAM)은 데이터를 출력함에 있어서, 외부에서 인가된 클럭에 동기시켜 데이터를 출력하도록 하는 기억 소자이다. 데이터 출력의 속도를 향상시키기 위해 DDR(Double Data Rate) SDRAM을 사용하는 데, 일반적인 SDRAM에 비해서 약 2배 정도의 속도 향상 효과를 얻을 수 있다.
이와 같은 DDR SDRAM은 외부 클럭의 클럭 에지에 동기하여 데이터를 출력하기 위해서 지연 동기 루프(DLL : Delay Locked Loop)를 사용하여 클럭 신호를 조정한다.
이하, 첨부된 도면을 참조하여 종래의 레지스터 지연 동기 루프 회로에 대해 설명한다.
도 1은 지연 동기 루프 회로를 사용한 DDR SDRAM의 데이터 출력을 나타낸 타이밍도이다.
도 1과 같이, 지연 동기 루프를 통하여 지연 동기 루프 클럭 신호(clk_dll)가 나오게 되는 데, 실제 지연 동기 루프 클럭 신호(clk_dll)와 데이터 출력까지의 시간을 억세스 타임(tAC)이라 하며, 따라서, 외부에서 인가된 클럭 신호(clk)와 지연 동기 루프 클럭 신호(clk_dll)와의 시간차는 tCK-tAC가 된다(여기서, tCK는 외부 인가 클럭의 1클럭 발생 시간).
이 때, 외부에서 인가된 클럭 신호(clk)의 라이징 에지(B)에서 지연 동기 루프 클럭 신호를 보면, tAC만큼 앞선 것처럼 보인다.
도 2는 일반적인 레지스터 지연 동기 루프 회로의 블록도이다.
도 2와 같이, 일반적인 레지스터 지연 동기 루프 회로는 입력 버퍼부(100), 제어부(200), 지연 모니터부(300), 지연 모델부(400), 출력 버퍼부(500)로 구성된다.
상기 입력 버퍼부(100)는 클럭 인에이블 신호(enable_clk)에 응답하여 입력으로 들어온 클럭 신호(clk)와 클럭바 신호(clkb)를 버퍼링하여 제 1 클럭 신호(clk2_dll) 및 제 1 클럭 바 신호(clkb2_dll)와 지연 동기 루프 제어 클럭(clk_con)을 출력한다.
제어부(200)는 상기 지연 동기 제어 클럭(clk_con)에 응답하여 입력으로 들어온 제어 신호(control signal)와 일정시간 이동한 지연 모니터 클럭 신호(cmp_shift)를 출력한다.
상기 제어부(200)에서는 지연 동기 루프의 클럭 신호(clk_dll)가 상기 외부에서 인가된 클럭 신호의 라이징 에지(rising edge)에 비해 억세스 타임(tAC)만큼 앞서는지를 판단하는 역할을 한다. 이 때, 상기 지연 동기 루프의 클럭 신호(clk_dll)가 상기 클럭 신호(clk)의 라이징 에지(rising edge)에 비해 억세스 타임(tAC)만큼 앞서지 않을 경우에는, 제어부(200)에서 지연모니터부(300), 지연 모델부(400)를 거쳐 다시 제어부(200)로 소정 시간 지연된 클럭 신호가 인가되도록 피드백 루프를 생성한다.
상기 지연 모니터부(300)는 상기 제 1 클럭 신호(clk2_dll) 및 제 1 클럭 바 신호(clkb2_dll)를 입력받고 상기 지연 모니터 클럭 신호(cmp_shift)에 응답하여 제어 신호(control signal)를 출력하여 다시 피드백시키고, 상기 제 1 클럭 신호(clk2_dll) 및 제 1 클럭 바 신호(clkb2_dll)를 일정시간 지연시킨 제 2 클럭 신호(clk3_dll) 및 제 2 클럭 바 신호(clkb3_dll)를 출력한다.
이러한 상기 지연 모니터부(300)는 데이터 출력을 억세스 타임만큼 지연시키는 역할을 한다. 여기에는 많은 레지스터들이 있는데, 레지스터가 필요한 이유는 인버터를 몇 게 거쳤는지 기억하기 위해서이다.
상기 지연 모델부(400)는 상기 피드백된 제어 신호를 다시 일정 지연 시간을 거쳐 상기 제어부(200)로 입력한다. 상기 지연 모델부(400)는 많은 인버터와 레지스터들로 구성된다. 레지스터가 필요한 이유는 인버터를 몇 개 거쳤는지 기억하는 역할을 한다. 지연 동기 루프의 클럭 신호(clk_dll)는 한 번의 피드백 동작으로 상기 클럭 신호(clk)의 라이징 에지(rising edge)보다 억세스 타임(tAC)만큼 앞서는 것이 아니라 조금씩 지연시키는 과정을 반복해서 상기 억세스 타임(tAC)만큼 앞서게 되는 것이다.
상기 출력 버퍼부(500)는 상기 제 2 클럭 신호(clk3_dll) 및 제 2 클럭 바 신호(clkb3_dll)를 입력으로 하여 지연 동기 루프 회로의 클럭 신호(clk_dll) 및 클럭 바 신호(clkb_dll)를 출력한다.
상기 입력 버퍼부(100)로부터의 출력 중의 하나인 지연 동기 루프 제어 클럭 신호(clk_con)는 제어 신호(control signal)와 함께, 제어부(200) 및 지연모니터(300), 지연 모델부(400)를 거치면서 피드백되어 상기 제어부(200)로 다시 인가된다. 이러한 루프를 거치면서 상기 지연 동기 루프에서 록킹되는 영역의 클럭 신호를 찾을 수 있다.
DDR SDRAM에서는 필요에 따라서 지연 동기 루프(DLL)를 인에이블(enable)하기도 하고, 디스에이블(disable)하기도 한다.
상기 레지스터 지연 동기 루프 회로에서는 인에이블 모드(enable mode)나, 디스에이블 모드(disable mode) 구별없이 상기 제어부(200)에 지연 동기 제어 클럭(clk_con)이 입력되므로, 제어부(200) 및 지연 모니터부(300), 지연 모델부(400) 등의 피드백 루프가 계속적으로 돌기 때문에 필요 없는 전력 소모가 일어난다.
도 3은 종래의 레지스터 지연 동기 루프의 입력 버퍼 회로를 나타내는 회로도이다.
도 3에 도시된 종래의 레지스터 지연 동기 루프의 입력 버퍼 회로는 외부에서 인가된 클럭 신호에 대한 버퍼 회로이다.
클럭 바 신호에 대한 버퍼 회로는 상기 차동 증폭부의 클럭 바 신호의 출력 단에 차동 증폭부 이하의 반전부, 루프 펄스 폭 결정부, 연산부를 부가하여 구할 수 있다.
도 3과 같이, 종래의 레지스터 지연 동기 루프의 입력 버퍼 회로는 클럭 및 클럭 바 신호(clk, clkb)와 클럭 인에이블 신호(enable_clk)에 응답하여 전압 신호(vb)를 출력하는 차동 증폭부(31)와, 상기 차동 증폭부(31)의 전압 신호(vb)를 반전하여 지연 동기 루프 제어 클럭 신호(clk_con)를 출력하는 제 1 반전부(32)와, 상기 지연 동기 루프 제어 클럭 신호(clk_con)와 펄스 인에이블 신호(enable_pul)를 인가받아 소정 시간 펄스를 유지하는 펄스 폭 클럭 신호(clk_dly)를 출력하는 지연 동기 루프 펄스 폭 결정부(33)와, 상기 지연 동기 루프 제어 클럭 신호(clk_con)와 펄스 폭 클럭 신호(clk_dly)의 신호를 인가받아 상기 클럭 신호의 버퍼링된 클럭 신호를 출력하는 연산부(34)로 구성되어 있다.
상기 차동 증폭부(31)는 클럭 신호(clk), 클럭 바 신호(clkb)를 받아 상기 클럭 인에이블 신호(enable_clk)에 응답하여 전압 신호(vb)를 출력한다.
이러한 상기 차동 증폭부(31)는 4개의 피모스 트랜지스터와 3개의 앤모스 트랜지스터로 구성되어 있다.
이 때, 전원 전압(Vdd)을 소오스로 하며 서로 병렬 연결된, 제 1, 제 2, 제 3, 제 4 피모스 트랜지스터(P1, P2, P3, P4)의 연결은 다음과 같다.
상기 제 1, 제 4 피모스 트랜지스터(P1, P4)의 게이트에는 상기 클럭 인에이블 신호(enable_clk)가 공통으로 인가되고, 상기 제 2, 제 3 피모스 트랜지스터(P2, P3)의 게이트는 공통으로 연결되어 있고, 여기에는 상기 제 2 피모 스 트랜지스터(P2)의 드레인단의 출력이 인가된다.
상기 제 1, 제 2 피모스 트랜지스터(P1, P2)의 공통 드레인단에는 제 1 앤모스 트랜지스터(N1)의 드레인이 연결되고, 상기 제 1 앤모스 트랜지스터(N1)의 게이트에는 클럭 바 신호(clkb)가 인가된다.
상기 제 3, 제 4 피모스 트랜지스터(P3, P4)의 공통 드레인단에는 제 2 앤모스 트랜지스터(N2)의 드레인이 연결되어 있고, 상기 제 2 앤모스 트랜지스터(N2)의 게이트에는 클럭 신호(clk)가 인가된다.
상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)의 공통 소오스단과 접지 단 사이에는 제 3 앤모스 트랜지스터(N3)가 연결되어 있으며, 상기 제 3 앤모스 트랜지스터(N3)의 게이트는 상기 클럭 인에이블 신호(enable_clk)가 연결되어 있다.
이 때, 상기 클럭 인에이블 신호(enable_clk)가 로우 레벨일 때와 하이 레벨일 때로 나누어 생각한다.
첫 번째로, 상기 클럭 인에이블 신호(enable_clk)가 로우 레벨일 때는 상기 제 1 내지 제 4 피모스 트랜지스터(P1, P2, P3, P4)는 턴온되고, 따라서, 상기 차동 증폭부(31)의 출력은 하이 레벨이 나오게 된다. 즉, 로우 레벨일 때는 클럭 및 클럭 바 신호(clk, clkb)에 관계없이 차동 증폭부가 하이 레벨을 출력한다.
두 번째로, 상기 클럭 인에이블 신호(enable_clk)가 하이 레벨일 때는 상기 제 1 내지 제 4 피모스 트랜지스터(P1, P2, P3, P4)는 턴오프되고, 상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)의 출력은 클럭 및 클럭 바 신호(clk, clkb)에 의해 제어된다.
즉, 이 때, 클럭 신호(clk)가 하이 레벨, 클럭 바 신호(clkb)가 로우 레벨로 인가되게 되면 상기 차동 증폭부(31)의 출력은 로우 레벨로 인가된다.
상기와 반대의 경우, 즉, 클럭 신호(clk)가 로우 레벨, 클럭 바 신호(clkb)가 하이 레벨로 인가되면, 상기 제 1 앤모스 트랜지스터는 턴온 상태이며, 이 때 상기 제 1 앤모스 트랜지스터의 드레인 출력은 로우 레벨로 제 2, 제 3 피모스 트랜지스터는 턴온 상태에 있게 된다. 따라서, 상기 차동 증폭부의 출력 전압(vb)은 하이 레벨 상태에 있게된다.
상기 차동 증폭부(31)의 출력인 전압 신호(vb)는 반전부(32)를 거쳐 반전 신호가 출력된다. 이 반전 신호를 지연 동기 루프 제어 클럭 신호(clk_con)로 사용한다.
이어, 상기 지연 동기 루프 펄스 폭 결정부(33)는 상기 지연 동기 루프 제어 클럭 신호(clk_con)와 외부에서 인가되는 펄스 인에이블 신호(enable_pul)를 인가받아 소정 시간만큼 펄스 폭을 유지시킬 수 있는 펄스 폭 클럭 신호(clk_dly)를 출력한다.
상기 논리 연산부(34)는 상기 지연 동기 루프 제어 클럭 신호(clk_con)와 상기 펄스 폭 클럭 신호(clk_dly)를 인가받아 낸드 연산하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전하여 지연 동기 루프 입력 버퍼의 클럭 신호를 출력하는 인버터로 구성된다. 여기서 전원 전압과 접지 전압 사이에 병렬로 연결된 제 5, 제 6 피모스 트랜지스터(P5, P6)와 이에 직렬로 연결된 제 4, 제 5 앤모스 트랜지스터(N4, N5)가 바로 낸드 게이트이다.
상기 논리 연산부는 상기 DLL 제어 클럭 신호와 상기 DLL 펄스 폭 결정부의 신호가 모두 하이 레벨일 때, 상기 입력 버퍼의 클럭 신호를 하이 레벨로 출력한다.
상기에서 기술한 반전부의 인버터나 논리 연산부의 낸드 게이트 및 인버터는 모두 CMOS 트랜지스터로 구현된다.
그러나, 상기와 같은 종래의 레지스터 지연 동기 루프의 입력 버퍼 회로는 다음과 같은 문제점이 있다.
종래의 레지스터 지연 동기 루프 회로에서는 디스에이블 모드(disable mode)에서 불필요한 동작을 수행하고 있다.
그 원인은 종래의 레지스터 지연 동기 루프 회로는 실제적으로 인에이블 모드와 디스에이블을 구분하는 신호 입력이 이루어지지 않기 때문에, 디스에이블 모드에서도 지연 동기 루프의 입력 버퍼 회로에서 하이 레벨로 출력되는 클럭 신호가 제어부, 지연 모니터, 지연 모델부를 거쳐 출력 버퍼로 인가되기 때문이다.
즉, 상기 디스에이블 모드에서, 입력 버퍼의 클럭 신호를 로우 레벨로 제어할 수 있다면, 제어부, 지연 모니터, 지연 모델부를 거칠 때 사용되는 전력 소비를 줄일 수 있는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 레지스터 지연 동기 루프가 디스에이블 상태일 때, 회로의 제어부로 들어가는 클럭을 로우 레벨상태로 설정하여 전력 소모를 감소시킨 레지스터 지연 동기 루프의 버퍼 회로를 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 레지스터 지연 동기 루프의 버퍼 회로는 입력 버퍼, 제어부, 지연 모니터부, 지연 모델부, 출력 버퍼로 이루어진 레지스터 지연 동기 루프에 있어서, 클럭 및 클럭 바 신호와 클럭 인에이블 신호에 응답하여 전압 신호를 출력하는 차동 증폭부와, 상기 차동 증폭부의 전압 신호를 반전하여 제 1 클럭 신호를 출력하는 반전부와, 상기 제 1 클럭 신호, 외부로부터 인가된 디스에이블 반전 신호 및 파워 다운 인에이블바 신호에 응답하여 지연 동기 루프의 제어 클럭 신호와, 제 2 클럭 신호를 출력하는 입력 버퍼부, 상기 제 1 클럭 신호, 외부로부터 인가된 디스에이블 신호 및 상기 디스에이블 반전 신호와 상기 지연 모니터부의 출력인 제 3 클럭 신호를 응답하여 레지스터 지연 동기 루프의 클럭 신호를 출력하는 출력 버퍼부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 레지스터 지연 동기 루프의 버퍼 회로에 대해 상세히 설명하면 다음과 같다.
도 4는 본 발명의 레지스터 지연 동기 루프의 버퍼 회로를 나타낸 회로도이다.
도 4와 같이, 본 발명의 레지스터 지연 동기 루프의 버퍼 회로는 입력 버퍼, 제어부, 지연 모니터부, 출력 버퍼로 이루어진 레지스터 지연 동기 루프에 있어서, 클럭 및 클럭 바 신호(clk, clkb)와 클럭 인에이블 신호(enable_clk)에 응답하여 전압 신호(vb)를 출력하는 차동 증폭부(41)와, 상기 차동 증폭부(41)의 전압 신호(vb)를 반전하여 제 1 클럭 신호(clk1_dll)를 출력하는 반전부(42)와, 상기 제 1 클럭 신호(clk1_dll), 외부로부터 인가된 디스에이블 반전 신호(disb) 및 파워 다운 인에이블바 신호(pdenb)에 응답하여 지연 동기 루프의 제어 클럭 신호(clk_con)와, 제 2 클럭 신호(clk2_dll)를 출력하는 입력 버퍼부(43), 상기 제 1 클럭 신호(clk1_dll), 외부로부터 인가된 디스에이블 신호(dis) 및 상기 디스에이블 반전 신호(disb)와 상기 지연 모니터부의 출력인 제 3 클럭 신호(clk3_dll)를 응답하여 레지스터 지연 동기 루프의 클럭 신호(clk_dll)를 출력하는 출력 버퍼부(44)를 포함하여 구성된다.
상기 차동 증폭부(41)는 클럭 신호(clk), 클럭 바 신호(clkb)를 받아 상기 클럭 인에이블 신호(enable_clk)에 응답하여 전압 신호(vb)를 출력한다.
이 때의 차동 증폭부(41)는 4개의 피모스 트랜지스터와 3개의 앤모스 트랜지스터로 구성되어 있다.
전원 전압(Vdd)을 소오스로 하며 서로 병렬 연결된, 제 1, 제 2, 제 3, 제 4 피모스 트랜지스터(P1, P2, P3, P4)의 연결은 다음과 같다.
상기 제 1, 제 4 피모스 트랜지스터(P1, P4)의 게이트에는 상기 클럭 인에이블 신호(enable_clk)가 공통으로 인가되고, 상기 제 2, 제 3 피모스 트랜지스터(P2, P3)의 게이트는 공통으로 연결되어 있고, 여기에는 상기 제 2 피모스 트랜지스터(P2)의 드레인단의 출력이 인가된다.
상기 제 1, 제 2 피모스 트랜지스터(P1, P2)의 공통 드레인단에는 제 1 앤모스 트랜지스터(N1)의 드레인이 연결되고, 상기 제 1 앤모스 트랜지스터(N1)의 게이 트에는 클럭 바 신호(clkb)가 인가된다.
상기 제 3, 제 4 피모스 트랜지스터(P3, P4)의 공통 드레인단에는 제 2 앤모스 트랜지스터(N2)의 드레인이 연결되어 있고, 상기 제 2 앤모스 트랜지스터(N2)의 게이트에는 클럭 신호(clk)가 인가된다.
상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)의 공통 소오스단과 접지 단 사이에는 제 3 앤모스 트랜지스터(N3)가 연결되어 있으며, 상기 제 3 앤모스 트랜지스터(N3)의 게이트는 상기 클럭 인에이블 신호(enable_clk)가 연결되어 있다.
이 때, 상기 클럭 인에이블 신호(enable_clk)가 로우 레벨일 때와 하이 레벨일 때로 나누어 생각한다.
첫 번째로, 상기 클럭 인에이블 신호(enable_clk)가 로우 레벨일 때는 상기 제 1 내지 제 4 피모스 트랜지스터(P1, P2, P3, P4)는 턴온되고, 따라서, 상기 차동 증폭부(41)의 전압 출력(vb)은 하이 레벨이 나오게 된다. 즉, 로우 레벨일 때는 클럭 및 클럭 바 신호(clk, clkb)에 관계없이 차동 증폭부(41)가 하이 레벨을 출력한다.
두 번째로, 상기 클럭 인에이블 신호(enable_clk)가 하이 레벨일 때는 상기 제 1 내지 제 4 피모스 트랜지스터(P1, P2, P3, P4) 턴오프되고, 상기 제 1, 제 2 앤모스 트랜지스터(N1, N2)의 출력은 클럭 및 클럭 바 신호(clk, clkb)에 의해 제어된다.
즉, 이 때, 클럭 신호(clk)가 하이 레벨, 클럭 바 신호(clkb)가 로우 레벨로 인가되게 되면 상기 제 1 차동 증폭부(41)의 출력은 로우 레벨로 인가된다.
그 반대의 경우, 즉, 이 때, 클럭 신호(clk)가 하이 레벨, 클럭 바 신호(clkb)가 로우 레벨로 인가되게 되면 상기 차동 증폭부(41)의 전압 출력(vb)은 로우 레벨 상태에 있게된다.
상기와 반대의 경우, 즉, 클럭 신호(clk)가 로우 레벨, 클럭 바 신호(clkb)가 하이 레벨로 인가되면, 상기 제 1 앤모스 트랜지스터(N1)는 턴온 상태이며, 이 때 상기 제 1 앤모스 트랜지스터(N1)의 드레인 출력은 로우 레벨로 제 2, 제 3 피모스 트랜지스터(P2, P3)는 턴온 상태에 있게 된다. 따라서, 상기 차동 증폭부(41)의 전압 출력(vb)은 하이 레벨 상태에 있게된다.
반전부(42)는 CMOS 인버터 하나로 이루어져 있다.
따라서, 상기 차동 증폭부(41)의 출력(vb)을 반전하는 데, 상기 클럭 인에이블 신호(enable_clk)가 로우 레벨일 경우에는 상기 차동 증폭부(41)의 출력이 하이 레벨이므로, 반전부(42)를 거쳐 출력된 제 1 클럭 신호(clk1_dll)는 로우 레벨이 된다.
또한, 상기 클럭 인에이블 신호(enable_clk)가 하이 레벨이고, 상기 클럭 신호(clk)가 하이 레벨인 경우, 상기 차동 증폭부(41)의 출력은 로우 레벨이므로, 이를 반전시킨 반전부(42)의 출력 제 1 클럭 신호는 하이 레벨로 나오게 된다.
상기 클럭 신호(clk)가 로우 레벨인 경우, 즉, 상기 클럭 바 신호(clkb)가 하이 레벨인 경우는 상기 차동 증폭부(41)의 출력은 하이 레벨로 나와, 상기 반전부(42)의 출력 제 1 클럭 신호(clk1_dll)는 로우 레벨로 나오게 된다.
즉, 상기 차동부(41)와 상기 반전부(42)를 거쳐 나온 제 1 클럭 신호(clk1_dll)는 잡음이 제거되고, 약간 지연된 값을 갖는 클럭 신호인 것이다.
입력 버퍼부(43)는 각각 2개씩의 낸드 게이트와 인버터로 이루어져 있다.
상기 입력 버퍼부는 상기 제 1 클럭 신호(clk1_dll)와 디스에이블바 신호(disb)를 논리 연산하는 제 1 낸드 게이트(nand1)와, 상기 제 1 낸드 게이트(nand1)의 출력을 반전시키는 제 1 인버터(iv1)와, 상기 제 1 클럭 신호(clk_dll)와 디스에이블바 신호(disb) 및 파워 다운 인에이블바 신호(pdenb)를 입력하여 이를 논리 연산하는 제 2 낸드 게이트(nand2)와, 상기 제 2 낸드 게이트(nand2)의 출력을 받아 이를 반전하는 제 2 인버터(iv2)를 포함하여 구성된다.
상기 외부로부터의 입력인 디스에이블바 신호(disb)는 지연 동기 루프가 디스에이블 모드일 때 로우 레벨로, 인에이블 모드일 때 하이 레벨로 인가되는 신호이다. 이러한 디스에이블바 신호(disb)와 상기 제 1 클럭 신호(clk1_dll)를 입력으로 하여 제 1 낸드 게이트(nand1)와 제 1 인버터(iv1)를 거쳐 출력한 신호는 상기 지연 동기 루프의 제어 클럭 신호(clk_con)이다.
즉, 지연 동기 루프의 제어부를 제어하는 클럭 신호인 clk_con은 상기 제 1 클럭 신호와, 디스에이블바 신호가 모두 하이 레벨로 인가되어야 하이 레벨로 출력될 수 있는 것으로, 종래의 지연 동기 루프의 입력 버퍼로서는 고려하지 않았던 디스에이블 모드와 인에이블 모드와의 구별이 가능하게 한다. 이로써, 디스에이블 모드시 제어부로 들어가는 클럭 신호(clk_con)를 로우 레벨로 인가하여 제어부에서 일어나는 불필요한 피드백 현상을 막아 전력 소모를 줄일 수 있다.
또한, 여기서 외부에서 인가되는 신호 파워 다운 인에이블바 신호(pdenb)는 파워 다운 모드일 때는 로우 레벨의 신호가, 그렇지 않을 경우에는 하이 레벨의 신호로 인가된다. 이러한 파워 다운 인에이블바 신호(pdenb)와 상기 제 1 클럭 신호(clk1_dll), 디스에이블바 신호(disb)를 입력으로 하여 상기 제 2 낸드 게이트(nand2)와 제 2 인버터(iv2)를 거쳐 출력한 신호는 상기 지연 동기 루프의 제 2 클럭 신호(clk2_dll)이다.
상기 지연 모니터부를 제어하는 제 2 클럭 신호(clk2_dll)를 출력함에 있어서, 상기 파워 다운 인에이블바 신호(pdenb)를 인가하여, 파워 다운 모드(power down mode)일 때, 제 2 클럭 신호(clk2_dll)를 로우 레벨로 출력할 수 있게 하여, 불필요한 전력의 소모를 최소화한다.
상기 출력 버퍼부(44)는 상기 제 1 클럭 신호(clk1_dll)와, 지연 모델부의 출력인 제 3 클럭 신호(clk3_dll)와 외부에서 입력된 디스에이블 신호(dis)를 논리 연산하는 제 3 낸드 게이트(nand3)와, 상기 제 1 클럭 신호(clk1_dll)와 디스에이블바 신호(disb)를 논리 연산하는 제 4 낸드 게이트(nand4)와, 상기 제 3 낸드 게이트(nand3)와 제 4 낸드 게이트(nand4)의 출력을 논리 연산하는 제 5 낸드 게이트(nand5)와, 상기 제 5 낸드 게이트(nand5)의 출력을 지연시키는 제 4, 제 5 인버터(iv4, iv5)를 포함하여 구성된다.
이 때의 상기 디스에이블바(disb) 신호는 상기 외부에서 인가되는 디스에이블 신호(dis)를 제 3 인버터(iv3)를 사용하여 반전시킨 신호이다. 즉, 디스에이블 반전 신호이다.
이 때 상기 제 5 인버터(iv5)의 출력은 상기 지연 동기 루프의 출력인 클럭 신호(clk_dll)이다.
상기에서 기술한 바는 클럭 신호(clk)의 버퍼링을 하는 지연 동기 루프의 클럭 버퍼에 관해 것이고, 상기 차동 증폭부(41)의 제 1 앤모스 트랜지스터(N1)의 드레인단에 상기와 같은 구성의 반전부(42), 입력 버퍼부(43), 출력 버퍼부(44)를 설계하여 클럭 바 신호의 입력 및 출력 버퍼링을 하는 클럭 바 버퍼를 구할 수 있다.
상기와 같은 본 발명의 레지스터 지연 동기 루프의 버퍼 회로는 다음과 같은 효과가 있다.
첫째, 지연 동기 루프가 디스에이블 모드일 때, 이를 로우 레벨로 제어할 수 있게 되어, 종래의 피드백 루프가 형성되었을 때 소모되는 전력 소비를 절감할 수 있다.
본 발명의 지연 동기 루프의 버퍼회로로써, 디스에이블 모드일 때 약 1.5㎃ 내지 2㎃정도의 전류 소모를 줄일 수 있다.
둘째, 디스에이블 모드 지연 동기 루프에서 전류를 적게 사용하면 할수록 상기 레지스터 지연 동기 루프 버퍼 회로를 사용하는 SDRAM은 그만큼 DC 특성의 마진을 확보할 수 있다.
셋째, 전원에 실리는 노이즈가 줄어들어 SDRAM의 보다 안정적인 동작을 기대할 수 있다.
넷째, 입력 버퍼뿐만 아니라, 출력 버퍼까지 디스에이블 신호에 의해 제어되도록 하여 전력 소비 절감 효과를 향상시킬 수 있다.

Claims (3)

  1. 입력 버퍼, 제어부, 지연 모니터부, 지연 모델부, 출력 버퍼로 이루어진 레지스터 지연 동기 루프에 있어서,
    클럭 및 클럭 바 신호와 클럭 인에이블 신호에 응답하여 전압 신호를 출력하는 차동 증폭부;
    상기 차동 증폭부의 전압 신호를 반전하여 제 1 클럭 신호를 출력하는 반전부;
    상기 제 1 클럭 신호, 외부로부터 인가된 디스에이블 반전 신호 및 파워 다운 인에이블바 신호에 응답하여 지연 동기 루프의 제어 클럭 신호와 제 2 클럭 신호를 출력하는 입력 버퍼부;
    상기 제 1 클럭 신호, 외부로부터 인가된 디스에이블 신호 및 상기 디스에이블 반전 신호와 상기 지연 모니터부의 출력인 제 3 클럭 신호를 응답하여 레지스터 지연 동기 루프의 클럭 신호를 출력하는 출력 버퍼부를 포함하고,
    상기 입력 버퍼부는 디스에이블 모드시 제어 클럭 신호를 로우 레벨로 출력하여 상기 제어부로 인가하고, 제2 클럭 신호를 로우레벨로 출력하여 상기 지연 모니터부로 인가하며, 파워다운 모드시 제2 클럭 신호를 로우레벨로 출력하여 상기 지연 모니터부로 인가함을 특징으로 하는 레지스터 지연 동기 루프의 버퍼회로.
  2. 제 1항에 있어서, 상기 입력 버퍼부는,
    상기 제 1 클럭 신호와 디스에이블바 신호를 논리 연산하는 제 1 낸드 게이트;
    상기 제 1 낸드 게이트의 출력을 반전하여 지연 동기 루프의 제어 클럭 신호 를 출력시키는 제 1 인버터;
    상기 제 1 클럭 신호와 디스에이블바 신호 및 파워 다운 인에이블바 신호를 입력하여 이를 논리 연산하는 제 2 낸드 게이트;
    상기 제 2 낸드 게이트의 출력을 받아 이를 반전하여 제 2 클럭 신호를 출력하는 제 2 인버터를 포함하여 구성됨을 특징으로 하는 레지스터 지연 동기 루프의 버퍼 회로.
  3. 제 1항에 있어, 상기 출력 버퍼부는,
    상기 제 1 클럭 신호와, 지연 모델부의 출력인 제 3 클럭 신호와 외부에서 입력된 디스에이블 신호를 논리 연산하는 제 3 낸드 게이트;
    상기 디스에이블 신호를 반전시키는 제 3 인버터;
    상기 제 1 클럭 신호와 제 3 인버터의 출력을 논리 연산하는 제 4 낸드 게이트;
    상기 제 3 낸드 게이트와 제 4 낸드 게이트의 출력을 논리 연산하는 제 5 낸드 게이트;
    상기 제 5 낸드 게이트의 출력을 지연시키는 제 4, 제 5 인버터를 포함하여 구성됨을 특징으로 하는 레지스터 지연 동기 루프의 버퍼 회로.
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