KR19990062446A

KR19990062446A - 반도체 장치

Info

Publication number: KR19990062446A
Application number: KR1019980026734A
Authority: KR
Inventors: 히로노부 츠보이; 아츠시 하타케야마
Original assignee: 아끼쿠사 나오유끼; 후지쯔 가부시키가이샤
Priority date: 1997-12-19
Filing date: 1998-07-03
Publication date: 1999-07-26
Also published as: JPH11187000A

Abstract

본 발명은 동작 중에 스큐가 생긴 경우에 대응하여 외부로부터 교정을 필요로 하는지의 여부를 판단할 수 있는, 스큐 감소 회로를 구비한 반도체 장치를 공급하는 것을 목적으로 한다.

반도체 장치는 외부로부터 공급되는 클럭 신호와 클럭 신호에 동기하여 외부로부터 공급되는 펄스 신호와의 위상을 비교하여 클럭 신호와 펄스 신호와의 위상의 어긋남을 검출하는 스큐 검출 회로와, 위상 어긋남이 있는지의 여부를 나타내는 신호를 외부로 출력하는 출력 단자를 포함하는 것을 특징으로 한다.

Description

반도체 장치

본 발명은 일반적으로 반도체 장치에 관한 것으로, 상세하게는 입력 데이터의 스큐를 감소하는 회로를 구비한 반도체 장치에 관한 것이다.

반도체 장치에서는 높은 주파수의 신호를 사용하여 데이터를 입출력함으로써 고속의 동작을 실현하는 것이 요망된다. 그러나, 보다 고속의 동작을 지향하고자 데이터 입출력 신호의 주파수를 보다 높게 하려고 하면, 신호 주파수를 율속(rate controlling)하는 요인이 현저히 나타나기 때문에 이러한 요인을 배제할 필요가 있다.

데이터 입출력 신호의 주파수를 율속하는 큰 요인으로서, 신호의 스큐 즉 신호의 타이밍의 어긋남을 들 수 있다. 예컨대 동기용의 입력 클럭 신호와 다른 신호 사이에 스큐가 존재하면, 클럭 신호의 타이밍을 사용하여 다른 신호를 취입할 때에, 타이밍의 어긋남에 의해 잘못된 신호가 취입될 가능성이 있다. 이러한 가능성은 신호 주파수가 높아질수록 커지기 때문에, 신호 사이에 스큐가 존재하는 경우에는 데이터 입출력 신호의 주파수를 높게 하여 동작 속도를 상승시키는 것이 곤란하게 된다.

이러한 신호 사이의 스큐는 종래의 DRAM에서 사용되었던 신호 주파수 정도에서는, 입력 데이터를 취입하는 타이밍에 충분한 여유가 있기 때문에 그렇게 문제가 되지 않았다. 그러나, 신호 주파수가 높아져서 200㎒를 초과하는 부근에서부터 입력 데이터를 취입하는 타이밍과 비교하여 신호 사이의 스큐를 무시할 수 없게 되어, 동작 속도를 상승시키는 것이 곤란하게 된다.

이러한 스큐를 감소시키기 위해서, 예컨대 SyncLink-DRAM 등의 반도체 기억 장치에서는 입력 데이터의 래치 타이밍을 제어하는 스큐 감소 회로가 탑재된다. 이 스큐 감소 회로는 전원 투입 직후라든지 파워다운 모드로부터의 복귀 직후에, 반도체 기억 장치가 교정 모드로 설정되면 동작한다.

도 8은 스큐 감소 회로의 일례를 나타내는 블록도이다. 도 8의 스큐 감소 회로(10)는 클럭 전환 유닛(11)과 스큐 감소 유닛(12)을 포함한다. 도 8의 스큐 감소 회로(10)는 반도체 장치의 입력부에 사용되는 것이다. 도 8에서 스큐 감소 유닛(12)은 데이터 신호 DQ 입력용의 하나의 핀에 대하여만 도시되어 있지만, 복수의 스큐 감소 유닛(12)이 복수의 신호 입력핀에 대하여 설치되어도 좋다.

클럭 전환 유닛(11)은 버퍼(13)와 지연 전환 유닛(14)을 포함하고, 지연 전환 유닛(14)은 스위치(18, 19)와 지연 유닛(20)을 포함한다. 스큐 감소를 위한 교정 모드에서는, 버퍼(13)에 입력된 데이터 신호 동기용 클럭 신호 DCLK를, 스위치(18)를 통해 스큐 감소 유닛(12)에 공급한다. 통상 동작 모드에서는, 버퍼(13)에 입력된 클럭 신호 DCLK는 지연 유닛(20)에서 소정의 시간만큼 지연되고, 스위치(19)를 통해 스큐 감소 유닛(12)에 공급된다. 교정 모드와 통상 동작 모드간의 모드 전환은 지연 전환 유닛(14)에 공급되는 제어 신호 CT에 의해서 스위치(18, 19)의 개폐를 제어하여 행한다. 즉, 교정 모드에서는 스위치(18, 19)는 각각 온 및 오프가 되고, 통상 동작 모드에서는 스위치(18, 19)는 각각 오프 및 온이 된다.

스큐 감소 유닛(12)은 버퍼(15), 위상 조정 유닛(16) 및 래치 회로(17)를 포함한다. 위상 조정 유닛(16)은 시프트 레지스터(21), 위상 비교기(22) 및 지연 라인(23)을 포함한다.

교정 모드에서는, 스큐 감소 유닛(12)은 클럭 전환 유닛(11)으로부터 클럭 신호 DCLK를 수취하고, 또 데이터 신호 DQ를 외부에서 수취한다. 스큐 감소 유닛(12)의 위상 조정 유닛(16)은 클럭 신호 DCLK와 데이터 신호 DQ와의 위상을 비교하고, 2개의 신호의 위상이 같아지도록 데이터 신호 DQ의 위상을 조정한다. 데이터 신호 DQ의 위상 조정은 지연 라인(23)의 지연량을 제어함으로써 행하여진다.

도 9는 도 8의 시프트 레지스터(21)의 회로 구성의 일례를 도시한 회로도이다.

도 9의 시프트 레지스터(21)는 NOR 회로(31-0∼31-n), 인버터(32-1∼32-n), NAND 회로(33-1∼33-n), NMOS 트랜지스터(34-1∼34-n), NMOS 트랜지스터(35-1∼35- n), NMOS 트랜지스터(36-1∼36-n) 및 NMOS 트랜지스터(37-1∼37-n)를 포함한다. 리셋 신호 RT가 로우가 되면, 시프트 레지스터(21)는 리셋된다. 즉, 리셋 신호 RT가 로우가 되면, NAND 회로(33-1∼33-n)의 출력이 하이가 되고, 인버터(32-1∼32-n)의 출력이 로우가 된다. NAND 회로(33-1∼33-n)와 인버터(32-1∼32-n)의 각 쌍은 서로의 출력을 서로의 입력으로 하여 래치를 형성한다. 따라서, 상기 리셋 신호 RT에서 설정된 초기 상태는 리셋 신호 RT가 하이로 되돌아가더라도 유지된다.

이 초기 상태에서는, 도 9에 도시된 바와 같이, NOR 회로(31-n)의 출력(Qn)은 하이이고, NOR 회로(31-0∼31-n-1)의 출력(Q0∼Qn-1)은 로우이다. 즉 출력(Qn)만이 하이이다.

지연량을 작게할 필요가 있는 경우에는, 신호선(A, B)에 교대로 하이 펄스를 공급한다. 우선 신호선 B에 하이 펄스가 공급되면, NMOS 트랜지스터(35-n)이 온이 된다. 이 때 NMOS 트랜지스터(37-n)가 온이기 때문에, NAND 회로(33-n)의 출력이 그랜드에 접속되고, 강제적으로 하이에서 로우로 변화된다. 따라서 인버터(32-n)의 출력은 하이가 되고, 이 상태가 NAND 회로(33-n)와 인버터(32-n)로 이루어지는 래치 회로에 유지된다. 또한 이 때 출력(Qn)은 하이에서 로우로 변화하고, 출력(Qn-1)은 로우에서 하이로 변화한다. 따라서 이 상태에서는 출력(Qn-1)만이 하이가 된다.

다음에 신호선(A)에 하이 펄스가 공급되면, NMOS 트랜지스터(35-n-1)가 온이 된다. 이 때 NMOS 트랜지스터(37-n-1)가 온으로 되어 있기 때문에, NAND 회로(33-n-1)의 출력이 접지에 접속되고, 강제적으로 하이에서 로우로 변화된다. 따라서 인버터(32-n-1)의 출력은 하이가 되고, 이 상태가 NAND 회로(33-n-1)와 인버터(32-n-1)로 이루어지는 래치 회로에 유지된다. 또한, 이 때 출력(Qn-1)은 하이에서 로우로 변화하고 출력(Qn-2)은 로우에서 하이로 변화한다. 따라서, 이 상태에서는 출력(Qn-2)만이 하이가 된다.

이와 같이 신호선(A, B)에 교대로 하이 펄스를 공급함으로써, 출력(Q0∼Qn) 중에 한개만 하이인 출력 Qx를 한개씩 왼쪽으로 어긋나게 해나갈 수 있다.

지연량을 크게 할 필요가 있는 경우에는, 신호선(C, D)에 교대로 하이 펄스를 공급한다. 이 경우의 동작은 상술한 동작과 반대이므로, 상세한 설명은 생략한다.

또 신호선(A∼D)에 하이 펄스를 공급하는 것은 위상 비교기(22)이다. 위상 비교기(22)는 클럭 신호 DCLK와 지연 라인(23)의 출력을 비교하여 클럭 신호 DCLK의 쪽의 위상이 앞서 있다고 판단된 경우에, 지연 라인(23)에서의 지연량을 작게 하도록 신호선(A, B)에 교대로 펄스를 공급한다. 반대로 클럭 신호 DCLK의 쪽의 위상이 지연되어 있다고 판단된 경우에는, 지연 라인(23)에서의 지연량을 크게 하도록 신호선(C, D)에 교대로 펄스를 공급한다. 이하에, 위상 비교기(22)의 구성에 관해서 설명한다.

도 10은 도 8의 위상 조정 유닛(16)의 위상 비교기(22)의 회로 구성의 일례를 나타내는 회로도이다.

위상 비교기(22)는 NAND 회로(41∼45), 인버터(46∼49), NAND 회로(50, 51), 인버터(52, 53), 2진 카운터(54), 인버터(55), NAND 회로(56, 57) 및 인버터(58, 59)를 포함한다.

NAND 회로(44, 45)는 래치 회로를 구성하고, 도 10에 도시된 바와 같이, 초기 상태에서는 2개의 입력이 로우이고, 2개의 출력은 하이이다. 클럭 신호 DCLK의 상승 엣지가 지연 라인(23)으로부터의 데이터 신호 DQ의 상승 엣지보다 빠른 경우, NAND 회로(43)의 출력 쪽이 NAND 회로(42)의 출력보다도 먼저 하이가 된다. 따라서, NAND 회로(45)의 출력이 로우가 되고, NAND 회로(44)의 출력은 하이 그대로이다. 이 상태는 래치되므로, 그 후 데이터 신호 DQ의 상승 엣지에 의해서 NAND 회로(42)의 출력이 하이가 되어도 상태는 변화하지 않는다.

따라서, 클럭 신호 DCLK의 쪽이 위상이 앞서 있는 경우에는, 인버터(49)의 출력이 하이가 된다. 반대로 데이터 신호 DQ의 쪽이 위상이 앞서 있는 경우에는, 인버터(55)의 출력이 하이가 된다.

여기서 인버터(48)로부터의 신호는 적절한 타이밍으로 NAND 회로(42, 43)의 출력을 동시에 로우로 함으로써, 래치 회로의 상태를 초기 상태로 되돌리는 역할을 수행한다. 이러한 구성으로 하지 않으면, 데이터 신호 DQ의 쪽의 위상이 앞서 있는 경우에, NAND 회로(42)의 출력이 하이가 되고 이어서 NAND 회로(43)의 출력이 하이가 된 후, 데이터 신호 DQ가 클럭 신호 DCLK보다 먼저 로우로 되돌아감으로써 래치의 상태가 역전되고, NAND 회로(45)의 출력이 로우가 되어 버린다. 이를 피하기 위해서, NAND 회로(42,43)의 출력을 동시에 로우로 하는 것이 행하여진다.

인버터(48)의 출력 신호는 2진 카운터(54)에 공급된다. 2진 카운터(54)의 2개의 출력은 클럭 신호 DCLK의 1사이클마다 교대로 하이가 되는 신호이다. 2진 카운터(54)는 NAND 회로(61∼68)와, 인버터(69∼71)를 포함한다. 그 동작은 종래 기술의 범위 내에 있기 때문에 설명을 생략한다.

2진 카운터(54)의 2개의 출력은 NAND 회로(50, 51)의 한쪽의 입력에 공급된다. NAND 회로(50, 51)의 다른 한쪽의 입력에는, 인버터(49)로부터의 출력이 공급된다. 또한 2진 카운터(54)의 2개의 출력은 또한 NAND 회로(56, 57)의 한쪽의 입력으로 공급된다. NAND 회로(56, 57)의 다른 한쪽의 입력에는 인버터(55)로부터의 출력이 공급된다.

따라서, 클럭 신호 DCLK의 쪽이 데이터 신호 DQ보다 위상이 앞서 있는 경우에는 NAND 회로(50, 51)의 출력을 반전하는 인버터(52, 53)로부터 하이 펄스가 교대로 출력되게 된다. 반대로, 데이터 신호 DQ의 쪽의 위상이 앞서 있는 경우에는 NAND 회로(56, 57)의 출력을 반전하는 인버터(58, 59)로부터 하이 펄스가 교대로 출력되게 된다.

인버터(52, 53)로부터의 출력이 도 9의 시프트 레지스터(21)의 신호선(A, B)에 공급되고, 출력(Ql∼Qn) 중에 한개만 하이인 출력 Qx를 한개씩 왼쪽으로 어긋나게 해나간다. 또한, 인버터(58, 59)로부터의 출력이 신호선(C, D)에 공급되고, 출력(Q1∼Qn) 중에 한개만 하이인 출력 Qx를 한개씩 오른쪽으로 어긋나게 해나간다. 이들의 출력 신호(Q1∼Qn)를 지연 라인(23)에 공급함으로써, 신호의 지연량을 조정한다.

도 11은 지연 라인(23)의 회로 구성의 일례를 도시하는 회로도이다.

지연 라인(23)은 인버터(80), NAND 회로(81-1∼81-n), NAND 회로(82-1∼82-n) 및 인버터(83-1∼83-n)을 포함한다. 여기서 NAND 회로(82-1∼82-n) 및 인버터(83-1∼83-n)가 지연 소자열을 구성한다.

NAND 회로(81-1∼81-n)의 한쪽의 입력에는, 데이터 신호 DQ의 반전 신호가 인버터(80)로부터 공급되고, 다른 한쪽의 입력에는 신호(Ql∼Qn)가 공급된다. 신호(Ql∼Qn) 중에 한개만 하이인 신호를 Qx로 한다.

NAND 회로(81-1∼81-n) 중에서 NAND 회로(81-x) 이외의 것은 한쪽의 입력이 로우이기 때문에, 출력은 하이 레벨이 된다. 이 하이 레벨을 한쪽의 입력에 수취하는 NAND 회로(82-1∼82-n) 중에 NAND 회로(82-x) 이외의 것은, 다른쪽의 입력에 대한 인버터로서 기능한다.

따라서, NAND 회로(82-n)에서 인버터(83-x+1)까지의 지연 소자열은 NAND 회로(82-n)의 한쪽의 입력에 부여되는 고정의 하이 레벨을 전달한다. 따라서, NAND 회로(82－x)의 한쪽의 입력은 하이이다. NAND 회로(82-x)의 다른 한쪽의 입력에는 인버터(80) 및 NAND 회로(81-x)를 통해, 데이터 신호 DQ가 공급된다. 따라서, NAND 회로(82-x)에서 인버터(83-1)까지의 지연 소자열은 데이터 신호 DQ를 지연시키면서 전파시키고, 지연된 신호가 출력 신호로서 얻어진다. 이 경우의 출력 신호는 입력 신호에 대하여, 지연 소자 x단분의 지연 시간 만큼 지연되게 된다.

도 9의 시프트 레지스터(21)의 설명에서 진술한 바와 같이, 신호(Ql∼Qn) 중에서 유일하게 하이인 신호 Qx는 1≤x≤n의 사이에서 위치를 시프트할 수 있다. 따라서, 도 11의 지연 라인(23)을 사용하면, 데이터 신호 DQ의 지연 시간을 조정할 수 있다.

이상 설명된 시프트 레지스터(21), 위상 비교기(22) 및 지연 라인(23)을 사용하면, 도 8의 스큐 감소 회로(10)에서, 데이터 신호 DQ로서 교정 패턴이 입력되었을 때, 이 교정 패턴을 클럭 신호 DCLK의 위상에 맞출 수 있다. 이렇게 하여 교정 모드에서, 클럭 신호 DCLK와 데이터 신호 DQ와의 위상을 맞추고, 통상 모드에서는, 지연 유닛(20)에 의해서 적당한 시간 지연된 클럭 신호 DCLK를 사용하고, 래치 회로(17)에서 데이터 신호 DQ를 래치한다.

스큐 감소 회로는 상술된 바와 같이 전원 투입 직후라든지 파워 다운 모드로부터의 복귀 직후에 구동된다. 그러나 교정 모드에서 스큐를 감소한 후에도, 반도체 기억 장치의 통상 동작 모드에서의 동작중에 메모리 컨트롤러라든지 외부 버스 배선의 전압·온도 변동 등의 영향에 의해서, 입력 신호에는 새로운 타이밍의 어긋남 즉 스큐가 나타나게 된다.

따라서, 반도체 기억 장치의 통상 동작 중에 있어도 적당 반도체 기억 장치를 교정 모드로 설정하고, 스큐 감소 회로를 동작시키어 입력 신호의 타이밍 조정(위상 조정)을 할 필요가 있다. 그러나, 제어측인 메모리 컨트롤러에서는 각 반도체 기억 장치에의 입력에 있어서 신호에 스큐가 존재하는지의 여부는 알 수 없다. 따라서 메모리 컨트롤러측에서 교정이 필요한지의 여부를 판단할 수 없다.

따라서 본 발명은 동작중에 스큐가 생긴 경우에 대응하여 외부로부터 교정을 필요로 하는지의 여부를 판단할 수 있는, 스큐 감소 회로를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 의한 반도체 기억 장치의 실시예를 나타내는 블록도.

도 2는 스큐 검출 회로의 구성의 일례를 나타내는 블록도.

도 3은 스큐 검출 회로에 의한 스큐 판정 동작을 나타내하는 타이밍 차트.

도 4는 허용 레벨 이상의 스큐가 존재하는 경우에, 스큐 검출 회로에 의한 스큐 판정 동작을 나타내는 타이밍 차트.

도 5는 허용 레벨 이상의 스큐가 존재하는 경우에, 스큐 검출 회로에 의한 스큐 판정 동작을 나타내는 타이밍 차트.

도 6은 스큐 검출 회로의 판정 회로의 회로 구성의 일례를 나타내는 회로도.

도 7은 래치 회로 구성의 일례를 나타내는 회로도.

도 8은 스큐 감소 회로의 일례를 나타내는 블록도.

도 9는 도 8의 시프트 레지스터의 회로 구성의 일례를 나타내는 회로도.

도 10은 도 8의 위상 비교기의 회로 구성의 일례를 나타내는 회로도.

도 11은 도 8의 지연 라인의 회로 구성의 일례를 나타내는 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 반도체 기억 장치

101 : 스큐 검출 회로

102 : 스큐 감소 회로

103 : 명령/어드레스 제어 회로

104 : 로우 디코더

105 : 컬럼 디코더

106 : 셀 어레이 회로

107 : 센스 앰프

108 : 입출력 제어 회로

109 : 입출력 버퍼

121, 122 : 입력 버퍼

123, 124 : 지연 회로

125, 126 : 래치 회로

127 : 판정 회로

128 : 출력 버퍼

청구항 1의 발명에서는, 반도체 장치는 외부에서 공급되는 클럭 신호와 상기 클럭 신호에 동기하여 외부에서 공급되는 펄스 신호 사이에서 위상을 비교하여, 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 스큐 검출 회로와, 상기 위상의 어긋남이 있는지의 여부를 도시하는 신호를 외부에 출력하는 출력 단자를 포함하는 것을 특징으로 한다.

청구항 2의 발명에서는, 청구항 1의 반도체 장치에서, 교정 모드에서 상기 펄스 신호를 포함하는 입력 신호의 위상을 조정하여 상기 입력 신호의 스큐를 감소하는 스큐 감소 회로를 추가로 포함하고, 통상 동작 모드에서 상기 스큐 검출 회로가 위상의 어긋남을 검출하였을 때에는, 상기 교정 모드로 이행함으로써 상기 입력 신호의 위상의 재조정하는 것을 특징으로 한다.

청구항 3의 발명에서는, 청구항 1의 반도체 장치에서, 상기 스큐 검출 회로는 상기 펄스 신호로서 상기 클럭 신호의 상승 엣지 및 하강 엣지중 소정의 한쪽 엣지에 동기하여 외부에서 공급되는 펄스 신호를 수취하는 것을 특징으로 한다.

청구항 4의 발명에서는, 청구항 3의 반도체 장치에서 상기 스큐 검출 회로는 상기 펄스 신호의 입출력 타이밍이 상기 소정의 한쪽 엣지의 입출력 타이밍의 전후에 걸쳐 소정의 기간 내에 있는지의 여부를 판정하는 회로를 포함하는 것을 특징으로 한다.

청구항 5의 발명에서는, 청구항 3의 반도체 장치에서, 상기 스큐 검출 회로는 상기 클럭 신호에 기초하여 상기 클럭 신호와 소정의 타이밍 관계에 있는 복수의 클럭 신호를 생성하는 회로와, 상기 펄스 신호의 입출력 타이밍에 기초를 둔 타이밍으로 상기 복수의 클럭 신호를 래치하는 복수의 래치 회로와, 상기 복수의 래치 회로가 유지하는 신호 레벨의 조합에 기초하여 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 판정 회로를 포함하는 것을 특징으로 한다.

청구항 6의 발명에서는, 반도체 장치는 외부에서 공급되는 클럭 신호와 상기 클럭 신호에 동기하여 외부에서 공급되는 펄스 신호와의 위상을 비교하여, 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 스큐 검출 회로와, 교정 모드에서 상기 펄스 신호를 포함하는 입력 신호의 위상을 조정하여 상기 입력 신호의 스큐를 감소하는 스큐 감소 회로를 포함하고, 통상 동작 모드에서 상기 스큐 검출 회로가 위상의 어긋남을 검출하였을 때에는 상기 교정 모드로 이행함으로써 상기 입력 신호의 위상의 재조정을 행하는 것을 특징으로 한다.

청구항 7의 발명에서는, 청구항 6의 반도체 장치에서, 상기 스큐 검출 회로는 상기 펄스 신호로서, 상기 클럭 신호의 상승 엣지 및 하강 엣지중 소정의 한쪽의 엣지에 동기하여 외부에서 공급되는 펄스 신호를 수취하는 것을 특징으로 한다.

청구항 8의 발명에서는, 청구항 7의 반도체 장치에서 상기 스큐 검출 회로는 상기 펄스 신호의 입력 타이밍이 상기 소정의 한쪽의 엣지의 입력 타이밍의 전후에 걸쳐서 소정의 기간 내에 있는지의 여부를 판정하는 회로를 포함하는 것을 특징으로 한다.

청구항 9의 발명에서는, 청구항 7의 반도체 장치에서, 상기 스큐 검출 회로는 상기 클럭 신호에 기초하여 상기 클럭 신호와 소정의 타이밍 관계에 있는 복수의 클럭 신호를 생성하는 회로와, 상기 펄스 신호의 입력 타이밍에 기초를 둔 타이밍으로 상기 복수의 클럭 신호를 래치하는 복수의 래치 회로와, 상기 복수의 래치 회로가 유지하는 신호 레벨의 조합에 기초하여 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 판정 회로를 포함하는 것을 특징으로 한다.

상기 발명에서는 스큐 검출 회로는 클럭 신호와 클럭 신호에 동기하여 입력되는 펄스 신호와의 위상을 비교함으로써, 펄스 신호를 포함하는 입력 신호에 스큐가 발생한 경우에는 통상 동작중이라도 그 취지를 검출할 수 있다. 이와 같이 통상 동작중에 스큐가 검출되었을 때에는 그 취지를 외부에 통지함으로써, 외부의 컨트롤러등에 스큐 삭감을 위한 위상 조정이 필요한 것을 알릴 수 있다. 또한 스큐 검출에 대응하여, 통상 모드로부터 교정 모드로 이행하여 스큐 감소 회로에 입력 신호의 위상 재조정을 함으로써 통상 동작 모드중의 전원 전압·온도 변동 등에 의한 신호 타이밍의 어긋남에 대처할 수 있다.

이하에, 본 발명의 실시예를 첨부 도면을 사용하여 설명한다.

도 1은 본 발명에 의한 반도체 기억 장치의 실시예를 나타내는 블록도이다. 도 1의 반도체 기억 장치(100)는 스큐 검출 회로(101), 스큐 감소 회로(102), 명령/어드레스 제어 회로(103), 로우 디코더(104), 컬럼 디코더(105), 셀 어레이 회로(106), 센스 앰프(107), 입출력 제어 회로(108) 및 입출력 버퍼(109)를 포함한다.

스큐 검출 회로(101)가 본 발명에 의한 구성 요소이고, 그 이외의 구성 요소는 종래의 DRAM 혹은 SyncLink-DRAM 에서 사용되는 것과 동일하다. 이하에 도 1의 반도체 기억 장치(100)에 관하여 우선 일반적인 동작을 설명한다.

반도체 기억 장치(100)에 입력되는 클럭 신호 CLK, 명령 신호 및 어드레스 신호는 스큐 감소 회로(102)에 공급된다. 스큐 감소 회로(102)는 도 8에 표시되는 스큐 감소 회로(10)와 동일한 구성이고, 클럭 신호 CLK, 명령 신호 및 어드레스 신호에 대하여 신호 사이의 타이밍을 조정하여 스큐를 감소하고, 스큐의 감소된 명령신호 및 어드레스 신호를 래치한다. 스큐 감소 회로(102)는 스큐의 감소된 명령 신호 및 어드레스 신호를 명령/어드레스 제어 회로(103)에 공급한다.

명령/어드레스 제어 회로(103)는 수취한 명령 신호를 디코딩하고 디코딩 결과에 따라서 반도체 기억 장치(100)내의 각 구성 요소의 동작을 제어한다. 예컨대, 전원 투입 직후 혹은 파워다운 모드로부터의 복귀 직후에는, 명령 입력등에 의해 이것을 판단하고, 반도체 기억 장치(100)를 교정 모드로 설정한다. 이로써, 스큐 감소 회로(102)에 교정 동작을 실행시킬 수 있다. 또한 명령/어드레스 제어 회로(103)는 수취한 어드레스 신호 중, 로우 어드레스를 로우 디코더(104)에 공급하고, 컬럼 어드레스를 컬럼 디코더(105)에 공급한다.

로우 디코더(104)는 수취한 로우 어드레스를 디코딩하고, 셀 어레이 회로(106)의 대응하는 로우 어드레스에 액세스한다. 데이터 독출의 경우는, 선택된 로우 어드레스의 데이터가 복수의 센스 앰프를 포함하는 센스 앰프 회로(107)에 독출된다.

컬럼 디코더(105)는 수취한 컬럼 어드레스를 디코딩하고, 센스 앰프 회로(107)의 복수의 센스 앰프 중에 선택된 컬럼 어드레스에 대응하는 센스 앰프에 액세스한다. 데이터 독출의 경우에는 센스 앰프 회로(107)의 액세스된 센스 앰프로부터 데이터가 입출력 제어 회로(108)에 공급된다. 또한, 이 데이터는 입출력 버퍼(109)를 통해 반도체 장치(100) 외부에 출력된다.

데이터 기록의 경우에는, 입출력 버퍼(109)에 공급되는 데이터가 입출력 제어 회로(108)와 센스 앰프 회로(107)의 선택된 센스 앰프를 통해 셀 어레이 회로(106)에 공급된다. 로우 디코더(104)에 의해서 로우 액세스함으로써 셀 어레이 회로(106)의 선택된 로우 어드레스에 데이터가 격납된다.

여기서 명령 플래그 신호 F는 SyncLink-DRAM에 사용되는 신호이고, 클럭 신호 CLK에 동기하여 입력된다. 명령 플래그 신호 F는 SyncLink-DRAM에 대한 명령/어드레스 입력의 타이밍을 나타내기 위해서 부여되고, 그 상승 엣지를 개시의 타이밍으로서, 명령/어드레스 입력이 DRAM 내부에 취입된다. 상술한 설명에서는 생략하였지만, 명령 플래그 신호 F도 어드레스 신호 및 명령 신호와 같이 스큐 감소 회로(102)에 의해서 위상 조정되어 명령/어드레스 제어 회로(103)에 공급된다.

본 발명에 의한 스큐 검출 회로(101)는 명령 플래그 신호 F와 클럭 신호 CLK를 수취하고, 2개의 신호의 위상을 비교한다. 2개의 신호의 위상차가 소정 범위 내에 있는 경우에는, 스큐가 존재하지 않는다고 판단하고 출력 신호 CB로서 로우를 출력한다. 2개의 신호의 위상차가 소정의 범위의 밖에 있는 경우에는, 스큐가 존재한다고 판단하고, 출력 신호 CB로서 하이를 출력한다. 출력 신호 CB는 반도체 기억 장치(100) 외부에 출력된다. 따라서 이 출력 신호 CB를 검출함으로써, 메모리 컨트롤러등의 외부 장치는 반도체 기억 장치(100)에서 입력 신호 스큐가 존재하는지의 여부를 판단할 수 있다.

또한 스큐 검출 회로(101)로부터의 출력 신호 CB는 명령/어드레스 제어 회로(103)에 공급되어도 좋다. 이 측에서는, 명령/어드레스 제어 회로(103)가 반도체 기억 장치(100)의 모드 제어를 하는 구성으로 되어 있다. 따라서, 명령/어드레스 제어 회로(103)는 스큐 검출 회로(101)로부터 스큐가 존재하는 것을 나타내는 신호CB를 수취하면, 반도체 기억 장치(100)의 모드를 교정 모드로 이행하고, 스큐 감소 회로(102)에 교정 동작을 실행시킨다.

이렇게 하여 도 1의 반도체 기억 장치(100)는 스큐 감소를 위한 교정 모드가 아닌 통상 동작 모드에서, 입력 신호에 스큐가 존재하는 경우에는 이것을 검출하고, 출력 신호 CB로서 외부에 이 취지를 통지할 수 있다. 또한 다시 스큐가 존재하는 취지를 나타내는 신호 CB에 의해서, 반도체 기억 장치(100)를 교정 모드로 이행하고, 스큐 감소 회로에 의한 교정 동작을 실행할 수 있다. 교정 동작중에 있더라도, 스큐 검출 회로(101)는 동작하여도 좋고, 스큐의 존재 여부를 외부에 계속해서 통지해도 좋다.

도 1의 예에서는, 명령 플래그 신호 F와 클럭 신호 CLK와의 위상을 비교하여, 스큐가 존재하는지의 여부를 판단하고 있다. 즉, 명령 플래그 신호 F를 다른 어드레스 신호라든지 명령 신호의 대표로서 사용하게 되고, 명령 플래그 신호 F에 스큐가 존재할 때에는, 어드레스 신호 및 명령 신호에도 스큐가 존재하고, 또한 그 역도 성립하는 것을 가정하고 있다. 또한 반도체 기억 장치(100)가 SyncLink-DRAM이 아닌 경우일지라도, 클럭 신호의 상승 엣지 혹은 하강 엣지 중에 소정의 한쪽의 엣지에 동기하여 입력되는 펄스 신호가 존재하는 경우에는, 이 펄스 신호를 상기 명령 플래그 신호 F를 대신하여 사용하는 것이 가능하다.

도 2는 스큐 검출 회로(l01)의 구성의 일례를 나타내는 블록도이다. 스큐 검출 회로(101)는 입력 버퍼(121, 122), 지연 회로(123, 124), 래치 회로(125, 126), 판정 회로(127) 및 출력 버퍼(128)를 포함한다.

클럭 입력 단자(130)에 공급되는 클럭 신호 CLK는 통상의 입력 버퍼(121)에서 버퍼링된다. 입력 버퍼(121)로부터는 버퍼링에 의해서 약간 타이밍이 늦은 클럭 신호 CLK0가 출력된다. 클럭 신호 CLK0는 래치 회로(125)에 입력되는 동시에, 통상의 지연 회로(123)에 입력된다. 지연 회로(123)는 지연 시간 T만큼 클럭 신호 CLK0를 지연시키고, 클럭 신호 CLKl로서 출력한다. 클럭 신호 CLK1는 래치 회로(125)와 같은 래치 회로(126)에 공급된다.

명령 플래그 신호 입력 단자(131)에 입력되는 명령 플래그 신호 F는 입력 버퍼(121)와 동일한 입력 버퍼(122)에서 버퍼링된다. 입력 버퍼(122)로부터는, 버퍼링에 의해서 약간 타이밍이 늦은 명령 플래그 신호 F0가 출력된다. 여기서 입력 버퍼(122)에서의 버퍼링에 의한 명령 플래그 신호 F0의 타이밍의 지연은 입력 버퍼(121)에서의 버퍼링에 의한 클럭 신호 CLK0의 타이밍의 지연과 동일이다. 명령 플래그 신호 F0는 통상의 지연 회로(124)에 입력된다. 지연 회로(124)는 지연 시간 t1(tlT)만큼 명령 플래그 신호 F0를 지연시켜서, 명령 플래그 신호 Fl로서 출력된다. 명령 플래그 신호 Fl은 래치 회로(125, 126)에 데이타 취입용의 동기 신호로서 공급된다.

래치 회로(125)는 명령 플래그 신호 Fl을 동기 신호로서 그 상승 엣지에서 클럭 신호 CLK0를 래치한다. 래치 회로(126)는 명령 플래그 신호 Fl을 동기 신호로서 그 상승 엣지에서, 클럭 신호 CLK1을 래치한다. 래치 회로(125, 126)은 래치한 신호 레벨을 신호 S0, S1로서 출력한다.

판정 회로(127)는 신호 S0, S1을 수취하고, 2개의 신호의 신호 레벨에 기초하여 클럭 신호 CLK와 명령 플래그 신호 F와의 상대적인 위상 관계를 판단한다. 클럭 신호 CLK와 명령 플래그 신호 F와의 사이에 위상이 어긋남이 있다고 판단되었을 때, 즉 신호 사이에 스큐가 존재한다고 판단되었을 때에는 신호 CB0로서 예컨대 하이를 출력한다. 이 예의 경우, 신호 사이에 스큐가 존재하지 않는다고 판단되었을 때에는 신호 CB0는 로우이다. 신호 CB0는 통상의 출력 버퍼(128)를 통해 신호 CB로서 스큐 판정 신호 출력 단자(132)로부터 반도체 장치(100) 외부에 출력된다.

도 3은 스큐 검출 회로(101)에 의한 스큐 판정 동작을 나타내는 타이밍 차트이다.

도 3은 클럭 신호 CLK와 명령 플래그 신호 F 사이에 타이밍의 어긋남, 즉 스큐가 존재하지 않는 경우를 나타내고, 이 경우 명령 플래그 신호 F의 상승 엣지는 클럭 신호 CLK의 상승 엣지와 일치한다.

도 3에 도시된 바와 같이, 클럭 신호 CLK는 버퍼링에 의해서 약간 타이밍이 지연되고, 클럭 신호 CLK0로 된다. 클럭 신호 CLK0는 다시 지연 회로(123)에 의해서 지연 시간 T만큼 지연되고, 클럭 신호 CLK1로 된다. 마찬가지로, 명령 플래그 신호 F는 버퍼링에 의해서 약간 타이밍이 지연되어 명령 플래그 신호 F0가 된다. 이 때 클럭 신호 CLK0와 명령 플래그 신호 F0와는 타이밍이 맞는다. 명령 플래그 신호 F0는 또한 지연 회로(124)에 의해서 지연 시간 tl만큼 지연되고, 명령 플래그 신호 Fl으로 된다.

이 경우 명령 플래그 신호 F1의 상승 엣지는 클럭 신호 CLK0의 상승 엣지보다 지연 시간 t1만큼 지연된다. 또한, 클럭 신호 CLKl의 상승 엣지는 클럭 신호CLK0의 상승 엣지보다 지연 시간 T만큼 지연된다. 도 2의 스큐 검출 회로(101)에서는 이 명령 신호 F1의 상승 엣지가 클럭 신호 CLK0의 상승 엣지와 클럭 신호 CLK1의 상승 엣지 사이의 기간 T 내에 있는지의 여부를 판단한다. 지연 시간 t1은 지연 시간 T보다도 작기 때문에, 당연히 도 3의 경우에는 명령 신호 F1의 상승 엣지는 상기 기간 T 내에 존재한다.

만일 명령 신호 Fl이 도 3에 표시되는 타이밍보다도 시간 t1 이상 빠른 경우, 명령 신호 Fl의 상승 엣지는 상기 기간 T 범위 밖에 존재하게 된다. 또한 명령 신호 F1이 도 3에 표시되는 타이밍보다도 시간 t2(=T-tl) 이상 지연되는 경우에도, 명령 신호 Fl의 상승 엣지는 상기 기간 T 범위 밖에 존재하게 된다.

래치 회로(125, 126)는 명령 플래그 신호 F1의 상승 엣지에서 각각 클럭 CLK0 및 클럭 신호 CLK1을 래치한다. 따라서 도 3의 예에서는, 래치 회로(125)가 래치한 데이터(래치 회로(125)의 출력 신호)인 신호 S0는 하이가 되고, 래치 회로(126)가 래치한 데이터(래치 회로(126)의 출력 신호)인 신호 S1는 로우가 된다.

도 2의 스큐 검출 회로(101)의 판정 회로(127)는 신호 S0 및 Sl이 각각 하이 및 로우인 경우에, 신호 CB(신호 CB0)로서 로우를 출력한다. 신호 S0 및 S1이 그 이외의 조합인 경우에는 신호 CB로서 하이를 출력한다. 도 3의 예에서는 신호 CB는 로우가 된다.

따라서, 신호 CB가 로우인 경우에는, 명령 플래그 신호 F1의 상승 에지가 상기 기간 T내에 존재하는 것을 나타낸다. 즉, 원래의 입력 신호인 명령 플래그 신호 F의 상승 엣지가 클럭 신호 CLK가 대응하는 상승 엣지의 전후(t1+t2)의 범위 내에 존재하는 것을 나타낸다. 이로써, 명령 플래그 신호 F와 클럭 신호 CLK는 소정의 허용 범위 내에서 위상이 맞다고 판정할 수 있다.

도 4는 스큐 검출 회로(101)에 의한 스큐 판정 동작을 나타내는 타이밍 차트이고, 허용 레벨 이상의 스큐가 존재하는 경우를 나타낸다.

도 4에서 클럭 신호 CLK의 상승 엣지에 대하여, 명령 플래그 신호 F의 상승 엣지는 시간 t2 이상 지연되어 있다. 따라서, 명령 신호 F1의 상승 엣지는 클럭 신호 CLK의 상승 엣지보다도 지연되고, 클럭 신호 CLK0의 상승 엣지와 클럭 신호 CLKl의 상승 엣지 사이의 기간 T의 외측에 존재하게 된다. 이 경우, 신호 S0 및 S1은 함께 하이가 된다. 따라서, 판정 회로(127)는 신호 CB(신호 CB0)로서 하이를 출력한다.

이렇게 하여, 원래의 입력 신호인 명령 플래그 신호 F의 상승 엣지가 클럭 신호 CLK의 대응하는 상승 엣지의 전후(tl+t2)의 범위 밖에 존재하는 것을 알 수 있다. 즉, 명령 플래그 신호 F와 클럭 신호 CLK는 소정의 허용 범위를 넘어서 위상의 어긋남이 있다고 판정할 수 있다.

도 5는 스큐 검출 회로(101)에 의한 스큐 판정 동작을 나타내는 타이밍 차트이고, 허용 레벨 이상의 스큐가 존재하는 별도의 경우를 나타낸다.

도 5에 있어서, 클럭 신호 CLK의 상승 엣지에 대하여, 명령 플래그 신호 F의 상승 엣지는 시간 tl 이상 앞서 있다. 따라서, 명령 신호 Fl의 상승 엣지는 클럭 신호 CLK0의 상승 엣지보다도 앞서 있고, 클럭 신호 CLK0의 상승 엣지와 클럭 신호 CLK1의 상승 엣지 사이의 기간 T의 외측에 존재하게 된다. 이 경우, 신호 S0 및 S1은 함께 로우가 된다. 따라서, 판정 회로(127)는 신호 CB(신호 CB0)로서 하이를 출력한다.

이렇게 하여, 원래의 입력 신호인 명령 플래그 신호 F의 상승 엣지가 클럭 신호 CLK의 대응하는 상승 엣지의 전후 t1+t2의 범위 밖에 존재하는 것을 알 수 있다. 즉, 명령 플래그 신호 F와 클럭 신호 CLK는 소정의 허용 범위를 넘어서 위상이 어긋나 있다고 판정할 수 있다.

도 6은 스큐 검출 회로(101)의 판정 회로(127)의 회로 구성의 일례를 나타내는 회로도이다.

도 6에 도시된 것과 같이 판정 회로(127)는 인버터(141)와 NAND 회로(142)를 포함한다. NAND 회로(142)의 한쪽의 입력으로는 신호 S0가 공급된다. NAND 회로(142)의 다른 한쪽의 입력에는, 신호 S1의 반전 신호가 인버터(141)로부터 입력된다. 따라서, NAND 회로(142)의 출력(CB0)은 신호 S0 및 Sl이 각각 하이 및 로우인 경우에만 로우가 된다. 즉, 스큐가 존재하지 않을(소정 허용 범위내) 때에는 로우가 되고, 스큐가 존재할(소정 허용 범위를 넘음) 경우에는 하이가 된다.

도 7은 도 2의 래치 회로(125) 또는 (126)의 회로 구성의 일례를 나타내는 회로도이다. 도 2의 래치 회로(125, 126)은 서로 동일한 회로 구성이여도 좋다.

도 7의 래치는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 게이트(151, 152), 인버터(153∼159), PMOS 트랜지스터(160), NMOS 트랜지스터(161), PMOS 트랜지스터(162) 및 NMOS 트랜지스터(163)를 포함한다.

인버터(153, 154)는 제1 래치를 구성하고, 인버터(155, 156)는 제2 래치 회로를 구성한다. 명령 플래그 신호 F1가 로우일 때에, 게이트(151)는 개방된 상태이고, 게이트(152)는 폐쇄된 상태이다. 이 때 PMOS 트랜지스터(160) 및 NMOS 트랜지스터(161)는 함께 오프이고, 인버터(154)는 동작하지 않는다. 따라서 제1 래치는 동작하지 않고 있다. 공급되는 클럭 신호 CLK0(혹은 CLKl)는 인버터(157), 게이트(151) 및 인버터(153)를 통해 전파하고, 게이트(152)에서 차단된 상태에 있다.

명령 플래그 신호 Fl이 하이가 되면, 게이트(151)가 폐쇄되고, 게이트(152)가 개방된다. 이 때 PMOS 트랜지스터(160) 및 NMOS 트랜지스터(161)는 함께 온이고, 인버터(154)가 동작하고, 제1 래치 회로는 클럭 신호 CLK0(CLK1)를 래치한다. 제1 래치 회로가 유지하는 클럭 신호 CLK0(CLKl)는 게이트(152), 인버터(155, 159)를 통해 출력 신호 S0(또는 Sl)로서 출력된다. 이 때 인버터(156)는 오프이고, 제2 래치 회로는 동작하지 않고 있다.

다시 명령 플래그 신호 F1가 로우로 되돌아가면, 게이트(151)가 개방되고, 게이트(152)는 폐쇄된다. 이 때 인버터(156)가 동작하기 때문에, 조금 전의 명령 플래그 신호 F1이 하이가 되었을 때에 제1 래치 회로가 래치한 클럭 신호 CLK0(CLKl)은 제2의 래치 회로에 유지된다. 게이트(152)가 폐쇄되어 있기 때문에, 현재의 클럭 신호 CLK0(CLKl)이 변화하더라도, 제2 래치 회로가 유지하는 내용은 변화하지 않는다.

이렇게 하여 도 7의 래치 회로는 명령 플래그 신호 F1의 상승 엣지에서, 클럭 신호 CLK0 혹은 CLKl을 래치하고, 이후 래치한 용량을 유지할 수 있다.

상술한 실시예서는, 클럭 신호 CLK의 상승 엣지에 동기하여 외부 입력되는 명령 플래그 신호 Fl을 사용하고, 스큐가 존재하는지의 여부를 판정하는 구성을 도시하였다. 이것은 일례로서 한정되는 것은 아니고, 클럭 신호 CLK의 하강 엣지에 동기하여 외부 입력되는 신호를 사용하더라도 같은 스큐 판정이 가능한 것은 말할 필요도 없다. 이 경우는, 신호 S0 및 S1이 각각 로우 및 하이일 때에, 스큐가 존재하지 않는다(소정의 허용 범위 내에 있다)고 판단하면 되고, 도 6에 표시되는 판정 회로(127)에서, 신호 S0 및 S1의 위치를 교대시키기만 해도 이것을 실현가능하다.

이상, 본 발명을 실시예에 기초하여 설명하였지만 본 발명은 상술한 실시예에 한정되지 않고, 특허 청구 범위에 기재된 범위 내에서 자유롭게 변형·변경할 수 있다.

상기 발명에서는 스큐 검출 회로는 클럭 신호와 클럭 신호에 동기하여 입력되는 펄스 신호와의 위상을 비교함으로써 펄스 신호를 포함하는 입력 신호에 스큐가 발생한 경우에는, 통상 동작 중에도 그 취지를 검출할 수 있다. 이와 같이 통상 동작 중에 스큐가 검출되었을 때에는, 그 취지를 외부에 통지함으로써 외부의 컨트롤러 등에 스큐 삭감을 위한 위상 조정이 필요함을 알릴 수 있다. 또한 스큐 검출에 대응하여, 통상 모드에서 교정 모드로 이행하여 스큐 감소 회로에 입력 신호의 위상 재조정을 행하게 함으로써, 통상 동작 모드중의 전원 전압·온도 변동 등에 의한 신호 타이밍의 어긋남에 대처할 수 있다.

Claims

외부에서 공급되는 클럭 신호와 상기 클럭 신호에 동기하여 외부에서 공급되는 펄스 신호와의 위상을 비교하여, 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 스큐 검출 회로와;

상기 위상의 어긋남이 있는지의 여부를 나타내는 신호를 외부로 출력하는 출력단자를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 교정 모드에서 상기 펄스 신호를 포함한 입력 신호의 위상을 조정하여 상기 입력 신호의 스큐를 감소시키는 스큐 감소 회로를 추가로 포함하고, 통상 동작 모드에서 상기 스큐 검출 회로가 위상의 어긋남을 검출하였을 때에는, 상기 교정 모드로 이행함으로써 상기 입력 신호의 위상의 재조정을 행하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 스큐 검출 회로는 상기 펄스 신호로서 상기 클럭 신호의 상승 엣지 및 하강 엣지중 소정의 한쪽 엣지에 동기하여 외부에서 공급되는 펄스 신호를 수취하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 스큐 검출 회로는 상기 펄스 신호의 입력 타이밍이 상기 소정의 한쪽 엣지의 입력 타이밍의 전후에 걸친 소정의 기간 내에 있는지의 여부를 판정하는 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 스큐 검출 회로는,

상기 클럭 신호에 기초하여 상기 클럭 신호와 소정의 타이밍 관계에 있는 복수의 클럭 신호를 생성하는 회로와;

상기 펄스 신호의 입력 타이밍에 기초한 타이밍으로 상기 복수의 클럭 신호를 래치하는 복수의 래치 회로와;

상기 복수의 래치 회로가 유지하는 신호 레벨의 조합에 기초하여 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 판정 회로를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
외부에서 공급되는 클럭 신호와 상기 클럭 신호에 동기하여 외부에서 공급되는 펄스 신호와의 위상을 비교하여, 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 스큐 검출 회로와;

교정 모드에서 상기 펄스 신호를 포함하는 입력 신호의 위상을 조정하여 상기 입력 신호의 스큐를 감소시키는 스큐 감소 회로를 포함하며,

통상 동작 모드에서 상기 스큐 검출 회로가 위상의 어긋남을 검출하였을 때에는 상기 교정 모드로 이행함으로써 상기 입력 신호의 위상을 재조정하는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 스큐 검출 회로는 상기 펄스 신호로서 상기 클럭 신호의 상승 엣지 및 하강 엣지중 소정의 한쪽 엣지에 동기하여 외부에서 공급되는 펄스 신호를 수취하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 스큐 검출 회로는 상기 펄스 신호의 입력 타이밍이 상기 소정의 한쪽 엣지의 입력 타이밍의 전후에 걸친 소정의 기간 내에 있는지의 여부를 판정하는 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 스큐 검출 회로는,

상기 클럭 신호에 기초하여 상기 클럭 신호와 소정의 타이밍 관계에 있는 복수의 클럭 신호를 생성하는 회로와,

상기 펄스 신호의 입력 타이밍에 기초한 타이밍으로 상기 복수의 클럭 신호를 래치하는 복수의 래치 회로와,

상기 복수의 래치 회로가 유지하는 신호 레벨의 조합에 기초하여 상기 클럭 신호와 상기 펄스 신호 사이의 위상의 어긋남을 검출하는 판정 회로를 추가로 포함하는 것을 특징으로 하는 반도체 장치.