KR100763849B1

KR100763849B1 - 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치

Info

Publication number: KR100763849B1
Application number: KR1020060075730A
Authority: KR
Inventors: 장영찬
Original assignee: 삼성전자주식회사
Priority date: 2006-08-10
Filing date: 2006-08-10
Publication date: 2007-10-05
Also published as: US20080036509A1; TW200809460A; US7840831B2

Abstract

멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상 보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치가 개시된다. 본 발명에 따른 반도체 장치는 위상 보정 회로 및 출력 버퍼를 구비한다. 상기 위상 보정 회로는, 멀티 위상 클럭 신호들간의 위상 스큐를 보정하여 스큐 보정된 클럭 신호들을 발생하고, 상기 출력 버퍼는 상기 스큐 보정된 클럭 신호들에 동기시켜 데이터를 출력한다. 상기 위상 보정 회로는 위상 보정기, 복제 출력 버퍼, 위상 검출기 및 제어기를 구비한다. 상기 위상 보정기는 제1 및 제2 클럭 신호의 듀티 싸이클을 보정하고 상기 제1 및 제2 클럭 신호 간의 위상 스큐를 보정하여, 제1 및 제2 스큐 보정된 클럭 신호를 발생한다. 상기 복제 출력 버퍼는, 상기 출력 버퍼와 실질적으로 동일한 구성을 가지는 회로로서, 복제 데이터를 상기 제1 및 제2 스큐 보정된 클럭 신호에 동기시켜 출력한다. 상기 위상 검출기는 상기 복제 출력 버퍼의 출력 데이터의 위상 에러를 검출하여 검출 신호를 발생한다. 상기 제어기는 상기 검출 신호에 응답하여 상기 위상 보정기를 제어한다. 본 발명에 의하면, 멀티-위상 클럭 신호들 간의 위상 스큐가 효과적으로 제거되거나 감소된다.

Description

멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상 보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치{Multi-phase error correction circuit, method there-of and semiconductor device including the circuit}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1 및 도 2는 멀티 위상 신호들간의 스큐가 있는 경우와 없는 경우를 각각 나타내는 도면이다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성 블록도이다.

도 4는 본 발명의 일 실시예에 따른 위상 보정 회로를 구체적으로 도시하는 구성 블록도이다.

도 5는 반도체 메모리 장치의 데이터 출력 경로를 개략적으로 나타내는 구성 블록도이다.

도 6은 도 4에 도시된 적분기의 일 구현예를 나타내는 회로도이다.

도 7은 도 4에 도시된 듀티 싸이클 보정기의 일 구현예를 나타내는 회로도이다.

도 8은 도 4에 도시된 위상 보정 회로의 동작을 나타내기 위한 신호 타이밍도이다.

도 9는 본 발명의 일 실시예에 따른 위상 보정 방법을 나타내는 흐름도이다.

본 발명은 전자 회로에 관한 것으로, 특히, 멀티 위상 신호들간의 위상 스큐를 줄이기 위한 회로 및 그 방법에 관한 것이다.

동기식 반도체 장치는 클럭 신호에 동기되어 데이터를 입/출력한다. 이러한 동기식 반도체 장치의 경우, 외부로부터 입력되는 클럭 신호에 동기된 내부 클럭 신호를 발생하기 위한 클럭 신호 발생기를 구비한다.

하나의 클럭 주기 동안 데이터 입출력 단자당 4 비트(혹은 심볼) 데이터를 입출력하는 반도체 장치의 경우, 외부 클럭 신호로부터 90도 위상 차이를 가지는 쿼드러쳐 위상(multi-phase) 클럭 신호를 발생하기 위한 쿼드러쳐 위상(quadrature phase) 신호 발생기를 구비한다.

경우에 따라서는 둘 이상의 멀티 위상 신호가 필요할 수도 있다. 이와 같이, 하나의 반도체 집적회로 장치에서 멀티 위상 신호가 사용되는 경우, 각 위상 신호간에 스큐(skew)가 없어야 고속 인터페이스에 유리하다.

도 1을 참조하면, 제1 내지 제4 위상 신호들(CK0~CK3)이 도시된다. 제2, 3, 4 위상 신호(CK1, CK2, CK3)는 제1 위상 신호(CK0)를 기준으로 정확하게 90도, 180 도, 270도 위상차를 가진다. 따라서, 멀티 위상 신호들간의 위상 스큐가 없다. 이 경우, 한 클럭 주기당 4비트 데이터(D<3:0>)가 입력 혹은 출력될 수 있으며, 각 비트의 타이밍은 동일하다. 즉, 각 비트 구간은 T/4로서 동일하다. 여기서, T는 클럭 주기이다.

이에 반해, 도 2는 제1 내지 제4 위상 신호들(CK0~CK3)간의 위상 스큐가 존재하는 경우이다. 즉, 제2, 3, 4 위상 신호(CK1, CK2, CK3)가 제1 위상 신호(CK0)를 기준으로 정확하게 90도, 180도, 270도 위상차를 가지지 못한다. 따라서, 이 경우에는 한 클럭 주기당 입/출력되는 4비트 데이터(D<3:0>)의 각 구간은 다르게 된다. 즉, 어떤 비트의 구간은 T/4보다 길고, 다른 비트의 구간은 T/4보다 짧을 수 있다.

멀티 위상 신호들간의 위상 스큐는 출력 데이터의 지터(jitter)를 발생하고, 데이터 아이(data eye)의 타이밍 마진을 감소시킨다. 따라서, 고속으로 데이터를 입출력하기 어렵다. 즉, 위상 스큐는 고속 동작의 저해 요인이 된다. 그러므로, 멀티 위상 신호들 간의 스큐를 보정할 필요가 있다.

따라서, 본 발명의 기술적 과제는 멀티 위상 신호들간의 위상 스큐를 효과적으로 감소시키는 위상 보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치를 제공하는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 반도 체 장치는 위상 보정 회로 및 출력 버퍼를 구비한다.

상기 위상 보정 회로는, 멀티 위상 클럭 신호들간의 위상 스큐를 보정하여 스큐 보정된 클럭 신호들을 발생하고, 상기 출력 버퍼는 상기 스큐 보정된 클럭 신호들에 동기시켜 데이터를 출력한다.

상기 위상 보정 회로는 위상 보정기, 복제 출력 버퍼, 위상 검출기 및 제어기를 구비한다. 상기 위상 보정기는 제1 및 제2 클럭 신호의 듀티 싸이클을 보정하고 상기 제1 및 제2 클럭 신호 간의 위상 스큐를 보정하여, 제1 및 제2 스큐 보정된 클럭 신호를 발생한다. 상기 복제 출력 버퍼는, 상기 출력 버퍼와 실질적으로 동일한 구성을 가지는 회로로서, 복제 데이터를 상기 제1 및 제2 스큐 보정된 클럭 신호에 동기시켜 출력한다. 상기 위상 검출기는 상기 복제 출력 버퍼의 출력 데이터의 위상 에러를 검출하여 검출 신호를 발생한다. 상기 제어기는 상기 검출 신호에 응답하여 상기 위상 보정기를 제어한다.

상기 복제 데이터는 상기 제1 및 제2 클럭 신호의 듀티 싸이클 보정 및 상기 제1 및 제2 클럭 신호 간의 위상 스큐 보정을 위한 소정 패턴의 데이터이다.

상기 위상 보정 회로는, 기준 클럭 신호를 수신하고, 상기 제1 및 제2 클럭 신호와 상기 제1 및 제2 클럭 신호와 180도 위상 차이를 가지는 제3 및 제4 클럭 신호를 발생하는 클럭 신호 발생기를 더 구비할 수 있다.

상기 복제 출력 버퍼는 상기 제1 내지 제4 클럭 신호에 응답하여 상기 복제 데이터를 멀티플렉싱하는 멀티플렉서, 및 상기 멀티플렉서의 출력 신호를 구동하기 위한 출력 드라이버를 구비할 수 있다.

상기 위상 검출기는 상기 출력 드라이버의 출력 신호를 적분하는 적분기, 및 상기 적분기의 적분값에 기초하여 상기 검출 신호를 발생하는 비교기를 구비할 수 있다.

상기 위상 검출기는 상기 제1 내지 제4 클럭 신호의 듀티 싸이클 보정과 쿼드러쳐 위상 스큐 보정에 공통으로 사용될 수 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 멀티 위상 클럭 신호의 위상 보정 방법은 (a) 제1 복제 데이터를 이용하여 제1 클럭 신호의 듀티 싸이클을 보정하는 단계; (b) 제2 복제 데이터를 이용하여 제2 클럭 신호의 듀티 싸이클을 보정하는 단계; 및 (c) 제3 복제 데이터를 이용하여 상기 제1 및 제2 클럭 신호간의 위상 스큐를 보정하는 단계를 구비한다.

상기 위상 보정 방법은 90도 위상 차이를 가지는 제1 및 제2 클럭 신호 및 상기 제1 및 제2 클럭 신호에 대하여 각각 180도 위상차이를 가지는 제3 및 제4 클럭 신호를 발생하는 단계를 더 구비할 수 있다.

상기 (a) 단계는, 제1 레지스터 값을 초기화하는 단계; 상기 제1 복제 데이터를 발생하는 단계; 복제 출력 버퍼에 의하여, 상기 제1 내지 제4 클럭 신호에 동기시켜 상기 제1 복제 데이터를 출력하는 단계; 적분기에 의하여, 상기 복제 출력 버퍼의 출력 데이터를 적분하고 상기 적분값에 기초하여 상기 제1 레지스터 값을 갱신하는 단계; 및 상기 갱신된 제1 레지스터 값에 기초하여 상기 제1 및 제3 클럭 신호의 듀티 싸이클을 보정하는 단계를 구비하고, 상기 (b) 단계는 제2 레지스터 값을 초기화하는 단계; 상기 제2 복제 데이터를 발생하는 단계; 상기 복제 출력 버 퍼에 의하여, 상기 제1 내지 제4 클럭 신호에 동기시켜 상기 제2 복제 데이터를 출력하는 단계; 상기 적분기에 의하여, 상기 복제 출력 버퍼의 출력 데이터를 적분하고, 상기 적분값에 기초하여 상기 제2 레지스터 값을 갱신하는 단계; 및 상기 갱신된 제2 레지스터 값에 기초하여 상기 제2 및 제4 클럭 신호의 듀티 싸이클을 보정하는 단계를 구비하며, 상기 (c) 단계는 제3 레지스터 값을 초기화하는 단계; 상기 제3 복제 데이터를 발생하는 단계; 상기 복제 출력 버퍼에 의하여, 상기 제1 내지 제4 클럭 신호에 동기시켜 상기 제3 복제 데이터를 출력하는 단계; 상기 적분기에 의하여, 상기 복제 출력 버퍼의 출력 데이터를 적분하고, 상기 적분값에 기초하여 상기 제3 레지스터 값을 갱신하는 단계; 및 상기 갱신된 제3 레지스터 값에 기초하여 상기 제1 및 제2 클럭 신호간의 위상 스큐를 보정하는 단계를 구비할 수 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 멀티 위상 클럭 신호의 위상 보정 방법은 90도 위상 차이를 가지는 제1 및 제2 클럭 신호를 발생하는 단계; 제1 및 제2 클럭 신호의 듀티 싸이클을 보정하고 상기 제1 및 제2 클럭 신호 간의 위상 스큐를 보정하여, 제1 및 제2 스큐 보정된 클럭 신호를 발생하는 단계; 상기 스큐 보정된 클럭 신호를 출력 버퍼로 분배하고 상기 출력 버퍼와 실질적으로 동일한 구성을 가지는 복제 출력 버퍼로 분배하는 단계; 상기 복제 출력 버퍼에 분배된 제1 및 제2 스큐 보정된 클럭 신호에 기초하여, 상기 제1 및 제2 클럭 신호의 듀티 싸이클 에러 및 상기 제1 및 제2 클럭 신호간의 위상 스큐를 검출하는 단계; 및 상기 검출 결과를 제1 및 제2 클럭 신호의 듀티 싸이클 보정 및 상기 제1 및 제2 클럭 신호 간의 위상 스큐 보정에 피드백하는 단계를 구비 할 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 반도체 메모리 장치(300)는 메모리셀 코아 블록(310) 및 로직/입출력 블록(400)을 구비한다. 메모리셀 코아 블록(310)은 메모리셀 어레이가 배열되는 영역이다.

로직/입출력 블록(400)은 본 발명의 일 실시예에 따른 위상 보정 회로 및 입출력 회로를 포함한다.

위상 보정 회로는 클럭 신호 발생기(410), 위상 보정기(420), 복제 출력 버퍼(430), 위상 검출기(440) 및 제어기(460)를 포함한다. 또한, 위상 보정 회로는 수신단을 위해 복제 출력 버퍼(430)와 유사한 복제 멀티플렉서(470)를 더 구비할 수 있다. 입출력 회로는 다수의 수신기(480) 및 출력 버퍼들(450)을 구비한다.

도 3 및 도 4를 참조하면, 클럭 신호 발생기(410)는 서로 다른 위상을 가지 는 다수의 클럭 신호들, 즉 멀티-위상 클럭 신호들을 발생하는 회로이다. 예컨대, 클럭 신호 발생기(410)는 기준 클럭 신호(R_CLK)를 수신하여, 기준 클럭 신호(R_CLK)에 동기되는 클럭 신호 및 기준 클럭 신호(R_CLK)와 일정한 위상차(예컨대, 90도, 180도, 270도 등)를 가지는 클럭 신호를 발생할 수 있으며, PLL(Phase-Locked Loop) 혹은 DLL(Delay-Locked Loop) 회로로 구현될 수 있다. 기준 클럭 신호(R_CLK)는 외부에서 입력되는 클럭 신호일 수 있다.

본 실시예에서는 클럭 신호 발생기(410)는, 기준 클럭 신호(R_CLK)와 0도, 90도, 180도 및 270도 위상차를 가지는 제1 내지 제4 클럭 신호들(CLK0, CLK1, CLK2, CLK3)을 생성한다.

위상 보정기(420)는 제어기(460)로부터 출력되는 디지털 제어 신호에 응답하여, 제1 내지 제4 클럭 신호들(CLK0, CLK1, CLK2, CLK3)의 위상 스큐를 보정하여 출력한다. 위상 보정기(420)의 출력 신호들(CLKt0~CLKt3), 즉, 스큐 보정된 클럭 신호들(CLKt0~CLKt3)은 위상 분배 트리에 의해 각 출력 버퍼(450) 및 수신기(480)로 분배된다. 위상 분배 트리는 스큐 보정된 클럭 신호들(CLKt0~CLKt3)을 각 출력 버퍼(450) 및 수신기(480)로 전송하는 신호선이다. 또한, 스큐 보정된 클럭 신호들(CLKt0~CLKt3)은 복제 출력 버퍼(430) 및 복제 멀티플렉서(470)로도 입력된다.

본 실시예에서는, 단위 출력 버퍼들(450a)이 4개씩 그룹화되고, 하나의 그룹(450)마다 위상 보정기(420), 복제 출력 버퍼(430) 및 위상 검출기(440)가 구비된다. 또한 단위 수신기들(480a)이 4개씩 그룹화되고, 하나의 그룹(480)마다 위상 보정기(420), 복제 멀티플렉서(470) 및 위상 검출기(440)가 구비된다. 그리고, 클 럭 신호 발생기(410) 및 제어기(460)는 공통으로 구비된다. 그러나, 도 3에 도시된 바와 다른 형태로 구현될 수 있음은 물론이다.

이를 참조하면, 메모리셀 코아 블록으로부터 출력된 데이터는 데이터 파이프라인 회로(490) 및 출력 버퍼(450)를 거쳐 외부로 출력된다.

파이프라인 회로(490)는 메모리셀 코아블록(310)으로부터 출력되는 데이터를 필요에 따라 정렬하거나 지연하여 출력 버퍼(450)로 전달하는 회로이다.

출력 버퍼(450)는 멀티플렉서(451) 및 출력 드라이버(452)를 구비한다.

멀티플렉서(451)는 데이터 파이프라인 회로(490)로부터 출력되는 데이터를 스큐 보정된 클럭 신호들(CLKt0~CLKt3)에 동기시켜 출력한다. 출력 드라이버(452)는 멀티플렉서(451)의 출력 신호에 응답하여 전류 혹은 전압을 구동함으로써, 출력 신호를 패드를 통하여 외부로 전송한다.

복제 출력 버퍼(430)는 복제 데이터(Rep_data) 및 스큐 보정된 클럭 신호들(CLKt0~CLKt3)을 수신하고, 복제 데이터(Rep_data)를 스큐 보정된 클럭 신호들(CLKt0~CLKt3)에 동기시켜 출력한다. 이를 위하여, 복제 출력 버퍼(430)는 복제 멀티플렉서(431)와 복제 출력 드라이버(432)를 구비한다. 이러한 구성한 출력 버퍼(450a)의 구성과 실질적으로 동일하다. 복제 멀티플렉서(431)와 복제 출력 드라이버(432)는 각각 출력 버퍼(450)의 멀티플렉서(451)와 출력 드라이버(452)와 실질적으로 동일한 특성을 가지도록 구현된다.

복제 데이터(Rep_data)는 제1 내지 제4 클럭 신호들(CLK0, CLK1, CLK2, CLK3)의 위상 스큐를 보정하기 위하여 생성되는 데이터로서, 소정 패턴을 가진다. 복제 데이터(Rep_data)를 생성하기 위한 회로(미도시)가 더 구비될 수 있다.

복제 멀티플렉서(470)는 복제 출력 버퍼(430)와 유사한 구성을 가지는 회로이다. 다만, 복제 출력 버퍼(430)는 멀티플렉서(451)와 출력 드라이버(452)로 구성되나, 복제 멀티플렉서(470)는 드라이버 회로 없이 복제 데이터(Rep_data)를 스큐 보정된 클럭 신호들(CLKt0~CLKt3)에 동기시켜 출력하는 멀티플렉서만으로 구성될 수 있다.

위상 검출기(440)는 복제 출력 버퍼(430) 또는 복제 멀티플렉서470)의 출력 데이터를 수신하여 위상 에러를 검출하여 검출 신호(PD)를 발생한다. 검출 신호(PD)는 제어기(460)로 피드백된다.

제어기(460)는 위상 검출기(440)로부터 피드백받은 검출 신호(PD)를 이용하여 위상 보정기(420)를 제어하기 위한 디지털 제어 신호를 출력한다. 따라서, 위상 보정기(420)는 제어기(460)로부터 출력되는 디지털 제어 신호에 응답하여 제1 내지 제4 클럭 신호들(CLK0~CLK3)의 위상 스큐를 보정한다.

이하, 복제 출력 버퍼(430)를 사용하여 멀티-위상 클럭 신호들(CLK0~CLK3)간의 위상 스큐를 보정하는 방법을 중심으로 기술하나, 이는 복제 수신기(480)를 사용하여 멀티-위상 클럭 신호들(CLK0~CLK3)간의 위상 스큐를 보정하는 방법에도 동일하게 적용될 수 있다.

도 4를 참조하여, 도 3에 도시된 각 구성요소를 좀 더 상세히 설명하면 다음 과 같다.

위상 보정기(420)는 제1 및 제2 듀티 싸이클 보정기(421, 422), 제1 및 제2 쿼드러쳐 위상 보정기(423,424) 및 클럭 신호 버퍼(425)를 포함한다.

제1 듀티 싸이클 보정기(421)는 제1 DCC 신호(DCC_a)에 응답하여, 제1 및 제3 클럭 신호(CLK0, CLK2)의 듀티 싸이클(duty cycle)을 보정한다. 제1 듀티 싸이클 보정기(421)를 통해 클럭 신호 버퍼(425)의 최종 출력 신호들(CLKt0, CLKt2)은 50%의 듀티비를 가지는, 즉 하이레벨 구간과 로우레벨 구간이 동일한 클럭 신호로 보정된다.

제2 듀티 싸이클 보정기(422)는 제2 DCC 신호(DCC_b)에 응답하여, 제2 및 제4 클럭 신호(CLK1, CLK3)의 듀티 싸이클을 보정한다. 제2 듀티 싸이클 보정기(422)를 통해 클럭 신호 버퍼(425)의 최종 출력 신호들(CLKt1, CLKt3)은 50%의 듀티비를 가지는, 즉 하이레벨 구간과 로우레벨 구간이 동일한 클럭 신호로 보정된다.

제1 쿼드러쳐 위상 보정기(423)는 제1 QPC 신호(/QPC_a)에 응답하여, 듀티 싸이클이 보정된 제1 및 제3 클럭 신호(CLKd0, CLKd2)의 쿼드러쳐 위상 스큐를 보정한다.

제2 쿼드러쳐 위상 보정기(424)는 제2 QPC 신호(QPC_a)에 응답하여, 듀티 싸이클이 보정된 제2 및 제4 클럭 신호(CLKd1, CLKd3)의 쿼드러쳐 위상 스큐를 보정한다. 제1 및 제2 쿼드러쳐 위상 보정기(423, 424)에 의해, 쿼드러쳐 신호들(CLKt0, CLKt1)간의 쿼드러쳐 위상 스큐 및 쿼드러쳐 신호들(CLKt2, CLKt3)간의 쿼드러쳐 위상 스큐가 보정된다. 즉, 각 쿼드러쳐 신호들(CLKt0, CLKt1 및 CLKt2, CLKt3)간의 위상차이가 90도가 되도록 보정된다.

따라서, 제1 및 제2 듀티 싸이클 보정기(421, 422)에 의해 제1 내지 제4 클럭 신호(CLK0~CLK3)의 듀티 싸이클이 정확하게 보정되고, 제1 및 제2 쿼드러쳐 위상 보정기(423, 424)에 의해 쿼드러쳐 위상 스큐가 보정되면, 클럭 신호 버퍼(425)로부터 출력되는 클럭 신호들(CLKt0~CLKt3)간의 위상 간격은 정확히 90도가 된다.

제1 및 제2 DCC 신호(DCC_a, DCC_b)와 제1 및 제2 QPC 신호(/QPC_a, QPC_a)는 제어기(460)로부터 출력되는 디지털 제어 신호이다. 제1 QPC 신호(/QPC_a)는 제2 QPC 신호(QPC_a)의 반전 신호이다.

제1 및 제2 쿼드러쳐 위상 보정기(423, 424)의 출력 신호들, 즉 스큐 보정된 클럭 신호들(CLKt0~CLKt3)은 복제 출력 버퍼(430) 및 출력 버퍼(도 5의 450)로 입력된다.

복제 출력 버퍼(430)는 복제 데이터(Rep_data)를 수신하고, 복제 데이터(Rep_data)를 스큐 보정된 클럭 신호들(CLKt0~CLKt3)에 동기시켜 출력한다. 복제 데이터(Rep_data)는 상술한 바와 같이, 위상 스큐 보정을 위하여 생성되는 데이터로서 일정한 패턴을 가지는 데이터이다. 예들 들어, 복제 데이터(Rep_data)는 4비트 데이터(Rep_data<3:0>)로서, 제1 DCC 모드에서는 "0011" 또는 "1100", 제2 DCC 모드에서는 "1001" 또는 "0110", QPC 모드에서는 "1010" 또는 "0101"을 가진다. 여기서, 제1 DCC 모드는 제1 및 제3 클럭 신호(CLK0, CLK2)의 듀티 싸이클을 보정하는 모드, 제2 DCC 모드는 제2 및 제4 클럭 신호(CLK1, CLK3)의 듀티 싸이클을 보정하는 모드, QPC 모드는 쿼드러쳐 위상 스큐를 보정하는 모드를 의미한다.

위상 검출기(440)는 복제 출력 버퍼(430)의 출력 데이터(Otx_rep)를 적분하고, 그 적분값에 기초하여 검출 신호(PD)를 발생한다. 이를 위하여 위상 검출기(440)는 적분기(441) 및 비교기(442)를 포함한다.

도 6은 도 4에 도시된 적분기(441)의 일 구현예를 나타내는 회로도이다.

이를 참조하면, 적분기(441)는 복제 출력 버퍼(430)의 출력 데이터(Otx_rep)와 반전 출력 데이터(/Otx_rep)의 차이를 적분 클럭 신호(CLK_i)의 주기에 따라 적분한다. 적분 클럭 신호(CLK_i)는 제1 내지 제4 클럭 신호(CLK0~CLK4) 중의 어느 하나의 신호의 분주 신호(예컨대 1/2, 1/4 또는 1/8 분주 신호)일 수 있다.

적분기(441)는 적분 클럭 신호(CLK_i)의 한 주기 동안 출력 데이터(Otx_rep)와 반전 출력 데이터(/Otx_rep)의 차이를 적분한 결과값을 차동 출력 신호(Vop, Vom)로서 출력한다. 구체적으로는, 적분기(441)는 적분 클럭 신호(CLK_i)의 반 주기 동안에는 출력 데이터(Otx_rep)와 반전 출력 데이터(/Otx_rep)의 차이를 적분하고, 나머지 반주기 동안에는 이퀄라이징(equalizing)하는 과정을 적분 클럭 신호(CLK_i)의 주기에 따라 반복 수행한다.

적분기(441)의 차동 출력 신호(Vop, Vom)는 비교기(442)로 입력된다.

비교기는(442)는 적분값(Vop-Vom)이 0 보다 클 경우에는, 즉 Vop가 Vom보다 큰 경우에는 다운(down) 신호를 검출 신호(PD)로서 발생하고, 적분 값(Vop-Vom)이 0 보다 작을 경우, 즉 Vop가 Vom보다 적은 경우에는 업(up) 신호를 검출 신호(PD)로서 발생한다.

복제 출력 버퍼(430)의 출력 데이터(Otx_rep)의 듀티가 50%보다 크면 적분 기(441)의 적분값이 0 보다 크고, 출력 데이터(Otx_rep)의 듀티가 50%이면 적분값은 0이며, 출력 데이터(Otx_rep)의 듀티가 50%보다 적으면 적분값은 0보다 작다.

제어기(460)는 각 모드(제1 DCC 모드, 제2 DCC 모드 및 QPC 모드)에 대응하는 카운터(counter, 미도시) 및 레지스터(register, 미도시)를 구비할 수 있다. 바람직하기로는, 카운터는 각 모드에 대하여 공통으로 사용되고 레지스터는 각 모드별로 구비된다.

카운터(미도시)는 대응하는 모드에서 비교기(442)의 출력 신호(PD, up/dn)에 응답하여 대응하는 레지스터의 값을 증감시킨다.

예를 들어, 제1 DCC 모드에서 카운터는 다운 신호(dn)에 응답하여 대응하는 레지스터(이하, 제1 DCC 레지스터라 함)의 값을 한 단계 감소시키고, 업 신호(up)에 응답하여 제1 DCC 레지스터의 값을 한 단계 증가시킨다.

각 레지스터에 저장된 값은 다수의 비트들(예를 들어, 5 비트)로 이루어진 2진 디지털 코드일 수 있으며, 각 레지스터 값은 디지털 제어 신호로서 위상 보정기(420)로 입력된다. 예를 들면, 제1 DCC 레지스터의 값은 제1 DCC 신호(DCC_a)로서 제1 듀티 싸이클 보정기(421)로 입력되고, 제2 DCC 레지스터의 값은 제2 DCC 신호(DCC_b)로서 제2 듀티 싸이클 보정기(422)로 입력되며, QPC 레지스터의 값은 제2 QPC 신호(QPC_a)로서 제2 쿼드러쳐 위상 보정기(424)로 입력되며, QPC 레지스터의 값의 반전신호는 제1 QPC 신호(/QPC_a)로서 제1 쿼드러쳐 위상 보정기(423)로 입력된다.

도 7은 도 4에 도시된 듀티 싸이클 보정기의 일 구현예를 나타내는 회로도이 다. 도 7에 도시된 회로는 제1 듀티 싸이클 보정기(421)를 대표적으로 나타내나, 제2 듀티 싸이클 보정기(422) 역시 제1 듀티 싸이클 보정기(421)와 동일하게 구현될 수 있다.

이를 참조하면, 듀티 싸이클 보정기(421)는 제1 및 제3 클럭 신호(CLK0, CLK2)에 응답하여 작동하는 트랜지스터쌍, 로드 저항(R) 및 바이어스 전압(Vbias)에 응답하여 작동하는 바이어스 트랜지스터를 구비하는 차동 증폭기 형태로 구현될 수 있다.

그리고, 듀티 싸이클 보정기(421)는 각 출력 단자에 병렬로 연결되며, 제1 DCC 신호(DCC_a<4:0>) 중 대응하는 비트 신호에 응답하여 작동하는 트랜지스터들을 더 구비한다.

따라서, 제1 DCC 신호(DCC_a<4:0>)의 비트 조합(combination of bits)에 따라, 각 출력 단자로부터 출력되는 클럭 신호들(CLKd0, CLKd2)의 듀티가 조절된다.

도 8은 도 4에 도시된 위상 보정 회로의 동작을 나타내기 위한 신호 타이밍도이다. 도 9는 본 발명의 일 실시예에 따른 위상 보정 방법을 나타내는 흐름도이다.

도 4, 도 8 및 도 9를 참조하여, 본 발명의 일 실시예에 따른 위상 보정 방법을 기술하면, 다음과 같다.

먼저, 제어기(460)의 레지스터들이 초기화된다(S910).

그리고, 제1 DCC 모드가 이루어진다(S921~S924).

이를 위하여, 제1 DCC 모드를 위한 제1 복제 데이터가 발생된다(S921). 또한 클럭 신호 발생기(410)에 의해 제1 내지 제4 클럭 신호(CLK0~CLK3)가 발생된다.

위상 보정기(420)는 각 레지스터의 초기값에 응답하여, 출력 클럭 신호들(CLKt0~CLKt3)을 발생한다. 복제 출력 버퍼(430)는 위상 보정기(420)의 출력 클럭 신호들(CLKt0~CLKt3)에 동기하여 제1 복제 데이터를 출력한다.

제1 복제 데이터가 "0011"인 경우의 복제 출력 버퍼(430)의 출력 신호(Otx_rep1)의 파형(실선)과 반전 신호의 파형(점선)이 도 8에 도시된다. 이 경우, 복제 출력 버퍼(430)의 출력 신호(Otx_rep1)는 제1 출력 클럭 신호(CLKt0)와 동일한 파형을 가지고, 그 반전 신호(/Otx_rep1)는 제3 출력 클럭 신호(CLKt2)와 동일한 파형을 가진다. 따라서, 복제 출력 버퍼(430)의 출력 신호(Otx_rep1)는 제1 및 제3 출력 클럭 신호(CLKt0, CLkt2)의 듀티 싸이클 에러를 반영한다.

위상 검출기(440)의 적분기(441)에 의하여 복제 출력 버퍼의 출력 데이터(Otx_rep1)를 적분함으로써, 제1 출력 클럭 신호(CLKt0)와 제3 출력 클럭 신호(CLKt2)의 듀티 싸이클 에러를 검출한다(S922). 그리고, 검출 결과 듀티 싸이클 에러가 존재하면 제1 DCC 레지스터 값을 갱신한다(S924).

구체적으로는, 위상 검출기(440)는 복제 출력 버퍼(430)의 출력 신호(Otx_rep1)를 적분 클럭 신호(CLK_i)의 주기에 따라 적분하고, 적분값에 기초하여 업 신호(up) 혹은 다운 신호(dn)를 발생한다. 그러면, 카운터는 위상 검출기의 출력 신호(PD)에 응답하여 해당 레지스터(즉, 제1 DCC 레지스터)의 값을 증감한다. 즉, 위상 검출기의 출력 신호(PD)에 따라 제1 DCC 레지스터의 값이 업데이트된다. 나머지 레지스터의 값은 그대로 유지된다.

제1 듀티 싸이클 보정기(421)는 업데이트된 제1 DCC 레지스터의 값(즉, 제1 DCC 신호)에 응답하여 제1 및 제3 클럭 신호(CLK0, CLK2)의 듀티 싸이클을 보정한다. 위상 보정기의 출력 클럭 신호들(CLK0~CLK3)은 다시 복제 출력 버퍼(430)로 입력된다.

그리고, 상기 과정들이 반복된다. 즉, 복제 출력 버퍼(430)로부터 출력되는 신호(Otx_rep1)에 듀티 싸이클 에러가 없을 때까지 상기 과정들이 반복됨으로써, 제1 및 제3 클럭 신호들(CLK0, CLK2)의 듀티 싸이클 에러를 없앨 수 있는 제1 DCC 레지스터의 값이 결정된다.

제1 및 제3 클럭 신호들(CLK0, CLK2)의 듀티 싸이클 에러가 존재하지 않으면 제2 DCC 모드로 진입한다.

즉, 제1 및 제3 클럭 신호들(CLK0, CLK2)의 듀티 싸이클 에러를 보정하는 제1 DCC 레지스터의 값이 결정되면, 제1 DCC 모드가 종료되고 제2 DCC 모드가 수행된다.

이를 위하여, 제2 DCC 모드를 위한 제2 복제 데이터(예컨대, "1001")가 발생된다(S931).

위상 보정기(420)는 제1 DCC 모드에서 설정된 제1 DCC 레지스터 값과 다른 레지스터의 초기값에 응답하여, 출력 클럭 신호들(CLKt0~CLKt3)을 발생한다. 복제 출력 버퍼(430)는 위상 보정기(420)의 출력 클럭 신호들(CLKt0~CLKt3)에 동기하여 제2 복제 데이터를 출력한다.

제2 복제 데이터가 "1001"인 경우의 복제 출력 버퍼(430)의 출력 신 호(Otx_rep2)의 파형(실선)과 반전 신호의 파형(점선)이 도 8에 도시된다. 이 경우, 복제 출력 버퍼(430)의 출력 신호(Otx_rep2)는 제2 클럭 신호(CLKt1)와 동일한 파형을 가지고, 그 반전 신호(/Otx_rep1)는 제4 클럭 신호(CLKt3)와 동일한 파형을 가진다. 따라서, 복제 출력 버퍼(430)의 출력 신호(Otx_rep1)는 제1 및 제3 출력 클럭 신호(CLKt0, CLkt2)의 듀티 싸이클 에러를 반영한다.

위상 검출기(440)의 적분기(441)에 의하여 의하여 복제 출력 버퍼의 출력 데이터(Otx_rep2)를 적분함으로써, 제2 클럭 신호(CLKt1)와 제4 클럭 신호(CLKt4)의 듀티 싸이클 에러를 검출한다(S932). 그리고, 검출 결과 듀티 싸이클 에러가 존재하면 제2 DCC 레지스터 값을 갱신한다(S934).

구체적으로는, 위상 검출기(440)는 복제 출력 버퍼(430)의 출력 신호(Otx_rep2)는 적분 클럭 신호(CLK_i)의 주기에 따라 적분하고, 적분값에 기초하여 업 신호(up) 혹은 다운 신호(dn)를 발생한다. 그러면, 카운터는 위상 검출기(440)의 출력 신호(PD)에 응답하여 해당 레지스터(즉, 제2 DCC 레지스터)의 값을 증감한다. 즉, 위상 검출기의 출력 신호에 따라 제2 DCC 레지스터의 값이 업데이트된다. 나머지 레지스터의 값은 그대로 유지된다.

제2 듀티 싸이클 보정기(422)는 업데이트된 제2 DCC 레지스터의 값(즉, 제2 DCC 신호)에 응답하여 제2 및 제4 클럭 신호(CLK1, CLK3)의 듀티 싸이클을 보정한다. 위상 보정기의 출력 클럭 신호들(CLK0~CLK3)은 다시 복제 출력 버퍼(430)로 입력된다.

그리고, 상기 과정들이 반복된다. 즉, 복제 출력 버퍼(430)로부터 출력되는 신호(Otx_rep2)에 듀티 싸이클 에러가 없을 때까지 상기 과정들이 반복됨으로써, 제2 및 제4 클럭 신호들(CLK1, CLK3)의 듀티 싸이클 에러를 없앨 수 있는 제2 DCC 레지스터의 값이 결정된다.

제2 및 제4 클럭 신호들(CLK1, CLK3)의 듀티 싸이클 에러가 존재하지 않으면 QPC 모드로 진입한다.

이를 위하여, QPC 모드를 위한 제3 복제 데이터가 발생된다(S941).

위상 보정기(420)는 제1 DCC 모드에서 설정된 제1 DCC 레지스터 값, 제2 DCC 모드에서 설정된 제2 DCC 레지스터 값과 QPC 레지스터의 초기값에 응답하여, 출력 클럭 신호들(CLKt0~CLKt3)을 발생한다.

제3 복제 데이터가 "1010"인 경우의 복제 출력 버퍼(430)의 출력 신호(Otx_rep3)의 파형(실선)과 반전 신호의 파형(점선)이 도 8에 도시된다. 도 8에 도시된 바와 같이, 복제 출력 버퍼(430)의 출력 신호(Otx_rep3)는 제1 내지 제4 클럭 신호((CLKt0~CLkt4)의 1/2 주기를 가지며, 제1 및 제2 클럭 신호(CLKt0, CLkt1)간의 쿼드러쳐 위상 스큐 및 제3 및 제4 클럭 신호(CLKt2, CLkt3)간의 쿼드러쳐 위상 스큐를 반영한다.

따라서, 위상 검출기(440)의 적분기(441)에 의하여 복제 출력 버퍼의 출력 데이터(Otx_rep3)를 적분함으로써, 제1 및 제2 클럭 신호(CLKt0, CLkt1)간의 쿼드러쳐 위상 스큐 및 제3 및 제4 클럭 신호(CLKt2, CLkt3)간의 쿼드러쳐 위상 스큐를 검출한다(S942). 그리고, 검출 결과 쿼드러쳐 위상 스큐가 존재하면 QPC 레지스터 값을 갱신한다(S944).

제3 복제 데이터를 이용한 QPC 레지스터의 값을 결정하는 과정은 상술한 제1 및 제2 DCC 레지스터의 값을 결정하는 과정과 유사하므로, 이에 대한 상세한 생략된다.

상술한 과정들을 거치면, 위상 스큐가 없는 멀티 위상 클럭 신호들이 얻어진다. 상술한 실시예에서는, 제1 DCC 모드, 제2 DCC 모드 및 QPC 모드가 순차적으로 이루어진다. 그러나, 제1 DCC 모드 및 제2 DCC 모드의 순서는 바뀔 수 있다.

상술한 바와 같이, 본 발명에 의하면, 제1 및 제2 DCC 모드와 QPC 모드에 대하여 별도의 위상 검출기를 사용할 필요가 없다. 즉, 멀티 위상 신호의 위상 에러 검출을 위해 1쌍의 적분기와 비교기만을 사용하면 된다. 따라서, 위상 검출기의 공유가 가능하므로, 회로 크기 및 전력 소모 면에서 유리하다.

또한 하나의 위상 검출기를 공유함으로써, 듀티 싸이클 에러 검출시와 쿼드러쳐 위상 스큐 검출시의 오프셋이 동일하다. 위상 검출기를 별도로 사용함으로 인하여 발생하는 듀티 싸이클 에러 검출시와 쿼드러쳐 위상 스큐 검출시의 오프셋이 제거된다.

또한, 본 발명에 의하면, 데이터 출력 버퍼와 동일한 복제 출력 버퍼의 출력으로부터 멀티 클럭 신호들의 위상 정보(듀티 싸이클 에러 정보 및 쿼드러쳐 위상 스큐 정보)를 검출함으로써, 출력 버퍼에서 발생할 수 있는 스태틱 에러(static error)를 보정할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 의하면, 멀티-위상 클럭 신호들 간의 위상 스큐가 효과적으로 제거되거나 감소된다. 또한 본 발명의 의하면, 위상 스큐를 감소시키기 위한 보정회로의 하드웨어 구현이 용이하고, 소요 면적이 줄어든다.

Claims

제1 및 제2 클럭 신호의 듀티 싸이클을 보정하고 상기 제1 및 제2 클럭 신호 간의 위상 스큐를 보정하여, 제1 및 제2 스큐 보정된 클럭 신호를 발생하는 위상 보정기;

복제 데이터를 상기 제1 및 제2 스큐 보정된 클럭 신호에 동기시켜 출력하는 복제 출력버퍼;

상기 복제 출력 버퍼의 출력 데이터의 위상 에러를 검출하여 검출 신호를 발생하는 위상 검출기; 및

상기 검출 신호에 응답하여 상기 위상 보정기를 제어하는 제어기를 구비하며,

상기 복제 데이터는 상기 제1 및 제2 클럭 신호의 듀티 싸이클 보정 및 상기 제1 및 제2 클럭 신호 간의 위상 스큐 보정을 위한 소정 패턴의 데이터인 것을 특징으로 하는 위상 보정 회로.
제 1 항에 있어서, 상기 복제 출력 버퍼는

데이터 출력 버퍼와 실질적으로 동일한 구성을 가지는 것을 특징으로 하는 위상 보정 회로.
제 1 항에 있어서, 상기 위상 보정 회로는

기준 클럭 신호를 수신하고, 상기 제1 및 제2 클럭 신호와 상기 제1 및 제2 클럭 신호와 180도 위상 차이를 가지는 제3 및 제4 클럭 신호를 발생하는 클럭 신호 발생기를 더 구비하는 것을 특징으로 하는 위상 보정 회로.
제 3 항에 있어서,

상기 복제 출력 버퍼는 상기 제1 내지 제4 클럭 신호에 응답하여 상기 복제 데이터를 멀티플렉싱하는 멀티플렉서; 및

상기 멀티플렉서의 출력 신호를 구동하기 위한 출력 드라이버를 구비하는 것을 특징으로 하는 위상 보정 회로.
제 4 항에 있어서, 상기 위상 검출기는

상기 출력 드라이버의 출력 신호를 적분하는 적분기; 및

상기 적분기의 적분값에 기초하여 상기 검출 신호를 발생하는 비교기를 구비하는 것을 특징으로 하는 위상 보정 회로.
제 5 항에 있어서, 상기 위상 검출기는

상기 제1 내지 제4 클럭 신호의 듀티 싸이클 보정과 쿼드러쳐 위상 스큐 보정에 공통으로 사용되는 것을 특징으로 하는 위상 보정 회로.
제 6 항에 있어서, 상기 복제 데이터는

상기 제1 및 제3 클럭 신호의 듀티 싸이클 보정을 위한 제1 복제 데이터;

상기 제2 및 제4 클럭 신호의 듀티 싸이클 보정을 위한 제2 복제 데이터; 및

상기 제1 및 제3 클럭 신호들의 쿼드러쳐 위상 스큐와 상기 제2 및 제4 클럭 신호들의 쿼드러쳐 위상 스큐 보정을 위한 제3 복제 데이터를 포함하는 것을 특징으로 하는 위상 보정 회로.
제 7 항에 있어서, 상기 제어기는

각각이 복수의 비트들로 구성된 디지털 코드들을 저장하기 위한 제1, 제2 및 제3 레지스터; 및

상기 제1 복제 데이터에 기초한 검출 신호에 응답하여 상기 제1 레지스터 값을 증감하고, 상기 제2 복제 데이터에 기초한 검출 신호에 응답하여 상기 제2 레지스터 값을 증감하며, 상기 제3 복제 데이터에 기초한 검출 신호에 응답하여 상기 제3 레지스터 값을 증감하는 카운터를 구비하는 것을 특징으로 하는 위상 보정 회로.
제 8 항에 있어서, 상기 위상 보정기는

상기 제1 레지스터 값에 응답하여 상기 제1 및 제3 클럭 신호의 듀티 싸이클을 보정하는 제1 듀티 싸이클 보정기;

상기 제2 레지스터 값에 응답하여 상기 제2 및 제4 클럭 신호의 듀티 싸이클을 보정하는 제2 듀티 싸이클 보정기;

상기 제3 레지스터 값에 응답하여, 상기 제1 듀티 싸이클 보정기의 출력 신호들의 쿼드러쳐 위상 스큐를 보정하여 상기 제1 및 제3 스큐 보정된 클럭 신호를 발생하는 제1 쿼드러쳐 위상 보정기: 및

상기 제3 레지스터 값에 응답하여, 상기 제2 듀티 싸이클 보정기의 출력 신호들의 쿼드러쳐 위상 스큐를 보정하여, 상기 제2 및 제4 스큐 보정된 클럭 신호를 발생하는 제2 쿼드러쳐 위상 보정기를 구비하는 위상 보정 회로.
제 7 항에 있어서,

상기 제1 복제 데이터는 "0011" 또는 "1100"이고,

상기 제2 복제 데이터는 "1001" 또는 "0110"이며,

상기 제3 복제 데이터는 "1010" 또는 "0101"인 것을 특징으로 하는 위상 보정 회로.
(a) 제1 복제 데이터를 이용하여 제1 클럭 신호의 듀티 싸이클을 보정하는 단계;

(b) 제2 복제 데이터를 이용하여 제2 클럭 신호의 듀티 싸이클을 보정하는 단계; 및

(c) 제3 복제 데이터를 이용하여 상기 제1 및 제2 클럭 신호간의 위상 스큐를 보정하는 단계를 구비하는 멀티 위상 클럭 신호의 위상 보정 방법.
제 11 항에 있어서, 상기 위상 보정 방법은

90도 위상 차이를 가지는 제1 및 제2 클럭 신호 및 상기 제1 및 제2 클럭 신호에 대하여 각각 180도 위상차이를 가지는 제3 및 제4 클럭 신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 멀티 위상 클럭 신호의 위상 보정 방법.
제 12 항에 있어서,

상기 (a) 단계는

제1 레지스터 값을 초기화하는 단계;

상기 제1 복제 데이터를 발생하는 단계;

복제 출력 버퍼에 의하여, 상기 제1 내지 제4 클럭 신호에 동기시켜 상기 제1 복제 데이터를 출력하는 단계;

적분기에 의하여, 상기 복제 출력 버퍼의 출력 데이터를 적분하고 상기 적분값에 기초하여 상기 제1 레지스터 값을 갱신하는 단계; 및

상기 갱신된 제1 레지스터 값에 기초하여 상기 제1 및 제3 클럭 신호의 듀티 싸이클을 보정하는 단계를 구비하고,

상기 (b) 단계는

제2 레지스터 값을 초기화하는 단계;

상기 제2 복제 데이터를 발생하는 단계;

상기 복제 출력 버퍼에 의하여, 상기 제1 내지 제4 클럭 신호에 동기시켜 상기 제2 복제 데이터를 출력하는 단계;

상기 적분기에 의하여, 상기 복제 출력 버퍼의 출력 데이터를 적분하고, 상기 적분값에 기초하여 상기 제2 레지스터 값을 갱신하는 단계; 및

상기 갱신된 제2 레지스터 값에 기초하여 상기 제2 및 제4 클럭 신호의 듀티 싸이클을 보정하는 단계를 구비하며,

상기 (c) 단계는

제3 레지스터 값을 초기화하는 단계;

상기 제3 복제 데이터를 발생하는 단계;

상기 복제 출력 버퍼에 의하여, 상기 제1 내지 제4 클럭 신호에 동기시켜 상기 제3 복제 데이터를 출력하는 단계;

상기 적분기에 의하여, 상기 복제 출력 버퍼의 출력 데이터를 적분하고, 상기 적분값에 기초하여 상기 제3 레지스터 값을 갱신하는 단계; 및

상기 갱신된 제3 레지스터 값에 기초하여 상기 제1 및 제2 클럭 신호간의 위상 스큐를 보정하는 단계를 구비하는 것을 특징으로 하는 멀티 위상 클럭 신호의 위상 보정 방법.
제 13 항에 있어서, 상기 복제 출력 버퍼 및 상기 적분기는

상기 (a), (b) 및 (c) 단계에 공통으로 사용되는 것을 특징으로 하는 멀티 위상 클럭 신호의 위상 보정 방법.
반도체 장치에 있어서,

멀티 위상 클럭 신호들간의 위상 스큐를 보정하여, 스큐 보정된 클럭 신호들을 발생하는 위상 보정 회로; 및

상기 스큐 보정된 클럭 신호들에 동기시켜 데이터를 출력하는 출력 버퍼를 구비하며,

상기 위상 보정 회로는

제1 및 제2 클럭 신호의 듀티 싸이클을 보정하고 상기 제1 및 제2 클럭 신호 간의 위상 스큐를 보정하여, 제1 및 제2 스큐 보정된 클럭 신호를 발생하는 위상 보정기;

복제 데이터를 상기 제1 및 제2 스큐 보정된 클럭 신호에 동기시켜 출력하는 복제 출력버퍼;

상기 복제 출력 버퍼의 출력 데이터의 위상 에러를 검출하여 검출 신호를 발생하는 위상 검출기; 및

상기 검출 신호에 응답하여 상기 위상 보정기를 제어하는 제어기를 구비하며,

상기 복제 데이터는 상기 제1 및 제2 클럭 신호의 듀티 싸이클 보정 및 상기 제1 및 제2 클럭 신호 간의 위상 스큐 보정을 위한 소정 패턴의 데이터인 것을 특징으로 하는 반도체 장치.
제 15 항에 있어서, 상기 복제 출력 버퍼는

데이터 출력 버퍼와 실질적으로 동일한 구성을 가지는 것을 특징으로 하는 반도체 장치.
90도 위상 차이를 가지는 제1 및 제2 클럭 신호를 발생하는 단계;

제1 및 제2 클럭 신호의 듀티 싸이클을 보정하고 상기 제1 및 제2 클럭 신호 간의 위상 스큐를 보정하여, 제1 및 제2 스큐 보정된 클럭 신호를 발생하는 단계;

상기 스큐 보정된 클럭 신호를 출력 버퍼로 분배하고 상기 출력 버퍼와 실질적으로 동일한 구성을 가지는 복제 출력 버퍼로 분배하는 단계;

상기 복제 출력 버퍼에 분배된 제1 및 제2 스큐 보정된 클럭 신호에 기초하여, 상기 제1 및 제2 클럭 신호의 듀티 싸이클 에러 및 상기 제1 및 제2 클럭 신호간의 위상 스큐를 검출하는 단계; 및

상기 검출 결과를 제1 및 제2 클럭 신호의 듀티 싸이클 보정 및 상기 제1 및 제2 클럭 신호 간의 위상 스큐 보정에 피드백하는 단계를 구비하는 멀티 위상 클럭 신호의 위상 보정 방법.