KR20060073885A - 데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리장치 - Google Patents

데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리장치 Download PDF

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KR20060073885A
KR20060073885A KR1020040112332A KR20040112332A KR20060073885A KR 20060073885 A KR20060073885 A KR 20060073885A KR 1020040112332 A KR1020040112332 A KR 1020040112332A KR 20040112332 A KR20040112332 A KR 20040112332A KR 20060073885 A KR20060073885 A KR 20060073885A
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Abstract

본 발명은 데이터 출력 회로, 데이터 출력 방법 및 반도체 메모리 장치를 공개한다. 이 장치는 외부로부터 입력되는 외부 클럭 신호 및 복제 데이터 스트로브 신호에 응답하여 상기 외부 클럭 신호를 제1 지연시간 지연시켜 내부 클럭 신호를 출력하는 내부 클럭 발생부, 상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력부, 및 상기 내부 클럭 신호를 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하고, 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호에 응답하여 상기 제2 지연시간을 가변시키는 데이터 스트로브 신호 복제부를 구비하는 것을 특징으로 한다. 따라서, 복제부에서의 지연시간을 조정하는데 필요한 시간과 노력을 경감시킬 수 있으며, 각 페키지(package) 별로 데이터 출력부에서의 지연시간의 차이가 발생하더라도 이를 모두 보정해 줄 수 있다.

Description

데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리 장치{Data output circuit and method, and semiconductor memory device}
도 1은 종래의 데이터 출력 회로를 나타낸 블록도이다.
도 2는 도 1에 나타낸 종래의 데이터 출력 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도 3은 데이터 스트로브 신호 복제부에서의 지연시간과 데이터 출력부에서의 지연시간이 서로 다를 경우에 발생되는 문제점을 설명하기 위한 동작 타이밍도이다.
도 4는 본 발명의 데이터 출력 회로를 나타낸 블록도이다.
도 5는 도 4에 나타낸 본 발명의 데이터 출력 회로의 데이터 스트로브 신호 복제부의 제2 지연부의 제1 실시예의 블록도이다.
도 6은 도 4에 나타낸 본 발명의 데이터 출력 회로의 데이터 스트로브 신호 복제부의 제2 지연부의 제2 실시예의 블록도이다.
도 7은 본 발명의 반도체 메모리 장치를 나타낸 블록도이다.
본 발명은 데이터 출력회로에 관한 것으로서, 특히 동기식 반도체 장치에 사용되는 지연 동기 루프를 이용한 데이터 출력회로에 관한 것이다.
일반적으로, 동기식 반도체 장치는 데이터를 출력할 때, 외부 클럭 신호와 동기시켜 데이터를 출력한다. 이를 위해 널리 사용되고 있는 것이 지연부 및 위상 검출부를 구비하는 지연 동기 루프(DLL:Delay Locked Loop)이다. 이는 외부 클럭 신호를 소정 시간 지연시켜 내부 클럭 신호를 발생시킨다. 즉, 위상 검출부는 상기 외부 클럭 신호와 데이터 스트로브 신호 복제부로부터 출력되는 복제 데이터 스트로브 신호의 위상차이를 검출하고, 지연부는 상기 위상 검출부에서 검출된 위상차이에 응답하여 지연 시간을 가변시키고, 상기 가변된 지연시간만큼 외부 클럭 신호를 지연시켜 내부 클럭 신호를 발생시킨다. 상기 데이터 스트로브 신호 복제부는 상기 내부 클럭 신호를 소정시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하게 되는데, 상기 데이터 스트로브 신호 복제부에서의 지연시간은 상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력부에서의 지연시간과 동일하도록 설정된다.
도 1은 종래의 데이터 출력 회로의 블록도를 나타낸 것으로서, DLL 회로로 구성된 내부 클럭 발생부(10), 데이터 스트로브 신호 출력부(20), 및 데이터 스트로브 신호 복제부(30)로 구성되어 있으며, 내부 클럭 발생부(10)는 지연부(12) 및 위상 검출부(14)로 구성되어 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭 발생부(10)는 외부로부터 입력된 외부 클럭 신호(CLK)와 데이터 스트로브 신호 복제부(30)로부터 출력된 복제 데이터 스트로브 신호(DQR)에 응답하여 상기 외부 클럭 신호(CLK)를 제1 지연시간 지연시킨 내부 클럭 신호(ICLK)를 출력한다.
위상 검출부(14)는 상기 외부 클럭 신호(CLK) 및 상기 복제 데이터 스트로브 신호(DQR)의 위상을 비교하여 그에 따라 제어신호(con)를 출력한다. 지연부(12)는 상기 제어신호(con)에 응답하여 상기 제1 지연시간을 가변시키고, 상기 외부 클럭 신호(CLK)를 상기 가변된 제1 지연시간 지연시킨 내부 클럭 신호(ICLK)를 출력한다. 즉, 지연부(12)에서의 지연시간은 상기 제어신호(con)에 의해 조정된다.
데이터 스트로브 신호 출력부(20)는 상기 내부 클럭 신호(ICLK)를 이용하여 데이터 스트로브 신호(DQS)를 출력한다. 이 때, 상기 내부 클럭 신호(ICLK)는 데이터 스트로브 신호 출력부(20) 내의 소정 개수의 게이트 단들을 거치면서 지연되다. 따라서, 상기 데이터 스트로브 신호(DQS)도 상기 내부 클럭 신호(ICLK) 보다는 소정 시간 지연되어 출력된다. 일반적으로, 반도체 장치에서는 상기 데이터 스트로브 신호(DQS)가 출력되는 데이터 신호와 동기되도록 상기 데이터 스트로브 신호 출력부(20)에서의 지연시간이 설정된다.
데이터 스트로브 신호 복제부(30)는 상기 데이터 스트로브 신호 출력부(30)에서, 상기 내부 클럭 신호(ICLK)보다 상기 데이터 스트로브 신호(DQS)가 지연되는 시간, 즉, 데이터 스트로브 신호 출력부(30)에서의 지연시간만큼 상기 내부 클럭 신호(ICLK)를 지연시켜 복제 데이터 스트로브 신호(DQR)를 출력한다.
도 2는 도 1에 나타낸 종래의 데이터 출력 회로의 동작을 설명하기 위한 동 작 타이밍도로서, 도 2에서 CLK는 외부 클럭 신호를, ICLK는 내부 클럭 신호를, DQ는 데이터 신호를, DQS는 데이터 스트로브 신호를, DQR은 복제 데이터 스트로브 신호를 각각 나타낸다. 또한, 도 2에서, tDLL은 내부 클럭 신호 발생부(10)를 통해 외부 클럭 신호(CLK)가 지연되는 시간인 제1 지연시간을, tCLK는 데이터 스트로브 신호 출력부(20)에서 데이터 스트로브 신호(DQS)가 내부 클럭 신호(ICLK)보다 지연되는 시간을, tREP는 데이터 스트로브 신호 복제부(30)를 통해 내부 클럭 신호(ICLK)가 지연되는 시간인 제2 지연시간을 각각 나타낸다.
도 2를 참고하여 종래의 데이터 출력 회로의 동작을 설명하면 다음과 같다.
지연부(12)는 외부 클럭 신호(CLK)를 제1 지연시간(tDLL) 지연시켜 내부 클럭 신호(ICLK)를 출력한다. 상술한 바와 같이, 상기 제1 지연시간(tDLL)은 위상 검출부(14)로부터 출력되는 제어신호(con)에 의해 조절된다.
데이터 스트로브 신호 출력부(20)는 상기 내부 클럭 신호(ICLK)를 이용하여 데이터 스트로브 신호(DQS)를 출력한다. 이 때, 상기 데이터 스트로브 신호(DQS) 는 상기 내부 클럭 신호(ICLK)보다 소정 시간(tCLK) 지연되어 출력된다. 이 때, 데이터 스트로브 신호 출력부(20)는 출력되는 데이터 스트로브 신호(DQS)의 위상이 데이터 신호(DQ)들의 위상과 동일하도록 설계된다.
데이터 스트로브 신호 복제부(30)는 상기 내부 클럭 신호(ICLK)를 제2 지연시간(tREP) 지연시켜 복제 데이터 스트로브 신호(DQR)를 출력한다. 이 때, 상기 제2 지연시간(tREF)과 데이터 스트로브 신호 출력부(20)에서 지연되는 시간(tCLK)이 동일하도록 상기 데이터 스트로브 신호 복제부(30)를 설계한다.
위상 검출부(14)는 상기 복제 데이터 스트로브 신호(DQR)와 상기 외부 클럭 신호(CLK)의 위상 차이를 검출하고, 이에 따라 지연부(12)에서의 지연 시간(tDLL)을 조절하기 위한 제어신호(CON)를 출력한다. 즉, 복제 데이터 스트로브 신호(DQR)의 위상이 외부 클럭 신호(CLK)보다 빠르면 상기 지연 시간(tDLL)을 증가시켜 내부 클럭 신호(ICLK)의 위상을 늦춤으로써 복제 데이터 스트로브 신호(DQR)의 위상이 늦어지도록 하고, 반대로, 복제 데이터 스트로브 신호(DQR)의 위상이 외부 클럭 신호(CLK)보다 느리면 상기 지연 시간(tDLL)을 감소시켜 내부 클럭 신호(ICLK)의 위상이 빨라지도록 함으로써 복제 데이터 스트로브 신호(DQR)의 위상이 빨라지도록 한다.
다시 말하면, 내부 클럭 발생부(10)는 복제 데이터 스트로브 신호(DQR)와 외부 클럭 신호(CLK)의 위상이 동일해지도록 외부 클럭 신호(CLK)를 지연시켜 내부 클럭 신호(ICLK)를 발생한다. 만일, 데이터 스트로브 신호 출력부(20)에서의 지연 시간(tCLK)과 데이터 스트로브 신호 복제부(30)에서의 지연 시간(tREP)이 완전히 동일하다면 복제 데이터 스트로브 신호(DQR)와 데이터 스트로브 신호(DQS)의 위상이 동일하므로, 복제 데이터 스트로브 신호(DQR)와 데이터 신호(DQ)의 위상도 동일하다. 따라서, 상술한 바와 같이 내부 클럭 신호(ICLK)를 발생시키게 되면 데이터 신호(DQ)의 위상은 외부 클럭 신호(CLK)와 동기될 수 있다.
즉, 데이터 신호(DQ)와 외부 클럭 신호(CLK)가 동기되기 위해서는 데이터 스트로브 신호 출력부(20)에서의 지연 시간(tCLK)과 데이터 스트로브 신호 복제부(30)에서의 지연 시간(tREP)이 동일해야 한다. 만일, 상기 두 지연 시간(tCLK, 및 tREP)이 서로 다르다면 데이터 신호(DQ)와 외부 클럭 신호(CLK)는 동기되지 않고, 따라서, 외부 클럭 신호(CLK)에 따라 데이터 신호(DQ)를 수신하는 다른 반도체 장치에서는 오동작이 발생할 수 있다. 그러나, 상기 두 지연시간(tCLK, 및 tREP)이 동일하도록 하는 과정은 간단하지가 않다.
도 3은 데이터 스트로브 신호 출력부(20)에서의 지연 시간(tCLK)과 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)이 서로 다른 경우를 나타낸 동작 타이밍도로서, 도 3(a)는 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)이 데이터 스트로브 신호 출력부(20)에서의 지연시간(tCLK)보다 긴 경우를, 도 3(b)는 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)이 데이터 스트로브 신호 출력부(20)에서의 지연시간(tCLK)보다 짧은 경우를 각각 나타낸 것이다.
먼저, 도 3(a)를 살펴보면, 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)이 데이터 스트로브 신호 출력부(20)에서의 지연시간(tCLK)보다 긴 경우에는 내부 클럭 신호(ICLK)의 위상이 빨라지게 되고, 따라서, 데이터 신호(DQ)의 출력 시점도 빨라지게 된다. 출력된 데이터 신호(DQ)를 입력받는 다른 반도체 장치에서 외부 클럭 신호(CLK)의 중간 시점(t1, t2)에서 상기 데이터 신호(DQ)를 센싱한다고 하면, 도 3(a)에 나타낸 바와 같이 유효하지 않은 데이터를 센싱하게 될 수도 있다.
다음으로, 도 3(b)를 살펴보면, 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)이 데이터 스트로브 신호 출력부(20)에서의 지연시간(tCLK)보다 짧은 경우에는 내부 클럭 신호(ICLK)의 위상이 느려지게 되고, 따라서, 데이터 신호(DQ) 의 출력 시점도 느려지게 된다. 마찬가지로, 출력된 데이터 신호(DQ)를 입력받는 다른 반도체 장치에서 외부 클럭 신호(CLK)의 중간 시점(t1, t2)에서 상기 데이터 신호(DQ)를 센싱한다고 하면, 도 3(b)에 나타낸 바와 같이 유효하지 않은 데이터를 센싱하게 될 수도 있다.
상술한 문제점은 상기 다른 반도체 장치가 외부 클럭 신호(CLK)의 상승부 및 하강부에서 데이터 신호(DQ)를 센싱하는 경우에도 동일하게 발생하며, 이러한 문제점은 반도체 장치가 고속으로 동작할수록 더 심각한 영향을 미치게 된다. 따라서, 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)을 데이터 스트로브 신호 출력부(20)에서의 지연시간(tCLK)과 동일하게 하는 것은 매우 중요하다.
그런데, 종래의 경우에는, 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)을 데이터 스트로브 신호 출력부(20)에서의 지연시간(tCLK)과 동일하게 하기 위해 상기 데이터 스트로브 신호 출력부(20)을 모델링(modeling)하고, 이를 모의시험(simulation)하여 상기 데이터 스트로브 신호 출력부(20)에서의 지연시간(tCLK)을 예측하여 예측한 값을 기준으로 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)을 결정하였다. 또한, 모델링(modeling) 오차 및 공정상의 변화에 따른 오차 등을 보정하기 위해 데이터 스트로브 신호 복제부(30)에 지연시간(tREP)을 조절하기 위한 퓨즈 등의 옵션(option)을 구비하고, 페키지(package) 레벨에서 이들 옵션을 조정함으로써 상기 오차들을 보정하는 방법을 사용하였다.
그러나, 일반적으로 데이터 스트로브 신호 출력부(20)을 정확하게 모델링(modeling)하는 것은 매우 어렵다. 또한, 이를 이용하여 모의시험(simulation)하는 데는 많은 시간이 소요된다. 즉, 상술한 종래의 방법으로 데이터 스트로브 신호 복제부(30)에서의 지연시간(tREP)를 정확하게 결정하는 것은 어려우며, 시간도 많이 소요되는 단점이 있다.
또한, 페키지(package) 레벨에서 모델링(modeling) 오차, 및 공정상 발생한 오차 등을 보정한다고 하더라도, 하나의 웨이퍼에서 생산된 복수개의 페키지(package)에 대해, 각 페키지(package) 별 차이를 조정할 수는 없었다.
결과적으로, 종래의 데이터 출력 회로의 경우에는 데이터 스트로브 신호 복제부(30)에서의 지연 시간(tREP)과 데이터 스트로브 신호 출력부(20)에서의 지연 시간(tCLK) 사이에 오차가 존재할 가능성이 매우 높으며, 따라서, 출력된 데이터를 수신하는 반도체 장치에서 상기 데이터를 수신할 때 유효하지 않은 데이터를 수신할 가능성이 높아지게 된다. 이러한 문제점은 반도체 장치가 고속으로 동작할수록 심각해진다.
본 발명의 목적은 자동으로, 또한, 보다 정확하게 데이터 스트로브 신호 복제부에서의 지연 시간을 데이터 스트로브 신호 출력부에서의 지연 시간과 동일하게 할 수 있는 데이터 출력 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 데이터 출력 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 데이터 출력 회로는 외부로부터 입력되는 외부 클럭 신호 및 복제 데이터 스트로브 신호에 응답하여 상기 외부 클럭 신호를 제1 지연시간 지연시켜 내부 클럭 신호를 출력하는 내부 클럭 발생부, 상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력부, 및 상기 내부 클럭 신호를 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하고, 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호에 응답하여 상기 제2 지연시간을 가변시키는 데이터 스트로브 신호 복제부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 출력 회로의 상기 내부 클럭 발생부은 상기 외부 클럭 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제1 제어신호를 출력하는 제1 위상 검출부, 및 상기 제1 제어신호에 응답하여 상기 제1 지연시간을 가변시키고, 상기 외부 클럭 신호를 가변된 상기 제1 지연시간 지연시켜 상기 내부 클럭 신호를 출력하는 제1 지연부을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 출력 회로의 상기 데이터 스트로브 신호 복제부는 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제2 제어신호를 출력하는 제2 위상 검출부, 및 상기 제2 제어신호에 응답하여 상기 제2 지연시간을 가변시키고, 상기 내부 클럭 신호를 가변된 상기 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 제2 지연부을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 출력 회로의 상기 제2 지연부의 제1 형태는 상기 제2 제어신호에 응답하여 지연시간 조정신호를 출력하는 쉬프트 레지스터, 및 복수개의 딜레이 셀들을 구비하고, 상기 지연시간 조정신호에 응답하여 상기 복수개의 딜레이 셀 중 일부를 선택하여 선택된 딜레이 셀들을 이용하여 상기 내부 클럭 신호를 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 딜레이 셀 어레이를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 출력 회로 상기 제2 지연부의 제2 형태는 상기 제2 제어신호에 응답하여 지연시간 조정신호를 업다운 카운팅하여 출력하는 카운터, 상기 지연시간 조정신호에 응답하여 바이어스 전류를 출력하는 바이어스 출력부, 및 상기 바이어스 전류에 응답하여 지연시간이 가변되고, 상기 내부 클럭 신호를 가변된 지연시간만큼 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 딜레이 셀을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 출력 방법은 외부 클럭 신호를 제1 지연시간 지연시켜 내부 클럭 신호를 발생하는 내부 클럭 발생부, 상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력부, 및 상기 내부 클럭 신호를 제2 지연시간 지연시켜 복제 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 복제부를 구비하는 데이터 출력 회로의 데이터 출력 방법에 있어서, 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호에 응답하여 상기 제2 지연시간을 가변시키는 제1 단계, 및 상기 복제 데이터 스트로브 신호 및 상기 외부 클럭 신호에 응답하여 상기 제1 지연시간을 가변 시키는 제2 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 출력 방법의 상기 제1 단계는 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제어신호를 출력하는 위상 검출 단계, 및 상기 제어신호에 응답하여 상기 제2 지연시간을 가변시키고, 상기 내부 클럭 신호를 상기 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 지연 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 출력 방법의 상기 지연 단계는 상기 제어신호에 응답하여 지연시간 조정신호를 출력하는 조정신호 출력단계, 및 상기 지연시간 조정신호에 응답하여 복수개의 딜레이 셀 중 일부를 선택하고 선택된 딜레이 셀들을 이용하여 상기 복제 데이터 스트로브 신호를 출력함으로써 상기 제2 지연시간을 가변시키는 지연시간 가변 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 출력 방법의 상기 지연 단계는 상기 제어신호에 응답하여 지연시간 조정신호를 업다운 카운팅하는 카운팅 단계, 상기 지연시간 조정신호에 응답하여 바이어스 전류를 가변시켜 출력하는 바이어스 출력 단계, 및 상기 바이어스 전류를 이용하여 상기 제2 지연시간을 가변시키는 지연시간 가변단계를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 입력되는 외부 클럭 신호 및 복제 데이터 스트로브 신호에 응답하여 상기 외 부 클럭 신호를 제1 지연시간 지연시켜 내부 클럭 신호를 발생하는 내부 클럭 발생부, 복수개의 메모리 셀들을 구비하고, 외부로부터 입력되는 리드 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이, 상기 데이터를 입력하여 출력 데이터를 출력하고, 상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 출력부, 상기 내부 클럭 신호를 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하고, 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호에 응답하여 상기 제2 지연시간을 가변시키는 데이터 스트로브 신호 복제부를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 내부 클럭 발생부은 상기 외부 클럭 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제1 제어신호를 출력하는 제1 위상 검출부, 및 상기 제1 제어신호에 응답하여 상기 제1 지연시간을 가변시키고, 상기 외부 클럭 신호를 가변된 상기 제1 지연시간 지연시켜 상기 내부 클럭 신호를 출력하는 제1 지연부을 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 데이터 스트로브 신호 복제부는 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제2 제어신호를 출력하는 제2 위상 검출부, 및 상기 제2 제어신호에 응답하여 상기 제2 지연시간을 가변시키고, 상기 내부 클럭 신호를 가변된 상기 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 제2 지연부을 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 지연부의 제1 형태는 상기 제2 제어신호에 응답하여 지연시간 조정신호를 출력하는 쉬프트 레지스터, 및 복수개의 딜레이 셀들을 구비하고, 상기 지연시간 조정신호에 응답하여 상기 복수개의 딜레이 셀 중 일부를 선택하여 선택된 딜레이 셀들을 이용하여 상기 내부 클럭 신호를 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 딜레이 셀 어레이를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 지연부의 제2 형태는 상기 제2 제어신호에 응답하여 지연시간 조정신호를 업다운 카운팅하여 출력하는 카운터, 상기 지연시간 조정신호에 응답하여 바이어스 전류를 출력하는 바이어스 출력부, 및 상기 바이어스 전류에 응답하여 지연시간이 가변되고, 상기 내부 클럭 신호를 상기 가변된 지연시간만큼 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 딜레이 셀을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 데이터 출력 회로를 설명하면 다음과 같다.
도 4는 본 발명의 데이터 출력장치의 블록도를 나타낸 것으로서, 내부 클럭 발생부(10), 데이터 스트로브 신호 출력부(20), 및 데이터 스트로브 신호 복제부(32)로 구성되어 있으며, 상기 내부 클럭 발생부(10)는 제1 지연부(12) 및 제1 위상 검출부(14)로, 상기 데이터 스트로브 신호 복제부(32)는 제2 위상 검출부(34) 및 제2 지연부(36)로 각각 구성되어 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭 발생부(10) 및 데이터 스트로브 신호 출력부(20)의 기능은 도 1에서 설명한 것과 동일하며, 내부 클럭 발생부(10) 내의 제1 지연부(12) 및 제1 위상 검출부(14)의 기능은 도 1에서 설명한 지연부(12) 및 위상 검출부(14)의 기능과 동일하다.
데이터 스트로브 신호 복제부(32)는 데이터 스트로브 신호(DQS) 및 복제 데이터 스트로브 신호(DQR)에 응답하여 상기 내부 클럭 신호를 제2 지연시간 지연시켜 복제 데이터 스트로브 신호를 출력한다. 이 때, 상기 제2 지연시간은 데이터 스트로브 신호(DQS)와 복제 데이터 스트로브 신호(DQR)에 따라 가변된다.
제2 위상 검출부(34)는 데이터 스트로브 신호 출력부(20)로부터 출력된 데이터 스트로브 신호(DQS)와 데이터 스트로브 신호 복제부(32)로부터 출력된 복제 데이터 스트로브 신호(DQR)의 위상차를 검출하여 그에 따라 제어신호(con2)를 출력한다. 상기 제2 위상 검출부(34)는 제1 위상 검출부(14)에서 제1 지연부(12)의 지연시간을 조절하기 위해 제어신호(con1)를 출력하기 전에 상기 데이터 스트로브 신호(DQS)와 상기 복제 데이터 스트로브 신호(DQR)의 위상차를 검출하여 상기 제어신호(con2)를 출력한다.
데이터 스트로브 신호 복제부(32)는 상기 내부 클럭 발생부(10)로부터 출력된 내부 클럭 신호(ICLK)를 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호(DQR)를 출력한다. 이 때, 상기 제2 지연시간은 상기 제2 위상 검출기(34)로부터 출력된 제어신호(con2)에 의해 가변된다.
즉, 도 4에 나타낸 본 발명의 데이터 출력장치는 데이터 스트로브 신호 복제부(30)에서 출력되는 복제 데이터 스트로브 신호(DQR)와 데이터 스트로브 신호 출력부(20)에서 출력되는 데이터 스트로브 신호(DQS)의 위상을 비교하고, 두 신호(DQR, DQS)의 위상차가 동일해지도록 데이터 스트로브 신호 복제부(30)에서의 지연시간을 조절함으로써, 데이터 스트로브 신호 복제부(30)에서의 지연시간을 데이터 스트로브 신호 출력부(20)에서의 지연시간과 동일하게 맞추어준다.
따라서, 데이터 스트로브 신호 출력부(20)를 모델링(modeling)하여 모의실험(simulation)할 필요가 없어지므로, 데이터 스트로브 신호 복제부(30)에서의 지연시간을 조정하는데 필요한 시간 및 노력을 경감시킬 수 있다.. 또한, 페키지(package) 레벨에서 각 페키지(package) 별로 지연부(30)에서의 지연시간을 조절하기 때문에 페키지(package)별 차이 없이 페키지(package) 각각에 대해 지연부(30)에서의 지연시간을 조절할 수 있다.
도 5는 도 4에 나타낸 본 발명의 데이터 출력 회로의 제2 지연부(36)의 제1 실시예를 나타낸 블록도로서, 쉬프트 레지스터(361) 및 딜레이 셀 어레이(362)로 구성되어 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
쉬프트 레지스터(361)는 상기 제2 위상 검출부(34)로부터 출력된 제2 제어신호(con2)에 응답하여 지연시간 조정신호를 출력한다. 즉, 쉬프트 레지스터(361)는 4개의 출력 단자(Q1∼Q4) 중 어느 하나의 단자를 통해 하이 레벨의 출력 신호를 출력하고, 나머지 단자를 통해서는 로우 레벨의 출력 신호를 출력한다. 하이 레벨이 출력되는 단자는 제2 제어신호(con2)에 의해 선택된다.
딜레이 셀 어레이(362)는 4개의 딜레이 셀들(IV1∼IV4) 및 8개의 NAND 게이트(ND1∼ND8)로 구성되며, 상기 지연시간 조정신호에 응답하여 상기 복수개의 딜레이 셀들 중 일부를 선택하고, 선택된 딜레이 셀들을 이용하여 상기 내부 클럭 신호(ICLK)를 상기 제2 지연시간 지연시켜 복제 데이터 스트로브 신호(DQR)를 출력한다.
도 5에서는 딜레이 셀이 4개인 경우를 예시하였으나, 딜레이 셀의 수는 필요한 만큼 구비할 수 있음은 당연하다.
도 5에 나타낸 본 발명의 제2 지연부의 제1 실시예의 동작을 설명하면 다음과 같다.
제2 위상 검출부(34)는 상기 복제 데이터 스트로브 신호(DQR)의 위상이 상기 데이터 스트로브 신호(DQS)보다 빠르다면 쉬프트 레지스터(361)에서 하이 레벨이 출력되는 단자가 왼쪽으로 이동하도록 제2 제어신호(con2)를 출력하고, 반대로, 상기 복제 데이터 스트로브 신호(DQR)의 위상이 상기 데이터 스트로브 신호(DQS)보다 느리다면 쉬프트 레지스터(361)에서 하이 레벨이 출력되는 단자가 오른쪽으로 이동하도록 제2 제어신호(con2)를 출력한다. 쉬프트 레지스터(361)에서 하이 레벨이 출력되는 단자가 오른쪽으로 이동하게 되면 내부 클럭 신호(ICLK)는 보다 적은 수의 딜레이 셀을 거치게 되므로, 지연시간은 감소하게 된다. 반대로, 쉬프트 레지스터(361)에서 하이 레벨이 출력되는 단자가 왼쪽으로 이동하기 되면 내부 클럭 신호(ICLK)는 보다 많은 수의 딜레이 셀을 거치게 되므로 지연시간은 증가하게 된다.
예를 들면, 쉬프트 레지스터(361)의 Q1 단자를 통해 하이 레벨을 출력하는 경우에는 내부 클럭 신호(ICLK)는 4개의 딜레이 셀(IV1∼IV4)을 거치게 되므로 지연시간이 상대적으로 길어지게 되지만, 쉬프트 레지스터(361)의 Q4 단자를 통해 하이 레벨을 출력하는 경우에는 내부 클럭 신호(ICLK)는 하나의 딜레이 셀(IV4)을 거치게 되므로 지연시간이 상대적으로 짧아지게 된다. 상술한 방법으로 제2 지연부(36)에서의 지연시간을 가변시킬 수 있다.
도 6은 도 4에 나타낸 본 발명의 데이터 출력 회로의 제2 지연부(36)의 제2 실시예의 블록도를 나타낸 것으로서, 카운터(363), 바이어스 출력부(364), 및 딜레이 셀(365)로 구성되어 있다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
카운터(363)는 상기 제2 위상 검출부(34)로부터 출력된 제2 제어신호(con2)에 응답하여 지연시간 조정신호를 출력한다. 즉, 상기 제2 제어신호(con2)에 응답하여 바이너리 코드(binary code) 형태 또는 온도계 코드(thermometer code) 형태의 지연시간 조정신호의 값을 증가시키거나, 혹은 감소시킨다.
바이어스 출력부(363)는 상기 지연시간 조정신호에 응답하여 출력되는 바이어스 전류를 가변시킨다. 즉, 바이어스 출력부(363)를 구성하는 NMOS 트랜지스터들(N1∼N4)은 각각 대응하는 지연시간 조정신호의 비트에 응답하여 온, 오프 된다. 또한, 하나의 트랜지스터(N4)만 온 되었을 때보다 두 개의 트랜지스터(N3, N4)가 온 되었을 때가 바이어스 출력부(363)로부터 출력되는 바이어스 전류의 크기가 커지는 것은 자명하다. 따라서, 상기 지연시간 조정신호에 따라 바이어스 출력부 (363)로부터 출력되는 바이어스 전류의 크기는 달라진다.
딜레이 셀(365)은 내부 클럭 신호(ICLK)를 제2 지연시간 지연시켜 복제 데이터 스트로브 신호(DQR)를 출력한다. 상기 제2 지연시간은 상기 바이어스 전류의 크기에 따라 달라진다.
즉, 도 6에 나타낸 본 발명의 데이터 출력 회로의 제2 지연부의 제2 실시예는 제2 위상 검출부(34)에서 출력된 제2 제어신호(con2)에 따라 바이어스 전류를 가변시키고, 상기 바이어스 전류에 응답하여 지연시간이 가변되는 딜레이 셀을 이용하여 제2 지연부(36)에서의 지연시간을 조정함으로써, 데이터 스트로브 신호 복제부(32)에서의 지연시간(즉, 제2 지연시간)을 가변시킬 수 있다.
도 7은 본 발명의 데이터 출력 회로를 적용한 본 발명의 반도체 메모리 장치의 블록도를 나타낸 것으로서, 내부 클럭 발생부(10), 메모리부(22), 데이터 스트로브 신호 복제부(32)로 구성되어 있으며, 내부 클럭 발생부(10)는 제1 지연부(12) 및 제1 위상 검출부(14)로, 메모리부(22)는 메모리 셀 어레이(24), 및 데이터 출력부(26)로, 데이터 스트로브 신호 복제부(32)는 제2 위상 검출부(34) 및 제2 지연부(36)로 각각 구성되어 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭 발생부(10) 및 내부 클럭 발생부(10)내의 제1 지연부(12) 및 제1 위상 검출부(14)의 기능은 도 1 및 도 4에서 설명한 것과 동일하다.
데이터 스트로브 신호 복제부(32) 및 데이터 스트로브 신호 복제부(32) 내의 제2 위상 검출부(34) 및 제2 지연부(36)의 기능은 도 4에서 설명한 것과 동일하다. 상기 제2 지연부(36)는 도 5, 또는 도 6에 나타낸 형태로 구현될 수 있다.
메모리부(22)는 외부로부터 입력된 리드 명령에 의해 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 출력한다.
메모리 셀 어레이(24)는 복수개의 메모리 셀들로 구성되며, 외부로부터 입력된 리드 명령에 의해 데이터를 출력한다.
데이터 출력부(26)는 상기 메모리 셀 어레이(24)로부터 출력된 데이터를 입력하여 출력 데이터(DQ)를 출력하고, 내부 클럭 발생부(10)로부터 출력되는 내부 클럭 신호(ICLK)에 응답하여 데이터 스트로브 신호(DQS)를 출력한다. 이 때, 상기 데이터 신호(DQ)와 상기 데이터 스트로브 신호(DQS)의 위상은 동일하다.
즉, 도 7에 나타낸 본 발명의 반도체 메모리 장치는 데이터 스트로브 신호(DQS)를 이용하여 제2 지연부(36)에서의 지연시간을 자동으로 조절하도록 구성되어 있다. 따라서, 데이터 스트로브 신호 복제부(32)에서 상기 내부 클럭 신호(ICLK)를 지연시키는 제2 지연시간을 자동으로 조정할 수 있다.
도 7에서는 본 발명의 데이터 출력 회로가 반도체 메모리 장치에 적용되는 경우를 예시하여 설명하였으나, 본 발명의 데이터 출력 회로는 동기식으로 동작하는 모든 반도체 장치에 적용될 수 있음은 당연하다.
즉, 본 발명의 데이터 출력 회로는 데이터 스트로브 신호 복제부(32)에서의 지연시간을 자동으로 조정함으로써, 상기 데이터 스트로브 신호 복제부(32)에서의 지연시간을 설정하는데 필요한 시간과 노력을 경감시킬 수 있으며, 페키지(package) 별로 데이터 스트로브 신호 출력부(20)에서의 지연시간의 차이가 발생하 더라도 이를 모두 보정해 줄 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 데이터 출력 회로는 데이터 스트로브 신호 복제부에서의 지연시간을 조정하는데 필요한 시간과 노력을 경감시킬 수 있으며, 각 페키지(package) 별로 데이터 스트로브 신호 출력부의 차이가 발생하더라도 이를 모두 보정해 줄 수 있다.

Claims (14)

  1. 외부로부터 입력되는 외부 클럭 신호 및 복제 데이터 스트로브 신호에 응답하여 상기 외부 클럭 신호를 제1 지연시간 지연시켜 내부 클럭 신호를 출력하는 내부 클럭 발생부;
    상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력부; 및
    상기 내부 클럭 신호를 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하고, 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호에 응답하여 상기 제2 지연시간을 가변시키는 데이터 스트로브 신호 복제부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  2. 제1항에 있어서, 상기 내부 클럭 발생부은
    상기 외부 클럭 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제1 제어신호를 출력하는 제1 위상 검출부; 및
    상기 제1 제어신호에 응답하여 상기 제1 지연시간을 가변시키고, 상기 외부 클럭 신호를 가변된 상기 제1 지연시간 지연시켜 상기 내부 클럭 신호를 출력하는 제1 지연부을 구비하는 것을 특징으로 하는 데이터 출력 회로.
  3. 제1항에 있어서, 상기 데이터 스트로브 신호 복제부는
    상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제2 제어신호를 출력하는 제2 위상 검출부; 및
    상기 제2 제어신호에 응답하여 상기 제2 지연시간을 가변시키고, 상기 내부 클럭 신호를 가변된 상기 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 제2 지연부을 구비하는 것을 특징으로 하는 데이터 출력 회로.
  4. 제3항에 있어서, 상기 제2 지연부은
    상기 제2 제어신호에 응답하여 지연시간 조정신호를 출력하는 쉬프트 레지스터; 및
    복수개의 딜레이 셀들을 구비하고, 상기 지연시간 조정신호에 응답하여 상기 복수개의 딜레이 셀 중 일부를 선택하여 선택된 딜레이 셀들을 이용하여 상기 내부 클럭 신호를 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 딜레이 셀 어레이를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  5. 제3항에 있어서, 상기 제2 지연부은
    상기 제2 제어신호에 응답하여 지연시간 조정신호를 업다운 카운팅하여 출력하는 카운터;
    상기 지연시간 조정신호에 응답하여 바이어스 전류를 출력하는 바이어스 출력부; 및
    상기 바이어스 전류에 응답하여 지연시간이 가변되고, 상기 내부 클럭 신호를 가변된 지연시간만큼 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 딜레이 셀을 구비하는 것을 특징으로 하는 데이터 출력 회로.
  6. 외부 클럭 신호를 제1 지연시간 지연시켜 내부 클럭 신호를 발생하는 내부 클럭 발생부, 상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력부, 및 상기 내부 클럭 신호를 제2 지연시간 지연시켜 복제 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 복제부를 구비하는 데이터 출력 회로의 데이터 출력 방법에 있어서,
    상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호에 응답하여 상기 제2 지연시간을 가변시키는 제1 단계; 및
    상기 복제 데이터 스트로브 신호 및 상기 외부 클럭 신호에 응답하여 상기 제1 지연시간을 가변시키는 제2 단계를 구비하는 것을 특징으로 하는 데이터 출력 방법.
  7. 제6항에 있어서, 상기 제1 단계는
    상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제어신호를 출력하는 위상 검출 단계; 및
    상기 제어신호에 응답하여 상기 제2 지연시간을 가변시키고, 상기 내부 클럭 신호를 상기 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 지연 단계를 구비하는 것을 특징으로 하는 데이터 출력 방법.
  8. 제7항에 있어서, 상기 지연 단계는
    상기 제어신호에 응답하여 지연시간 조정신호를 출력하는 조정신호 출력단계; 및
    상기 지연시간 조정신호에 응답하여 복수개의 딜레이 셀 중 일부를 선택하고 선택된 딜레이 셀들을 이용하여 상기 복제 데이터 스트로브 신호를 출력함으로써 상기 제2 지연시간을 가변시키는 지연시간 가변 단계를 구비하는 것을 특징으로 하는 데이터 출력 방법.
  9. 제7항에 있어서, 상기 지연 단계는
    상기 제어신호에 응답하여 지연시간 조정신호를 업다운 카운팅하는 카운팅 단계;
    상기 지연시간 조정신호에 응답하여 바이어스 전류를 가변시켜 출력하는 바이어스 출력 단계; 및
    상기 바이어스 전류를 이용하여 상기 제2 지연시간을 가변시키는 지연시간 가변단계를 구비하는 것을 특징으로 하는 데이터 출력 방법.
  10. 외부로부터 입력되는 외부 클럭 신호 및 복제 데이터 스트로브 신호에 응답하여 상기 외부 클럭 신호를 제1 지연시간 지연시켜 내부 클럭 신호를 발생하는 내 부 클럭 발생부;
    복수개의 메모리 셀들을 구비하고, 외부로부터 입력되는 리드 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이;
    상기 데이터를 입력하여 출력 데이터를 출력하고, 상기 내부 클럭 신호를 이용하여 데이터 스트로브 신호를 출력하는 데이터 출력부;
    상기 내부 클럭 신호를 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하고, 상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호에 응답하여 상기 제2 지연시간을 가변시키는 데이터 스트로브 신호 복제부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 내부 클럭 발생부은
    상기 외부 클럭 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제1 제어신호를 출력하는 제1 위상 검출부; 및
    상기 제1 제어신호에 응답하여 상기 제1 지연시간을 가변시키고, 상기 외부 클럭 신호를 가변된 상기 제1 지연시간 지연시켜 상기 내부 클럭 신호를 출력하는 제1 지연부을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 데이터 스트로브 신호 복제부는
    상기 데이터 스트로브 신호 및 상기 복제 데이터 스트로브 신호의 위상차이를 검출하고, 상기 위상차이에 응답하여 제2 제어신호를 출력하는 제2 위상 검출 부; 및
    상기 제2 제어신호에 응답하여 상기 제2 지연시간을 가변시키고, 상기 내부 클럭 신호를 가변된 상기 제2 지연시간 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 제2 지연부을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제2 지연부은
    상기 제2 제어신호에 응답하여 지연시간 조정신호를 출력하는 쉬프트 레지스터; 및
    복수개의 딜레이 셀들을 구비하고, 상기 지연시간 조정신호에 응답하여 상기 복수개의 딜레이 셀 중 일부를 선택하여 선택된 딜레이 셀들을 이용하여 상기 내부 클럭 신호를 지연시켜 상기 복제 데이터 스트로브 신호를 출력하는 딜레이 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 제2 지연부은
    상기 제2 제어신호에 응답하여 지연시간 조정신호를 업다운 카운팅하여 출력하는 카운터;
    상기 지연시간 조정신호에 응답하여 바이어스 전류를 출력하는 바이어스 출력부; 및
    상기 바이어스 전류에 응답하여 지연시간이 가변되고, 상기 내부 클럭 신호를 상기 가변된 지연시간만큼 지연시켜 상기 복제 데이터 스트로브 신호를 출력하 는 딜레이 셀을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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