JP4181847B2 - タイミング調整回路、半導体装置及びタイミング調整方法 - Google Patents
タイミング調整回路、半導体装置及びタイミング調整方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、入力された外部クロック信号に対して所定の位相関係を有する内部クロック信号を生成するタイミング調整回路及びそれを備えた半導体装置に関する。
【0002】
【従来の技術】
外部クロック信号に同期して動作するシンクロナスメモリ(クロック同期型半導体メモリ、例えばSDRAM)やそのコントローラ(システムLSIやマイクロプロセッサ)などの半導体装置では、その動作の高速化に伴い、装置内部でのクロック信号の伝播遅延が問題となってきた。そこで、従来の半導体装置では、そのインターフェース(又は入出力装置)に、外部クロック信号を受け、その外部クロック信号と同一の位相又は所定の位相差を有する内部クロックを生成するタイミング調整回路が設けられている。
【0003】
ところが、近年の半導体装置の更なる高速化(外部クロックの高周波数化)によって、外部クロック信号と内部クロック信号の位相差について、その所定値からのずれ(タイミングずれ)が問題となりつつある。つまり、半導体装置の動作速度の向上にともない、タイミングずれに対する許容範囲が狭まり、タイミングずれの原因である製造ばらつきが問題となってきている。
【0004】
このような問題を解決するために、外部クロック信号の位相と、内部クロック信号に同期させて出力回路から出力させたデータ信号の位相とを比較し、その比較結果に基づいて、タイミング調整回路に含まれるレプリカ回路(又はダミーロード)の遅延時間を調整することが提案されている(例えば、特許文献1参照。)。
【0005】
この提案に係るタイミング調整回路は、概略、図5に示すようなものである。図5のタイミング調整回路50は、外部クロック入力端子51に供給された外部クロック信号CLKを受けて入力クロック信号を出力するクロック入力回路52と、クロック入力回路52からの入力クロック信号を遅延させるためのDLL(Delay Locked Loop)又はPLL(Phase Locked Loop)からなる位相/遅延調整回路53と、位相/遅延調整回路53からの遅延入力クロック信号を受けて内部クロック信号を出力するクロックドライバ54と、クロックドライバ54によって駆動されるデータ出力回路55(又はデータストローブ出力回路56)に対応する遅延を生じさせるレプリカ回路57と、レプリカ回路57の出力信号(フィードバック信号)の位相と外部クロック信号の位相とを比較し、比較結果を位相/遅延調整回路53へ出力する位相比較回路58とを有している。なお、レプリカ回路57は、その遅延を調整できるように構成されている。
【0006】
このタイミング調整回路50は、データ出力回路55からデータを出力させるタイミングを規定する内部クロック信号を生成するためのものであって、レプリカ回路57からのフィードバック信号の位相が外部クロック信号の位相に一致するように位相/遅延調整回路53の遅延をフィードバック制御する。このとき、データ出力回路55の出力信号Doutの位相とフィードバック信号の位相とが一致しているならば、位相/遅延調整回路53をフィードバック制御することにより、データ出力回路55の出力信号の位相は外部クロック信号の位相に一致する。
【0007】
ところが、製造ばらつきによって、タイミング調整回路50にタイミングずれが存在する場合には、上記のように位相/遅延調整回路53をフィードバック制御しても、データ出力回路55の出力信号の位相は外部クロック信号CLKの位相に一致しない。このような場合には、以下のようにして、製造ばらつきによるタイミングずれの除去が行われる。
【0008】
まず、内部クロック信号に同期して、データ出力回路55から“0”と“1”とが交互に繰り返し出力されるようにしておく。データストローブ回路56を利用する場合は、データストローブ信号をそのまま利用する。
【0009】
次に、図示しないテスト装置を用いて外部クロック入力端子51に供給される外部クロック信号CLKの位相(立ち上がりエッジ)と、データ出力端子59に出力されるデータ出力回路55(又はデータストローブ出力回路56)の出力信号の位相(変化点)とを検出する。そして、これらの位相を比較して、位相差に基づいて、レプリカ回路57の遅延を調整する。
【0010】
それから、再びテスト装置を用いて、データ出力回路55の出力信号の位相が外部クロック信号の位相に一致したかどうかを調べるため、これらの信号の位相を比較する。
【0011】
以降、データ出力回路55の出力信号の位相が外部クロック信号CLKの位相に一致するまで、上記動作を繰り返す。
【0012】
ここで、レプリカ回路57について説明する。レプリカ回路57は、例えば、レジスタに格納された値に応じてその遅延を変更できるように構成され、また、ヒューズ(ヒューズ群中の1又は複数のヒューズ)を切断することによりその遅延を変更できるように構成されている。レプリカ回路57は、さらに、レジスタ及びヒューズ(群)の一方を選択するスイッチを有している。上記のように2つの信号の位相を比較しながらレプリカ回路57の遅延調整を行う際には、レジスタを選択し、そこに格納される値を変更して、その遅延を調整する。そして、データ出力回路55の出力信号の位相が外部クロック信号の位相に一致したなら、その遅延を実現するべくヒューズを切断する。それから、スイッチをレジスタ側からヒューズ側に切り換えて、レプリカ回路57の遅延を固定する。
【0013】
以上のようにして、図5のタイミング調整回路50では、製造ばらつきによるタイミングずれの問題を解消することができる。
【0014】
上述した図5のタイミング調整回路50は、データ出力回路55からのデータの出力タイミングを調整するためのものであるが、データ入力回路の入力タイミングを調整するタイミング調整回路も存在する。そのようなタイミング調整回路の一例を図6に示す。
【0015】
図6のタイミング調整回路60は、外部クロック入力端子61に供給される外部クロック信号CLKを受けて入力クロック信号として出力するクロック入力回路62と、入力クロック信号を遅延させる遅延調整回路63と、遅延入力クロック信号を受けて内部クロック信号を出力するクロックドライバ64とを有している。
【0016】
このタイミング調整回路60は、データ入力端子65に与えられた入力データをラッチするデータ入力回路66の動作タイミングを規定する内部クロック信号を生成するためのものである。データ入力回路66から出力されるデータ信号の位相は、外部クロック信号CLKの位相と所定の関係にあればよく、必ずしも一致している必要はないので、このタイミング調整回路60では、図5のタイミング調整回路50のようにフィードバック制御は行われていない。
【0017】
このタイミング調整回路60では、遅延調整回路63の遅延を調整することによりそのタイミングずれを除去することができる。つまり、データ入力回路61から出力されるデータ信号の位相と外部クロック信号CLKの位相とを比較し、その位相差が所定の値となるように遅延調整回路63の遅延を調整することにより、そのタイミングずれが除去される。遅延調整回路63は、例えば、図5のレプリカ回路57と同様、レジスタ、ヒューズ及びスイッチで構成される。
【0018】
【特許文献1】
特開2000−163999号公報(第4−5頁、図2、5及び7)
【0019】
【発明が解決しようとする課題】
従来のタイミング調整回路では、製造ばらつきによるタイミングずれを除去するために、外部クロック信号とデータ出力回路又はデータ入力回路の出力信号との2つの信号を検出し、その位相を比較しなければならない。つまり、2つの信号を検出するために2つのピン(入力端子)を備えたテスト装置が必要である。
【0020】
ところが、ウエハーテストなどに使用される低精度テスト装置は、そのピン間スキューが1ns以上あり、例えば500MHzの外部クロックで動作するデバイスで許容されるタイミングずれ(500ps程度)よりも大きい。従って、従来のタイミング調整回路は、低精度のテスト装置を用いてそのタイミングずれを検出し、除去することができない。つまり、従来のタイミング調整回路では、そのタイミングずれの除去を行う際に、それに用いるテスト装置のピン間スキューによる制限を受けるという問題点がある。
【0021】
そこで、本発明は、テスト装置のピン間スキューによる制限を受けること無く、高い精度でタイミングずれを解消することができるタイミング調整回路を提供することを目的とする。
【0022】
【課題を解決するための手段】
本発明によれば、外部クロック信号が入力され内部クロック信号を生成する内部クロック信号生成回路と、入力された第1の信号を処理し出力するに当たって前記内部クロック信号に基づいて駆動される被駆動回路と、入力された前記内部クロック信号に付加する遅延量が調整可能な構成とされた、前記被駆動回路のレプリカ回路と、前記外部クロック信号及び前記被駆動回路の出力信号が入力され、いずれか一方を選択するセレクタ回路と、前記セレクタ回路によって選択された前記外部クロック信号又は前記被駆動回路の出力信号と前記レプリカ回路の出力信号との位相を比較し、該位相の比較結果を示す位相進み遅れ信号を生成する位相比較回路と、前記位相進み遅れ信号を出力する出力端子と、を備えることを特徴とするタイミング調整回路が得られる。
【0023】
また、本発明によれば、上述したタイミング調整回路を備える半導体装置が得られる。
【0024】
さらに、本発明によれば、セレクタ回路が被駆動回路の出力信号側を選択するステップと、入力された外部クロック信号を遅延調整回路を介して出力することにより内部クロック信号を生成し、前記被駆動回路が入力信号を処理し出力するに当たって該内部クロック信号に基づいて駆動されると共に、入力された前記内部クロック信号の遅延量を調整可能な、前記被駆動回路のレプリカ回路に前記内部クロック信号を入力するステップと、位相比較回路により、前記セレクタ回路が選択した前記被駆動回路の出力信号と前記レプリカ回路の出力信号との第1の位相比較を行って、該第1の位相比較の結果を示す第1の位相進み遅れ信号を生成して出力端子に出力するステップと、前記出力端子に接続されたテスト装置が、前記第1の位相進み遅れ信号に基づいて前記被駆動回路の出力信号と前記レプリカ回路の出力信号との位相関係を判定し、該判定の結果に従って前記レプリカ回路の遅延量を調整して、前記被駆動回路の出力信号と前記レプリカ回路の出力信号との位相を一致させるステップと、前記セレクタ回路が前記外部クロック信号側を選択し、前記位相比較回路により、前記外部クロック信号と前記レプリカ回路の出力信号との第2の位相比較を行って、該第2の位相比較の結果を示す第2の位相進み遅れ信号を生成し、該第2の位相進み遅れ信号に基づいて前記遅延調整回路における前記遅延量を制御して前記第2の位相を一致させるステップと、を含むことを特徴とするタイミング調整方法が得られる。
【0025】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0026】
図1に、本発明の一実施の形態に係るタイミング調整回路のブロック図を示す。このタイミング調整回路10は、図5のタイミング調整回路50の構成に加えて、セレクタ11が設けられ、また、位相比較回路58の出力を外部に取り出すための外部出力端子12が設けられている。
【0027】
セレクタ11は、2つの入力端子を有しており、その一方は外部クロック入力端子51に、他方はデータストローブ信号出力回路56の出力端子59に接続されている。また、セレクタ11の出力端子は、位相比較回路58の一方の入力端子に接続されている。セレクタ11は、入力される外部クロック信号CLK及びデータストローブ信号DQSのいずれか一方を選択的に位相比較回路58へ出力する。
【0028】
次に、図1のタイミング調整回路のタイミングずれの除去(縮小)方法について説明する。タイミングずれを除去する場合、セレクタ11は、データストローブ信号を選択的に位相比較回路58へ出力するように設定される。
【0029】
外部クロック入力端子51に外部クロック信号CLKが与えられると、その外部クロック信号CLKは、クロック入力回路52及びセレクタ11に供給される。セレクタ11は、上述のようにデータストローブ信号DQSを選択するよう設定されているので、外部クロック信号CLKは位相比較回路58へは供給されない。
【0030】
クロック入力回路52は、例えば入力バッファであって、外部クロック信号CLKが入力されると、それを入力クロック信号として位相/遅延調整回路53へ出力する。
【0031】
位相/遅延調整回路53は、入力クロック信号CLKを遅延させ、遅延入力クロック信号としてクロックドライバ54へ出力する。なお、位相/遅延調整回路53は、後述する理由によりロックしている必要はない。
【0032】
クロックドライバ54は、位相/遅延調整回路53からの遅延入力クロック信号を受けて内部クロック信号をデータストローブ出力回路56及びレプリカ回路57へ出力する。なお、内部クロック信号は、データ出力回路55へ出力されるので、内部出力クロックとも呼ばれる。
【0033】
データストローブ出力回路56は、その出力が“0”レベルと“1”レベルの繰り返し(即ち、データストローブ信号)となるよう、内部クロック信号に同期して“0”レベル又は“1”レベルを出力する。
【0034】
一方、レプリカ回路57は、内部クロック信号を遅延させ、フィードバッククロック信号として出力する。
【0035】
データストローブ回路56から出力されたデータストローブ信号DQSは、セレクタ11を介して位相比較回路58の一方の入力に供給され、レプリカ回路57から出力されたフィードバッククロック信号は、位相比較回路58の他方の入力に供給される。位相比較回路58は、これら2つの信号の位相を比較し、その比較結果を出力する。ここで、位相比較回路58に入力されるデータストローブ信号DQSとフィードバッククロック信号とは、共に内部クロック信号に基づいて生成されている。したがって、位相/遅延調整回路53がロックしていない状態であっても、その位相を比較すれば、このタイミング調整回路10のタイミングずれを検出することができる。
【0036】
タイミング調整回路10における、外部クロック信号CLKの入力タイミングと、内部クロック信号(内部出力クロック)、フィードバッククロック信号及びデータストローブ信号の各々の出力タイミングとの関係は、図2(a)又は図2(b)のようになる。
【0037】
図2(a)に示すように、フィードバッククロック信号がデータストローブ信号よりも進んでいる場合には、位相比較回路58は、比較結果として“L”レベルを出力する。また、図2(b)に示すように、フィードバッククロック信号がデータストローブ信号よりも遅れている場合には、位相比較回路58は、比較結果として“H”レベルを出力する。位相比較回路58からの出力は、位相/遅延調整回路53へ出力されるとともに、フィードバッククロック信号の位相の進み/遅れを示す位相進み遅れ信号として外部出力端子12へも出力される。
【0038】
外部出力端子12にテスト装置を接続し、位相進み遅れ信号を検出してそのレベルを確認すれば、データストローブ信号に対するフィードバック信号の進み/遅れを確認することができる。この場合、検出すべき信号が1つなので、テスト装置のピン間スキューは、検出結果に何の影響も与えない。
【0039】
テスト装置で確認した位相進み遅れ信号が“L”レベルであれば、レプリカ回路57の遅延を増やしてフィードバッククロック信号をさらに遅らせる。また、位相進み遅れ信号が“H”レベルであれば、レプリカ回路57の遅延を減らして、フィードバッククロック信号を早める。こうして、レプリカ回路57の遅延を調整し、位相進み遅れ信号のレベルが“L”と“H”との間で不安定に変動する状態を実現する。この状態で、フィードバッククロック信号の位相がデータストローブ信号の位相に一致したとみなすことができる。
【0040】
この後、セレクタ11を外部クロック信号CLK側に切り替えれば、データ出力回路55の出力の位相が、外部クロック信号の位相に一致するように、位相/遅延調整回路の遅延がフィードバック制御される。
【0041】
以上のように、本実施の形態に係るタイミング調整回路では、レプリカ回路57、位相比較回路58及びセレクタ11の組み合わせを、位相進み遅れ信号生成回路として動作させることにより、テスト装置の精度に無関係にタイミングずれを検出することが出来る。つまり、このタイミング調整回路では、テスト装置のピン間スキューの影響を受けることなくタイミングずれを検出することができ、500ps以下のタイミングずれを除去する(減少させる)ことができる。そして、これによって、500MHz以上のクロックで動作する半導体装置を実現することができる。
【0042】
なお、上記実施の形態では、データストローブ出力回路56から出力されるデータストローブ信号を用いる場合について説明したが、データストローブ出力回路56が存在しない場合には、データ出力回路55から“0”及び“1”を交互に繰り返し出力させるようにして、それを利用するようにすればよい。
【0043】
次に、図3を参照して、参考例について説明する。
【0044】
図3のタイミング調整回路30は、図6の構成に加えて、データ入力回路66と同一構成のレプリカ回路31を有している。
【0045】
レプリカ回路31は、初段回路32及びラッチ回路33を含み、外部クロック信号入力端子61と外部出力端子34との間に接続されている。また、ラッチ回路33は、クロックドライバ64に接続されている。
【0046】
図3のタイミング調整回路30の外部クロック入力端子61に外部クロック信号CLKが入力されると、その外部クロック信号CLKは、クロック入力回路62及びレプリカ回路31に供給される。
【0047】
クロック入力回路62は、外部クロック信号CLKを受けると、それを入力クロック信号として遅延調整回路63へ出力する。遅延調整回路63は、入力クロック信号CLKを遅延させ、遅延入力クロック信号としてクロックドライバ64へ出力する。クロックドライバ64は、遅延入力クロック信号を受けて内部クロック信号を生成する。なお、内部クロック信号は、データ入力回路66へ出力されるので、内部入力クロックとも呼ばれる。
【0048】
レプリカ回路31では、外部クロック信号CLKを受けた初段回路が、それを参照クロック信号としてラッチ回路33へ出力する。ラッチ回路33は、クロックドライバ64からの内部クロック信号に同期して、初段回路32からの参照クロック信号をラッチし、外部出力端子34へ位相進み遅れ信号として出力する。
【0049】
図4(a)及び(b)に、タイミング調整回路30における、外部クロック信号の入力タイミングと、内部クロック信号(内部入力クロック)及び参照クロック信号の各々の出力タイミングとの関係を示す。
【0050】
図4(a)に示すように、内部クロック信号が参照クロック信号よりも進んでいる場合には、ラッチ回路33からの出力、即ち位相進み遅れ信号、は“L”レベルとなる。一方、内部クロック信号が参照クロック信号よりも遅れている場合には、ラッチ回路33からの出力、即ち位相進み遅れ信号、は“H”レベルとなる。これにより、外部出力端子34にテスト装置を接続して位相進み遅れ信号を検出し、そのレベルを確認すれば、内部クロック信号が参照クロック信号に対して進んでいるのか遅れているのかを検出することができる。
【0051】
本発明の一実施の形態と同様、位相進み遅れ信号のレベルを見ながら、遅延調整回路63の遅延を調整し、位相進み遅れ信号が不安定に“H”レベルと“L”レベルとの間で変化する状態とすれば、内部クロック信号の位相が参照クロック信号の位相に一致したとみなせる。その結果、データ入力回路66からのデータ信号と、外部クロック信号との位相差を所定の値とすることができる。
【0052】
以上のように、参考例に係るタイミング調整回路では、レプリカ回路31を位相進み遅れ信号生成回路として動作させるようにしたことで、テスト装置の精度によらず、タイミングずれを除去することができる。つまり、このタイミング調整回路では、テスト装置のピン間スキューの影響を受けることなく、タイミングずれを検出することができるので、500ps以下のタイミングずれを除去することが可能となる。そして、これにより、500MHz以上のクロックで動作する半導体装置を実現できる。
【0053】
なお、上記実施の形態では、外部クロック信号の立ち上がりエッジを利用して内部クロックを生成する場合について説明したが、外部クロック信号の立ち下がりエッジを利用して内部クロックを生成する場合にも、本発明のタイミング調整回路を用いることができる。もちろん、DDRと呼ばれるSDRAMのように、外部クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方を利用する半導体装置のインターフェースについても、それぞれのエッジに対応させて本発明のタイミング調整回路を用いることが可能である。
【0054】
【発明の効果】
本発明によれば、タイミング調整回路内に位相進み遅れ信号生成回路を設けたことで、テスト装置のピン間スキューの影響を受けることなく高精度にタイミングずれを除去することができ、より高速動作が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るタイミング調整回路を備えた半導体装置のブロック図である。
【図2】図1のタイミング調整回路における各信号のタイミングチャートである。
【図3】本発明の第2の実施の形態に係るタイミング調整回路を備えた半導体装置のブロック図である。
【図4】図2のタイミング調整回路における各信号のタイミングチャートである。
【図5】従来のタイミング調整回路を備えた半導体装置のブロック図である。
【図6】従来の他のタイミング調整回路を備えた半導体装置のブロック図である。
【符号の説明】
10 タイミング調整回路
11 セレクタ
12 外部出力端子
30 タイミング調整回路
31 レプリカ回路
32 初段回路
33 ラッチ回路
34 外部出力端子
50 タイミング調整回路
51 外部クロック入力端子
52 クロック入力回路
53 位相/遅延調整回路
54 クロックドライバ
55 データ出力回路
56 データストローブ出力回路
57 レプリカ回路
58 位相比較回路
59 データ出力端子
60 タイミング調整回路
61 外部クロック入力端子
62 クロック入力回路
63 遅延調整回路
64 クロックドライバ
65 データ入力端子
66 データ入力回路
Claims (9)
- 外部クロック信号が入力され内部クロック信号を生成する内部クロック信号生成回路と、
入力された第1の信号を処理し出力するに当たって前記内部クロック信号に基づいて駆動される被駆動回路と、
入力された前記内部クロック信号に付加する遅延量が調整可能な構成とされた、前記被駆動回路のレプリカ回路と、
前記外部クロック信号及び前記被駆動回路の出力信号が入力され、いずれか一方を選択するセレクタ回路と、
前記セレクタ回路によって選択された前記外部クロック信号又は前記被駆動回路の出力信号と前記レプリカ回路の出力信号との位相を比較し、該位相の比較結果を示す位相進み遅れ信号を生成する位相比較回路と、
前記位相進み遅れ信号を出力する出力端子と、
を備えることを特徴とするタイミング調整回路。 - 前記内部クロック生成回路が、前記外部クロック信号と前記内部クロック信号との間に介挿された遅延調整回路を備え、前記遅延調整回路における前記外部クロック信号と前記内部クロック信号との間の遅延量は、前記外部クロック信号と前記レプリカ回路の出力信号との位相の比較結果を示す位相進み遅れ信号に基づいて制御されることを特徴とする請求項1に記載のタイミング調整回路。
- 前記内部クロック生成回路が、
外部クロック信号が入力され入力クロック信号を出力するクロック入力回路と、
前記入力クロック信号が入力され、前記入力クロック信号の遅延量を制御して遅延入力クロック信号を出力する遅延調整回路と、
前記遅延入力クロック信号が入力され前記内部クロック信号を出力するクロックドライバと、
を備え、
前記遅延調整回路における前記入力クロック信号と前記遅延入力クロック信号との間の遅延量は、前記外部クロック信号と前記レプリカ回路の出力信号との位相の比較結果を示す前記位相進み遅れ信号に基づいて制御されることを特徴とする請求項1に記載のタイミング調整回路。 - 前記セレクタ回路が前記被駆動回路の出力信号を選択したとき、前記位相比較回路により前記被駆動回路の出力信号と前記レプリカ回路の出力信号との第1の位相の比較を行って第1の位相進み遅れ信号を生成して前記出力端子に出力すると共に、前記レプリカ回路の前記遅延量調整を行って前記第1の位相を一致させ、
前記セレクタ回路が前記外部クロック信号を選択したとき、前記位相比較回路により外部クロック信号と前記レプリカ回路の出力信号との第2の位相の比較を行って第2の位相進み遅れ信号を生成し、該第2の位相進み遅れ信号に基づいて前記遅延調整回路における前記遅延量を制御して前記第2の位相を一致させることを特徴とする請求項2又は3に記載のタイミング調整回路。 - 前記被駆動回路が、
入力された前記第1の信号を前記内部クロック信号に同期させてラッチし出力するラッチ回路を備えることを特徴とする請求項1乃至4のいずれか1項に記載のタイミング調整回路。 - 前記位相進み遅れ信号が、前記比較される2信号のうち、いずれの信号の位相が進んでいるかを示す2値信号であることを特徴とする請求項1乃至5のいずれか1項に記載のタイミング調整回路。
- 前記レプリカ回路が、レジスタの保持内容の変更により、又は、ヒューズの切断により、前記遅延量を調整できる構成とされていることを特徴とする請求項1乃至4のいずれか1項に記載のタイミング調整回路。
- 請求項1乃至7のいずれか1項に記載のタイミング調整回路を備えたことを特徴とする半導体装置。
- セレクタ回路が被駆動回路の出力信号側を選択するステップと、
入力された外部クロック信号を遅延調整回路を介して出力することにより内部クロック信号を生成し、前記被駆動回路が入力信号を処理し出力するに当たって該内部クロック信号に基づいて駆動されると共に、入力された前記内部クロック信号の遅延量を調整可能な、前記被駆動回路のレプリカ回路に前記内部クロック信号を入力するステップと、
位相比較回路により、前記セレクタ回路が選択した前記被駆動回路の出力信号と前記レプリカ回路の出力信号との第1の位相比較を行って、該第1の位相比較の結果を示す第1の位相進み遅れ信号を生成して出力端子に出力するステップと、
前記出力端子に接続されたテスト装置が、前記第1の位相進み遅れ信号に基づいて前記被駆動回路の出力信号と前記レプリカ回路の出力信号との位相関係を判定し、該判定の結果に従って前記レプリカ回路の遅延量を調整して、前記被駆動回路の出力信号と前記レプリカ回路の出力信号との位相を一致させるステップと、
前記セレクタ回路が前記外部クロック信号側を選択し、前記位相比較回路により、前記外部クロック信号と前記レプリカ回路の出力信号との第2の位相比較を行って、該第2の位相比較の結果を示す第2の位相進み遅れ信号を生成し、該第2の位相進み遅れ信号に基づいて前記遅延調整回路における前記遅延量を制御して前記第2の位相を一致させるステップと、
を含むことを特徴とするタイミング調整方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002311231A JP4181847B2 (ja) | 2002-10-25 | 2002-10-25 | タイミング調整回路、半導体装置及びタイミング調整方法 |
US10/693,191 US7137022B2 (en) | 2002-10-25 | 2003-10-23 | Timing adjustment circuit and semiconductor device including the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002311231A JP4181847B2 (ja) | 2002-10-25 | 2002-10-25 | タイミング調整回路、半導体装置及びタイミング調整方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008059061A Division JP2008211809A (ja) | 2008-03-10 | 2008-03-10 | タイミング調整回路及びそれを備えた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004145999A JP2004145999A (ja) | 2004-05-20 |
JP4181847B2 true JP4181847B2 (ja) | 2008-11-19 |
Family
ID=32456521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002311231A Expired - Fee Related JP4181847B2 (ja) | 2002-10-25 | 2002-10-25 | タイミング調整回路、半導体装置及びタイミング調整方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7137022B2 (ja) |
JP (1) | JP4181847B2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7065666B2 (en) * | 2003-11-13 | 2006-06-20 | Micron Technology, Inc. | Apparatus and method for generating a delayed clock signal |
JP4416580B2 (ja) * | 2004-06-28 | 2010-02-17 | 株式会社リコー | 遅延制御装置 |
JP2006128221A (ja) * | 2004-10-26 | 2006-05-18 | Fujitsu Ltd | 半導体装置 |
KR100678463B1 (ko) * | 2004-12-24 | 2007-02-02 | 삼성전자주식회사 | 데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리장치 |
KR100636930B1 (ko) | 2004-12-28 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 스트로브신호 발생회로 |
WO2006080065A1 (ja) | 2005-01-27 | 2006-08-03 | Spansion Llc | 記憶装置、およびその制御方法 |
JP4428246B2 (ja) | 2005-02-03 | 2010-03-10 | エルピーダメモリ株式会社 | デューティ検出回路及びデューティ検出方法 |
US7209396B2 (en) * | 2005-02-28 | 2007-04-24 | Infineon Technologies Ag | Data strobe synchronization for DRAM devices |
JP4448076B2 (ja) | 2005-09-16 | 2010-04-07 | 富士通株式会社 | データ送受信回路のタイミング調整回路、lsi及びデータ送受信システム |
US7446579B2 (en) * | 2005-09-28 | 2008-11-04 | Hynix Semiconductor Inc. | Semiconductor memory device having delay locked loop |
MY143574A (en) * | 2005-11-22 | 2011-05-31 | Theravance Inc | Carbamate compounds as 5-ht4 receptor agonists |
US7646840B2 (en) * | 2005-12-08 | 2010-01-12 | Infineon Technologies Ag | Clock recovery circuit and a memory device employing the same |
KR100891326B1 (ko) | 2006-07-31 | 2009-03-31 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 클럭 신호를 데이터 스트로브신호로서 이용하는 반도체 메모리 장치의 테스트 방법 및테스트 시스템 |
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DE102006044854A1 (de) * | 2006-09-22 | 2008-03-27 | Qimonda Ag | Verzögerungsschaltung |
US20080129357A1 (en) * | 2006-11-30 | 2008-06-05 | Chlipala James D | Adaptive Integrated Circuit Clock Skew Correction |
JP4790023B2 (ja) * | 2006-12-05 | 2011-10-12 | 富士通セミコンダクター株式会社 | デジタルdll回路 |
US8149972B2 (en) * | 2007-05-30 | 2012-04-03 | Rambus Inc. | Signaling with superimposed clock and data signals |
JP5006723B2 (ja) * | 2007-07-09 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置とそのテスト方法 |
US7961533B2 (en) * | 2008-05-27 | 2011-06-14 | Advanced Micro Devices, Inc. | Method and apparatus for implementing write levelization in memory subsystems |
KR101022675B1 (ko) * | 2008-06-04 | 2011-03-22 | 주식회사 하이닉스반도체 | 반도체 소자 |
US8159888B2 (en) * | 2010-03-01 | 2012-04-17 | Qualcomm Incorporated | Recalibration systems and techniques for electronic memory applications |
JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
JP2012008881A (ja) | 2010-06-25 | 2012-01-12 | Elpida Memory Inc | メモリシステム及びその制御方法 |
JP5600049B2 (ja) * | 2010-11-11 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
US9780795B2 (en) * | 2013-09-16 | 2017-10-03 | Rambus Inc. | Source-synchronous receiver using edge-detection clock recovery |
KR102143654B1 (ko) * | 2014-02-18 | 2020-08-11 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR20160029391A (ko) * | 2014-09-05 | 2016-03-15 | 에스케이하이닉스 주식회사 | 반도체 장치의 출력 타이밍 제어 회로 및 방법 |
US10152437B2 (en) | 2015-07-10 | 2018-12-11 | Megachips Corporation | Memory system |
KR102610279B1 (ko) | 2017-12-12 | 2023-12-07 | 삼성전자주식회사 | 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법 |
KR102495361B1 (ko) * | 2018-03-14 | 2023-02-06 | 에스케이하이닉스 주식회사 | 입출력 회로 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3729582B2 (ja) | 1996-08-13 | 2005-12-21 | 富士通株式会社 | 半導体装置、半導体装置システム及びディジタル遅延回路 |
US6239892B1 (en) * | 1998-05-31 | 2001-05-29 | Sun Microsystems, Inc. | Method and apparatus for bit synchronization in optical communication and networking systems |
US6043694A (en) * | 1998-06-24 | 2000-03-28 | Siemens Aktiengesellschaft | Lock arrangement for a calibrated DLL in DDR SDRAM applications |
JP2000163999A (ja) | 1998-11-20 | 2000-06-16 | Fujitsu Ltd | セルフタイミングコントロール回路 |
JP2000269423A (ja) * | 1999-03-16 | 2000-09-29 | Toshiba Microelectronics Corp | 半導体集積回路 |
JP2001195355A (ja) * | 2000-01-14 | 2001-07-19 | Sony Corp | データ処理回路 |
JP4446070B2 (ja) | 2000-04-11 | 2010-04-07 | エルピーダメモリ株式会社 | Dll回路、それを使用する半導体装置及び遅延制御方法 |
-
2002
- 2002-10-25 JP JP2002311231A patent/JP4181847B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-23 US US10/693,191 patent/US7137022B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004145999A (ja) | 2004-05-20 |
US20040222828A1 (en) | 2004-11-11 |
US7137022B2 (en) | 2006-11-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040419 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050413 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070516 |
|
A131 | Notification of reasons for refusal |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080901 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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