JP2008211809A - タイミング調整回路及びそれを備えた半導体装置 - Google Patents

Abstract

【課題】テスト装置のピン間スキューによる制限を受けること無く、高い精度でタイミングずれを除去することができるタイミング調整回路を提供する。
【解決手段】タイミング調整回路３０に、データ入力回路６６のレプリカ回路３１を設ける。レプリカ回路は、初段回路３２とラッチ回路３３とを含む。初段回路は、外部クロック信号を受け参照クロック信号を出力する。クロックドライバ６４からの内部クロック信号に同期して、参照クロック信号をラッチし、外部出力端子３４へ位相進み遅れ信号として出力する。
【選択図】図３

Description

本発明は、入力された外部クロック信号に対して所定の位相関係を有する内部クロック信号を生成するタイミング調整回路及びそれを備えた半導体装置に関する。

外部クロック信号に同期して動作するシンクロナスメモリ（クロック同期型半導体メモリ、例えばＳＤＲＡＭ）やそのコントローラ（システムＬＳＩやマイクロプロセッサ）などの半導体装置では、その動作の高速化に伴い、装置内部でのクロック信号の伝播遅延が問題となってきた。そこで、従来の半導体装置では、そのインターフェース（又は入出力装置）に、外部クロック信号を受け、その外部クロック信号と同一の位相又は所定の位相差を有する内部クロックを生成するタイミング調整回路が設けられている。

ところが、近年の半導体装置の更なる高速化（外部クロックの高周波数化）によって、外部クロック信号と内部クロック信号の位相差について、その所定値からのずれ（タイミングずれ）が問題となりつつある。つまり、半導体装置の動作速度の向上にともない、タイミングずれに対する許容範囲が狭まり、タイミングずれの原因である製造ばらつきが問題となってきている。

このような問題を解決するために、外部クロック信号の位相と、内部クロック信号に同期させて出力回路から出力させたデータ信号の位相とを比較し、その比較結果に基づいて、タイミング調整回路に含まれるレプリカ回路（又はダミーロード）の遅延時間を調整することが提案されている（例えば、特許文献１参照。）。

この提案に係るタイミング調整回路は、概略、図５に示すようなものである。図５のタイミング調整回路５０は、外部クロック入力端子５１に供給された外部クロック信号ＣＬＫを受けて入力クロック信号を出力するクロック入力回路５２と、クロック入力回路５２からの入力クロック信号を遅延させるためのＤＬＬ（Delay Locked Loop）又はＰＬＬ（Phase Locked Loop）からなる位相／遅延調整回路５３と、位相／遅延調整回路５３からの遅延入力クロック信号を受けて内部クロック信号を出力するクロックドライバ５４と、クロックドライバ５４によって駆動されるデータ出力回路５５（又はデータストローブ出力回路５６）に対応する遅延を生じさせるレプリカ回路５７と、レプリカ回路５７の出力信号（フィードバック信号）の位相と外部クロック信号の位相とを比較し、比較結果を位相／遅延調整回路５３へ出力する位相比較回路５８とを有している。なお、レプリカ回路５７は、その遅延を調整できるように構成されている。

このタイミング調整回路５０は、データ出力回路５５からデータを出力させるタイミングを規定する内部クロック信号を生成するためのものであって、レプリカ回路５７からのフィードバック信号の位相が外部クロック信号の位相に一致するように位相／遅延調整回路５３の遅延をフィードバック制御する。このとき、データ出力回路５５の出力信号Ｄｏｕｔの位相とフィードバック信号の位相とが一致しているならば、位相／遅延調整回路５３をフィードバック制御することにより、データ出力回路５５の出力信号の位相は外部クロック信号の位相に一致する。

ところが、製造ばらつきによって、タイミング調整回路５０にタイミングずれが存在する場合には、上記のように位相／遅延調整回路５３をフィードバック制御しても、データ出力回路５５の出力信号の位相は外部クロック信号ＣＬＫの位相に一致しない。このような場合には、以下のようにして、製造ばらつきによるタイミングずれの除去が行われる。

まず、内部クロック信号に同期して、データ出力回路５５から“０”と“１”とが交互に繰り返し出力されるようにしておく。データストローブ回路５６を利用する場合は、データストローブ信号をそのまま利用する。

次に、図示しないテスト装置を用いて外部クロック入力端子５１に供給される外部クロック信号ＣＬＫの位相（立ち上がりエッジ）と、データ出力端子５９に出力されるデータ出力回路５５（又はデータストローブ出力回路５６）の出力信号の位相（変化点）とを検出する。そして、これらの位相を比較して、位相差に基づいて、レプリカ回路５７の遅延を調整する。

それから、再びテスト装置を用いて、データ出力回路５５の出力信号の位相が外部クロック信号の位相に一致したかどうかを調べるため、これらの信号の位相を比較する。

以降、データ出力回路５５の出力信号の位相が外部クロック信号ＣＬＫの位相に一致するまで、上記動作を繰り返す。

ここで、レプリカ回路５７について説明する。レプリカ回路５７は、例えば、レジスタに格納された値に応じてその遅延を変更できるように構成され、また、ヒューズ（ヒューズ群中の１又は複数のヒューズ）を切断することによりその遅延を変更できるように構成されている。レプリカ回路５７は、さらに、レジスタ及びヒューズ（群）の一方を選択するスイッチを有している。上記のように２つの信号の位相を比較しながらレプリカ回路５７の遅延調整を行う際には、レジスタを選択し、そこに格納される値を変更して、その遅延を調整する。そして、データ出力回路５５の出力信号の位相が外部クロック信号の位相に一致したなら、その遅延を実現するべくヒューズを切断する。それから、スイッチをレジスタ側からヒューズ側に切り換えて、レプリカ回路５７の遅延を固定する。

以上のようにして、図５のタイミング調整回路５０では、製造ばらつきによるタイミングずれの問題を解消することができる。

上述した図５のタイミング調整回路５０は、データ出力回路５５からのデータの出力タイミングを調整するためのものであるが、データ入力回路の入力タイミングを調整するタイミング調整回路も存在する。そのようなタイミング調整回路の一例を図６に示す。

図６のタイミング調整回路６０は、外部クロック入力端子６１に供給される外部クロック信号ＣＬＫを受けて入力クロック信号として出力するクロック入力回路６２と、入力クロック信号を遅延させる遅延調整回路６３と、遅延入力クロック信号を受けて内部クロック信号を出力するクロックドライバ６４とを有している。

このタイミング調整回路６０は、データ入力端子６５に与えられた入力データをラッチするデータ入力回路６６の動作タイミングを規定する内部クロック信号を生成するためのものである。データ入力回路６６から出力されるデータ信号の位相は、外部クロック信号ＣＬＫの位相と所定の関係にあればよく、必ずしも一致している必要はないので、このタイミング調整回路６０では、図５のタイミング調整回路５０のようにフィードバック制御は行われていない。

このタイミング調整回路６０では、遅延調整回路６３の遅延を調整することによりそのタイミングずれを除去することができる。つまり、データ入力回路６１から出力されるデータ信号の位相と外部クロック信号ＣＬＫの位相とを比較し、その位相差が所定の値となるように遅延調整回路６３の遅延を調整することにより、そのタイミングずれが除去される。遅延調整回路６３は、例えば、図５のレプリカ回路５７と同様、レジスタ、ヒューズ及びスイッチで構成される。

特開２０００−１６３９９９号公報（第４−５頁、図２、５及び７）

従来のタイミング調整回路では、製造ばらつきによるタイミングずれを除去するために、外部クロック信号とデータ出力回路又はデータ入力回路の出力信号との２つの信号を検出し、その位相を比較しなければならない。つまり、２つの信号を検出するために２つのピン（入力端子）を備えたテスト装置が必要である。

ところが、ウエハーテストなどに使用される低精度テスト装置は、そのピン間スキューが１ｎｓ以上あり、例えば５００ＭＨｚの外部クロックで動作するデバイスで許容されるタイミングずれ（５００ｐｓ程度）よりも大きい。従って、従来のタイミング調整回路は、低精度のテスト装置を用いてそのタイミングずれを検出し、除去することができない。つまり、従来のタイミング調整回路では、そのタイミングずれの除去を行う際に、それに用いるテスト装置のピン間スキューによる制限を受けるという問題点がある。

そこで、本発明は、テスト装置のピン間スキューによる制限を受けること無く、高い精度でタイミングずれを解消することができるタイミング調整回路を提供することを目的とする。

本発明によれば、外部から供給される外部クロック信号を入力クロック信号として出力する入力回路と、該入力回路からの前記入力クロック信号を遅延させて遅延入力クロック信号として出力する遅延調整回路と、該遅延調整回路からの前記遅延入力クロック信号に応答して内部クロック信号を出力するクロックドライバとを備え、前記内部クロック信号を用いて被駆動回路を駆動したときに、当該被駆動回路から前記内部クロック信号に同期して出力される出力信号の位相が前記外部クロック信号の位相に対して所定の関係となるよう前記遅延調整回路の遅延が定められるタイミング調整回路において、前記内部クロック信号と、前記外部クロック信号及び前記被駆動回路の出力信号のいずれか一方とを用いて、前記被駆動回路からの出力信号の位相が前記外部クロック信号の位相に対して進んでいるのか遅れているのかを表す位相進み遅れ信号を生成する位相進み遅れ信号生成手段を備えていることを特徴とするタイミング調整回路が得られる。

具体的には、前記遅延調整回路の遅延をフィードバック制御するために、前記内部クロック信号を分岐させた分岐クロック信号を遅延させるレプリカ回路と、該レプリカ回路の出力信号の位相と前記外部クロック信号の位相とを比較してその比較結果を前記遅延調整回路へ出力し当該遅延調整回路の遅延を調整する位相比較回路とを備えている上記タイミング調整回路において、前記レプリカ回路として遅延調整可能なレプリカ回路を用い、前記外部クロック信号及び前記被駆動回路からの出力信号のいずれか一方を選択的に前記位相比較回路へ出力する選択回路と、前記位相比較回路の出力を外部へ出力するための外部出力手段とを設け、該選択回路で前記被駆動回路からの出力信号を選択することにより、当該選択回路、前記レプリカ回路及び前記位相比較回路の組み合わせを前記移動進み遅れ信号生成手段として動作させ、前記位相比較回路の比較結果を前記位相進み遅れ信号として前記外部出力手段へ供給するようにしたことを特徴とするタイミング調整回路が得られる。

あるいは、前記遅延調整回路が、その遅延時間を変更できるように構成されている上記タイミング調整回路において、前記被駆動回路が、外部から供給される入力データを前記内部クロック信号に同期してラッチするデータ入力回路であり、前記進み遅れ信号生成手段が、前記被駆動回路と同一の構成を有し、前記入力データの代わりに前記外部クロック信号の供給を受けて、当該外部クロック信号を前記内部クロック信号に同期してラッチして前記位相進み遅れ信号として外部へ出力する手段であることを特徴とするタイミング調整回路が得られる。

本発明によれば、タイミング調整回路内に位相進み遅れ信号生成回路を設けたことで、テスト装置のピン間スキューの影響を受けることなく高精度にタイミングずれを除去することができ、より高速動作が可能な半導体装置を提供することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

まず、図１を参照して、参考例に係るタイミング調整回路のブロック図を示す。このタイミング調整回路１０は、図５のタイミング調整回路５０の構成に加えて、セレクタ１１が設けられ、また、位相比較回路５８の出力を外部に取り出すための外部出力端子１２が設けられている。

セレクタ１１は、２つの入力端子を有しており、その一方は外部クロック入力端子５１に、他方はデータストローブ信号出力回路５６の出力端子５９に接続されている。また、セレクタ１１の出力端子は、位相比較回路５８の一方の入力端子に接続されている。セレクタ１１は、入力される外部クロック信号ＣＬＫ及びデータストローブ信号ＤＱＳのいずれか一方を選択的に位相比較回路５８へ出力する。

次に、図１のタイミング調整回路のタイミングずれの除去（縮小）方法について説明する。タイミングずれを除去する場合、セレクタ１１は、データストローブ信号を選択的に位相比較回路５８へ出力するように設定される。

外部クロック入力端子５１に外部クロック信号ＣＬＫが与えられると、その外部クロック信号ＣＬＫは、クロック入力回路５２及びセレクタ１１に供給される。セレクタ１１は、上述のようにデータストローブ信号ＤＱＳを選択するよう設定されているので、外部クロック信号ＣＬＫは位相比較回路５８へは供給されない。

クロック入力回路５２は、例えば入力バッファであって、外部クロック信号ＣＬＫが入力されると、それを入力クロック信号として位相／遅延調整回路５３へ出力する。

位相／遅延調整回路５３は、入力クロック信号ＣＬＫを遅延させ、遅延入力クロック信号としてクロックドライバ５４へ出力する。なお、位相／遅延調整回路５３は、後述する理由によりロックしている必要はない。

クロックドライバ５４は、位相／遅延調整回路５３からの遅延入力クロック信号を受けて内部クロック信号をデータストローブ出力回路５６及びレプリカ回路５７へ出力する。なお、内部クロック信号は、データ出力回路５５へ出力されるので、内部出力クロックとも呼ばれる。

データストローブ出力回路５６は、その出力が“０”レベルと“１”レベルの繰り返し（即ち、データストローブ信号）となるよう、内部クロック信号に同期して“０”レベル又は“１”レベルを出力する。

一方、レプリカ回路５７は、内部クロック信号を遅延させ、フィードバッククロック信号として出力する。

データストローブ回路５６から出力されたデータストローブ信号ＤＱＳは、セレクタ１１を介して位相比較回路５８の一方の入力に供給され、レプリカ回路５７から出力されたフィードバッククロック信号は、位相比較回路５８の他方の入力に供給される。位相比較回路５８は、これら２つの信号の位相を比較し、その比較結果を出力する。ここで、位相比較回路５８に入力されるデータストローブ信号ＤＱＳとフィードバッククロック信号とは、共に内部クロック信号に基づいて生成されている。したがって、位相／遅延調整回路５３がロックしていない状態であっても、その位相を比較すれば、このタイミング調整回路１０のタイミングずれを検出することができる。

タイミング調整回路１０における、外部クロック信号ＣＬＫの入力タイミングと、内部クロック信号（内部出力クロック）、フィードバッククロック信号及びデータストローブ信号の各々の出力タイミングとの関係は、図２（ａ）又は図２（ｂ）のようになる。

図２（ａ）に示すように、フィードバッククロック信号がデータストローブ信号よりも進んでいる場合には、位相比較回路５８は、比較結果として“Ｌ”レベルを出力する。また、図２（ｂ）に示すように、フィードバッククロック信号がデータストローブ信号よりも遅れている場合には、位相比較回路５８は、比較結果として“Ｈ”レベルを出力する。位相比較回路５８からの出力は、位相／遅延調整回路５３へ出力されるとともに、フィードバッククロック信号の位相の進み／遅れを示す位相進み遅れ信号として外部出力端子１２へも出力される。

外部出力端子１２にテスト装置を接続し、位相進み遅れ信号を検出してそのレベルを確認すれば、データストローブ信号に対するフィードバック信号の進み／遅れを確認することができる。この場合、検出すべき信号が１つなので、テスト装置のピン間スキューは、検出結果に何の影響も与えない。

テスト装置で確認した位相進み遅れ信号が“Ｌ”レベルであれば、レプリカ回路５７の遅延を増やしてフィードバッククロック信号をさらに遅らせる。また、位相進み遅れ信号が“Ｈ”レベルであれば、レプリカ回路５７の遅延を減らして、フィードバッククロック信号を早める。こうして、レプリカ回路５７の遅延を調整し、位相進み遅れ信号のレベルが“Ｌ”と“Ｈ”との間で不安定に変動する状態を実現する。この状態で、フィードバッククロック信号の位相がデータストローブ信号の位相に一致したとみなすことができる。

この後、セレクタ１１を外部クロック信号ＣＬＫ側に切り替えれば、データ出力回路５５の出力の位相が、外部クロック信号の位相に一致するように、位相／遅延調整回路の遅延がフィードバック制御される。

以上のように、本参考例に係るタイミング調整回路では、レプリカ回路５７、位相比較回路５８及びセレクタ１１の組み合わせを、位相進み遅れ信号生成回路として動作させることにより、テスト装置の精度に無関係にタイミングずれを検出することが出来る。つまり、このタイミング調整回路では、テスト装置のピン間スキューの影響を受けることなくタイミングずれを検出することができ、５００ｐｓ以下のタイミングずれを除去する（減少させる）ことができる。そして、これによって、５００ＭＨｚ以上のクロックで動作する半導体装置を実現することができる。

なお、上記参考例では、データストローブ出力回路５６から出力されるデータストローブ信号を用いる場合について説明したが、データストローブ出力回路５６が存在しない場合には、データ出力回路５５から“０”及び“１”を交互に繰り返し出力させるようにして、それを利用するようにすればよい。

次に、図３を参照して、本発明の実施の形態について説明する。

図３のタイミング調整回路３０は、図６の構成に加えて、データ入力回路６６と同一構成のレプリカ回路３１を有している。

レプリカ回路３１は、初段回路３２及びラッチ回路３３を含み、外部クロック信号入力端子６１と外部出力端子３４との間に接続されている。また、ラッチ回路３３は、クロックドライバ６４に接続されている。

図３のタイミング調整回路３０の外部クロック入力端子６１に外部クロック信号ＣＬＫが入力されると、その外部クロック信号ＣＬＫは、クロック入力回路６２及びレプリカ回路３１に供給される。

クロック入力回路６２は、外部クロック信号ＣＬＫを受けると、それを入力クロック信号として遅延調整回路６３へ出力する。遅延調整回路６３は、入力クロック信号ＣＬＫを遅延させ、遅延入力クロック信号としてクロックドライバ６４へ出力する。クロックドライバ６４は、遅延入力クロック信号を受けて内部クロック信号を生成する。なお、内部クロック信号は、データ入力回路６６へ出力されるので、内部入力クロックとも呼ばれる。

レプリカ回路３１では、外部クロック信号ＣＬＫを受けた初段回路が、それを参照クロック信号としてラッチ回路３３へ出力する。ラッチ回路３３は、クロックドライバ６４からの内部クロック信号に同期して、初段回路３２からの参照クロック信号をラッチし、外部出力端子３４へ位相進み遅れ信号として出力する。

図４（ａ）及び（ｂ）に、タイミング調整回路３０における、外部クロック信号の入力タイミングと、内部クロック信号（内部入力クロック）及び参照クロック信号の各々の出力タイミングとの関係を示す。

図４（ａ）に示すように、内部クロック信号が参照クロック信号よりも進んでいる場合には、ラッチ回路３３からの出力、即ち位相進み遅れ信号、は“Ｌ”レベルとなる。一方、内部クロック信号が参照クロック信号よりも遅れている場合には、ラッチ回路３３からの出力、即ち位相進み遅れ信号、は“Ｈ”レベルとなる。これにより、外部出力端子３４にテスト装置を接続して位相進み遅れ信号を検出し、そのレベルを確認すれば、内部クロック信号が参照クロック信号に対して進んでいるのか遅れているのかを検出することができる。

参考例と同様、位相進み遅れ信号のレベルを見ながら、遅延調整回路６３の遅延を調整し、位相進み遅れ信号が不安定に“Ｈ”レベルと“Ｌ”レベルとの間で変化する状態とすれば、内部クロック信号の位相が参照クロック信号の位相に一致したとみなせる。その結果、データ入力回路６６からのデータ信号と、外部クロック信号との位相差を所定の値とすることができる。

以上のように、本実施の形態に係るタイミング調整回路では、レプリカ回路３１を位相進み遅れ信号生成回路として動作させるようにしたことで、テスト装置の精度によらず、タイミングずれを除去することができる。つまり、このタイミング調整回路では、テスト装置のピン間スキューの影響を受けることなく、タイミングずれを検出することができるので、５００ｐｓ以下のタイミングずれを除去することが可能となる。そして、これにより、５００ＭＨｚ以上のクロックで動作する半導体装置を実現できる。

なお、上記実施の形態では、外部クロック信号の立ち上がりエッジを利用して内部クロックを生成する場合について説明したが、外部クロック信号の立ち下がりエッジを利用して内部クロックを生成する場合にも、本発明のタイミング調整回路を用いることができる。もちろん、ＤＤＲと呼ばれるＳＤＲＡＭのように、外部クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方を利用する半導体装置のインターフェースについても、それぞれのエッジに対応させて本発明のタイミング調整回路を用いることが可能である。

本発明の第１の実施の形態に係るタイミング調整回路を備えた半導体装置のブロック図である。 図１のタイミング調整回路における各信号のタイミングチャートである。 本発明の第２の実施の形態に係るタイミング調整回路を備えた半導体装置のブロック図である。 図２のタイミング調整回路における各信号のタイミングチャートである。 従来のタイミング調整回路を備えた半導体装置のブロック図である。 従来の他のタイミング調整回路を備えた半導体装置のブロック図である。

符号の説明

１０ タイミング調整回路
１１ セレクタ
１２ 外部出力端子
３０ タイミング調整回路
３１ レプリカ回路
３２ 初段回路
３３ ラッチ回路
３４ 外部出力端子
５０ タイミング調整回路
５１ 外部クロック入力端子
５２ クロック入力回路
５３ 位相／遅延調整回路
５４ クロックドライバ
５５ データ出力回路
５６ データストローブ出力回路
５７ レプリカ回路
５８ 位相比較回路
５９ データ出力端子
６０ タイミング調整回路
６１ 外部クロック入力端子
６２ クロック入力回路
６３ 遅延調整回路
６４ クロックドライバ
６５ データ入力端子
６６ データ入力回路

Claims (8)

1. 入力された外部クロック信号に付加する遅延量が調整可能な遅延調整回路を介して内部クロック信号を生成する内部クロック生成回路と、
   入力された第１の信号を処理し第２の信号を出力する初段回路と、
   前記第２の信号を処理し出力するに当たって前記内部クロック信号に基づいて駆動される被駆動回路と、
   入力された前記外部クロック信号を処理し参照クロック信号を出力する前記初段回路のレプリカ回路と、
   前記参照クロック信号を処理し出力するに当たって前記内部クロック信号に基づいて駆動される、前記被駆動回路のレプリカ回路と、
   出力端子と、を備え、
   前記被駆動回路のレプリカ回路は、前記参照クロック信号と前記内部クロック信号との位相を比較し、該位相の比較結果を示す位相進み遅れ信号を生成して前記出力端子に出力することを特徴とするタイミング調整回路。
2. 入力された外部クロック信号に付加する遅延量が調整可能な遅延調整回路を介して内部クロック信号を生成する内部クロック生成回路と、
   入力された第１の信号を処理し第２の信号を出力する初段回路と、
   前記第２の信号を前記内部クロック信号に基づいてラッチする被駆動回路と、
   入力された前記外部クロック信号を処理し参照クロック信号を出力する前記初段回路のレプリカ回路と、
   入力された前記参照クロック信号を前記内部クロック信号に基づいてラッチすることで、前記内部クロック信号と前記参照クロック信号との位相を比較し、該位相の比較結果を示す位相進み遅れ信号を生成する、前記被駆動回路のレプリカ回路と、
   前記位相進み遅れ信号を出力する出力端子と、
   を備えることを特徴とするタイミング調整回路。
3. 前記内部クロック生成回路が、
   前記外部クロック信号が入力され入力クロック信号を出力するクロック入力回路と、
   入力された前記入力クロック信号を遅延入力クロック信号として出力するものであって、該入力クロック信号に付加する遅延量が調整可能な構成とされた遅延調整回路と、
   前記遅延入力クロック信号が入力され前記内部クロック信号を出力するクロックドライバと、
   を備えたことを特徴とする請求項１又は２に記載のタイミング調整回路。
4. 前記レプリカ回路が、
   入力された前記外部クロック信号を前記内部クロック信号に同期させてラッチし、前記位相進み遅れ信号として出力するラッチ回路を備えることを特徴とする請求項１乃至３のいずれか１項に記載のタイミング調整回路。
5. 前記被駆動回路が、
   入力された前記第１の信号を前記内部クロック信号に同期させてラッチし出力するラッチ回路を備えることを特徴とする請求項１乃至４のいずれか１項に記載のタイミング調整回路。
6. 前記位相進み遅れ信号が、前記比較される２信号のうち、いずれの信号の位相が進んでいるかを示す２値信号であることを特徴とする請求項１乃至５のいずれか１項に記載のタイミング調整回路。
7. 前記内部クロック生成回路が、レジスタの保持内容の変更により、又は、ヒューズの切断により、前記遅延量を調整できる構成とされていることを特徴とする請求項１乃至４のいずれか１項に記載のタイミング調整回路。
8. 請求項１乃至７のいずれか１項に記載のタイミング調整回路を備えたことを特徴とする半導体装置。

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