JP2001351381A - クロック発生回路およびそれを備える半導体記憶装置 - Google Patents
クロック発生回路およびそれを備える半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 外部クロックに対する位相差の変動の小さい
内部動作クロックを生成することが可能なクロック発生
回路を提供する。 【解決手段】 本発明に従うクロック発生回路は、相補
の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫ
を受けて内部動作クロックＣＬＫ１を生成するクロック
入力回路１２５と、内部クロックＣＬＫ１を遅延して内
部動作クロックＣＬＫ２を生成する可変遅延回路１３０
と、内部動作クロックＣＬＫ２を所定時間さらに遅延さ
せて、リターンクロックＲＣＬＫを生成するレプリカ回
路１４０と、外部クロックＥＸＴ．ＣＬＫおよびＥＸ
Ｔ．／ＣＬＫの電位レベルが交差する位相と、リターン
クロックＲＣＬＫ１の位相とを直接比較する位相比較器
２１０と、位相比較器２１０の位相比較結果に基づいて
可変遅延回路１３０の遅延量を調整する遅延制御回路１
５０とを備える。
内部動作クロックを生成することが可能なクロック発生
回路を提供する。 【解決手段】 本発明に従うクロック発生回路は、相補
の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫ
を受けて内部動作クロックＣＬＫ１を生成するクロック
入力回路１２５と、内部クロックＣＬＫ１を遅延して内
部動作クロックＣＬＫ２を生成する可変遅延回路１３０
と、内部動作クロックＣＬＫ２を所定時間さらに遅延さ
せて、リターンクロックＲＣＬＫを生成するレプリカ回
路１４０と、外部クロックＥＸＴ．ＣＬＫおよびＥＸ
Ｔ．／ＣＬＫの電位レベルが交差する位相と、リターン
クロックＲＣＬＫ１の位相とを直接比較する位相比較器
２１０と、位相比較器２１０の位相比較結果に基づいて
可変遅延回路１３０の遅延量を調整する遅延制御回路１
５０とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に使用されるクロック発生回路に関し、より特定的に
は、外部クロックに同期した内部クロックを発生するク
ロック発生回路およびそれを具備する半導体記憶装置に
関する。
に使用されるクロック発生回路に関し、より特定的に
は、外部クロックに同期した内部クロックを発生するク
ロック発生回路およびそれを具備する半導体記憶装置に
関する。
【０００２】
【従来の技術】ＳＤＲＡＭ（Synchronous Dynamic Rand
om Access Memory）に代表される、外部クロックに同期
して動作する半導体デバイスにおいては、半導体デバイ
スの内部にクロック発生回路を具備し、外部クロックに
同期した内部クロック信号をクロック発生回路によって
生成し、半導体デバイスの内部回路は、この内部クロッ
クを用いて制御されるのが一般的である。
om Access Memory）に代表される、外部クロックに同期
して動作する半導体デバイスにおいては、半導体デバイ
スの内部にクロック発生回路を具備し、外部クロックに
同期した内部クロック信号をクロック発生回路によって
生成し、半導体デバイスの内部回路は、この内部クロッ
クを用いて制御されるのが一般的である。
【０００３】すなわち、半導体デバイスが外部との間で
データを授受するためのデータ入出力インタフェースを
制御する回路も、このような内部クロックを用いて制御
される。このため、データ入出力のタイミングは、内部
クロックの位相精度の影響を大きく受ける。以下におい
ては、代表例としてＳＤＲＡＭのデータ出力のタイミン
グについて説明する。
データを授受するためのデータ入出力インタフェースを
制御する回路も、このような内部クロックを用いて制御
される。このため、データ入出力のタイミングは、内部
クロックの位相精度の影響を大きく受ける。以下におい
ては、代表例としてＳＤＲＡＭのデータ出力のタイミン
グについて説明する。
【０００４】図２２は、ＳＤＲＡＭにおけるデータ出力
タイミングを説明するタイミングチャートである。
タイミングを説明するタイミングチャートである。
【０００５】図２２を参照して、外部クロックＥＸＴ．
／ＣＬＫの立上りエッジが、基準電位ＶＲＥＦを超えた
タイミング（時刻ｔ０）において、クロック入力回路は
外部クロックＥＸＴ．ＣＬＫの入力を認識する。クロッ
ク入力回路は、時刻ｔ０からｔＤ１経過後の時刻ｔ１に
おいて、内部クロックＣＬＫＩを活性化する。この遅延
ｔＤ１は、クロック入力回路で生じる位相遅延に相当す
る。
／ＣＬＫの立上りエッジが、基準電位ＶＲＥＦを超えた
タイミング（時刻ｔ０）において、クロック入力回路は
外部クロックＥＸＴ．ＣＬＫの入力を認識する。クロッ
ク入力回路は、時刻ｔ０からｔＤ１経過後の時刻ｔ１に
おいて、内部クロックＣＬＫＩを活性化する。この遅延
ｔＤ１は、クロック入力回路で生じる位相遅延に相当す
る。
【０００６】内部クロックＣＬＫＩをトリガとしてデー
タ出力動作が開始され、時刻ｔ１からｔＤ２経過後の時
刻ｔ２において、出力データＤＯＵＴが出力される。し
たがって、外部クロックＥＸＴ．ＣＬＫが基準電位ＶＲ
ＥＦを超えてから、出力データＤＯＵＴが出力ターミネ
ートレベルである電位ＶＴＴを超えるまでの時間で定義
されるアクセス時間ｔＡＣは、クロック入力回路におい
て生じる遅延ｔＤ１と、データ出力動作時に生じる遅延
ｔＤ２との和となる。通常のＳＤＲＡＭにおいて、この
アクセス時間ｔＡＣの規格値は、３ｎｓｅｃ〜６ｎｓｅ
ｃと厳しく、クロック入力回路において生じる遅延ｔＤ
１がアクセスタイムｔＡＣに大きな影響を及ぼす。
タ出力動作が開始され、時刻ｔ１からｔＤ２経過後の時
刻ｔ２において、出力データＤＯＵＴが出力される。し
たがって、外部クロックＥＸＴ．ＣＬＫが基準電位ＶＲ
ＥＦを超えてから、出力データＤＯＵＴが出力ターミネ
ートレベルである電位ＶＴＴを超えるまでの時間で定義
されるアクセス時間ｔＡＣは、クロック入力回路におい
て生じる遅延ｔＤ１と、データ出力動作時に生じる遅延
ｔＤ２との和となる。通常のＳＤＲＡＭにおいて、この
アクセス時間ｔＡＣの規格値は、３ｎｓｅｃ〜６ｎｓｅ
ｃと厳しく、クロック入力回路において生じる遅延ｔＤ
１がアクセスタイムｔＡＣに大きな影響を及ぼす。
【０００７】一方、半導体デバイスの高周波動作化の要
求に伴って、外部クロックエッジと半導体デバイスに対
する入出力タイミングとの位相差を小さくすることが要
求されている。半導体デバイスの動作の基準となる外部
クロックの周波数が高くなるにつれて、外部クロックエ
ッジとデータ入出力タイミングとの位相のずれが外部ク
ロックの周期に対して相対的に大きくなり、無視できな
くなるためである。すなわち、半導体デバイスに対する
コマンドおよびデータの授受を外部クロックエッジを基
準として正確に実行するには、クロックエッジと入出力
インタフェースの動作タイミングとの間の位相差をでき
るだけ小さくする必要がある。
求に伴って、外部クロックエッジと半導体デバイスに対
する入出力タイミングとの位相差を小さくすることが要
求されている。半導体デバイスの動作の基準となる外部
クロックの周波数が高くなるにつれて、外部クロックエ
ッジとデータ入出力タイミングとの位相のずれが外部ク
ロックの周期に対して相対的に大きくなり、無視できな
くなるためである。すなわち、半導体デバイスに対する
コマンドおよびデータの授受を外部クロックエッジを基
準として正確に実行するには、クロックエッジと入出力
インタフェースの動作タイミングとの間の位相差をでき
るだけ小さくする必要がある。
【０００８】図２３は、ＤＤＲ−ＳＤＲＡＭ（Double D
ata Rate−ＳＤＲＡＭ）のデータ出力タイミングを示す
タイミングチャートである。
ata Rate−ＳＤＲＡＭ）のデータ出力タイミングを示す
タイミングチャートである。
【０００９】図２３を参照して、ＤＤＲ−ＳＤＲＡＭに
おいては、アクセスタイムｔＡＣは、外部クロックＥＸ
Ｔ．ＣＬＫとその反転クロックであるＥＸＴ．／ＣＬＫ
との電位レベルの交点に相当する時刻ｔ０から、出力デ
ータＤＯＵＴが出力ターミネートレベル電位ＶＴＴを超
える時刻ｔ２までの間の経過時間で示される。
おいては、アクセスタイムｔＡＣは、外部クロックＥＸ
Ｔ．ＣＬＫとその反転クロックであるＥＸＴ．／ＣＬＫ
との電位レベルの交点に相当する時刻ｔ０から、出力デ
ータＤＯＵＴが出力ターミネートレベル電位ＶＴＴを超
える時刻ｔ２までの間の経過時間で示される。
【００１０】外部クロックの立上り／立下りエッジの両
方に同期してデータを入出力するＤＤＲ−ＳＤＲＡＭに
おいては、必然的にアクセスタイムｔＡＣは小さい値と
なることが要求され、一般的なアクセスタイムｔＡＣの
スペックは±０．７５ｎｓｅｃ程度である。このような
アクセスタイムのスペックを満足するためには、外部ク
ロックＥＸＴ．ＣＬＫと内部クロックＣＬＫＩとの間の
位相差、すなわち外部クロックに基づく内部クロック生
成時に生じる位相遅延ｔＤ１を制御できるクロック発生
回路を内部に具備する必要がある。このようなクロック
発生回路として、通常、可変遅延回路と位相比較器から
構成されるＤＬＬ（Delay Locked Loop）、もしくはＰ
ＬＬ（Phase Locked Loop）といった回路が適用されて
いた。
方に同期してデータを入出力するＤＤＲ−ＳＤＲＡＭに
おいては、必然的にアクセスタイムｔＡＣは小さい値と
なることが要求され、一般的なアクセスタイムｔＡＣの
スペックは±０．７５ｎｓｅｃ程度である。このような
アクセスタイムのスペックを満足するためには、外部ク
ロックＥＸＴ．ＣＬＫと内部クロックＣＬＫＩとの間の
位相差、すなわち外部クロックに基づく内部クロック生
成時に生じる位相遅延ｔＤ１を制御できるクロック発生
回路を内部に具備する必要がある。このようなクロック
発生回路として、通常、可変遅延回路と位相比較器から
構成されるＤＬＬ（Delay Locked Loop）、もしくはＰ
ＬＬ（Phase Locked Loop）といった回路が適用されて
いた。
【００１１】次に、従来ＤＤＲ−ＳＤＲＡＭに適用され
ていたＤＬＬを用いたクロック発生回路の構成を説明す
る。
ていたＤＬＬを用いたクロック発生回路の構成を説明す
る。
【００１２】図２４は、ＤＬＬを用いた従来の技術のク
ロック発生回路５００の構成を示すブロック図である。
ロック発生回路５００の構成を示すブロック図である。
【００１３】図２４を参照して、クロック発生回路５０
０は、クロック入力回路１２５と、可変遅延回路１３０
と、レプリカ回路１４０，１６０と、位相比較器２００
と、遅延制御回路１５０とを備える。
０は、クロック入力回路１２５と、可変遅延回路１３０
と、レプリカ回路１４０，１６０と、位相比較器２００
と、遅延制御回路１５０とを備える。
【００１４】クロック入力回路１２５は、相補クロック
を形成する、外部クロックＥＸＴ．ＣＬＫおよびその反
転クロックＥＸＴ．／ＣＬＫの電位レベルの交点を検出
し、内部クロックＣＬＫ１を生成する。クロック入力回
路１２５で内部クロックＣＬＫ１の生成に要する時間を
ｔＤ１と表記すれば、内部クロックＣＬＫ１は、この時
点で相補クロックの電位レベルの交点から既に遅延ｔＤ
１だけ位相が遅れている。
を形成する、外部クロックＥＸＴ．ＣＬＫおよびその反
転クロックＥＸＴ．／ＣＬＫの電位レベルの交点を検出
し、内部クロックＣＬＫ１を生成する。クロック入力回
路１２５で内部クロックＣＬＫ１の生成に要する時間を
ｔＤ１と表記すれば、内部クロックＣＬＫ１は、この時
点で相補クロックの電位レベルの交点から既に遅延ｔＤ
１だけ位相が遅れている。
【００１５】可変遅延回路１３０は、内部クロックＣＬ
Ｋ１をさらに遅延して、内部動作クロックＣＬＫ２を生
成する。データ出力制御回路５０は、内部動作クロック
ＣＬＫ２に応答して動作し、データＤＯＵＴをデータ入
出力端子ＥＸＴ．ＤＱに出力する。
Ｋ１をさらに遅延して、内部動作クロックＣＬＫ２を生
成する。データ出力制御回路５０は、内部動作クロック
ＣＬＫ２に応答して動作し、データＤＯＵＴをデータ入
出力端子ＥＸＴ．ＤＱに出力する。
【００１６】ここで、外部クロックＥＸＴ．ＣＬＫの周
期をｔＣＬＫとし、内部動作クロックＣＬＫ２が活性化
されてからデータＤＯＵＴが出力されるまでの所要時間
をｔＤ２とすると、遅延制御回路１５０によって、可変
遅延回路１３０の遅延時間を“ｔＣＬＫ−（ｔＤ１＋ｔ
Ｄ２）”と設定することによって、アクセスタイムｔＡ
Ｃを、外部クロック周期ｔＣＬＫと等しくすることがで
きる。この場合、半導体デバイス外部から、データ出力
インタフェースを見ると、アクセスタイムｔＡＣは等価
的に０となり、外部クロックエッジに同期したタイミン
グで、データ出力が実行されることになる。
期をｔＣＬＫとし、内部動作クロックＣＬＫ２が活性化
されてからデータＤＯＵＴが出力されるまでの所要時間
をｔＤ２とすると、遅延制御回路１５０によって、可変
遅延回路１３０の遅延時間を“ｔＣＬＫ−（ｔＤ１＋ｔ
Ｄ２）”と設定することによって、アクセスタイムｔＡ
Ｃを、外部クロック周期ｔＣＬＫと等しくすることがで
きる。この場合、半導体デバイス外部から、データ出力
インタフェースを見ると、アクセスタイムｔＡＣは等価
的に０となり、外部クロックエッジに同期したタイミン
グで、データ出力が実行されることになる。
【００１７】可変遅延回路１３０の遅延値を、上述した
ように“ｔＣＬＫ−（ｔＤ１＋ｔＤ２）”とするため
に、内部動作クロックＣＬＫ２は、２個のレプリカ回路
１４０，１６０によってさらに遅延されて、リターンク
ロックＲＣＬＫとして位相比較器２００に入力される。
ここで、レプリカ回路１４０は、データ出力制御回路５
０で生じる遅延量ｔＤ２に相当する遅延を、内部動作ク
ロックＣＬＫ２に対して模擬的に付与する回路である。
同様に、レプリカ回路１６０は、クロック入力回路１２
５で生じる遅延量ｔＤ１に相当する遅延を、レプリカ回
路１４０の出力に対して模擬的に付与する回路である。
ように“ｔＣＬＫ−（ｔＤ１＋ｔＤ２）”とするため
に、内部動作クロックＣＬＫ２は、２個のレプリカ回路
１４０，１６０によってさらに遅延されて、リターンク
ロックＲＣＬＫとして位相比較器２００に入力される。
ここで、レプリカ回路１４０は、データ出力制御回路５
０で生じる遅延量ｔＤ２に相当する遅延を、内部動作ク
ロックＣＬＫ２に対して模擬的に付与する回路である。
同様に、レプリカ回路１６０は、クロック入力回路１２
５で生じる遅延量ｔＤ１に相当する遅延を、レプリカ回
路１４０の出力に対して模擬的に付与する回路である。
【００１８】位相比較器２００は、レプリカ回路１６０
が出力するリターンクロックＲＣＬＫと、１サイクル後
の内部クロックＣＬＫ１との位相比較を実行し、その位
相差に基づいて、可変遅延回路１３０の遅延量を増／減
するための制御信号ＵＰ／ＤＯＷＮを生成する。
が出力するリターンクロックＲＣＬＫと、１サイクル後
の内部クロックＣＬＫ１との位相比較を実行し、その位
相差に基づいて、可変遅延回路１３０の遅延量を増／減
するための制御信号ＵＰ／ＤＯＷＮを生成する。
【００１９】遅延制御回路１５０は、制御信号ＵＰおよ
びＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを生成
し、可変遅延回路１３０の遅延量を調節する。内部クロ
ックＣＬＫ１とリターンクロックＲＣＬＫとの位相が一
致した場合には、遅延制御信号ＣＴＲＬはある固定値と
なり、可変遅延回路１３０の遅延量は固定される。この
状態で、内部クロックＣＬＫ１とリターンクロックＲＣ
ＬＫとの位相は一致している。以下においては、この状
態を「ロック状態」とも称する。
びＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを生成
し、可変遅延回路１３０の遅延量を調節する。内部クロ
ックＣＬＫ１とリターンクロックＲＣＬＫとの位相が一
致した場合には、遅延制御信号ＣＴＲＬはある固定値と
なり、可変遅延回路１３０の遅延量は固定される。この
状態で、内部クロックＣＬＫ１とリターンクロックＲＣ
ＬＫとの位相は一致している。以下においては、この状
態を「ロック状態」とも称する。
【００２０】したがって、内部動作クロックＣＬＫ２
は、クロック入力回路１２５が出力する内部クロックＣ
ＬＫ１よりも、レプリカ回路１４０および１６０で与え
られる遅延量だけ位相が早い信号となる。このため、レ
プリカ回路１４０および１６０の遅延量の和が、正確に
（ｔＤ２＋ｔＤ１）と一致した場合には、可変遅延回路
１３０の遅延値は“ｔＣＬＫ−（ｔＤ１＋ｔＤ２）”と
なるため、見かけ上のアクセスタイムｔＡＣは、上述し
たように０となる。
は、クロック入力回路１２５が出力する内部クロックＣ
ＬＫ１よりも、レプリカ回路１４０および１６０で与え
られる遅延量だけ位相が早い信号となる。このため、レ
プリカ回路１４０および１６０の遅延量の和が、正確に
（ｔＤ２＋ｔＤ１）と一致した場合には、可変遅延回路
１３０の遅延値は“ｔＣＬＫ−（ｔＤ１＋ｔＤ２）”と
なるため、見かけ上のアクセスタイムｔＡＣは、上述し
たように０となる。
【００２１】図２５は、ＤＤＲ−ＳＤＲＡＭに用いられ
るクロック発生回路の他の構成を示すブロック図であ
る。
るクロック発生回路の他の構成を示すブロック図であ
る。
【００２２】図２５を参照して、クロック発生回路５１
０は、外部クロックＥＸＴ．ＣＬＫの立上りエッジと立
下りエッジとの両方にそれぞれ対応して、内部動作クロ
ックＦＣＬＫ２およびＢＣＬＫ２を生成する。
０は、外部クロックＥＸＴ．ＣＬＫの立上りエッジと立
下りエッジとの両方にそれぞれ対応して、内部動作クロ
ックＦＣＬＫ２およびＢＣＬＫ２を生成する。
【００２３】すなわち、クロック発生回路５１０は、外
部クロックＥＸＴ．ＣＬＫの立上りエッジに応答して内
部クロックＦＣＬＫ１を生成するクロック入力回路１２
５ａと、外部クロックＥＸＴ．ＣＬＫの立上りエッジに
応答して内部クロックＢＣＬＫ１を生成するクロック入
力回路１２５ｂとを備える。クロック発生回路５１０
は、内部クロックＦＣＬＫ１およびＢＣＬＫ１それぞれ
に対応して、可変遅延回路１３０ａおよび１３０ｂを有
する、いわゆるデュアルディレイライン構成を有してい
る。
部クロックＥＸＴ．ＣＬＫの立上りエッジに応答して内
部クロックＦＣＬＫ１を生成するクロック入力回路１２
５ａと、外部クロックＥＸＴ．ＣＬＫの立上りエッジに
応答して内部クロックＢＣＬＫ１を生成するクロック入
力回路１２５ｂとを備える。クロック発生回路５１０
は、内部クロックＦＣＬＫ１およびＢＣＬＫ１それぞれ
に対応して、可変遅延回路１３０ａおよび１３０ｂを有
する、いわゆるデュアルディレイライン構成を有してい
る。
【００２４】可変遅延回路１３０ａは、内部クロックＦ
ＣＬＫ１を遅延して内部動作クロックＦＣＬＫ２を生成
し可変遅延回路１３０ｂは、内部クロックＢＬＣＫ１を
遅延して、内部動作クロックＢＣＬＫ２を生成する。デ
ータ出力制御回路５０は、内部動作クロックＦＣＬＫ２
およびＢＣＬＫ２の両方に応答してデータ出力を実行す
る。
ＣＬＫ１を遅延して内部動作クロックＦＣＬＫ２を生成
し可変遅延回路１３０ｂは、内部クロックＢＬＣＫ１を
遅延して、内部動作クロックＢＣＬＫ２を生成する。デ
ータ出力制御回路５０は、内部動作クロックＦＣＬＫ２
およびＢＣＬＫ２の両方に応答してデータ出力を実行す
る。
【００２５】可変遅延回路１３０ａ、レプリカ回路１４
０，１６０、位相比較器２００、および遅延制御回路１
５０によって形成される、クロック発生回路５００と同
様のＤＬＬ経路が、内部クロックＦＣＬＫ１に対して設
けられ、内部動作クロックＦＣＬＫ２に応答したデータ
出力タイミングを外部クロックＥＸＴ．ＣＬＫの立上り
エッジと同期させることができる。
０，１６０、位相比較器２００、および遅延制御回路１
５０によって形成される、クロック発生回路５００と同
様のＤＬＬ経路が、内部クロックＦＣＬＫ１に対して設
けられ、内部動作クロックＦＣＬＫ２に応答したデータ
出力タイミングを外部クロックＥＸＴ．ＣＬＫの立上り
エッジと同期させることができる。
【００２６】また、ＥＸＴ．ＣＬＫの立下りエッジに応
答して生成される内部クロックＢＣＬＫ１についても、
可変遅延回路１３０ａと同一の遅延量が可変遅延回路１
３０ｂによって付与されるため、内部動作クロックＦＣ
ＬＫ２とＢＣＬＫ２とを一定周期で交互に活性化するこ
とができる。
答して生成される内部クロックＢＣＬＫ１についても、
可変遅延回路１３０ａと同一の遅延量が可変遅延回路１
３０ｂによって付与されるため、内部動作クロックＦＣ
ＬＫ２とＢＣＬＫ２とを一定周期で交互に活性化するこ
とができる。
【００２７】この結果、半導体デバイス外部から見れ
ば、外部クロックＥＸＴ．ＣＬＫの立上りエッジと立下
りエッジとの両方に同期して、等価的にアクセスタイム
ｔＡＣ＝０の状態で、データ出力が実行される。
ば、外部クロックＥＸＴ．ＣＬＫの立上りエッジと立下
りエッジとの両方に同期して、等価的にアクセスタイム
ｔＡＣ＝０の状態で、データ出力が実行される。
【００２８】
【発明が解決しようとする課題】ＤＬＬを用いた従来の
クロック発生回路の問題点を、タイミングチャートを用
いて説明する。
クロック発生回路の問題点を、タイミングチャートを用
いて説明する。
【００２９】図２６は、従来のクロック発生回路５００
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【００３０】図２６（ａ）は、正常のタイミングでデー
タ出力を行なう場合を示している。図２６（ａ）を参照
して、外部クロックＥＸＴ．ＣＬＫおよび反転クロック
ＥＸＴ．／ＣＬＫの電位レベルが等しくなる時刻ｔ０か
らクロック入力回路による遅延ｔＤ１経過後の時刻ｔ１
において、内部クロックＣＬＫ１が活性化される。
タ出力を行なう場合を示している。図２６（ａ）を参照
して、外部クロックＥＸＴ．ＣＬＫおよび反転クロック
ＥＸＴ．／ＣＬＫの電位レベルが等しくなる時刻ｔ０か
らクロック入力回路による遅延ｔＤ１経過後の時刻ｔ１
において、内部クロックＣＬＫ１が活性化される。
【００３１】ＤＬＬ動作によって、リターンクロックＲ
ＣＬＫは、内部クロックＣＬＫ１と位相が一致する。内
部動作クロックＣＬＫ２は、内部クロックＣＬＫ１よ
り、レプリカ回路１４０および１６０による遅延時間の
和“ｔＲ２＋ｔＲ１”だけ早い位相で発生する。出力デ
ータＤｏｕｔは、出力トリガ信号ＣＬＫ２の活性化タイ
ミングよりｔＤ２遅延した時刻ｔ０において出力され
る。
ＣＬＫは、内部クロックＣＬＫ１と位相が一致する。内
部動作クロックＣＬＫ２は、内部クロックＣＬＫ１よ
り、レプリカ回路１４０および１６０による遅延時間の
和“ｔＲ２＋ｔＲ１”だけ早い位相で発生する。出力デ
ータＤｏｕｔは、出力トリガ信号ＣＬＫ２の活性化タイ
ミングよりｔＤ２遅延した時刻ｔ０において出力され
る。
【００３２】ここで、レプリカ回路１６０および１４０
で設定される遅延量が、クロック入力回路１２５におけ
る遅延量ｔＤ１およびデータ出力制御回路１５０におけ
る遅延量ｔＤ２とそれぞれ等しいため、アクセスタイム
ｔＡＣは等価的に０となる。
で設定される遅延量が、クロック入力回路１２５におけ
る遅延量ｔＤ１およびデータ出力制御回路１５０におけ
る遅延量ｔＤ２とそれぞれ等しいため、アクセスタイム
ｔＡＣは等価的に０となる。
【００３３】図２６（ｂ）には、外部クロックＥＸＴ．
ＣＬＫおよび反転クロックＥＸＴ．／ＣＬＫの立上りお
よび立下りのスルーレートが小さく、立上り／立下り時
間が大きい場合が示される。この場合には、クロック入
力回路１２５で発生する遅延時間ｔＤ１が図２６（ａ）
の場合より大きくなってしまう。このため、クロック入
力回路の実際の遅延時間ｔＤ１が、レプリカ回路１６０
で設定される遅延時間ｔＲ１よりも大きくなってしま
い、これに対応して、出力データＤＯＵＴの出力タイミ
ングは、外部クロックＥＸＴ．ＣＬＫと同期しなくな
り、アクセスタイムｔＡＣがプラス側に発生してしま
う。
ＣＬＫおよび反転クロックＥＸＴ．／ＣＬＫの立上りお
よび立下りのスルーレートが小さく、立上り／立下り時
間が大きい場合が示される。この場合には、クロック入
力回路１２５で発生する遅延時間ｔＤ１が図２６（ａ）
の場合より大きくなってしまう。このため、クロック入
力回路の実際の遅延時間ｔＤ１が、レプリカ回路１６０
で設定される遅延時間ｔＲ１よりも大きくなってしま
い、これに対応して、出力データＤＯＵＴの出力タイミ
ングは、外部クロックＥＸＴ．ＣＬＫと同期しなくな
り、アクセスタイムｔＡＣがプラス側に発生してしま
う。
【００３４】反対に、図２６（ｃ）に示されるように、
外部クロックＥＸＴ．ＣＬＫおよび反転クロックＥＸ
Ｔ．／ＣＬＫの立上りおよび立下りのスルーレートが大
きく、立上り／立下り時間が小さい場合には、クロック
入力回路１２５の実際の遅延時間ｔＤ１が、図２６
（ｂ）の場合とは反対に、レプリカ回路１６０に設定さ
れる遅延時間ｔＲ１よりも小さくなってしまう。この結
果、外部クロックＥＸＴ．ＣＬＫとデータ出力タイミン
グとは同期しなくなり、アクセスタイムｔＡＣがマイナ
ス側に発生してしまう。
外部クロックＥＸＴ．ＣＬＫおよび反転クロックＥＸ
Ｔ．／ＣＬＫの立上りおよび立下りのスルーレートが大
きく、立上り／立下り時間が小さい場合には、クロック
入力回路１２５の実際の遅延時間ｔＤ１が、図２６
（ｂ）の場合とは反対に、レプリカ回路１６０に設定さ
れる遅延時間ｔＲ１よりも小さくなってしまう。この結
果、外部クロックＥＸＴ．ＣＬＫとデータ出力タイミン
グとは同期しなくなり、アクセスタイムｔＡＣがマイナ
ス側に発生してしまう。
【００３５】以上述べたように、クロック入力回路で生
じる遅延を予め予測して、これをＤＬＬ内に設けられた
レプリカ回路によって補償する従来のクロック発生回路
の構成では、外部クロックのスルーレートの変動に応じ
てアクセス時間ｔＡＣが変動してしまう。
じる遅延を予め予測して、これをＤＬＬ内に設けられた
レプリカ回路によって補償する従来のクロック発生回路
の構成では、外部クロックのスルーレートの変動に応じ
てアクセス時間ｔＡＣが変動してしまう。
【００３６】さらに、アクセスタイムｔＡＣは、外部ク
ロックＥＸＴ．ＣＬＫおよび反転クロックＥＸＴ．／Ｃ
ＬＫの交点の電位レベルの変動によっても生じる。さら
に、外部クロックの波形の変動のみならず、電源電圧、
電源ノイズ、温度条件およびプロセス変動などによっ
て、レプリカ回路およびクロック入力回路で実際に生じ
る遅延量が、所定の設計値からずれることによっても、
アクセスタイムｔＡＣは変動してしまう。これらの要因
によってアクセスタイムｔＡＣの変動が大きくなると、
データ出力タイミングの規格を満たすことができず、半
導体デバイスとして正常に動作することができない。
ロックＥＸＴ．ＣＬＫおよび反転クロックＥＸＴ．／Ｃ
ＬＫの交点の電位レベルの変動によっても生じる。さら
に、外部クロックの波形の変動のみならず、電源電圧、
電源ノイズ、温度条件およびプロセス変動などによっ
て、レプリカ回路およびクロック入力回路で実際に生じ
る遅延量が、所定の設計値からずれることによっても、
アクセスタイムｔＡＣは変動してしまう。これらの要因
によってアクセスタイムｔＡＣの変動が大きくなると、
データ出力タイミングの規格を満たすことができず、半
導体デバイスとして正常に動作することができない。
【００３７】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、クロ
ック入力回路で生じる遅延量の変動の影響を受けること
なく、外部クロックに対する位相差の変動の小さい内部
クロックを生成することが可能なクロック発生回路およ
び、それを備える半導体記憶装置を提供することであ
る。
ためになされたものであって、この発明の目的は、クロ
ック入力回路で生じる遅延量の変動の影響を受けること
なく、外部クロックに対する位相差の変動の小さい内部
クロックを生成することが可能なクロック発生回路およ
び、それを備える半導体記憶装置を提供することであ
る。
【００３８】
【課題を解決するための手段】請求項１記載のクロック
発生回路は、所定動作を実行する内部回路に対して、外
部クロックに同期した動作クロックを供給するクロック
発生回路であって、外部クロックおよび外部クロックと
相補のクロック信号である外部基準クロックを受けて第
１の内部クロックを生成する第１のクロック入力回路を
備え、第１の内部クロックは、外部クロックおよび外部
基準クロックの電位レベル差に応じて、第１の電位と第
２の電位との間における状態遷移を繰り返し、第１の内
部クロックを遅延して、動作クロックとして内部回路に
供給される第２の内部クロックを生成する第１の可変遅
延回路と、第２の内部クロックを内部回路における所定
動作の所要時間に相当する第１の所定時間さらに遅延し
て、第３の内部クロックを生成する第１の模擬遅延回路
と、外部クロックおよび外部基準クロックの電位レベル
が交差する位相と、第３の内部クロックの位相とを比較
する第１の位相比較器と、第１の位相比較器の位相比較
結果に基づいて、第１の可変遅延回路の遅延量を制御す
る第１の遅延制御回路とを備える。
発生回路は、所定動作を実行する内部回路に対して、外
部クロックに同期した動作クロックを供給するクロック
発生回路であって、外部クロックおよび外部クロックと
相補のクロック信号である外部基準クロックを受けて第
１の内部クロックを生成する第１のクロック入力回路を
備え、第１の内部クロックは、外部クロックおよび外部
基準クロックの電位レベル差に応じて、第１の電位と第
２の電位との間における状態遷移を繰り返し、第１の内
部クロックを遅延して、動作クロックとして内部回路に
供給される第２の内部クロックを生成する第１の可変遅
延回路と、第２の内部クロックを内部回路における所定
動作の所要時間に相当する第１の所定時間さらに遅延し
て、第３の内部クロックを生成する第１の模擬遅延回路
と、外部クロックおよび外部基準クロックの電位レベル
が交差する位相と、第３の内部クロックの位相とを比較
する第１の位相比較器と、第１の位相比較器の位相比較
結果に基づいて、第１の可変遅延回路の遅延量を制御す
る第１の遅延制御回路とを備える。
【００３９】請求項２記載のクロック発生回路は、請求
項１記載のクロック発生回路であって、第３の内部クロ
ックを第１のクロック入力回路で生じる遅延に相当する
第２の所定時間さらに遅延して、第４の内部クロックを
生成する第２の模擬遅延回路と、第１の内部クロックと
第４の内部クロックとの位相を比較する第２の位相比較
器とをさらに備え、第１の遅延制御回路は、第１および
第２の位相比較器の位相比較結果に基づいて、第１の可
変遅延回路の遅延量を制御する。
項１記載のクロック発生回路であって、第３の内部クロ
ックを第１のクロック入力回路で生じる遅延に相当する
第２の所定時間さらに遅延して、第４の内部クロックを
生成する第２の模擬遅延回路と、第１の内部クロックと
第４の内部クロックとの位相を比較する第２の位相比較
器とをさらに備え、第１の遅延制御回路は、第１および
第２の位相比較器の位相比較結果に基づいて、第１の可
変遅延回路の遅延量を制御する。
【００４０】請求項３記載のクロック発生回路は、請求
項１記載のクロック発生回路であって、外部クロックお
よび外部基準クロックを受けて、第１の内部クロックと
相補の第１の内部サブクロックを生成する第２のクロッ
ク入力回路と、第１の内部サブクロックを遅延して、動
作クロックとして内部回路に供給される第２の内部サブ
クロックを生成する第２の可変遅延回路と、第３の内部
クロックを第１のクロック入力回路で生じる遅延に相当
する第２の所定時間さらに遅延して、第４の内部クロッ
クを生成する第２の模擬遅延回路と、第１の内部クロッ
クと第４の内部クロックとの位相を比較する第２の位相
比較器とをさらに備え、第１の遅延制御回路は、第１お
よび第２の位相比較器の位相比較結果に基づいて、第１
および第２の可変遅延回路の遅延量を共通に制御する。
項１記載のクロック発生回路であって、外部クロックお
よび外部基準クロックを受けて、第１の内部クロックと
相補の第１の内部サブクロックを生成する第２のクロッ
ク入力回路と、第１の内部サブクロックを遅延して、動
作クロックとして内部回路に供給される第２の内部サブ
クロックを生成する第２の可変遅延回路と、第３の内部
クロックを第１のクロック入力回路で生じる遅延に相当
する第２の所定時間さらに遅延して、第４の内部クロッ
クを生成する第２の模擬遅延回路と、第１の内部クロッ
クと第４の内部クロックとの位相を比較する第２の位相
比較器とをさらに備え、第１の遅延制御回路は、第１お
よび第２の位相比較器の位相比較結果に基づいて、第１
および第２の可変遅延回路の遅延量を共通に制御する。
【００４１】請求項４記載のクロック発生回路は、請求
項１記載のクロック発生回路であって、外部クロックお
よび外部基準クロックを受けて、第１の内部クロックと
相補の第１の内部サブクロックを生成する第２のクロッ
ク入力回路と、第１の内部サブクロックを遅延して、動
作クロックとして内部回路に供給される第２の内部サブ
クロックを生成する第２の可変遅延回路と、第２の内部
クロックおよび第２の内部サブクロックを受けて、一定
の選択周期に基づいていずれか一方を第１の模擬遅延回
路に送出するクロック選択回路とを備え、第１の模擬遅
延回路は、クロック選択回路が送出するクロックを第１
の所定時間さらに遅延して、第３の内部クロックを生成
し、クロック発生回路は、第１の位相比較器の位相比較
結果に基づいて、第１の遅延制御回路とは独立に第２の
可変遅延回路の遅延量を制御する第２の遅延制御回路と
をさらに備える。
項１記載のクロック発生回路であって、外部クロックお
よび外部基準クロックを受けて、第１の内部クロックと
相補の第１の内部サブクロックを生成する第２のクロッ
ク入力回路と、第１の内部サブクロックを遅延して、動
作クロックとして内部回路に供給される第２の内部サブ
クロックを生成する第２の可変遅延回路と、第２の内部
クロックおよび第２の内部サブクロックを受けて、一定
の選択周期に基づいていずれか一方を第１の模擬遅延回
路に送出するクロック選択回路とを備え、第１の模擬遅
延回路は、クロック選択回路が送出するクロックを第１
の所定時間さらに遅延して、第３の内部クロックを生成
し、クロック発生回路は、第１の位相比較器の位相比較
結果に基づいて、第１の遅延制御回路とは独立に第２の
可変遅延回路の遅延量を制御する第２の遅延制御回路と
をさらに備える。
【００４２】請求項５記載のクロック発生回路は、請求
項１記載のクロック発生回路であって、外部クロックお
よび外部基準クロックを受けて、第１の内部クロックと
相補の第１の内部サブクロックを生成する第２のクロッ
ク入力回路と、第１の内部サブクロックを遅延して、動
作クロックとして内部回路に供給される第２の内部サブ
クロックを生成する第２の可変遅延回路と、第２の内部
サブクロックを第１の所定時間さらに遅延して、第３の
内部サブクロックを生成する第２の模擬遅延回路と、外
部クロックおよび外部基準クロックの電位レベルが交差
する位相と、第３の内部サブクロックの位相とを比較す
る第２の位相比較器と、第２の位相比較器の位相比較結
果に基づいて、第２の可変遅延回路の遅延量を制御する
第２の遅延制御回路とをさらに備える。
項１記載のクロック発生回路であって、外部クロックお
よび外部基準クロックを受けて、第１の内部クロックと
相補の第１の内部サブクロックを生成する第２のクロッ
ク入力回路と、第１の内部サブクロックを遅延して、動
作クロックとして内部回路に供給される第２の内部サブ
クロックを生成する第２の可変遅延回路と、第２の内部
サブクロックを第１の所定時間さらに遅延して、第３の
内部サブクロックを生成する第２の模擬遅延回路と、外
部クロックおよび外部基準クロックの電位レベルが交差
する位相と、第３の内部サブクロックの位相とを比較す
る第２の位相比較器と、第２の位相比較器の位相比較結
果に基づいて、第２の可変遅延回路の遅延量を制御する
第２の遅延制御回路とをさらに備える。
【００４３】請求項６記載のクロック発生回路は、請求
項１記載のクロック発生回路であって、第１の位相比較
器は、第２の内部クロックの電位レベルに応じて、外部
クロックおよび外部基準クロックの電位レベル差を第１
および第２の内部ノード間の電位レベル差に変換する電
位差変換回路と、第１および第２の内部ノードの電位レ
ベル差を増幅して増幅結果を保持する差動増幅回路とを
含み、電位差変換回路は、第１の内部ノードとに電気的
に結合され、外部クロックをゲートに受ける第１のトラ
ンジスタと、第２の内部ノードと電気的に結合され、外
部基準クロックをゲートに受ける第２のトランジスタ
と、第２の内部クロックの電位レベルに応じてオンし
て、電位差変換回路および差動増幅回路に動作電流を供
給するための電流供給トランジスタとを有し、差動増幅
回路は、増幅結果に基づいて、第１の可変遅延回路の遅
延量を増加するための第１の制御信号および、第１の可
変遅延回路の遅延量を減少するための第２の制御信号の
いずれか一方を活性化する。
項１記載のクロック発生回路であって、第１の位相比較
器は、第２の内部クロックの電位レベルに応じて、外部
クロックおよび外部基準クロックの電位レベル差を第１
および第２の内部ノード間の電位レベル差に変換する電
位差変換回路と、第１および第２の内部ノードの電位レ
ベル差を増幅して増幅結果を保持する差動増幅回路とを
含み、電位差変換回路は、第１の内部ノードとに電気的
に結合され、外部クロックをゲートに受ける第１のトラ
ンジスタと、第２の内部ノードと電気的に結合され、外
部基準クロックをゲートに受ける第２のトランジスタ
と、第２の内部クロックの電位レベルに応じてオンし
て、電位差変換回路および差動増幅回路に動作電流を供
給するための電流供給トランジスタとを有し、差動増幅
回路は、増幅結果に基づいて、第１の可変遅延回路の遅
延量を増加するための第１の制御信号および、第１の可
変遅延回路の遅延量を減少するための第２の制御信号の
いずれか一方を活性化する。
【００４４】請求項７記載のクロック発生回路は、請求
項６記載のクロック発生回路であって、差動増幅回路
は、第１および第２のノードのいずれか一方と電気的に
結合されるゲートを有し、第２の電位を供給するノード
と第１および第２の内部ノードとの間にそれぞれ設けら
れる第３および第４のトランジスタと、第１および第２
の内部ノードの電位レベルに応じて、第１および第２の
制御信号の信号レベルを設定するフリップフロップ回路
とを有する。
項６記載のクロック発生回路であって、差動増幅回路
は、第１および第２のノードのいずれか一方と電気的に
結合されるゲートを有し、第２の電位を供給するノード
と第１および第２の内部ノードとの間にそれぞれ設けら
れる第３および第４のトランジスタと、第１および第２
の内部ノードの電位レベルに応じて、第１および第２の
制御信号の信号レベルを設定するフリップフロップ回路
とを有する。
【００４５】請求項８記載のクロック発生回路は、請求
項６記載のクロック発生回路であって、差動増幅回路
は、第３の内部ノードと電気的に結合されるゲートを有
し、第２のノードと第４のノードとの間に電気的に結合
される第３のトランジスタと、第４の内部ノードと電気
的に結合されるゲートを有し、第１のノードと第３のノ
ードとの間に電気的に結合される第４のトランジスタ
と、第２の電位を供給する電位供給ノードと第３の内部
ノードとの間に電気的に結合され、第４の内部ノードと
電気的に結合されるゲートを有する第５のトランジスタ
と、電位供給ノードと第４の内部ノードとの間に電気的
に結合され、第３の内部ノードと電気的に結合されるゲ
ートを有する第６のトランジスタと、電流供給トランジ
スタと相補的にオンして、電位供給ノードと第３および
第４の内部ノードとをそれぞれ電気的に結合する第７お
よび第８のトランジスタと、第３および第４の内部ノー
ドの電位レベルにそれぞれ応じて、第１および第２の制
御信号をそれぞれ生成する第１および第２の論理ゲート
とを有する。
項６記載のクロック発生回路であって、差動増幅回路
は、第３の内部ノードと電気的に結合されるゲートを有
し、第２のノードと第４のノードとの間に電気的に結合
される第３のトランジスタと、第４の内部ノードと電気
的に結合されるゲートを有し、第１のノードと第３のノ
ードとの間に電気的に結合される第４のトランジスタ
と、第２の電位を供給する電位供給ノードと第３の内部
ノードとの間に電気的に結合され、第４の内部ノードと
電気的に結合されるゲートを有する第５のトランジスタ
と、電位供給ノードと第４の内部ノードとの間に電気的
に結合され、第３の内部ノードと電気的に結合されるゲ
ートを有する第６のトランジスタと、電流供給トランジ
スタと相補的にオンして、電位供給ノードと第３および
第４の内部ノードとをそれぞれ電気的に結合する第７お
よび第８のトランジスタと、第３および第４の内部ノー
ドの電位レベルにそれぞれ応じて、第１および第２の制
御信号をそれぞれ生成する第１および第２の論理ゲート
とを有する。
【００４６】請求項９記載のクロック発生回路は、請求
項１記載のクロック発生回路であって、第１の位相比較
器は、第１のタイミング信号の活性化に応答して、外部
クロックおよび外部基準クロックの電位レベル差を第１
および第２の内部ノード間の電位レベル差に変換する電
位差変換回路と、第１および第２の内部ノードの電位レ
ベル差を増幅して、第１および第２の内部ノードのそれ
ぞれ電位レベルを第１および第２の電位のいずれか一方
ずつに設定する増幅結果を保持する差動増幅回路と、第
２のタイミング信号の活性化に応答して、電位差変換回
路に動作電流を供給する第１の電流供給回路と、第３の
タイミング信号の活性化に応答して、差動増幅回路に動
作電流を供給する第２の電流供給回路とを含み、第１お
よび第２のタイミング信号は、第３の内部クロックが第
１の電位から第２の電位に遷移する遷移タイミングより
も先に活性化され、第２のタイミング信号は、第３の内
部クロックの遷移タイミングよりも後に非活性化され、
第３のタイミング信号は、第２のタイミング信号の非活
性化後に活性化され、第１および第３のタイミング信号
は、第３の内部クロックが第２の電位から第１の電位に
遷移するタイミングにおいて先に非活性化され、差動増
幅回路は、第１および第２の内部ノードの電位レベルに
応じて、第１の可変遅延回路の遅延量を増加するための
第１の制御信号および、第１の可変遅延回路の遅延量を
減少するための第２の制御信号のいずれか一方を活性化
する。
項１記載のクロック発生回路であって、第１の位相比較
器は、第１のタイミング信号の活性化に応答して、外部
クロックおよび外部基準クロックの電位レベル差を第１
および第２の内部ノード間の電位レベル差に変換する電
位差変換回路と、第１および第２の内部ノードの電位レ
ベル差を増幅して、第１および第２の内部ノードのそれ
ぞれ電位レベルを第１および第２の電位のいずれか一方
ずつに設定する増幅結果を保持する差動増幅回路と、第
２のタイミング信号の活性化に応答して、電位差変換回
路に動作電流を供給する第１の電流供給回路と、第３の
タイミング信号の活性化に応答して、差動増幅回路に動
作電流を供給する第２の電流供給回路とを含み、第１お
よび第２のタイミング信号は、第３の内部クロックが第
１の電位から第２の電位に遷移する遷移タイミングより
も先に活性化され、第２のタイミング信号は、第３の内
部クロックの遷移タイミングよりも後に非活性化され、
第３のタイミング信号は、第２のタイミング信号の非活
性化後に活性化され、第１および第３のタイミング信号
は、第３の内部クロックが第２の電位から第１の電位に
遷移するタイミングにおいて先に非活性化され、差動増
幅回路は、第１および第２の内部ノードの電位レベルに
応じて、第１の可変遅延回路の遅延量を増加するための
第１の制御信号および、第１の可変遅延回路の遅延量を
減少するための第２の制御信号のいずれか一方を活性化
する。
【００４７】請求項１０記載のクロック発生回路は、請
求項１記載のクロック発生回路であって、第１の位相比
較器は、第２の内部クロックの電位レベルに応じて動作
し、外部クロックを第１のノードに伝達するための第１
の信号伝達ゲートと、第１の信号伝達ゲートと同一のタ
イミングで動作し、外部基準クロックを第１のノードに
伝達するための第２の信号伝達ゲートと、第１および第
２の内部ノードの電位レベル差を増幅して、増幅結果を
保持する差動増幅回路と、第２の内部クロックの電位レ
ベルに応じて動作し、差動増幅回路に動作電流を供給す
る電流供給回路とを含み、第１および第２の信号伝達ゲ
ートと電流供給回路とは、相補的にオン／オフし、差動
増幅回路は、増幅結果に基づいて、第１の可変遅延回路
の遅延量を所定量増加するための第１の制御信号およ
び、第１の可変遅延回路の遅延量を所定量減少するため
の第２の制御信号のいずれか一方を活性化する。
求項１記載のクロック発生回路であって、第１の位相比
較器は、第２の内部クロックの電位レベルに応じて動作
し、外部クロックを第１のノードに伝達するための第１
の信号伝達ゲートと、第１の信号伝達ゲートと同一のタ
イミングで動作し、外部基準クロックを第１のノードに
伝達するための第２の信号伝達ゲートと、第１および第
２の内部ノードの電位レベル差を増幅して、増幅結果を
保持する差動増幅回路と、第２の内部クロックの電位レ
ベルに応じて動作し、差動増幅回路に動作電流を供給す
る電流供給回路とを含み、第１および第２の信号伝達ゲ
ートと電流供給回路とは、相補的にオン／オフし、差動
増幅回路は、増幅結果に基づいて、第１の可変遅延回路
の遅延量を所定量増加するための第１の制御信号およ
び、第１の可変遅延回路の遅延量を所定量減少するため
の第２の制御信号のいずれか一方を活性化する。
【００４８】請求項１１記載のクロック発生回路は、請
求項１０記載のクロック発生回路であって、差動増幅回
路は、第１および第２の内部ノードの電位レベル差を増
幅して、第１および第２の内部ノードの電位レベルを第
１および第２の電位のいずれか一方ずつに設定する交差
結合型アンプを含み、電流供給回路は、第１の電位を供
給する第１の電位供給ノードと差動増幅回路との間に電
気的に結合される第１のトランジスタと、第２の電位を
供給する第２の電位供給ノードと差動増幅回路との間に
電気的に結合される第２のトランジスタとを有し、第１
および第２のトランジスタは、第１および第２の信号伝
達ゲートと相補的にオン／オフする。
求項１０記載のクロック発生回路であって、差動増幅回
路は、第１および第２の内部ノードの電位レベル差を増
幅して、第１および第２の内部ノードの電位レベルを第
１および第２の電位のいずれか一方ずつに設定する交差
結合型アンプを含み、電流供給回路は、第１の電位を供
給する第１の電位供給ノードと差動増幅回路との間に電
気的に結合される第１のトランジスタと、第２の電位を
供給する第２の電位供給ノードと差動増幅回路との間に
電気的に結合される第２のトランジスタとを有し、第１
および第２のトランジスタは、第１および第２の信号伝
達ゲートと相補的にオン／オフする。
【００４９】請求項１２記載のクロック発生回路は、所
定動作を実行する内部回路に対して、外部クロックに同
期した動作クロックを供給するクロック発生回路であっ
て、外部クロックおよび外部クロックと相補のクロック
信号である外部基準クロックの電位レベルが交差する位
相と、動作クロックの位相とを比較する位相比較器と、
位相比較器の位相比較結果に基づいて、遅延制御信号を
生成する遅延制御回路と、動作クロックに基づいて内部
クロックを生成する制御回路と、内部クロックを遅延制
御信号に応じて遅延させて動作クロックを生成する可変
遅延回路とを備える。
定動作を実行する内部回路に対して、外部クロックに同
期した動作クロックを供給するクロック発生回路であっ
て、外部クロックおよび外部クロックと相補のクロック
信号である外部基準クロックの電位レベルが交差する位
相と、動作クロックの位相とを比較する位相比較器と、
位相比較器の位相比較結果に基づいて、遅延制御信号を
生成する遅延制御回路と、動作クロックに基づいて内部
クロックを生成する制御回路と、内部クロックを遅延制
御信号に応じて遅延させて動作クロックを生成する可変
遅延回路とを備える。
【００５０】請求項１３記載のクロック発生回路は、請
求項１２記載のクロック発生回路であって、可変遅延回
路と位相比較器との間に配置され、所定動作の実行タイ
ミングを調整するために、動作クロックを所定時間遅延
させて位相比較器に送出する調整遅延回路をさらに備え
る。
求項１２記載のクロック発生回路であって、可変遅延回
路と位相比較器との間に配置され、所定動作の実行タイ
ミングを調整するために、動作クロックを所定時間遅延
させて位相比較器に送出する調整遅延回路をさらに備え
る。
【００５１】請求項１４記載の半導体記憶装置は、外部
クロックに同期して動作する半導体記憶装置であって、
外部クロックに同期した動作クロックを生成するクロッ
ク発生回路を備え、クロック発生回路は、外部クロック
および外部クロックと相補のクロック信号である外部基
準クロックを受けて第１の内部クロックを生成する第１
のクロック入力回路を含み、第１の内部クロックは、外
部クロックおよび外部基準クロックの電位レベル差に応
じて状態遷移を繰り返し、クロック発生回路は、第１の
内部クロックを遅延して、動作クロックとして内部回路
に供給される第２の内部クロックを生成する可変遅延回
路と、第２の内部クロックを所定時間さらに遅延して、
第３の内部クロックを生成する模擬遅延回路と、外部ク
ロックおよび外部基準クロックの電位レベルが交差する
位相と、第３の内部クロックの位相とを比較する位相比
較器と、位相比較器の位相比較結果に基づいて、可変遅
延回路の遅延量を制御する遅延制御回路とを含む。
クロックに同期して動作する半導体記憶装置であって、
外部クロックに同期した動作クロックを生成するクロッ
ク発生回路を備え、クロック発生回路は、外部クロック
および外部クロックと相補のクロック信号である外部基
準クロックを受けて第１の内部クロックを生成する第１
のクロック入力回路を含み、第１の内部クロックは、外
部クロックおよび外部基準クロックの電位レベル差に応
じて状態遷移を繰り返し、クロック発生回路は、第１の
内部クロックを遅延して、動作クロックとして内部回路
に供給される第２の内部クロックを生成する可変遅延回
路と、第２の内部クロックを所定時間さらに遅延して、
第３の内部クロックを生成する模擬遅延回路と、外部ク
ロックおよび外部基準クロックの電位レベルが交差する
位相と、第３の内部クロックの位相とを比較する位相比
較器と、位相比較器の位相比較結果に基づいて、可変遅
延回路の遅延量を制御する遅延制御回路とを含む。
【００５２】請求項１５記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置であって、データを記憶す
るためのメモリアレイと、メモリアレイからの読出デー
タを外部に出力するデータ出力制御回路とをさらに備
え、データ出力制御回路は、動作クロックに応答してデ
ータ出力を実行し、所定時間は、データ出力の所要時間
に相当する。
項１４記載の半導体記憶装置であって、データを記憶す
るためのメモリアレイと、メモリアレイからの読出デー
タを外部に出力するデータ出力制御回路とをさらに備
え、データ出力制御回路は、動作クロックに応答してデ
ータ出力を実行し、所定時間は、データ出力の所要時間
に相当する。
【００５３】請求項１６記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置であって、データを記憶す
るためのメモリアレイと、外部から入力される、メモリ
アレイへの書込データを取り込むデータ入力制御回路と
をさらに備え、データ入力制御回路は、動作クロックに
応答して書込データをラッチし、所定時間は、書込デー
タをラッチするタイミングに対応して定められる。
項１４記載の半導体記憶装置であって、データを記憶す
るためのメモリアレイと、外部から入力される、メモリ
アレイへの書込データを取り込むデータ入力制御回路と
をさらに備え、データ入力制御回路は、動作クロックに
応答して書込データをラッチし、所定時間は、書込デー
タをラッチするタイミングに対応して定められる。
【００５４】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示し、その説
明は繰返さない。
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示し、その説
明は繰返さない。
【００５５】［実施の形態１］図１は、本発明の実施の
形態１に従うクロック発生回路を具備する半導体記憶装
置１０の構成を示す概略ブロック図である。
形態１に従うクロック発生回路を具備する半導体記憶装
置１０の構成を示す概略ブロック図である。
【００５６】図１を参照して、半導体記憶装置１０は、
アドレス端子１２と、コマンド制御端子１４と、クロッ
ク端子１６と、データ入力端子１８と、データ出力端子
１９と、コントロール回路２０と、メモリコア３０と、
データ入力ラッチ回路４０と、データ出力制御回路５０
と、クロック発生回路１００とを備える。図１において
は、半導体記憶装置の全体構成のうち、データ入出力に
関する主要部分のみが代表的に示される。
アドレス端子１２と、コマンド制御端子１４と、クロッ
ク端子１６と、データ入力端子１８と、データ出力端子
１９と、コントロール回路２０と、メモリコア３０と、
データ入力ラッチ回路４０と、データ出力制御回路５０
と、クロック発生回路１００とを備える。図１において
は、半導体記憶装置の全体構成のうち、データ入出力に
関する主要部分のみが代表的に示される。
【００５７】アドレス端子１２は、アドレスビットＡ０
〜Ａｉ（ｉ：自然数）からなる（ｉ＋１）ビットのアド
レス信号の入力を受ける。コマンド制御端子１４は、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥお
よびチップセレクト信号／ＣＳ等のコマンド制御信号の
入力を受ける。クロック端子１６は、外部クロックＥＸ
Ｔ．ＣＬＫの入力を受ける。外部クロックとしては、Ｅ
ＸＴ．ＣＬＫと相補の反転クロックＥＸＴ．／ＣＬＫや
ＥＸＴ．ＣＬＫの立上りエッジを規定するための基準電
位ＶＲＥＦも合わせて入力される。
〜Ａｉ（ｉ：自然数）からなる（ｉ＋１）ビットのアド
レス信号の入力を受ける。コマンド制御端子１４は、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥお
よびチップセレクト信号／ＣＳ等のコマンド制御信号の
入力を受ける。クロック端子１６は、外部クロックＥＸ
Ｔ．ＣＬＫの入力を受ける。外部クロックとしては、Ｅ
ＸＴ．ＣＬＫと相補の反転クロックＥＸＴ．／ＣＬＫや
ＥＸＴ．ＣＬＫの立上りエッジを規定するための基準電
位ＶＲＥＦも合わせて入力される。
【００５８】コントロール回路２０は、外部クロックＥ
ＸＴ．ＣＬＫに同期したタイミングで、アドレス信号お
よびコマンド制御信号を取込み、取り込んだアドレス信
号およびコマンド制御信号に応答して、メモリコア３０
に対するコマンドＣＭＤおよびアドレス信号ＡＤＤを生
成する。メモリコア３０は、コマンドＣＭＤおよびアド
レス信号ＡＤＤに応答した動作を実行し、データの読出
および書込を実行する。
ＸＴ．ＣＬＫに同期したタイミングで、アドレス信号お
よびコマンド制御信号を取込み、取り込んだアドレス信
号およびコマンド制御信号に応答して、メモリコア３０
に対するコマンドＣＭＤおよびアドレス信号ＡＤＤを生
成する。メモリコア３０は、コマンドＣＭＤおよびアド
レス信号ＡＤＤに応答した動作を実行し、データの読出
および書込を実行する。
【００５９】クロック発生回路１００は、外部クロック
ＥＸＴ．ＣＬＫに同期した内部動作クロックＣＬＫ２を
生成する。データ入力ラッチ回路４０およびデータ出力
制御回路５０は、内部動作クロックＣＬＫ２に応答して
動作し、データ入力端子１８における入力データＤＩＮ
のラッチおよび、データ出力端子１９における出力デー
タＤＯＵＴの出力をそれぞれ実行する。
ＥＸＴ．ＣＬＫに同期した内部動作クロックＣＬＫ２を
生成する。データ入力ラッチ回路４０およびデータ出力
制御回路５０は、内部動作クロックＣＬＫ２に応答して
動作し、データ入力端子１８における入力データＤＩＮ
のラッチおよび、データ出力端子１９における出力デー
タＤＯＵＴの出力をそれぞれ実行する。
【００６０】図２は、実施の形態１に従うクロック発生
回路１００の構成を示すブロック図である。
回路１００の構成を示すブロック図である。
【００６１】図２を参照して、クロック発生回路１００
は、クロック入力回路１２０と、可変遅延回路１３０
と、レプリカ回路１４０と、位相比較器２００と、遅延
制御回路１５０とを備える。
は、クロック入力回路１２０と、可変遅延回路１３０
と、レプリカ回路１４０と、位相比較器２００と、遅延
制御回路１５０とを備える。
【００６２】クロック入力回路１２０は、外部クロック
ＥＸＴ．ＣＬＫに基づいて内部クロックＣＬＫ１を生成
する。可変遅延回路１３０は、内部クロックＣＬＫ１を
遅延して、内部動作クロックＣＬＫ２を生成する。デー
タ出力制御回路５０は、内部動作クロックＣＬＫ２に応
答して、データ出力端子１９に対するデータ出力動作を
開始する。データ出力制御回路５０で生じる遅延はｔＤ
２で示される。
ＥＸＴ．ＣＬＫに基づいて内部クロックＣＬＫ１を生成
する。可変遅延回路１３０は、内部クロックＣＬＫ１を
遅延して、内部動作クロックＣＬＫ２を生成する。デー
タ出力制御回路５０は、内部動作クロックＣＬＫ２に応
答して、データ出力端子１９に対するデータ出力動作を
開始する。データ出力制御回路５０で生じる遅延はｔＤ
２で示される。
【００６３】レプリカ回路１４０は、内部動作クロック
ＣＬＫ２を、所定時間遅延してリターンクロックＲＣＬ
Ｋを出力する。レプリカ回路１４０の遅延量は、データ
出力制御回路５０で生じる遅延時間ｔＤ２と等しくなる
ように設計される。位相比較器２００は、リターンクロ
ックＲＣＬＫおよび外部クロックＥＸＴ．ＣＬＫの位相
を直接比較し、位相比較結果に基づいて、可変遅延回路
１３０の遅延量の増加および減少をそれぞれ指示するた
めの制御信号ＵＰおよびＤＯＷＮ生成する。
ＣＬＫ２を、所定時間遅延してリターンクロックＲＣＬ
Ｋを出力する。レプリカ回路１４０の遅延量は、データ
出力制御回路５０で生じる遅延時間ｔＤ２と等しくなる
ように設計される。位相比較器２００は、リターンクロ
ックＲＣＬＫおよび外部クロックＥＸＴ．ＣＬＫの位相
を直接比較し、位相比較結果に基づいて、可変遅延回路
１３０の遅延量の増加および減少をそれぞれ指示するた
めの制御信号ＵＰおよびＤＯＷＮ生成する。
【００６４】遅延制御回路１５０は、制御信号ＵＰおよ
びＤＯＷＮに基づいて、可変遅延回路１３０の遅延量を
制御する遅延制御信号ＣＴＲＬの値を変化させる。可変
遅延回路１３０が、デジタル的に遅延量を設定する構成
である場合には、遅延制御信号ＣＴＲＬは、遅延量を指
示するための複数ビットのデジタル信号である。また、
可変遅延回路１３０が、アナログ的に遅延量を設定する
構成である場合には、遅延制御信号ＣＴＲＬは、遅延量
を指示するための電圧レベルを有するアナログ信号であ
る。可変遅延回路１３０は、制御遅延信号ＣＴＲＬに基
づいて遅延量を設定する。
びＤＯＷＮに基づいて、可変遅延回路１３０の遅延量を
制御する遅延制御信号ＣＴＲＬの値を変化させる。可変
遅延回路１３０が、デジタル的に遅延量を設定する構成
である場合には、遅延制御信号ＣＴＲＬは、遅延量を指
示するための複数ビットのデジタル信号である。また、
可変遅延回路１３０が、アナログ的に遅延量を設定する
構成である場合には、遅延制御信号ＣＴＲＬは、遅延量
を指示するための電圧レベルを有するアナログ信号であ
る。可変遅延回路１３０は、制御遅延信号ＣＴＲＬに基
づいて遅延量を設定する。
【００６５】このような構成とすることにより、位相比
較器２００が、リターンクロックＲＣＬＫの位相を直接
外部クロックＥＸＴ．ＣＬＫの位相と直接比較するた
め、リターンクロックＲＣＬＫは、クロック入力回路で
生ずる遅延を補償するためのレプリカ回路を通る必要が
ない。したがって、この半導体記憶装置におけるアクセ
スタイムｔＡＣは、外部クロック波形、電源電圧、電源
ノイズ、温度条件、およびプロセス等の変動によって生
じるクロック入力回路および、クロック入力回路で生じ
る遅延を補償するためのレプリカ回路における遅延量の
変動の影響を受けることがなく、安定した値を保つこと
ができる。
較器２００が、リターンクロックＲＣＬＫの位相を直接
外部クロックＥＸＴ．ＣＬＫの位相と直接比較するた
め、リターンクロックＲＣＬＫは、クロック入力回路で
生ずる遅延を補償するためのレプリカ回路を通る必要が
ない。したがって、この半導体記憶装置におけるアクセ
スタイムｔＡＣは、外部クロック波形、電源電圧、電源
ノイズ、温度条件、およびプロセス等の変動によって生
じるクロック入力回路および、クロック入力回路で生じ
る遅延を補償するためのレプリカ回路における遅延量の
変動の影響を受けることがなく、安定した値を保つこと
ができる。
【００６６】なお、図２においては、位相比較器に対し
て、リターンクロックＲＣＬＫを直接入力する構成を示
しているが、位相比較器への入力は、リターンクロック
ＲＣＬＫそのものではなく、リターンクロックの状態遷
移タイミングに応答したタイミングで信号レベルが変化
する制御信号（以下においては、このようなリターンク
ロックＲＣＬＫに派生する制御信号を総称して制御信号
ＲＣとも表す）でもよい。
て、リターンクロックＲＣＬＫを直接入力する構成を示
しているが、位相比較器への入力は、リターンクロック
ＲＣＬＫそのものではなく、リターンクロックの状態遷
移タイミングに応答したタイミングで信号レベルが変化
する制御信号（以下においては、このようなリターンク
ロックＲＣＬＫに派生する制御信号を総称して制御信号
ＲＣとも表す）でもよい。
【００６７】［実施の形態２］図３は、実施の形態２に
従うクロック発生回路１０１の構成を示すブロック図で
ある。
従うクロック発生回路１０１の構成を示すブロック図で
ある。
【００６８】図３を参照して、クロック発生回路１０１
は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥ
ＸＴ．／ＣＬＫを受けて、内部動作クロックＣＬＫ２を
生成する。クロック発生回路１０１は、クロック入力回
路１２５と、可変遅延回路１３０と、レプリカ回路１４
０と、位相比較器２１０と、遅延制御回路１５０とを備
える。
は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥ
ＸＴ．／ＣＬＫを受けて、内部動作クロックＣＬＫ２を
生成する。クロック発生回路１０１は、クロック入力回
路１２５と、可変遅延回路１３０と、レプリカ回路１４
０と、位相比較器２１０と、遅延制御回路１５０とを備
える。
【００６９】クロック入力回路１２５は、互いに相補の
外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを
受けて、これらの電位レベル差に基づいて、内部クロッ
クＣＬＫ１を生成する。可変遅延回路１３０は、内部ク
ロックＣＬＫ１を遅延して内部動作クロックＣＬＫ２を
生成する。レプリカ回路１４０は、図１の場合と同様
に、を内部動作クロックＣＬＫ２をデータ出力制御回路
５０で生じる遅延ｔＤ２に相当する所定時間さらに遅延
させて、リターンクロックＲＣＬＫを生成する。
外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを
受けて、これらの電位レベル差に基づいて、内部クロッ
クＣＬＫ１を生成する。可変遅延回路１３０は、内部ク
ロックＣＬＫ１を遅延して内部動作クロックＣＬＫ２を
生成する。レプリカ回路１４０は、図１の場合と同様
に、を内部動作クロックＣＬＫ２をデータ出力制御回路
５０で生じる遅延ｔＤ２に相当する所定時間さらに遅延
させて、リターンクロックＲＣＬＫを生成する。
【００７０】位相比較器２１０は、互いに相補の外部ク
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リタ
ーンクロックＲＣＬＫとを受けて、外部クロックＥＸ
Ｔ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差
する位相と、リターンクロックＲＣＬＫ１の位相（状態
遷移タイミング）とを直接位相比較し、位相比較結果に
基づいて制御信号ＵＰおよびＤＯＷＮを生成する。な
お、位相比較器２１０に対しても、リターンクロックＲ
ＣＬＫを直接入力せずに、制御信号ＲＣを入力してもよ
い。
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リタ
ーンクロックＲＣＬＫとを受けて、外部クロックＥＸ
Ｔ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差
する位相と、リターンクロックＲＣＬＫ１の位相（状態
遷移タイミング）とを直接位相比較し、位相比較結果に
基づいて制御信号ＵＰおよびＤＯＷＮを生成する。な
お、位相比較器２１０に対しても、リターンクロックＲ
ＣＬＫを直接入力せずに、制御信号ＲＣを入力してもよ
い。
【００７１】遅延制御回路１５０は、制御信号ＵＰおよ
びＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを変化さ
せる。可変遅延回路１３０は、遅延制御信号ＣＴＲＬに
基づいて遅延量を調節する。なお、制御信号ＵＰ，ＤＯ
ＷＮおよび遅延制御信号ＣＴＲＬについては、すでに実
施の形態１で説明したのと同様であるので、詳細な説明
は繰り返さない。
びＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを変化さ
せる。可変遅延回路１３０は、遅延制御信号ＣＴＲＬに
基づいて遅延量を調節する。なお、制御信号ＵＰ，ＤＯ
ＷＮおよび遅延制御信号ＣＴＲＬについては、すでに実
施の形態１で説明したのと同様であるので、詳細な説明
は繰り返さない。
【００７２】図４は、位相比較器２１０の構成例を示す
ブロック図である。図４を参照して、位相比較器２１０
は、ノードＮ１およびＮ２の電位差を増幅してラッチす
る差動増幅ラッチ回路２１５と、互いに相補の外部クロ
ックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベ
ル差をノードＮ１およびＮ２の電位レベル差に変換する
電位レベル差変換回路２０５とを含む。
ブロック図である。図４を参照して、位相比較器２１０
は、ノードＮ１およびＮ２の電位差を増幅してラッチす
る差動増幅ラッチ回路２１５と、互いに相補の外部クロ
ックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベ
ル差をノードＮ１およびＮ２の電位レベル差に変換する
電位レベル差変換回路２０５とを含む。
【００７３】電位レベル差変換回路２０５は、ノードＮ
１とノードＮｓとの間に電気的に結合されるＮ型ＭＯＳ
トランジスタＴ１と、ノードＮ２とノードＮｓとの間に
電気的に結合されるＮ型ＭＯＳトランジスタＴ２と、ノ
ードＮｓと接地電圧Ｖｓｓとの間に電気的に結合される
Ｎ型ＭＯＳトランジスタＴ３とを含む。トランジスタＴ
１およびＴ２のゲートには、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫがそれぞれ入力
される。トランジスタＴ３のゲートには、制御信号ＲＣ
が入力される。リターンクロックＲＣＬＫに応答する制
御信号ＲＣをトリガとして、ノードＮ１〜Ｎｓ間および
ノードＮ２〜Ｎｓ間に電流経路が形成され、互いに相補
の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫ
の間の電位レベル差がノードＮ１およびＮ２に出力され
る。
１とノードＮｓとの間に電気的に結合されるＮ型ＭＯＳ
トランジスタＴ１と、ノードＮ２とノードＮｓとの間に
電気的に結合されるＮ型ＭＯＳトランジスタＴ２と、ノ
ードＮｓと接地電圧Ｖｓｓとの間に電気的に結合される
Ｎ型ＭＯＳトランジスタＴ３とを含む。トランジスタＴ
１およびＴ２のゲートには、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫがそれぞれ入力
される。トランジスタＴ３のゲートには、制御信号ＲＣ
が入力される。リターンクロックＲＣＬＫに応答する制
御信号ＲＣをトリガとして、ノードＮ１〜Ｎｓ間および
ノードＮ２〜Ｎｓ間に電流経路が形成され、互いに相補
の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫ
の間の電位レベル差がノードＮ１およびＮ２に出力され
る。
【００７４】差動増幅ラッチ回路２０５は、ノードＮ１
およびＮ２の電位差を増幅しラッチする。差動増幅ラッ
チ回路２０５にラッチされた情報が、制御信号ＵＰもし
くはＤＯＷＮに反映される。
およびＮ２の電位差を増幅しラッチする。差動増幅ラッ
チ回路２０５にラッチされた情報が、制御信号ＵＰもし
くはＤＯＷＮに反映される。
【００７５】このように、外部の相補クロックＥＸＴ．
ＣＬＫおよびＥＸＴ．／ＣＬＫのそれぞれを直接差動ゲ
ートで受け、かつ差動増幅のトリガをリターンクロック
に応答する制御信号ＲＣで行なうことによって、制御信
号ＲＣの電位レベルがＬレベルからＨレベルに遷移する
状態遷移（活性化）のタイミングにおける、互いに相補
の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫ
の電位レベル差を増幅して、ノードＮ１およびＮ２に出
力できる。したがって、制御信号ＲＣの活性化タイミン
グが、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫの電位レベルが交差するタイミングに
対して早いか遅いかの判定結果を、制御信号ＵＰ，ＤＯ
ＷＮに反映して出力することが可能となる。
ＣＬＫおよびＥＸＴ．／ＣＬＫのそれぞれを直接差動ゲ
ートで受け、かつ差動増幅のトリガをリターンクロック
に応答する制御信号ＲＣで行なうことによって、制御信
号ＲＣの電位レベルがＬレベルからＨレベルに遷移する
状態遷移（活性化）のタイミングにおける、互いに相補
の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫ
の電位レベル差を増幅して、ノードＮ１およびＮ２に出
力できる。したがって、制御信号ＲＣの活性化タイミン
グが、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫの電位レベルが交差するタイミングに
対して早いか遅いかの判定結果を、制御信号ＵＰ，ＤＯ
ＷＮに反映して出力することが可能となる。
【００７６】図５は、位相比較器２１０の他の構成例を
示すブロック図である。図５を参照して、位相比較器２
１０は、図４の構成例と同様に、差動増幅ラッチ回路２
１５と電位レベル差変換回路２０５とを含む。
示すブロック図である。図５を参照して、位相比較器２
１０は、図４の構成例と同様に、差動増幅ラッチ回路２
１５と電位レベル差変換回路２０５とを含む。
【００７７】電位差レベル変換回路２０５は、図４の構
成例と異なり、Ｎ型ＭＯＳトランジスタＴ１およびＴ２
と接地電位Ｖｓｓとの間にそれぞれＮ型ＭＯＳトランジ
スタＴ３ａおよびＴ３ｂを有する。トランジスタＴ３ａ
およびＴ３ｂのゲートには、リターンクロックＲＣＬＫ
に関連する制御信号ＲＣが共通に入力される。
成例と異なり、Ｎ型ＭＯＳトランジスタＴ１およびＴ２
と接地電位Ｖｓｓとの間にそれぞれＮ型ＭＯＳトランジ
スタＴ３ａおよびＴ３ｂを有する。トランジスタＴ３ａ
およびＴ３ｂのゲートには、リターンクロックＲＣＬＫ
に関連する制御信号ＲＣが共通に入力される。
【００７８】このような構成とすることによっても、リ
ターンクロックに関連する制御信号ＲＣをトリガとして
互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸ
Ｔ．／ＣＬＫの電位レベル差がノードＮ１およびＮ２に
出力されるので、図４に示される構成例と同様に、制御
信号ＲＣの活性化タイミングが、互いに相補の外部クロ
ックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベ
ルが交差するタイミングに対して早いか遅いかの判定結
果を制御信号ＵＰ，ＤＯＷＮとして出力することが可能
である。
ターンクロックに関連する制御信号ＲＣをトリガとして
互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸ
Ｔ．／ＣＬＫの電位レベル差がノードＮ１およびＮ２に
出力されるので、図４に示される構成例と同様に、制御
信号ＲＣの活性化タイミングが、互いに相補の外部クロ
ックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベ
ルが交差するタイミングに対して早いか遅いかの判定結
果を制御信号ＵＰ，ＤＯＷＮとして出力することが可能
である。
【００７９】このような構成とすることにより、クロッ
ク発生回路１０１は、クロック発生回路１００と同様
に、外部クロック波形、電源電圧、電源ノイズ、温度条
件、およびプロセス等の変動によって生じるクロック入
力回路および、クロック入力回路で生じる遅延を補償す
るためのレプリカ回路における遅延量の変動がアクセス
タイムｔＡＣに及ぼす影響を排除することができる。こ
の結果、リターンクロックＲＣＬＫの位相と相補の外部
クロックとの間において位相誤差の小さい正確なロック
状態を確保できる内部動作クロックを用いて、半導体記
憶装置のアクセスタイムｔＡＣを安定的に維持できる。
ク発生回路１０１は、クロック発生回路１００と同様
に、外部クロック波形、電源電圧、電源ノイズ、温度条
件、およびプロセス等の変動によって生じるクロック入
力回路および、クロック入力回路で生じる遅延を補償す
るためのレプリカ回路における遅延量の変動がアクセス
タイムｔＡＣに及ぼす影響を排除することができる。こ
の結果、リターンクロックＲＣＬＫの位相と相補の外部
クロックとの間において位相誤差の小さい正確なロック
状態を確保できる内部動作クロックを用いて、半導体記
憶装置のアクセスタイムｔＡＣを安定的に維持できる。
【００８０】［実施の形態３］図６は、本発明の実施の
形態３に従うクロック発生回路１０２の構成を示すブロ
ック図である。
形態３に従うクロック発生回路１０２の構成を示すブロ
ック図である。
【００８１】図６を参照して、互いに相補の外部クロッ
クＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを受けて、デ
ータ出力のトリガ信号となる内部動作クロックＣＬＫ２
を生成する。クロック発生回路１０２は、図３に示され
るクロック発生回路１０１と比較して、位相比較器を２
個備える点で異なる。
クＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを受けて、デ
ータ出力のトリガ信号となる内部動作クロックＣＬＫ２
を生成する。クロック発生回路１０２は、図３に示され
るクロック発生回路１０１と比較して、位相比較器を２
個備える点で異なる。
【００８２】クロック発生回路１０２は、図１に示され
るクロック発生回路１００と同様のＤＬＬを形成する、
クロック入力回路１２５、可変遅延回路１３０、レプリ
カ回路１４０、位相比較器２１０ａ、および遅延制御回
路１５０を備える。このＤＬＬの構成および動作は、す
でに説明したのと同様であるので、説明は繰り返さな
い。
るクロック発生回路１００と同様のＤＬＬを形成する、
クロック入力回路１２５、可変遅延回路１３０、レプリ
カ回路１４０、位相比較器２１０ａ、および遅延制御回
路１５０を備える。このＤＬＬの構成および動作は、す
でに説明したのと同様であるので、説明は繰り返さな
い。
【００８３】クロック発生回路１０２は、さらにレプリ
カ回路１４０が出力するリターンクロックＲＣＬＫ１を
さらに遅延してリターンクロックＲＣＬＫ２を生成する
ためのレプリカ回路１６０と、内部クロックＣＬＫ１と
リターンクロックＲＣＬＫ２との位相を比較する位相比
較器２１０ｂとをさらに備える。
カ回路１４０が出力するリターンクロックＲＣＬＫ１を
さらに遅延してリターンクロックＲＣＬＫ２を生成する
ためのレプリカ回路１６０と、内部クロックＣＬＫ１と
リターンクロックＲＣＬＫ２との位相を比較する位相比
較器２１０ｂとをさらに備える。
【００８４】レプリカ回路１６０の遅延量は、クロック
入力回路１２５の遅延量ｔＤ１に対応して設定される。
位相比較器２１０ｂは、内部クロックＣＬＫ１とリター
ンクロックＲＣＬＫ２との位相を比較して、位相比較結
果に基づいて可変遅延回路１３０の遅延量の増加および
減少を指示するための制御信号ＵＰｂおよびＤＯＷＮｂ
信号を生成する。
入力回路１２５の遅延量ｔＤ１に対応して設定される。
位相比較器２１０ｂは、内部クロックＣＬＫ１とリター
ンクロックＲＣＬＫ２との位相を比較して、位相比較結
果に基づいて可変遅延回路１３０の遅延量の増加および
減少を指示するための制御信号ＵＰｂおよびＤＯＷＮｂ
信号を生成する。
【００８５】位相比較器２１０ａは、図３に示される位
相比較器２１０と同様に、互いに相補の外部クロックＥ
ＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交
差する位相と、レプリカ回路１４０が出力するリターン
クロックＲＣＬＫ１との位相を直接比較し、比較結果に
基づいて、制御信号ＵＰａおよびＤＯＷＮａを生成す
る。
相比較器２１０と同様に、互いに相補の外部クロックＥ
ＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交
差する位相と、レプリカ回路１４０が出力するリターン
クロックＲＣＬＫ１との位相を直接比較し、比較結果に
基づいて、制御信号ＵＰａおよびＤＯＷＮａを生成す
る。
【００８６】遅延制御回路１５０は、位相比較器２１０
ｂが生成するＵＰｂ信号およびＤＯＷＮｂ信号に基づい
て、遅延制御信号ＣＴＲＬを変更する。可変遅延回路１
３０の遅延量は、制御信号ＣＴＲＬに応じて調整され
る。
ｂが生成するＵＰｂ信号およびＤＯＷＮｂ信号に基づい
て、遅延制御信号ＣＴＲＬを変更する。可変遅延回路１
３０の遅延量は、制御信号ＣＴＲＬに応じて調整され
る。
【００８７】その後、可変遅延回路１３０の遅延量は、
位相比較器２００ａが生成するＵＰａ信号およびＤＯＷ
Ｎａ信号に基づいて、さらに高い精度で調整される。
位相比較器２００ａが生成するＵＰａ信号およびＤＯＷ
Ｎａ信号に基づいて、さらに高い精度で調整される。
【００８８】このように、外部クロックの１周期に対応
して、位相比較器２００ｂによる粗い遅延調整および、
位相比較器２１０ａによる精密な遅延調整の両方を実行
できるので、実施の形態１および２で示した、位相比較
器によって外部クロックとの間で位相比較を直接実行す
ることによる効果を享受しつつ、ロック状態に至るまで
の所要時間を短縮し、位相調整を高速化できる。さら
に、位相を合せ込むべきクロックエッジ（立上りエッジ
／立下りエッジ）を取り違えることがなくなるので、ロ
ック可能な周波数範囲を広く取ることができる。
して、位相比較器２００ｂによる粗い遅延調整および、
位相比較器２１０ａによる精密な遅延調整の両方を実行
できるので、実施の形態１および２で示した、位相比較
器によって外部クロックとの間で位相比較を直接実行す
ることによる効果を享受しつつ、ロック状態に至るまで
の所要時間を短縮し、位相調整を高速化できる。さら
に、位相を合せ込むべきクロックエッジ（立上りエッジ
／立下りエッジ）を取り違えることがなくなるので、ロ
ック可能な周波数範囲を広く取ることができる。
【００８９】なお、図６においては、位相比較器２１０
ａおよび２１０ｂに、レプリカ回路が出力するリターン
クロックＲＣＬＫ１，ＲＣＬＫ２をそれぞれ直接入力す
る構成を示したが、位相比較器２１０ａおよび２１０ｂ
のそれぞれへの入力は、リターンクロックＲＣＬＫ１お
よびＲＣＬＫ２そのものではなく、これらのリターンク
ロックの状態遷移タイミングに応答したタイミングで信
号レベルが変化する制御信号であってもよい。
ａおよび２１０ｂに、レプリカ回路が出力するリターン
クロックＲＣＬＫ１，ＲＣＬＫ２をそれぞれ直接入力す
る構成を示したが、位相比較器２１０ａおよび２１０ｂ
のそれぞれへの入力は、リターンクロックＲＣＬＫ１お
よびＲＣＬＫ２そのものではなく、これらのリターンク
ロックの状態遷移タイミングに応答したタイミングで信
号レベルが変化する制御信号であってもよい。
【００９０】［実施の形態４］図７は、本発明の実施の
形態４に従うクロック発生回路１０３の構成を示すブロ
ック図である。
形態４に従うクロック発生回路１０３の構成を示すブロ
ック図である。
【００９１】図７を参照して、クロック発生回路１０３
は、図２５で示したクロック発生回路５１０の問題点を
改善するためのものであり、可変遅延回路１３０ａおよ
び１３０ｂを有するデュアルディレイライン構成となっ
ている。
は、図２５で示したクロック発生回路５１０の問題点を
改善するためのものであり、可変遅延回路１３０ａおよ
び１３０ｂを有するデュアルディレイライン構成となっ
ている。
【００９２】図７を参照して、クロック発生回路１０３
は、図６に示されるクロック発生回路１０２と比較し
て、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答
して内部クロックＢＣＬＫ１を生成するためのクロック
入力回路１２５ｂと、クロック入力回路１２５ｂからの
内部クロックＢＣＬＫ１を遅延して内部動作クロックＢ
ＣＬＫ２を生成する可変遅延回路１３０ｂとをさらに備
える点で異なる。クロック入力回路１２５ａおよび可変
遅延回路１３０ａは、クロック発生回路１０２中のクロ
ック入力回路１２５および可変遅延回路１３０に相当
し、クロック入力回路１２５ａ、可変遅延回路１３０
ａ、レプリカ回路１４０，１６０、および位相比較器２
１０ａ、２１０ｂによって形成されるＤＬＬの構成およ
び動作は、クロック発生回路１０２と同様であるので説
明は繰り返さない。
は、図６に示されるクロック発生回路１０２と比較し
て、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答
して内部クロックＢＣＬＫ１を生成するためのクロック
入力回路１２５ｂと、クロック入力回路１２５ｂからの
内部クロックＢＣＬＫ１を遅延して内部動作クロックＢ
ＣＬＫ２を生成する可変遅延回路１３０ｂとをさらに備
える点で異なる。クロック入力回路１２５ａおよび可変
遅延回路１３０ａは、クロック発生回路１０２中のクロ
ック入力回路１２５および可変遅延回路１３０に相当
し、クロック入力回路１２５ａ、可変遅延回路１３０
ａ、レプリカ回路１４０，１６０、および位相比較器２
１０ａ、２１０ｂによって形成されるＤＬＬの構成およ
び動作は、クロック発生回路１０２と同様であるので説
明は繰り返さない。
【００９３】可変遅延回路１３０ｂの遅延量は、遅延制
御信号ＣＴＲＬに応じて可変遅延回路１３０ａと同一値
が設定される。データ出力制御回路５０は、内部動作ク
ロックＦＣＬＫ２およびＢＣＬＫ２に応答して、出力デ
ータＤＯＵＴをデータ出力端子１９に出力する。データ
出力制御回路５０は、外部クロックＥＸＴ．ＣＬＫの立
上りエッジと立下りエッジとの両方に応答して、いわゆ
るダブルデータレートでデータ出力を実行する。
御信号ＣＴＲＬに応じて可変遅延回路１３０ａと同一値
が設定される。データ出力制御回路５０は、内部動作ク
ロックＦＣＬＫ２およびＢＣＬＫ２に応答して、出力デ
ータＤＯＵＴをデータ出力端子１９に出力する。データ
出力制御回路５０は、外部クロックＥＸＴ．ＣＬＫの立
上りエッジと立下りエッジとの両方に応答して、いわゆ
るダブルデータレートでデータ出力を実行する。
【００９４】クロック発生回路１０３は、図６に示すク
ロック発生回路１０２と同様に、ロック状態に至るまで
の可変遅延回路１３０ａ，１３０ｂの遅延調整に要する
時間を短縮して位相調整を高速化できる。また、位相合
せのためのＤＬＬは、外部クロックＥＸＴ．ＣＬＫの立
上りエッジに応答した内部クロックＦＣＬＫ１のみに対
して設けられており、外部クロックＥＸＴ．ＣＬＫの立
下りエッジに応答して生成される内部クロックＢＣＬＫ
１に対応して設けられる可変遅延回路１３０ｂの遅延量
を可変遅延回路１３０ａと同一値としているので、安定
的なロック状態を得ることができるとともに、内部動作
クロックＦＣＬＫ２とＢＣＬＫ２との活性化タイミング
を等間隔化することができる。
ロック発生回路１０２と同様に、ロック状態に至るまで
の可変遅延回路１３０ａ，１３０ｂの遅延調整に要する
時間を短縮して位相調整を高速化できる。また、位相合
せのためのＤＬＬは、外部クロックＥＸＴ．ＣＬＫの立
上りエッジに応答した内部クロックＦＣＬＫ１のみに対
して設けられており、外部クロックＥＸＴ．ＣＬＫの立
下りエッジに応答して生成される内部クロックＢＣＬＫ
１に対応して設けられる可変遅延回路１３０ｂの遅延量
を可変遅延回路１３０ａと同一値としているので、安定
的なロック状態を得ることができるとともに、内部動作
クロックＦＣＬＫ２とＢＣＬＫ２との活性化タイミング
を等間隔化することができる。
【００９５】［実施の形態５］図８は、本発明の実施の
形態５に従うクロック発生回路１０４の構成を示すブロ
ック図である。
形態５に従うクロック発生回路１０４の構成を示すブロ
ック図である。
【００９６】図８を参照して、クロック発生回路１０４
は、図３に示されるクロック発生回路１０１の構成に加
えて、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応
答して内部クロックＦＣＬＫ１を生成するクロック入力
回路１２５ｂと、内部クロックＢＣＬＫ１を遅延して内
部動作クロックＢＣＬＫ２を生成する可変遅延回路１１
３０ｂと、内部動作クロックＦＣＬＫ２およびＢＣＬＫ
２のいずれか一方を選択してフィードバッククロックＦ
ＢＣＬＫとして出力するクロックセレクタ１７０と、位
相比較器２１０の位相比較結果に基づいて可変遅延回路
１３０ｂの遅延量を調整する遅延制御回路１５０ｂとを
さらに備える。レプリカ回路１４０は、クロックセレク
タ１７０からのフィードバッククロックＦＢＣＬＫを遅
延してリターンクロックＲＣＬＫ１を位相比較器２１０
に送出する。
は、図３に示されるクロック発生回路１０１の構成に加
えて、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応
答して内部クロックＦＣＬＫ１を生成するクロック入力
回路１２５ｂと、内部クロックＢＣＬＫ１を遅延して内
部動作クロックＢＣＬＫ２を生成する可変遅延回路１１
３０ｂと、内部動作クロックＦＣＬＫ２およびＢＣＬＫ
２のいずれか一方を選択してフィードバッククロックＦ
ＢＣＬＫとして出力するクロックセレクタ１７０と、位
相比較器２１０の位相比較結果に基づいて可変遅延回路
１３０ｂの遅延量を調整する遅延制御回路１５０ｂとを
さらに備える。レプリカ回路１４０は、クロックセレク
タ１７０からのフィードバッククロックＦＢＣＬＫを遅
延してリターンクロックＲＣＬＫ１を位相比較器２１０
に送出する。
【００９７】クロック入力回路１２５ａ、可変遅延回路
１３０ａ、および遅延制御回路１５０ａは、クロック発
生回路１０１中のクロック入力回路１２５、可変遅延回
路１３０、および遅延制御回路１５０に相当するので、
構成および動作についての説明は繰り返さない。
１３０ａ、および遅延制御回路１５０ａは、クロック発
生回路１０１中のクロック入力回路１２５、可変遅延回
路１３０、および遅延制御回路１５０に相当するので、
構成および動作についての説明は繰り返さない。
【００９８】クロックセレクタ１７０は、内部動作クロ
ックＦＣＬＫ２およびＢＣＬＫ２を受けて、いずれか一
方をフィードバッククロックＦＢＣＬＫとしてレプリカ
回路１４０に送出する。クロックセレクタ１７０による
内部動作クロックの選択周期は、内部動作クロックＦＣ
ＬＫ２およびＢＣＬＫを１：１に交互に選択しても、内
部動作クロックＦＣＬＫ２とＢＣＬＫ２との選択比率
を、ｎ：１もしくは１：ｎ（ｎは２以上の自然数）とし
てもよい。ここでは、リターンクロックＲＣＬＫ１に対
して、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２の
それぞれの立上りエッジが混在して反映されることが必
要である。
ックＦＣＬＫ２およびＢＣＬＫ２を受けて、いずれか一
方をフィードバッククロックＦＢＣＬＫとしてレプリカ
回路１４０に送出する。クロックセレクタ１７０による
内部動作クロックの選択周期は、内部動作クロックＦＣ
ＬＫ２およびＢＣＬＫを１：１に交互に選択しても、内
部動作クロックＦＣＬＫ２とＢＣＬＫ２との選択比率
を、ｎ：１もしくは１：ｎ（ｎは２以上の自然数）とし
てもよい。ここでは、リターンクロックＲＣＬＫ１に対
して、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２の
それぞれの立上りエッジが混在して反映されることが必
要である。
【００９９】レプリカ回路１４０は、このようにして選
択されたフィードバックトリガ信号ＦＢＣＬＫを遅延し
て、リターンクロックＲＣＬＫ１を生成する。したがっ
て、リターンクロックＲＣＬＫ１には、内部動作クロッ
クＦＣＬＫ１の位相を基準とするものと、内部動作クロ
ックＢＣＬＫ１の位相を基準とするものとが混在してい
る。
択されたフィードバックトリガ信号ＦＢＣＬＫを遅延し
て、リターンクロックＲＣＬＫ１を生成する。したがっ
て、リターンクロックＲＣＬＫ１には、内部動作クロッ
クＦＣＬＫ１の位相を基準とするものと、内部動作クロ
ックＢＣＬＫ１の位相を基準とするものとが混在してい
る。
【０１００】位相比較器２１０は、互いに相補の外部ク
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レ
ベルが交差する位相と、リターンクロックＲＣＬＫ１の
位相を直接比較し、位相比較結果に基づいて、クロック
発生回路１０１の場合と同様に、制御信号ＵＰおよびＤ
ＯＷＮを生成する。したがって、制御信号ＵＰおよびＤ
ＯＷＮにも、内部動作クロックＦＣＬＫ１に基づく位相
比較結果と、内部動作クロックＢＣＬＫ１に基づく位相
比較結果とが混在して出力される。
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レ
ベルが交差する位相と、リターンクロックＲＣＬＫ１の
位相を直接比較し、位相比較結果に基づいて、クロック
発生回路１０１の場合と同様に、制御信号ＵＰおよびＤ
ＯＷＮを生成する。したがって、制御信号ＵＰおよびＤ
ＯＷＮにも、内部動作クロックＦＣＬＫ１に基づく位相
比較結果と、内部動作クロックＢＣＬＫ１に基づく位相
比較結果とが混在して出力される。
【０１０１】遅延制御回路１５０ａおよび１５０ｂは、
制御信号ＵＰおよびＤＯＷＮに基づいて、可変遅延回路
１５０ａおよび１５０ｂの遅延量をそれぞれ制御するた
めの遅延制御信号ＣＴＲＬ１およびＣＴＲＬ２をそれぞ
れ生成する。可変遅延回路１３０ａおよび１３０ｂにそ
れぞれ対応する遅延制御信号ＣＴＲＬ１およびＣＴＲＬ
２は独立に設定されるので、可変遅延回路１３０ａおよ
び１３０ｂの遅延量を異なるものとすることも可能であ
る。
制御信号ＵＰおよびＤＯＷＮに基づいて、可変遅延回路
１５０ａおよび１５０ｂの遅延量をそれぞれ制御するた
めの遅延制御信号ＣＴＲＬ１およびＣＴＲＬ２をそれぞ
れ生成する。可変遅延回路１３０ａおよび１３０ｂにそ
れぞれ対応する遅延制御信号ＣＴＲＬ１およびＣＴＲＬ
２は独立に設定されるので、可変遅延回路１３０ａおよ
び１３０ｂの遅延量を異なるものとすることも可能であ
る。
【０１０２】したがって、外部クロックＥＸＴ．ＣＬＫ
の立上りエッジおよび立下りエッジにそえぞれ応答して
生成される２個の内部動作トリガ信号の位相を独立に調
整することが可能であるため、互いに相補の外部クロッ
クＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキュ
ーを独立に調整でき、より正確な位相の合わせ込みが可
能となる。
の立上りエッジおよび立下りエッジにそえぞれ応答して
生成される２個の内部動作トリガ信号の位相を独立に調
整することが可能であるため、互いに相補の外部クロッ
クＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキュ
ーを独立に調整でき、より正確な位相の合わせ込みが可
能となる。
【０１０３】［実施の形態６］図９は、実施の形態６に
従うクロック発生回路１０５の構成を示すブロック図で
ある。
従うクロック発生回路１０５の構成を示すブロック図で
ある。
【０１０４】図９を参照して、クロック発生回路１０５
は、図８に示されるクロック発生回路１０４と比較し
て、クロックセレクタ１７０を具備しない点および、外
部クロックＥＸＴ．ＣＬＫの立上り／立下りエッジにそ
れぞれ応答する内部クロックＦＣＬＫ１およびＢＣＬＫ
１の各々に対応して、ＤＬＬ構成を有する点が異なる。
は、図８に示されるクロック発生回路１０４と比較し
て、クロックセレクタ１７０を具備しない点および、外
部クロックＥＸＴ．ＣＬＫの立上り／立下りエッジにそ
れぞれ応答する内部クロックＦＣＬＫ１およびＢＣＬＫ
１の各々に対応して、ＤＬＬ構成を有する点が異なる。
【０１０５】クロック発生回路１０５は、外部クロック
ＥＸＴ．ＣＬＫの立上りエッジに応答して内部クロック
ＦＣＬＫ１を生成するクロック入力回路１２５ａと、内
部クロックＦＣＬＫ１についてのＤＬＬを構成する、可
変遅延回路１３０ａ、レプリカ回路１４０ａ、位相比較
器２１０ａ、および遅延制御回路１５０ａとを備える。
ＥＸＴ．ＣＬＫの立上りエッジに応答して内部クロック
ＦＣＬＫ１を生成するクロック入力回路１２５ａと、内
部クロックＦＣＬＫ１についてのＤＬＬを構成する、可
変遅延回路１３０ａ、レプリカ回路１４０ａ、位相比較
器２１０ａ、および遅延制御回路１５０ａとを備える。
【０１０６】クロック発生回路１０５は、さらに、外部
クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部
クロックＢＣＬＫ１を生成するクロック入力回路１２５
ｂと、内部クロックＦＣＬＫ１についてのＤＬＬを構成
する、可変遅延回路１３０ｂ、レプリカ回路１４０ｂ、
位相比較器２１０ｂ、および遅延制御回路１５０ｂとを
備える。
クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部
クロックＢＣＬＫ１を生成するクロック入力回路１２５
ｂと、内部クロックＦＣＬＫ１についてのＤＬＬを構成
する、可変遅延回路１３０ｂ、レプリカ回路１４０ｂ、
位相比較器２１０ｂ、および遅延制御回路１５０ｂとを
備える。
【０１０７】各ＤＬＬの構成および動作は、図３に示さ
れるクロック発生回路１０１中の可変遅延回路１３０、
レプリカ回路１４０、位相比較器２１０、および遅延制
御回路１５０で構成されるＤＬＬと同様であるので、詳
細な説明は繰り返さない。すなわち、位相比較器２１０
ａおよび２１０ｂは、対応する内部クロックのそれぞれ
の位相を、互いに相補の外部クロックＥＸＴ．ＣＬＫお
よびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と直
接比較する。
れるクロック発生回路１０１中の可変遅延回路１３０、
レプリカ回路１４０、位相比較器２１０、および遅延制
御回路１５０で構成されるＤＬＬと同様であるので、詳
細な説明は繰り返さない。すなわち、位相比較器２１０
ａおよび２１０ｂは、対応する内部クロックのそれぞれ
の位相を、互いに相補の外部クロックＥＸＴ．ＣＬＫお
よびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と直
接比較する。
【０１０８】それぞれのＤＬＬにおける遅延量調整は独
立に実行され、遅延制御回路１５０ａは、位相比較器２
１０ａの位相比較結果に基づく制御信号ＵＰａおよびＤ
ＯＷＮａに応じて、可変遅延回路１３０ａの遅延量を設
定するための遅延制御信号ＣＴＲＬ１を生成する。同様
に、遅延制御回路１５０ｂは、位相比較器２１０ｂの位
相比較結果に基づく制御信号ＵＰｂおよびＤＯＷＮｂに
応じて、可変遅延回路１３０ｂの遅延量を設定するため
の遅延制御信号ＣＴＲＬ２を生成する。
立に実行され、遅延制御回路１５０ａは、位相比較器２
１０ａの位相比較結果に基づく制御信号ＵＰａおよびＤ
ＯＷＮａに応じて、可変遅延回路１３０ａの遅延量を設
定するための遅延制御信号ＣＴＲＬ１を生成する。同様
に、遅延制御回路１５０ｂは、位相比較器２１０ｂの位
相比較結果に基づく制御信号ＵＰｂおよびＤＯＷＮｂに
応じて、可変遅延回路１３０ｂの遅延量を設定するため
の遅延制御信号ＣＴＲＬ２を生成する。
【０１０９】したがって、実施の形態５に従うクロック
発生回路１０４と同様に、互いに相補の外部クロックＥ
ＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキューを
独立にできるため、より正確な位相の合せ込みが可能と
なる。さらに、クロック発生回路１０５は、図８に示さ
れるようなクロックセレクタ１７０によって内部動作ク
ロックの選択を実行する必要がないため、制御を簡易化
することが可能である。
発生回路１０４と同様に、互いに相補の外部クロックＥ
ＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキューを
独立にできるため、より正確な位相の合せ込みが可能と
なる。さらに、クロック発生回路１０５は、図８に示さ
れるようなクロックセレクタ１７０によって内部動作ク
ロックの選択を実行する必要がないため、制御を簡易化
することが可能である。
【０１１０】［実施の形態７］図１０は、本発明の実施
の形態７に従うクロック発生回路１０６の構成を示すブ
ロック図である。
の形態７に従うクロック発生回路１０６の構成を示すブ
ロック図である。
【０１１１】図１０を参照して、クロック発生回路１０
６は、図３に示されるクロック発生回路１０１と類似の
構成を有し、クロック入力回路１２５の入力が、互いに
相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／Ｃ
ＬＫに代えて、単一の外部クロックＥＸＴ．ＣＬＫおよ
び外部クロックの受付けタイミングを規定するための基
準電圧ＶＲＥＦである点が異なる。クロック発生回路１
１６のその他の構成および動作は、クロック発生回路１
０１と同様であるので詳細な説明は繰返さない。
６は、図３に示されるクロック発生回路１０１と類似の
構成を有し、クロック入力回路１２５の入力が、互いに
相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／Ｃ
ＬＫに代えて、単一の外部クロックＥＸＴ．ＣＬＫおよ
び外部クロックの受付けタイミングを規定するための基
準電圧ＶＲＥＦである点が異なる。クロック発生回路１
１６のその他の構成および動作は、クロック発生回路１
０１と同様であるので詳細な説明は繰返さない。
【０１１２】クロック発生回路１１６は、相補クロック
でない単一の外部クロックに対応して、実施の形態２に
従うクロック発生回路１０１を適用するものであり、ク
ロック入力回路１２５は、外部クロックＥＸＴ．ＣＬＫ
と基準電圧ＶＲＥＦとの電位レベルの関係に応じて、外
部クロックＥＸＴ．ＣＬＫを受付て、内部クロックＣＬ
Ｋ１を生成する。基準電圧ＶＲＥＦは、直流電位を有す
る信号であり、外部から供給しても、半導体記憶装置内
部で生成してもよい。
でない単一の外部クロックに対応して、実施の形態２に
従うクロック発生回路１０１を適用するものであり、ク
ロック入力回路１２５は、外部クロックＥＸＴ．ＣＬＫ
と基準電圧ＶＲＥＦとの電位レベルの関係に応じて、外
部クロックＥＸＴ．ＣＬＫを受付て、内部クロックＣＬ
Ｋ１を生成する。基準電圧ＶＲＥＦは、直流電位を有す
る信号であり、外部から供給しても、半導体記憶装置内
部で生成してもよい。
【０１１３】このような構成とすることにより、クロッ
ク発生回路１０１と同様の効果を、外部クロックが相補
クロックでなく単一のクロックである場合にも、享受す
ることができる。また、図６に示されたクロック発生回
路１０２についても、クロック入力回路１２５の入力を
外部クロックＥＸＴ．ＣＬＫおよび基準電圧ＶＲＥＦと
することによって、外部クロックが単一のクロックであ
る場合にも、同様の効果を享受することができる。
ク発生回路１０１と同様の効果を、外部クロックが相補
クロックでなく単一のクロックである場合にも、享受す
ることができる。また、図６に示されたクロック発生回
路１０２についても、クロック入力回路１２５の入力を
外部クロックＥＸＴ．ＣＬＫおよび基準電圧ＶＲＥＦと
することによって、外部クロックが単一のクロックであ
る場合にも、同様の効果を享受することができる。
【０１１４】［実施の形態８］図１１は、本発明の実施
の形態８に従うクロック発生回路１０７の構成を示す回
路図である。
の形態８に従うクロック発生回路１０７の構成を示す回
路図である。
【０１１５】図１１を参照して、クロック発生回路１０
７は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫを受けて、データ入力ラッチ回路４０
の動作トリガとなる内部動作クロックＣＬＫ′２を生成
する。データ入力ラッチ回路４０は、内部動作クロック
ＣＬＫ′２に応答してデータ入力端子１８に与えられる
入力データＤＩＮをラッチする。
７は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫを受けて、データ入力ラッチ回路４０
の動作トリガとなる内部動作クロックＣＬＫ′２を生成
する。データ入力ラッチ回路４０は、内部動作クロック
ＣＬＫ′２に応答してデータ入力端子１８に与えられる
入力データＤＩＮをラッチする。
【０１１６】図１１を参照して、クロック発生回路１０
７は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫの電位レベル差に応じて内部クロック
ＣＬＫ１を生成するクロック入力回路１２５と、内部ク
ロックＣＬＫ１を遅延して内部動作クロックＣＬＫ′２
を生成する可変遅延回路１３０と、内部動作クロックＣ
ＬＫ′２を遅延してリターンクロックＲＣＬＫ１を出力
する調整遅延回路１８０と、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リターンク
ロックＲＣＬＫ１とを受けて、制御信号ＵＰおよびＤＯ
ＷＮを生成する位相比較器２１０と、位相比較器２１０
の位相比較結果に基づいて可変遅延回路１３０の遅延量
を設定するための遅延制御信号ＣＲＴＬを生成する遅延
制御回路１５０とを備える。
７は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫの電位レベル差に応じて内部クロック
ＣＬＫ１を生成するクロック入力回路１２５と、内部ク
ロックＣＬＫ１を遅延して内部動作クロックＣＬＫ′２
を生成する可変遅延回路１３０と、内部動作クロックＣ
ＬＫ′２を遅延してリターンクロックＲＣＬＫ１を出力
する調整遅延回路１８０と、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リターンク
ロックＲＣＬＫ１とを受けて、制御信号ＵＰおよびＤＯ
ＷＮを生成する位相比較器２１０と、位相比較器２１０
の位相比較結果に基づいて可変遅延回路１３０の遅延量
を設定するための遅延制御信号ＣＲＴＬを生成する遅延
制御回路１５０とを備える。
【０１１７】調整遅延回路１８０は、入力データを取込
むタイミングを調整するために必要となる遅延を考慮し
て設けられる。したがって、このような遅延は、半導体
記憶装置の仕様等によっては特に必要でない場合も生じ
る。この場合には調整遅延回路１８０は省略される。
むタイミングを調整するために必要となる遅延を考慮し
て設けられる。したがって、このような遅延は、半導体
記憶装置の仕様等によっては特に必要でない場合も生じ
る。この場合には調整遅延回路１８０は省略される。
【０１１８】位相比較器２００は、リターンクロックＲ
ＣＬＫ１の位相と、互いに相補の外部クロックＥＸＴ．
ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する
位相とを直接比較して、位相比較結果を反映した制御信
号ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０
は、制御信号ＵＰおよびＤＯＷＮに基づいて、遅延制御
信号ＣＴＲＬを発生する。可変遅延回路１３０は、遅延
制御信号ＣＴＲＬに基づいて、遅延量を調節する。
ＣＬＫ１の位相と、互いに相補の外部クロックＥＸＴ．
ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する
位相とを直接比較して、位相比較結果を反映した制御信
号ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０
は、制御信号ＵＰおよびＤＯＷＮに基づいて、遅延制御
信号ＣＴＲＬを発生する。可変遅延回路１３０は、遅延
制御信号ＣＴＲＬに基づいて、遅延量を調節する。
【０１１９】なお、クロック発生回路１０７において
も、位相比較器２１０に対する入力は、リターンクロッ
クＲＣＬＫそのものではなく、リターンクロックの状態
遷移タイミングに応答したタイミングで信号レベルが変
化する制御信号ＲＣでもよい。
も、位相比較器２１０に対する入力は、リターンクロッ
クＲＣＬＫそのものではなく、リターンクロックの状態
遷移タイミングに応答したタイミングで信号レベルが変
化する制御信号ＲＣでもよい。
【０１２０】クロック発生回路１０７は、実施の形態２
に従うクロック発生回路１０１と同様の構成を有してお
り、リターンクロックの位相を外部クロックの位相と直
接比較することによって、位相誤差の小さい正確なロッ
ク状態を確保することが可能である。
に従うクロック発生回路１０１と同様の構成を有してお
り、リターンクロックの位相を外部クロックの位相と直
接比較することによって、位相誤差の小さい正確なロッ
ク状態を確保することが可能である。
【０１２１】したがって、クロック発生回路１０７が生
成する内部動作クロックに応答してデータ入力ラッチ回
路４０を動作させることにより、半導体記憶装置の入力
データ取込みタイミングは、外部クロック波形、電源電
圧、電源ノイズ、温度条件、およびプロセス等の変動に
よって生じるクロック入力回路および、クロック入力回
路で生じる遅延を補償するためのレプリカ回路における
遅延量の変動の影響を受けることがなく、安定したデー
タ入力を実行することができる。
成する内部動作クロックに応答してデータ入力ラッチ回
路４０を動作させることにより、半導体記憶装置の入力
データ取込みタイミングは、外部クロック波形、電源電
圧、電源ノイズ、温度条件、およびプロセス等の変動に
よって生じるクロック入力回路および、クロック入力回
路で生じる遅延を補償するためのレプリカ回路における
遅延量の変動の影響を受けることがなく、安定したデー
タ入力を実行することができる。
【０１２２】［実施の形態９］実施の形態１〜８におい
ては、ＤＬＬ構成を用いてクロック発生回路を構成した
が、実施の形態９においては、ＰＬＬを用いる本願発明
のクロック発生回路の構成について説明する。
ては、ＤＬＬ構成を用いてクロック発生回路を構成した
が、実施の形態９においては、ＰＬＬを用いる本願発明
のクロック発生回路の構成について説明する。
【０１２３】図１２は、本発明の実施の形態９に従うク
ロック発生回路１０８の構成を示すブロック図である。
ロック発生回路１０８の構成を示すブロック図である。
【０１２４】図１２を参照して、クロック発生回路１０
８は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫに応答して、内部動作クロックＣＬＫ
２を生成する。
８は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよび
ＥＸＴ．／ＣＬＫに応答して、内部動作クロックＣＬＫ
２を生成する。
【０１２５】クロック発生回路１０８は、閉ループを形
成して、内部クロックＣＬＫ１および内部動作クロック
ＣＬＫ２をそれぞれ生成する、制御回路１９０および可
変遅延回路１３０と、内部動作クロックＣＬＫ２を遅延
してリターンクロックＲＣＬＫを生成する調整遅延回路
１８０と、互いに相補の外部クロックＥＸＴ．ＣＬＫお
よびＥＸＴ．／ＣＬＫとリターンクロックＲＣＬＫとを
受けて位相比較を行なう位相比較器２１０と、位相比較
器２１０の位相比較結果に応じて、可変遅延回路１３０
の遅延量を設定するための遅延制御信号ＣＲＴＬを生成
する遅延制御回路１５０とを備える。
成して、内部クロックＣＬＫ１および内部動作クロック
ＣＬＫ２をそれぞれ生成する、制御回路１９０および可
変遅延回路１３０と、内部動作クロックＣＬＫ２を遅延
してリターンクロックＲＣＬＫを生成する調整遅延回路
１８０と、互いに相補の外部クロックＥＸＴ．ＣＬＫお
よびＥＸＴ．／ＣＬＫとリターンクロックＲＣＬＫとを
受けて位相比較を行なう位相比較器２１０と、位相比較
器２１０の位相比較結果に応じて、可変遅延回路１３０
の遅延量を設定するための遅延制御信号ＣＲＴＬを生成
する遅延制御回路１５０とを備える。
【０１２６】可変遅延回路１３０は、内部クロックＣＬ
Ｋ１を遅延して内部動作クロックＣＬＫ２を生成する。
内部動作クロックＣＬＫ２は、たとえば半導体記憶装置
内部の制御クロックもしくは入出力インタフェースのト
リガ信号として使用することができる。
Ｋ１を遅延して内部動作クロックＣＬＫ２を生成する。
内部動作クロックＣＬＫ２は、たとえば半導体記憶装置
内部の制御クロックもしくは入出力インタフェースのト
リガ信号として使用することができる。
【０１２７】調整遅延回路１８０は、内部動作クロック
ＣＬＫ２を遅延してリターンクロックＲＣＬＫ１を出力
する。調整遅延回路１８０で設定される遅延量は、内部
動作クロックＣＬＫ２が供給される内部回路の動作に対
応して定められ、特に遅延が必要でない場合には調整遅
延回路１８０は省略される構成としてもよい。
ＣＬＫ２を遅延してリターンクロックＲＣＬＫ１を出力
する。調整遅延回路１８０で設定される遅延量は、内部
動作クロックＣＬＫ２が供給される内部回路の動作に対
応して定められ、特に遅延が必要でない場合には調整遅
延回路１８０は省略される構成としてもよい。
【０１２８】位相比較器２００は、互いに相補の外部ク
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レ
ベルが交差する位相と、リターンクロックＲＣＬＫの位
相とを直接比較して、位相比較結果を反映した制御信号
ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０
は、制御信号ＵＰおよびＤＯＷＮに応答して共通制御信
号ＣＴＲＬを変化させ、可変遅延回路１３０の遅延量を
調整する。
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レ
ベルが交差する位相と、リターンクロックＲＣＬＫの位
相とを直接比較して、位相比較結果を反映した制御信号
ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０
は、制御信号ＵＰおよびＤＯＷＮに応答して共通制御信
号ＣＴＲＬを変化させ、可変遅延回路１３０の遅延量を
調整する。
【０１２９】このように、内部のリターンクロックと外
部クロックとの位相を直接比較するように位相比較器を
設けることによって、ＰＬＬを用いて内部動作クロック
を発生する場合においても、外部クロック波形、電源電
圧、電源ノイズ、温度条件、およびプロセス等の変動に
よって生じるクロック入力回路および、クロック入力回
路で生じる遅延を補償するためのレプリカ回路における
遅延量の変動の影響をを排除して、位相誤差の小さい正
確なロック状態を確保することが可能である。
部クロックとの位相を直接比較するように位相比較器を
設けることによって、ＰＬＬを用いて内部動作クロック
を発生する場合においても、外部クロック波形、電源電
圧、電源ノイズ、温度条件、およびプロセス等の変動に
よって生じるクロック入力回路および、クロック入力回
路で生じる遅延を補償するためのレプリカ回路における
遅延量の変動の影響をを排除して、位相誤差の小さい正
確なロック状態を確保することが可能である。
【０１３０】なお、クロック発生回路１１７において
も、位相比較器２１０への入力は、リターンクロックＲ
ＣＬＫそのものに限られるわけではなく、リターンクロ
ックの状態遷移タイミングに応答したタイミングで信号
レベルが変化する制御信号ＲＣであってもよい。
も、位相比較器２１０への入力は、リターンクロックＲ
ＣＬＫそのものに限られるわけではなく、リターンクロ
ックの状態遷移タイミングに応答したタイミングで信号
レベルが変化する制御信号ＲＣであってもよい。
【０１３１】［実施の形態１０］実施の形態１０におい
ては、内部のリターンクロックと外部クロックとの位相
を直接比較するための位相比較器の具体的な構成のバリ
エーションについて説明する。
ては、内部のリターンクロックと外部クロックとの位相
を直接比較するための位相比較器の具体的な構成のバリ
エーションについて説明する。
【０１３２】図１３は、位相比較器２１０の第１の構成
例を示す回路図である。図１３に示される第１の構成例
に従う位相比較器２１０の回路図は、図４に示したブロ
ック図の回路構成例を詳細に示したものである。
例を示す回路図である。図１３に示される第１の構成例
に従う位相比較器２１０の回路図は、図４に示したブロ
ック図の回路構成例を詳細に示したものである。
【０１３３】図１３を参照して、位相比較器２１０は、
ノードＮ１およびＮ２の電位差を増幅してラッチする差
動増幅ラッチ回路２１５と、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差
をノードＮ１およびＮ２の電位レベル差に変換する電位
レベル差変換回路２０５とを含む。電位レベル差変換回
路２０５の構成は、図４および図５で示したのと同様で
あるので、説明は繰り返さない。
ノードＮ１およびＮ２の電位差を増幅してラッチする差
動増幅ラッチ回路２１５と、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差
をノードＮ１およびＮ２の電位レベル差に変換する電位
レベル差変換回路２０５とを含む。電位レベル差変換回
路２０５の構成は、図４および図５で示したのと同様で
あるので、説明は繰り返さない。
【０１３４】差動増幅ラッチ回路２１５は、フリップフ
ロップ２０２を形成する論理ゲートＬＧ１０およびＬＧ
１２と、電源電位ＶｃｃとノードＮ１およびＮ２との間
にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタ
Ｔ５およびＴ６とを含む。トランジスタＴ５およびＴ６
のゲートは、ノードＮ１と結合され、トランジスタＴ
１，Ｔ２，Ｔ５，Ｔ６は、相補クロックＥＸＴ．ＣＬＫ
およびＥＸＴ．／ＣＬＫの電位レベル差を増幅してノー
ドＮ１およびＮ２に出力するカレントミラー回路を構成
する。
ロップ２０２を形成する論理ゲートＬＧ１０およびＬＧ
１２と、電源電位ＶｃｃとノードＮ１およびＮ２との間
にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタ
Ｔ５およびＴ６とを含む。トランジスタＴ５およびＴ６
のゲートは、ノードＮ１と結合され、トランジスタＴ
１，Ｔ２，Ｔ５，Ｔ６は、相補クロックＥＸＴ．ＣＬＫ
およびＥＸＴ．／ＣＬＫの電位レベル差を増幅してノー
ドＮ１およびＮ２に出力するカレントミラー回路を構成
する。
【０１３５】トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６で構
成されるカレントミラー回路の差動増幅動作は、リター
ンクロックの状態遷移タイミングに応答したタイミング
で信号レベルが変化する制御信号ＲＣをトリガとして実
行される。すなわち、制御信号ＲＣの活性化に応じて、
トランジスタＴ３が導通して、カレントミラー回路２０
４に電流が供給され、相補クロックＥＸＴ．ＣＬＫおよ
びＥＸＴ．／ＣＬＫの間の電位レベル差の増幅動作が開
始される。ノードＮ１およびＮ２の電位レベルは、セッ
ト入力およびリセット入力としてフリップフロップ２２
２に入力される。
成されるカレントミラー回路の差動増幅動作は、リター
ンクロックの状態遷移タイミングに応答したタイミング
で信号レベルが変化する制御信号ＲＣをトリガとして実
行される。すなわち、制御信号ＲＣの活性化に応じて、
トランジスタＴ３が導通して、カレントミラー回路２０
４に電流が供給され、相補クロックＥＸＴ．ＣＬＫおよ
びＥＸＴ．／ＣＬＫの間の電位レベル差の増幅動作が開
始される。ノードＮ１およびＮ２の電位レベルは、セッ
ト入力およびリセット入力としてフリップフロップ２２
２に入力される。
【０１３６】このような構成とすることにより、増幅動
作が開始される制御信号ＲＣの活性化時点において、外
部クロックＥＸＴ．ＣＬＫの電位レベルがすでに反転ク
ロックＥＸＴ．／ＣＬＫよりも大きい場合、すなわちリ
ターンクロックの位相が外部クロックよりも遅れている
場合には、ノードＮ１およびＮ２の電位レベルは、それ
ぞれＬレベル（接地電位Ｖｓｓ）およびＨレベル（電源
電位Ｖｃｃ）となるので、これに応じて、可変遅延回路
の遅延量を減少させるための制御信号ＤＯＷＮが活性化
（Ｈレベル）される。
作が開始される制御信号ＲＣの活性化時点において、外
部クロックＥＸＴ．ＣＬＫの電位レベルがすでに反転ク
ロックＥＸＴ．／ＣＬＫよりも大きい場合、すなわちリ
ターンクロックの位相が外部クロックよりも遅れている
場合には、ノードＮ１およびＮ２の電位レベルは、それ
ぞれＬレベル（接地電位Ｖｓｓ）およびＨレベル（電源
電位Ｖｃｃ）となるので、これに応じて、可変遅延回路
の遅延量を減少させるための制御信号ＤＯＷＮが活性化
（Ｈレベル）される。
【０１３７】反対に、制御信号ＲＣの活性化時点におい
て、反転クロックＥＸＴ．／ＣＬＫの電位レベルが未だ
外部クロックＥＸＴ．ＣＬＫよりも大きい場合、すなわ
ちリターンクロックの位相が外部クロックよりも進んで
いる場合には、ノードＮ１およびＮ２の電位レベルは、
それぞれＨレベル（電源電位Ｖｃｃ）およびＬレベル
（接地電位Ｖｓｓ）となるので、これに応じて、可変遅
延回路の遅延量を増加させるための制御信号ＵＰが活性
化（Ｈレベル）される。
て、反転クロックＥＸＴ．／ＣＬＫの電位レベルが未だ
外部クロックＥＸＴ．ＣＬＫよりも大きい場合、すなわ
ちリターンクロックの位相が外部クロックよりも進んで
いる場合には、ノードＮ１およびＮ２の電位レベルは、
それぞれＨレベル（電源電位Ｖｃｃ）およびＬレベル
（接地電位Ｖｓｓ）となるので、これに応じて、可変遅
延回路の遅延量を増加させるための制御信号ＵＰが活性
化（Ｈレベル）される。
【０１３８】制御信号ＵＰおよびＤＯＷＮは、フリップ
フロップの出力とされるので、制御信号ＲＣの活性化タ
イミングにおける、外部クロックＥＸＴ．ＣＬＫと制御
信号ＲＣ（すなわちリターンクロック）との位相の関係
が逆転するまでは、制御信号ＵＰおよびＤＯＷＮの信号
レベルは維持される。
フロップの出力とされるので、制御信号ＲＣの活性化タ
イミングにおける、外部クロックＥＸＴ．ＣＬＫと制御
信号ＲＣ（すなわちリターンクロック）との位相の関係
が逆転するまでは、制御信号ＵＰおよびＤＯＷＮの信号
レベルは維持される。
【０１３９】したがって、このように構成された位相比
較器２１０を用いて、互いに相補の外部クロックＥＸ
Ｔ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが等し
くなるタイミングで規定される外部クロックの位相と、
制御信号ＲＣすなわちリターンクロックの位相とを比較
して、位相比較結果を制御信号ＵＰおよびＤＯＷＮに反
映して出力することが可能である。
較器２１０を用いて、互いに相補の外部クロックＥＸ
Ｔ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが等し
くなるタイミングで規定される外部クロックの位相と、
制御信号ＲＣすなわちリターンクロックの位相とを比較
して、位相比較結果を制御信号ＵＰおよびＤＯＷＮに反
映して出力することが可能である。
【０１４０】図１４は、位相比較器２１０の第２の構成
例を示す回路図である。図１４を参照して、第２の構成
例に従う位相比較器２１０は、図４に示したブロック図
の他の回路構成例を詳細に示したものである。
例を示す回路図である。図１４を参照して、第２の構成
例に従う位相比較器２１０は、図４に示したブロック図
の他の回路構成例を詳細に示したものである。
【０１４１】第２の構成例に従う位相比較器２１０は、
ノードＮ１およびＮ２の電位差を増幅してラッチする差
動増幅ラッチ回路２１５と、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差
をノードＮ１およびＮ２の電位レベル差に変換する電位
レベル差変換回路２０５とを含む。電位レベル差変換回
路２０５の構成は、図４および図５で示したのと同様で
あるので、説明は繰り返さない。
ノードＮ１およびＮ２の電位差を増幅してラッチする差
動増幅ラッチ回路２１５と、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差
をノードＮ１およびＮ２の電位レベル差に変換する電位
レベル差変換回路２０５とを含む。電位レベル差変換回
路２０５の構成は、図４および図５で示したのと同様で
あるので、説明は繰り返さない。
【０１４２】差動増幅ラッチ回路２１５は、ノードＮ３
およびＮ１の間に電気的に結合されるＮ型ＭＯＳトラン
ジスタＴ７と、ノードＮ４およびＮ２の間に電気的に結
合されるＮ型ＭＯＳトランジスタＴ８と、電源電位Ｖｃ
ｃとノードＮ３およびＮ４との間にそれぞれ結合される
Ｐ型ＭＯＳトランジスタＴ９およびＴ１０と、ノードＮ
３およびＮ４の電位レベルに応じて制御信号ＵＰおよび
ＤＯＷＮをそれぞれ生成するインバータＩＶ１０および
ＩＶ１２とを含む。トランジスタＴ７〜Ｔ１０は、交差
結合型アンプを構成する。
およびＮ１の間に電気的に結合されるＮ型ＭＯＳトラン
ジスタＴ７と、ノードＮ４およびＮ２の間に電気的に結
合されるＮ型ＭＯＳトランジスタＴ８と、電源電位Ｖｃ
ｃとノードＮ３およびＮ４との間にそれぞれ結合される
Ｐ型ＭＯＳトランジスタＴ９およびＴ１０と、ノードＮ
３およびＮ４の電位レベルに応じて制御信号ＵＰおよび
ＤＯＷＮをそれぞれ生成するインバータＩＶ１０および
ＩＶ１２とを含む。トランジスタＴ７〜Ｔ１０は、交差
結合型アンプを構成する。
【０１４３】差動増幅ラッチ回路２１５は、さらに、制
御信号ＲＣの非活性化時、すなわち差動増幅ラッチ回路
２１５に動作電流が供給されない期間において、ノード
Ｎ３およびＮ４を電源電位Ｖｃｃにそれぞれプリチャー
ジするためのＰ型ＭＯＳトランジスタＴ１１およびＴ１
２を含む。トランジスタＴ１１およびＴ１２は、電源電
位ＶｃｃとノードＮ３およびＮ４との間にそれぞれ電気
的に結合され、ゲートに制御信号ＲＣを受ける。したが
って、トランジスタＴ１１およびＴ１２は、トランジス
タＴ３と相補的にオン／オフする。
御信号ＲＣの非活性化時、すなわち差動増幅ラッチ回路
２１５に動作電流が供給されない期間において、ノード
Ｎ３およびＮ４を電源電位Ｖｃｃにそれぞれプリチャー
ジするためのＰ型ＭＯＳトランジスタＴ１１およびＴ１
２を含む。トランジスタＴ１１およびＴ１２は、電源電
位ＶｃｃとノードＮ３およびＮ４との間にそれぞれ電気
的に結合され、ゲートに制御信号ＲＣを受ける。したが
って、トランジスタＴ１１およびＴ１２は、トランジス
タＴ３と相補的にオン／オフする。
【０１４４】このような構成とすることにより、差動増
幅ラッチ回路２１５の動作前においては、ノードＮ３お
よびＮ４の電位レベルはＨレベル（電源電位Ｖｃｃ）に
固定され、制御信号ＵＰおよびＤＯＷＮは、いずれも非
活性化（Ｌレベル）される。一方、制御信号ＲＣが活性
化（Ｈレベル）されるタイミングにおいて、ノードＮ３
およびＮ４は電源電位Ｖｃｃと切り離され、さらにトラ
ンジスタＴ３がオンすることによって、差動増幅ラッチ
回路２１５に動作電流が供給される。
幅ラッチ回路２１５の動作前においては、ノードＮ３お
よびＮ４の電位レベルはＨレベル（電源電位Ｖｃｃ）に
固定され、制御信号ＵＰおよびＤＯＷＮは、いずれも非
活性化（Ｌレベル）される。一方、制御信号ＲＣが活性
化（Ｈレベル）されるタイミングにおいて、ノードＮ３
およびＮ４は電源電位Ｖｃｃと切り離され、さらにトラ
ンジスタＴ３がオンすることによって、差動増幅ラッチ
回路２１５に動作電流が供給される。
【０１４５】これに応じて、互いに相補の外部クロック
ＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫとの電位差は、ノー
ドＮ１およびＮ２の電位差に変換され、さらに増幅され
てノードＮ３およびＮ４にラッチされる。制御信号ＲＣ
の活性化タイミングにおける互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルの
関係と、位相比較結果を示す制御信号ＵＰおよびＤＯＷ
Ｎの信号レベルとの関係は、図１３で説明した内容と同
一であるので、説明は繰り返さない。
ＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫとの電位差は、ノー
ドＮ１およびＮ２の電位差に変換され、さらに増幅され
てノードＮ３およびＮ４にラッチされる。制御信号ＲＣ
の活性化タイミングにおける互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルの
関係と、位相比較結果を示す制御信号ＵＰおよびＤＯＷ
Ｎの信号レベルとの関係は、図１３で説明した内容と同
一であるので、説明は繰り返さない。
【０１４６】図１５は、位相比較器２１０の第３の構成
例を示す回路図である。図１５を参照して、第３の構成
例に従う位相比較器２１０は、図１４に示される位相比
較器と類似の構成を有し、トランジスタＴ１およびＴ２
に接地電位Ｖｓｓを供給するために、Ｎ型ＭＯＳトラン
ジスタＴ３に代えてＮ型ＭＯＳトランジスタＴ３ａおよ
びＴ３ｂを含む点で異なる。トランジスタＴ３ａおよび
Ｔ３ｂのゲートには、共通の制御信号ＲＣが与えられ
る。
例を示す回路図である。図１５を参照して、第３の構成
例に従う位相比較器２１０は、図１４に示される位相比
較器と類似の構成を有し、トランジスタＴ１およびＴ２
に接地電位Ｖｓｓを供給するために、Ｎ型ＭＯＳトラン
ジスタＴ３に代えてＮ型ＭＯＳトランジスタＴ３ａおよ
びＴ３ｂを含む点で異なる。トランジスタＴ３ａおよび
Ｔ３ｂのゲートには、共通の制御信号ＲＣが与えられ
る。
【０１４７】このような構成とすることによって、Ｎ型
ＭＯＳトランジスタＴ１およびＴ２のソースへの接地電
位Ｖｓｓの供給を、独立のトランジスタによって実行す
ることが可能となる。その他の部分の構成および動作に
ついては、図１３の場合と同様であるので説明は繰返さ
ない。
ＭＯＳトランジスタＴ１およびＴ２のソースへの接地電
位Ｖｓｓの供給を、独立のトランジスタによって実行す
ることが可能となる。その他の部分の構成および動作に
ついては、図１３の場合と同様であるので説明は繰返さ
ない。
【０１４８】図１６は、位相比較器２１０の第４の構成
例を示す回路図である。図１６を参照して、第４の構成
例に従う位相比較器２１０は、制御信号ＲＣの活性化に
応答して動作し、互いに相補の外部クロックＥＸＴ．Ｃ
ＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差をノードＮ
１およびＮ２の電位レベル差に変換する電位レベル差変
換回路２０６と、ノードＮ１およびＮ２の電位差を増幅
してラッチする差動増幅ラッチ回路２１６と、ノードＮ
１の電位レベルに応じて制御信号ＵＰを生成するインバ
ータＩＶ１０と、ノードＮ２の電位レベルに応じて制御
信号ＤＯＷＮを生成するインバータＩＶ１２とを含む。
例を示す回路図である。図１６を参照して、第４の構成
例に従う位相比較器２１０は、制御信号ＲＣの活性化に
応答して動作し、互いに相補の外部クロックＥＸＴ．Ｃ
ＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差をノードＮ
１およびＮ２の電位レベル差に変換する電位レベル差変
換回路２０６と、ノードＮ１およびＮ２の電位差を増幅
してラッチする差動増幅ラッチ回路２１６と、ノードＮ
１の電位レベルに応じて制御信号ＵＰを生成するインバ
ータＩＶ１０と、ノードＮ２の電位レベルに応じて制御
信号ＤＯＷＮを生成するインバータＩＶ１２とを含む。
【０１４９】電位レベル差変換回路２０６は、ノードＮ
１および電源電位Ｖｃｃの間に電気的に結合されるＰ型
ＭＯＳトランジスタＴ１１と、ノードＮ５およびＮ１の
間に電気的に結合されるＮ型ＭＯＳトランジスタＴ１
と、ノードＮ２および電源電位Ｖｃｃの間に電気的に結
合されるＰ型ＭＯＳトランジスタＴ１２と、ノードＮ５
およびＮ２の間に電気的に結合されるＮ型ＭＯＳトラン
ジスタＴ２とを有する。トランジスタＴ１およびＴ２の
ゲートには、互いに相補の外部クロックＥＸＴ．ＣＬＫ
およびＥＸＴ．／ＣＬＫがそれぞれ入力される。トラン
ジスタＴ１１およびＴ１２のゲートには、リターンクロ
ックに応答する制御信号ＲＣ０が共通に与えられる。
１および電源電位Ｖｃｃの間に電気的に結合されるＰ型
ＭＯＳトランジスタＴ１１と、ノードＮ５およびＮ１の
間に電気的に結合されるＮ型ＭＯＳトランジスタＴ１
と、ノードＮ２および電源電位Ｖｃｃの間に電気的に結
合されるＰ型ＭＯＳトランジスタＴ１２と、ノードＮ５
およびＮ２の間に電気的に結合されるＮ型ＭＯＳトラン
ジスタＴ２とを有する。トランジスタＴ１およびＴ２の
ゲートには、互いに相補の外部クロックＥＸＴ．ＣＬＫ
およびＥＸＴ．／ＣＬＫがそれぞれ入力される。トラン
ジスタＴ１１およびＴ１２のゲートには、リターンクロ
ックに応答する制御信号ＲＣ０が共通に与えられる。
【０１５０】差動増幅ラッチ回路２１６は、ノードＮ１
およびＮ２の信号レベルを増幅してラッチするための交
差結合型アンプを構成するＮ型ＭＯＳトランジスタＴ
７，Ｔ８およびＰ型ＭＯＳトランジスタＴ９，Ｔ１０を
有する。トランジスタＴ９およびＴ１０は、電源電位Ｖ
ｃｃとノードＮ１およびＮ２の間にそれぞれ電気的に結
合される。トランジスタＴ７およびＴ８は、ノードＮ６
とノードＮ１およびＮ２との間にそれぞれ電気的に結合
される。トランジスタＴ７およびＴ９のゲートはノード
Ｎ２と電気的に結合され、トランジスタＴ８およびＴ１
０のゲートはノードＮ１と電気的に結合される。
およびＮ２の信号レベルを増幅してラッチするための交
差結合型アンプを構成するＮ型ＭＯＳトランジスタＴ
７，Ｔ８およびＰ型ＭＯＳトランジスタＴ９，Ｔ１０を
有する。トランジスタＴ９およびＴ１０は、電源電位Ｖ
ｃｃとノードＮ１およびＮ２の間にそれぞれ電気的に結
合される。トランジスタＴ７およびＴ８は、ノードＮ６
とノードＮ１およびＮ２との間にそれぞれ電気的に結合
される。トランジスタＴ７およびＴ９のゲートはノード
Ｎ２と電気的に結合され、トランジスタＴ８およびＴ１
０のゲートはノードＮ１と電気的に結合される。
【０１５１】第４の構成例に従う位相比較器２１０は、
さらに、ノードＮ５と接地電位Ｖｓｓとの間に電気的に
結合され、電位レベル差変換回路２０６の動作電流を供
給するためのＮ型ＭＯＳトランジスタＴ３と、ノードＮ
６と接地電位Ｖｓｓとの間に電気的に結合され、差動増
幅ラッチ回路２１６の動作電流を供給するためのＮ型Ｍ
ＯＳトランジスタＴ１３とを含む。トランジスタＴ３お
よびＴ１３のゲートには、制御信号ＲＣ１およびＲＣ２
がそれぞれ入力される。
さらに、ノードＮ５と接地電位Ｖｓｓとの間に電気的に
結合され、電位レベル差変換回路２０６の動作電流を供
給するためのＮ型ＭＯＳトランジスタＴ３と、ノードＮ
６と接地電位Ｖｓｓとの間に電気的に結合され、差動増
幅ラッチ回路２１６の動作電流を供給するためのＮ型Ｍ
ＯＳトランジスタＴ１３とを含む。トランジスタＴ３お
よびＴ１３のゲートには、制御信号ＲＣ１およびＲＣ２
がそれぞれ入力される。
【０１５２】図１７は、制御信号ＲＣ０、ＲＣ１および
ＲＣ２の活性化タイミングを説明するタイミングチャー
トである。
ＲＣ２の活性化タイミングを説明するタイミングチャー
トである。
【０１５３】図１７を参照して、制御信号ＲＣ０〜ＲＣ
２の活性化タイミングは、リターンクロックＲＣＬＫの
活性化タイミングに対応して定められる。
２の活性化タイミングは、リターンクロックＲＣＬＫの
活性化タイミングに対応して定められる。
【０１５４】制御信号ＲＣ０は、リターンクロックＲＣ
ＬＫの活性化（Ｈレベルへ）タイミングよりΔｔ２早く
活性化され、リターンクロックＲＣＬＫが活性化される
間、活性状態（Ｈレベル）を維持する。制御信号ＲＣ１
は、制御信号ＲＣ０と同時に活性化（Ｈレベルへ）さ
れ、期間ΔＴ１の間活性状態（Ｈレベル）を維持した後
に、リターンクロックＲＣＬＫが活性化（Ｈレベルへ）
された後に非活性化（Ｌレベルへ）される。制御信号Ｒ
Ｃ２は、制御信号ＲＣ１が非活性化（Ｌレベルへ）され
るタイミングより後に活性化（Ｈレベルへ）され、リタ
ーンクロック信号ＲＣＬＫと同時に非活性化（Ｌレベル
へ）される。
ＬＫの活性化（Ｈレベルへ）タイミングよりΔｔ２早く
活性化され、リターンクロックＲＣＬＫが活性化される
間、活性状態（Ｈレベル）を維持する。制御信号ＲＣ１
は、制御信号ＲＣ０と同時に活性化（Ｈレベルへ）さ
れ、期間ΔＴ１の間活性状態（Ｈレベル）を維持した後
に、リターンクロックＲＣＬＫが活性化（Ｈレベルへ）
された後に非活性化（Ｌレベルへ）される。制御信号Ｒ
Ｃ２は、制御信号ＲＣ１が非活性化（Ｌレベルへ）され
るタイミングより後に活性化（Ｈレベルへ）され、リタ
ーンクロック信号ＲＣＬＫと同時に非活性化（Ｌレベル
へ）される。
【０１５５】再び図１６を参照して、制御信号ＲＣ０が
非活性状態（Ｌレベル）である間は、ノードＮ１および
Ｎ２の電位レベルはＨレベル（電源電位Ｖｃｃ）にプリ
チャージされる。これに応じて、制御信号ＵＰおよびＤ
ＯＷＮはいずれも非活性化（Ｌレベル）される。
非活性状態（Ｌレベル）である間は、ノードＮ１および
Ｎ２の電位レベルはＨレベル（電源電位Ｖｃｃ）にプリ
チャージされる。これに応じて、制御信号ＵＰおよびＤ
ＯＷＮはいずれも非活性化（Ｌレベル）される。
【０１５６】制御信号ＲＣ０が活性化されると、ノード
Ｎ１およびＮ２は、電源電位Ｖｃｃと切り離される。ま
た、同時に制御信号ＲＣ１が活性化（Ｈレベル）される
ので、ノードＮ１（Ｖｃｃプリチャージ）〜トランジス
タＴ１〜トランジスタＴ３〜接地電位Ｖｓｓおよび、ノ
ードＮ２（Ｖｃｃプリチャージ）〜トランジスタＴ２〜
トランジスタＴ１３〜接地電位Ｖｓｓに電流経路が形成
される。したがって、トランジスタＴ１およびＴ２のゲ
ートにそれぞれ入力される相補クロックＥＸＴ．ＣＬＫ
およびＥＸＴ．／ＣＬＫの電位レベルが、ノードＮ１お
よびＮ２の電位レベル差に反映されて現れる。ノードＮ
１およびＮ２の間の電位レベル差は、トランジスタＴ７
〜Ｔ１０で増幅される。
Ｎ１およびＮ２は、電源電位Ｖｃｃと切り離される。ま
た、同時に制御信号ＲＣ１が活性化（Ｈレベル）される
ので、ノードＮ１（Ｖｃｃプリチャージ）〜トランジス
タＴ１〜トランジスタＴ３〜接地電位Ｖｓｓおよび、ノ
ードＮ２（Ｖｃｃプリチャージ）〜トランジスタＴ２〜
トランジスタＴ１３〜接地電位Ｖｓｓに電流経路が形成
される。したがって、トランジスタＴ１およびＴ２のゲ
ートにそれぞれ入力される相補クロックＥＸＴ．ＣＬＫ
およびＥＸＴ．／ＣＬＫの電位レベルが、ノードＮ１お
よびＮ２の電位レベル差に反映されて現れる。ノードＮ
１およびＮ２の間の電位レベル差は、トランジスタＴ７
〜Ｔ１０で増幅される。
【０１５７】さらに、制御信号ＲＣ１が非活性化（Ｌレ
ベルへ）されて、信号ＲＣ２が活性化（Ｈレベルへ）さ
れると、増幅されたノードＮ１およびＮ２の電位レベル
は、トランジスタＴ７〜Ｔ１０で構成される交差結合型
アンプによってラッチされる。ノードＮ１およびＮ２の
電位レベルと、位相比較結果を示す制御信号ＵＰおよび
ＤＯＷＮの信号レベルとの関係は、図１３で説明した内
容と同一であるので、説明は繰り返さない。
ベルへ）されて、信号ＲＣ２が活性化（Ｈレベルへ）さ
れると、増幅されたノードＮ１およびＮ２の電位レベル
は、トランジスタＴ７〜Ｔ１０で構成される交差結合型
アンプによってラッチされる。ノードＮ１およびＮ２の
電位レベルと、位相比較結果を示す制御信号ＵＰおよび
ＤＯＷＮの信号レベルとの関係は、図１３で説明した内
容と同一であるので、説明は繰り返さない。
【０１５８】このような構成とすることによって、互い
に相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／
ＣＬＫの間の電位レベル差の増幅動作を、制御信号ＲＣ
１が活性化されるΔｔ１の期間のみで実行することがで
きる。制御信号ＲＣ１の活性化期間（Ｈレベル）の中央
を、リターンクロックＲＣＬＫの活性化エッジと合せる
ことによって、特定のウインドウ期間においてのみ相補
の外部クロックの電位レベル差の増幅動作を実行するこ
とになるので、リターンクロックＲＣＬＫを外部クロッ
クとの位相とさらに正確に比較することができる。
に相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／
ＣＬＫの間の電位レベル差の増幅動作を、制御信号ＲＣ
１が活性化されるΔｔ１の期間のみで実行することがで
きる。制御信号ＲＣ１の活性化期間（Ｈレベル）の中央
を、リターンクロックＲＣＬＫの活性化エッジと合せる
ことによって、特定のウインドウ期間においてのみ相補
の外部クロックの電位レベル差の増幅動作を実行するこ
とになるので、リターンクロックＲＣＬＫを外部クロッ
クとの位相とさらに正確に比較することができる。
【０１５９】図１８は、位相比較器２１０の第５の構成
例を示す回路図である。図１８を参照して、第５の構成
例に従う位相比較器２１０は、図１６に示される位相比
較器と類似の構成を有し、トランジスタＴ２のゲートに
入力される信号が、反転クロックＥＸＴ．／ＣＬＫでは
なく単一の外部クロックＥＸＴ．ＣＬＫを受付るための
基準電圧ＶＲＥＦである点が異なる。
例を示す回路図である。図１８を参照して、第５の構成
例に従う位相比較器２１０は、図１６に示される位相比
較器と類似の構成を有し、トランジスタＴ２のゲートに
入力される信号が、反転クロックＥＸＴ．／ＣＬＫでは
なく単一の外部クロックＥＸＴ．ＣＬＫを受付るための
基準電圧ＶＲＥＦである点が異なる。
【０１６０】このような構成とすることによって、位相
比較器２１０は、リターンクロックＲＣＬＫの活性化エ
ッジを中心として設けられる特定の期間において、外部
クロックＥＸＴ．ＣＬＫと基準電圧ＶＲＥＦとの電位レ
ベル差を増幅して、その増幅結果を増幅しかつラッチす
ることができる。したがって、外部クロックが相補クロ
ックでなく単一のクロックである場合にも、リターンク
ロックＲＣＬＫの位相と外部クロックＥＸＴ．ＣＬＫと
の位相比較を正確に実行することができる。
比較器２１０は、リターンクロックＲＣＬＫの活性化エ
ッジを中心として設けられる特定の期間において、外部
クロックＥＸＴ．ＣＬＫと基準電圧ＶＲＥＦとの電位レ
ベル差を増幅して、その増幅結果を増幅しかつラッチす
ることができる。したがって、外部クロックが相補クロ
ックでなく単一のクロックである場合にも、リターンク
ロックＲＣＬＫの位相と外部クロックＥＸＴ．ＣＬＫと
の位相比較を正確に実行することができる。
【０１６１】図１９は、位相比較器の第６の構成例を示
す回路図である。図１９を参照して、第６の構成例に従
う位相比較器２１０は、相補クロックＥＸＴ．ＣＬＫお
よびＥＸＴ．／ＣＬＫをノードＮ１およびＮ２に伝達す
るためのトランスファゲートＴＧ１およびＴＧ２と、ノ
ードＮ１およびＮ２の電位差を増幅してラッチする差動
増幅ラッチ回路２１６と、差動増幅ラッチ回路２１６と
電源電位Ｖｃｃおよび接地電位Ｖｓｓとの間にそれぞれ
電気的に結合されるＰ型ＭＯＳトランジスタＴ１４およ
びＮ型ＭＯＳトランジスタＴ３とを含む。差動増幅ラッ
チ回路２１６は、制御信号ＲＣをトリガとして、トラン
ジスタＴ３およびＴ１４を介して動作電流を供給され
て、差動増幅動作を開始する。
す回路図である。図１９を参照して、第６の構成例に従
う位相比較器２１０は、相補クロックＥＸＴ．ＣＬＫお
よびＥＸＴ．／ＣＬＫをノードＮ１およびＮ２に伝達す
るためのトランスファゲートＴＧ１およびＴＧ２と、ノ
ードＮ１およびＮ２の電位差を増幅してラッチする差動
増幅ラッチ回路２１６と、差動増幅ラッチ回路２１６と
電源電位Ｖｃｃおよび接地電位Ｖｓｓとの間にそれぞれ
電気的に結合されるＰ型ＭＯＳトランジスタＴ１４およ
びＮ型ＭＯＳトランジスタＴ３とを含む。差動増幅ラッ
チ回路２１６は、制御信号ＲＣをトリガとして、トラン
ジスタＴ３およびＴ１４を介して動作電流を供給され
て、差動増幅動作を開始する。
【０１６２】同様に、制御信号ＲＣをトリガとして、ト
ランスファゲートＴＧ１およびＴＧ２はクロックＥＸ
Ｔ．ＣＬＫおよびＥＸＴ．／ＣＬＫのノードＮ１および
Ｎ２への伝達を中止する。したがって、差動増幅ラッチ
回路２１６は、制御信号ＲＣが活性化されたタイミング
におけるクロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫと
の間の電位レベル差を閉じ込めて増幅かつラッチし、ラ
ッチ情報に基づいて制御信号ＵＰおよびＤＯＷＮを生成
する。
ランスファゲートＴＧ１およびＴＧ２はクロックＥＸ
Ｔ．ＣＬＫおよびＥＸＴ．／ＣＬＫのノードＮ１および
Ｎ２への伝達を中止する。したがって、差動増幅ラッチ
回路２１６は、制御信号ＲＣが活性化されたタイミング
におけるクロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫと
の間の電位レベル差を閉じ込めて増幅かつラッチし、ラ
ッチ情報に基づいて制御信号ＵＰおよびＤＯＷＮを生成
する。
【０１６３】図２０は、図１９に示される第６の構成例
に従う位相比較器の構成を詳細に説明する回路図であ
る。
に従う位相比較器の構成を詳細に説明する回路図であ
る。
【０１６４】図２０を参照して、トランスファゲートＴ
Ｇ１およびＴＧ２は、制御信号ＲＣに応答して動作する
ＣＭＯＳゲートで構成される。トランジスタＴ３は、ノ
ードＮｓと接地電位Ｖｓｓとの間に結合され、ゲートに
制御信号ＲＣの反転信号／ＲＣを受ける。トランジスタ
Ｔ１３は、ゲートに制御信号ＲＣの反転信号／ＲＣを受
ける。
Ｇ１およびＴＧ２は、制御信号ＲＣに応答して動作する
ＣＭＯＳゲートで構成される。トランジスタＴ３は、ノ
ードＮｓと接地電位Ｖｓｓとの間に結合され、ゲートに
制御信号ＲＣの反転信号／ＲＣを受ける。トランジスタ
Ｔ１３は、ゲートに制御信号ＲＣの反転信号／ＲＣを受
ける。
【０１６５】差動増幅ラッチ回路２１６は、ノードＮｄ
とノードＮ１およびＮ２との間にそれぞれ電気的に結合
されるＰ型ＭＯＳトランジスタＴ９およびＴ１０と、ノ
ードＮｓとＮ１およびＮ２との間にそれぞれ電気的に結
合されるＮ型ＭＯＳトランジスタＴ７およびＴ８とを含
む。トランジスタＴ７およびＴ９のゲートはノードＮ２
と結合され、トランジスタＴ８およびＴ１０のゲートは
ノードＮ１と結合される。
とノードＮ１およびＮ２との間にそれぞれ電気的に結合
されるＰ型ＭＯＳトランジスタＴ９およびＴ１０と、ノ
ードＮｓとＮ１およびＮ２との間にそれぞれ電気的に結
合されるＮ型ＭＯＳトランジスタＴ７およびＴ８とを含
む。トランジスタＴ７およびＴ９のゲートはノードＮ２
と結合され、トランジスタＴ８およびＴ１０のゲートは
ノードＮ１と結合される。
【０１６６】制御信号ＲＣの活性化（Ｈレベル）をトリ
ガとして、トランジスタＴ７〜Ｔ１０で構成される交差
結合型アンプが動作して、ノードＮ１およびＮ２の間の
電位レベル差の増幅が開始される。また、このタイミン
グにおいて、トランスファゲートＴＧ１およびＴＧ２は
オフされて、ノードＮ１およびＮ２は、外部クロックＥ
ＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫとそれぞれ切り離され
る。
ガとして、トランジスタＴ７〜Ｔ１０で構成される交差
結合型アンプが動作して、ノードＮ１およびＮ２の間の
電位レベル差の増幅が開始される。また、このタイミン
グにおいて、トランスファゲートＴＧ１およびＴＧ２は
オフされて、ノードＮ１およびＮ２は、外部クロックＥ
ＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫとそれぞれ切り離され
る。
【０１６７】したがって、差動増幅ラッチ回路２１６
は、制御信号ＲＣの活性化（Ｈレベル）タイミングにお
ける外部クロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫの
電位レベルを閉じ込めて、閉じ込めた電位レベル差を増
幅してノードＮ１およびＮ２に出力する。制御信号ＲＣ
の活性化タイミングにおける互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルの
関係と、位相比較結果を示す制御信号ＵＰおよびＤＯＷ
Ｎの信号レベルとの関係は、図１３で説明した内容と同
一であるので、説明は繰り返さない。
は、制御信号ＲＣの活性化（Ｈレベル）タイミングにお
ける外部クロックＥＸＴ．ＣＬＫとＥＸＴ．／ＣＬＫの
電位レベルを閉じ込めて、閉じ込めた電位レベル差を増
幅してノードＮ１およびＮ２に出力する。制御信号ＲＣ
の活性化タイミングにおける互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルの
関係と、位相比較結果を示す制御信号ＵＰおよびＤＯＷ
Ｎの信号レベルとの関係は、図１３で説明した内容と同
一であるので、説明は繰り返さない。
【０１６８】このような構成によっても、互いに相補の
外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの
電位レベルが等しくなるタイミングで規定される外部ク
ロックの位相と、制御信号ＲＣすなわちリターンクロッ
クの位相とを比較して、位相比較結果を制御信号ＵＰお
よびＤＯＷＮに反映して出力することが可能である。
外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの
電位レベルが等しくなるタイミングで規定される外部ク
ロックの位相と、制御信号ＲＣすなわちリターンクロッ
クの位相とを比較して、位相比較結果を制御信号ＵＰお
よびＤＯＷＮに反映して出力することが可能である。
【０１６９】図２１は、位相比較器２１０の第７の構成
例を示す回路図である。図２１を参照して、第７の構成
例に従う位相比較器２１０は、図２０に示される位相比
較器と同様の構成を有するが、トランスファゲートＴＧ
２を介してノードＮ２に伝達される信号が、反転クロッ
クＥＸＴ．／ＣＬＫではなく単一の外部クロックＥＸ
Ｔ．ＣＬＫを受付るための基準電圧ＶＲＥＦである点が
異なる。その他の構成および動作については、図２０に
示される位相比較器２００と同様であるので説明は繰返
さない。
例を示す回路図である。図２１を参照して、第７の構成
例に従う位相比較器２１０は、図２０に示される位相比
較器と同様の構成を有するが、トランスファゲートＴＧ
２を介してノードＮ２に伝達される信号が、反転クロッ
クＥＸＴ．／ＣＬＫではなく単一の外部クロックＥＸ
Ｔ．ＣＬＫを受付るための基準電圧ＶＲＥＦである点が
異なる。その他の構成および動作については、図２０に
示される位相比較器２００と同様であるので説明は繰返
さない。
【０１７０】このような構成とすることによって、外部
クロックが相補クロックでなく単一のクロックである場
合にも、リターンクロックＲＣＬＫの位相と外部クロッ
クＥＸＴ．ＣＬＫとの位相比較を正確に行なうことがで
きる。
クロックが相補クロックでなく単一のクロックである場
合にも、リターンクロックＲＣＬＫの位相と外部クロッ
クＥＸＴ．ＣＬＫとの位相比較を正確に行なうことがで
きる。
【０１７１】実施の形態１０において説明した種々の構
成例に従う位相比較器は、実施の形態１〜９に従うクロ
ック発生回路中に具備される位相比較器２１０，２１０
ａ，２１０ｂに適宜使用することができる。
成例に従う位相比較器は、実施の形態１〜９に従うクロ
ック発生回路中に具備される位相比較器２１０，２１０
ａ，２１０ｂに適宜使用することができる。
【０１７２】また、本実施の形態においては、半導体記
憶装置におけるデータ入力／出力タイミングを実行する
ためのトリガ信号となる内部動作クロックの生成につい
て代表的に説明したが、本願発明は、外部クロックに同
期して動作する内部回路に対する動作クロックの供給に
ついて、一般的に適用することが可能である。この場合
には、実施の形態１〜９の構成におけるデータ出力制御
回路５０もしくはデータ入力ラッチ回路４０を、内部回
路に置換えて本願発明の構成を適用すればよい。
憶装置におけるデータ入力／出力タイミングを実行する
ためのトリガ信号となる内部動作クロックの生成につい
て代表的に説明したが、本願発明は、外部クロックに同
期して動作する内部回路に対する動作クロックの供給に
ついて、一般的に適用することが可能である。この場合
には、実施の形態１〜９の構成におけるデータ出力制御
回路５０もしくはデータ入力ラッチ回路４０を、内部回
路に置換えて本願発明の構成を適用すればよい。
【０１７３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１７４】
【発明の効果】請求項１記載のクロック発生回路は、位
相比較器に入力される内部クロックの位相を、互いに相
補の外部クロックの電位レベルが交差する位相と直接比
較するので、外部クロック波形、電源電圧、電源ノイ
ズ、温度条件、およびプロセス等の変動によって生じる
外部クロックを内部クロックに変換する際に生じる遅延
時間の変動が、内部クロックの位相精度に悪影響を与え
ることを防止でき、内部クロックの位相精度を良好に維
持できる。
相比較器に入力される内部クロックの位相を、互いに相
補の外部クロックの電位レベルが交差する位相と直接比
較するので、外部クロック波形、電源電圧、電源ノイ
ズ、温度条件、およびプロセス等の変動によって生じる
外部クロックを内部クロックに変換する際に生じる遅延
時間の変動が、内部クロックの位相精度に悪影響を与え
ることを防止でき、内部クロックの位相精度を良好に維
持できる。
【０１７５】請求項２記載のクロック発生回路は、外部
クロックの１周期に対応して第１および第２の位相比較
器による遅延調整を実行できるので、請求項１記載のク
ロック発生回路が奏する効果に加えて、ロック状態に至
るまでの所要時間を短縮して位相調整を高速化できる。
さらに、位相を合せ込むべきクロックエッジ（立上りエ
ッジ／立下りエッジ）を取り違えることがなくなるの
で、ロック可能な周波数範囲を広く取ることができる。
クロックの１周期に対応して第１および第２の位相比較
器による遅延調整を実行できるので、請求項１記載のク
ロック発生回路が奏する効果に加えて、ロック状態に至
るまでの所要時間を短縮して位相調整を高速化できる。
さらに、位相を合せ込むべきクロックエッジ（立上りエ
ッジ／立下りエッジ）を取り違えることがなくなるの
で、ロック可能な周波数範囲を広く取ることができる。
【０１７６】請求項３記載のクロック発生回路は、請求
項１記載のクロック発生回路が奏する効果に加えて、外
部クロックの立上りおよび立下りエッジの両方に応答し
て内部クロックを生成できる。また、第１および第２の
可変遅延回路の遅延量を共通に制御するので、外部クロ
ックの両エッジにそれぞれ対応する内部クロックの活性
化を等間隔化することができる。
項１記載のクロック発生回路が奏する効果に加えて、外
部クロックの立上りおよび立下りエッジの両方に応答し
て内部クロックを生成できる。また、第１および第２の
可変遅延回路の遅延量を共通に制御するので、外部クロ
ックの両エッジにそれぞれ対応する内部クロックの活性
化を等間隔化することができる。
【０１７７】請求項４記載のクロック発生回路は、請求
項１記載のクロック発生回路が奏する効果に加えて、外
部クロックの立上りおよび立下りエッジの両方に応答し
て内部クロックを生成できる。さらに、外部クロックの
両エッジにそれぞれ応答して生成される内部動作トリガ
信号の位相を独立に調整するので、互いに相補の外部ク
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のス
キューを独立に調整できる。
項１記載のクロック発生回路が奏する効果に加えて、外
部クロックの立上りおよび立下りエッジの両方に応答し
て内部クロックを生成できる。さらに、外部クロックの
両エッジにそれぞれ応答して生成される内部動作トリガ
信号の位相を独立に調整するので、互いに相補の外部ク
ロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のス
キューを独立に調整できる。
【０１７８】請求項５記載のクロック発生回路は、請求
項１記載のクロック発生回路が奏する効果に加えて、外
部クロックの立上りおよび立下りエッジの両方に応答し
て内部クロックを生成できる。さらに、クロックセレク
タを用いない簡易な制御に基づいて、外部クロックの両
エッジにそれぞれ応答して生成される内部動作トリガ信
号の位相を独立に調整して、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキュー
を独立に調整できる。
項１記載のクロック発生回路が奏する効果に加えて、外
部クロックの立上りおよび立下りエッジの両方に応答し
て内部クロックを生成できる。さらに、クロックセレク
タを用いない簡易な制御に基づいて、外部クロックの両
エッジにそれぞれ応答して生成される内部動作トリガ信
号の位相を独立に調整して、互いに相補の外部クロック
ＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキュー
を独立に調整できる。
【０１７９】請求項６から１１記載のクロック発生回路
は、ＤＬＬによってフィードバックされる内部クロック
の位相と相補の外部クロックの電位が交差する位相と
を、位相比較器によって正確に比較することができる。
は、ＤＬＬによってフィードバックされる内部クロック
の位相と相補の外部クロックの電位が交差する位相と
を、位相比較器によって正確に比較することができる。
【０１８０】請求項１２および１３記載のクロック発生
回路は、互いに相補の外部クロックを基準として、ＰＬ
Ｌを用いて内部動作クロックを発生する場合において
も、外部クロック波形、電源電圧、電源ノイズ、温度条
件、およびプロセス等の変動によって生じる外部クロッ
クを内部クロックに変換する際に生じる遅延時間の変動
が、内部動作クロックの位相精度に悪影響を与えること
を防止でき、内部動作クロックの位相精度を良好に維持
できる。
回路は、互いに相補の外部クロックを基準として、ＰＬ
Ｌを用いて内部動作クロックを発生する場合において
も、外部クロック波形、電源電圧、電源ノイズ、温度条
件、およびプロセス等の変動によって生じる外部クロッ
クを内部クロックに変換する際に生じる遅延時間の変動
が、内部動作クロックの位相精度に悪影響を与えること
を防止でき、内部動作クロックの位相精度を良好に維持
できる。
【０１８１】請求項１４記載の半導体記憶装置は、位相
比較器に入力される内部クロックの位相を、互いに相補
の外部クロックの電位レベルが交差する位相と直接比較
するクロック発生回路によって生成される位相誤差の小
さい動作クロックを用いて内部回路を動作させるので、
外部クロックを内部クロックに変換する際に生じる遅延
時間の変動の影響を受けることなく、内部回路を相補の
外部クロックと同期した所定のタイミングで正確に動作
させることができる。
比較器に入力される内部クロックの位相を、互いに相補
の外部クロックの電位レベルが交差する位相と直接比較
するクロック発生回路によって生成される位相誤差の小
さい動作クロックを用いて内部回路を動作させるので、
外部クロックを内部クロックに変換する際に生じる遅延
時間の変動の影響を受けることなく、内部回路を相補の
外部クロックと同期した所定のタイミングで正確に動作
させることができる。
【０１８２】請求項１５記載の半導体記憶装置は、位相
比較器に入力される内部クロックの位相を、互いに相補
の外部クロックの電位レベルが交差する位相と直接比較
するクロック発生回路によって生成される位相誤差の小
さい動作クロックを用いてデータ入力制御回路を動作さ
せるので、半導体記憶装置のアクセスタイムｔＡＣを安
定的に維持できる。
比較器に入力される内部クロックの位相を、互いに相補
の外部クロックの電位レベルが交差する位相と直接比較
するクロック発生回路によって生成される位相誤差の小
さい動作クロックを用いてデータ入力制御回路を動作さ
せるので、半導体記憶装置のアクセスタイムｔＡＣを安
定的に維持できる。
【０１８３】請求項１６記載の半導体記憶装置は、位相
比較器に入力される内部クロックの位相を、互いに相補
の外部クロックの電位レベルが交差する位相と直接比較
するクロック発生回路によって生成される位相誤差の小
さい動作クロックを用いてデータ入力制御回路を動作さ
せるので、入力データのラッチタイミングを安定的に維
持することができる。
比較器に入力される内部クロックの位相を、互いに相補
の外部クロックの電位レベルが交差する位相と直接比較
するクロック発生回路によって生成される位相誤差の小
さい動作クロックを用いてデータ入力制御回路を動作さ
せるので、入力データのラッチタイミングを安定的に維
持することができる。
【図１】 本発明の実施の形態１に従うクロック発生回
路を具備する半導体記憶装置１０の構成を示す概略ブロ
ック図である。
路を具備する半導体記憶装置１０の構成を示す概略ブロ
ック図である。
【図２】 実施の形態１に従うクロック発生回路１００
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】 実施の形態２に従うクロック発生回路１０１
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】 位相比較器２１０の構成例を示すブロック図
である。
である。
【図５】 位相比較器２１０の他の構成例を示すブロッ
ク図である。
ク図である。
【図６】 本発明の実施の形態３に従うクロック発生回
路１０２の構成を示すブロック図である。
路１０２の構成を示すブロック図である。
【図７】 本発明の実施の形態４に従うクロック発生回
路１０３の構成を示すブロック図である。
路１０３の構成を示すブロック図である。
【図８】 本発明の実施の形態５に従うクロック発生回
路１０４の構成を示すブロック図である。
路１０４の構成を示すブロック図である。
【図９】 本発明の実施の形態６に従うクロック発生回
路１０５の構成を示すブロック図である。
路１０５の構成を示すブロック図である。
【図１０】 本発明の実施の形態７に従うクロック発生
回路１０６の構成を示すブロック図である。
回路１０６の構成を示すブロック図である。
【図１１】 本発明の実施の形態８に従うクロック発生
回路１０７の構成を示す回路図である。
回路１０７の構成を示す回路図である。
【図１２】 本発明の実施の形態９に従うクロック発生
回路１０８の構成を示すブロック図である。
回路１０８の構成を示すブロック図である。
【図１３】 位相比較器２１０の第１の構成例を示す回
路図である。
路図である。
【図１４】 位相比較器２１０の第２の構成例を示す回
路図である。
路図である。
【図１５】 位相比較器２１０の第３の構成例を示す回
路図である。
路図である。
【図１６】 位相比較器２１０の第４の構成例を示す回
路図である。
路図である。
【図１７】 制御信号ＲＣ０、ＲＣ１およびＲＣ２の活
性化タイミングを説明するタイミングチャートである。
性化タイミングを説明するタイミングチャートである。
【図１８】 位相比較器２１０の第５の構成例を示す回
路図である。
路図である。
【図１９】 位相比較器２１０の第６の構成例を示す回
路図である。
路図である。
【図２０】 第６の構成例に従う位相比較器の構成を詳
細に説明する回路図である。
細に説明する回路図である。
【図２１】 位相比較器２１０の第７の構成例を示す回
路図である。
路図である。
【図２２】 ＳＤＲＡＭにおけるデータ出力タイミング
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【図２３】 ＤＤＲ−ＳＤＲＡＭのデータ出力タイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図２４】 ＤＬＬを用いた従来の技術のクロック発生
回路５００の構成を示すブロック図である。
回路５００の構成を示すブロック図である。
【図２５】 ＤＤＲ−ＳＤＲＡＭに用いられる従来の技
術のクロック発生回路５１０の構成を示すブロック図で
ある。
術のクロック発生回路５１０の構成を示すブロック図で
ある。
【図２６】 従来のクロック発生回路５００の動作を示
すタイミングチャートである。
すタイミングチャートである。
３０ メモリコア、４０ データ入力ラッチ回路、５０
データ出力制御回路、１００，１０１，１０２，１０
３，１０４，１０５，１０６，１０７，１０８クロック
発生回路、１２０，１２５，１２５ａ，１２５ｂ クロ
ック入力回路、１３０，１３０ａ，１３０ｂ 可変遅延
回路、１４０，１４０ａ，１４０ｂ，１６０ レプリカ
回路、１５０，１５０ａ，１５０ｂ 遅延制御回路、１
７０クロックセレクタ、１８０ 遅延調整回路、２０
０，２１０，２１０ａ，２１０ｂ 位相比較器。
データ出力制御回路、１００，１０１，１０２，１０
３，１０４，１０５，１０６，１０７，１０８クロック
発生回路、１２０，１２５，１２５ａ，１２５ｂ クロ
ック入力回路、１３０，１３０ａ，１３０ｂ 可変遅延
回路、１４０，１４０ａ，１４０ｂ，１６０ レプリカ
回路、１５０，１５０ａ，１５０ｂ 遅延制御回路、１
７０クロックセレクタ、１８０ 遅延調整回路、２０
０，２１０，２１０ａ，２１０ｂ 位相比較器。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA15 BA21 BA23 CA07 CA11 5B079 BA20 BB04 BC03 CC02 CC14 DD06 DD20 5J106 AA05 BB00 CC03 CC24 DD24 DD29 GG04 HH02 JJ02
Claims (16)
- 【請求項１】 所定動作を実行する内部回路に対して、
外部クロックに同期した動作クロックを供給するクロッ
ク発生回路であって、 前記外部クロックおよび前記外部クロックと相補のクロ
ック信号である外部基準クロックを受けて第１の内部ク
ロックを生成する第１のクロック入力回路を備え、 前記第１の内部クロックは、前記外部クロックおよび前
記外部基準クロックの電位レベル差に応じて、第１の電
位と第２の電位との間における状態遷移を繰り返し、 前記第１の内部クロックを遅延して、前記動作クロック
として前記内部回路に供給される第２の内部クロックを
生成する第１の可変遅延回路と、 前記第２の内部クロックを前記内部回路における前記所
定動作の所要時間に相当する第１の所定時間さらに遅延
して、第３の内部クロックを生成する第１の模擬遅延回
路と、 前記外部クロックおよび前記外部基準クロックの電位レ
ベルが交差する位相と、前記第３の内部クロックの位相
とを比較する第１の位相比較器と、 前記第１の位相比較器の位相比較結果に基づいて、前記
第１の可変遅延回路の遅延量を制御する第１の遅延制御
回路とを備える、クロック発生回路。 - 【請求項２】 前記第３の内部クロックを前記第１のク
ロック入力回路で生じる遅延に相当する第２の所定時間
さらに遅延して、第４の内部クロックを生成する第２の
模擬遅延回路と、 前記第１の内部クロックと前記第４の内部クロックとの
位相を比較する第２の位相比較器とをさらに備え、 前記第１の遅延制御回路は、前記第１および第２の位相
比較器の位相比較結果に基づいて、前記第１の可変遅延
回路の遅延量を制御する、請求項１記載のクロック発生
回路。 - 【請求項３】 前記外部クロックおよび前記外部基準ク
ロックを受けて、前記第１の内部クロックと相補の第１
の内部サブクロックを生成する第２のクロック入力回路
と、 前記第１の内部サブクロックを遅延して、前記動作クロ
ックとして前記内部回路に供給される第２の内部サブク
ロックを生成する第２の可変遅延回路と、 前記第３の内部クロックを前記第１のクロック入力回路
で生じる遅延に相当する第２の所定時間さらに遅延し
て、第４の内部クロックを生成する第２の模擬遅延回路
と、 前記第１の内部クロックと前記第４の内部クロックとの
位相を比較する第２の位相比較器とをさらに備え、 前記第１の遅延制御回路は、前記第１および第２の位相
比較器の位相比較結果に基づいて、前記第１および第２
の可変遅延回路の遅延量を共通に制御する、請求項１記
載のクロック発生回路。 - 【請求項４】 前記外部クロックおよび前記外部基準ク
ロックを受けて、前記第１の内部クロックと相補の第１
の内部サブクロックを生成する第２のクロック入力回路
と、 前記第１の内部サブクロックを遅延して、前記動作クロ
ックとして前記内部回路に供給される第２の内部サブク
ロックを生成する第２の可変遅延回路と、 前記第２の内部クロックおよび前記第２の内部サブクロ
ックを受けて、一定の選択周期に基づいていずれか一方
を前記第１の模擬遅延回路に送出するクロック選択回路
とを備え、 前記第１の模擬遅延回路は、前記クロック選択回路が送
出するクロックを前記第１の所定時間さらに遅延して、
前記第３の内部クロックを生成し、 前記クロック発生回路は、 前記第１の位相比較器の位相比較結果に基づいて、前記
第１の遅延制御回路とは独立に前記第２の可変遅延回路
の遅延量を制御する第２の遅延制御回路とをさらに備え
る、請求項１記載のクロック発生回路。 - 【請求項５】 前記外部クロックおよび前記外部基準ク
ロックを受けて、前記第１の内部クロックと相補の第１
の内部サブクロックを生成する第２のクロック入力回路
と、 前記第１の内部サブクロックを遅延して、前記動作クロ
ックとして前記内部回路に供給される第２の内部サブク
ロックを生成する第２の可変遅延回路と、 前記第２の内部サブクロックを前記第１の所定時間さら
に遅延して、第３の内部サブクロックを生成する第２の
模擬遅延回路と、 前記外部クロックおよび前記外部基準クロックの電位レ
ベルが交差する位相と、前記第３の内部サブクロックの
位相とを比較する第２の位相比較器と、 前記第２の位相比較器の位相比較結果に基づいて、前記
第２の可変遅延回路の遅延量を制御する第２の遅延制御
回路とをさらに備える、請求項１記載のクロック発生回
路。 - 【請求項６】 前記第１の位相比較器は、前記第２の内
部クロックの電位レベルに応じて、前記外部クロックお
よび前記外部基準クロックの電位レベル差を第１および
第２の内部ノード間の電位レベル差に変換する電位差変
換回路と、 前記第１および第２の内部ノードの電位レベル差を増幅
して増幅結果を保持する差動増幅回路とを含み、 前記電位差変換回路は、 前記第１の内部ノードとに電気的に結合され、前記外部
クロックをゲートに受ける第１のトランジスタと、 前記第２の内部ノードと電気的に結合され、前記外部基
準クロックをゲートに受ける第２のトランジスタと、 前記第２の内部クロックの電位レベルに応じてオンし
て、前記電位差変換回路および前記差動増幅回路に動作
電流を供給するための電流供給トランジスタとを有し、 前記差動増幅回路は、前記増幅結果に基づいて、前記第
１の可変遅延回路の遅延量を増加するための第１の制御
信号および、前記第１の可変遅延回路の遅延量を減少す
るための第２の制御信号のいずれか一方を活性化する、
請求項１記載のクロック発生回路。 - 【請求項７】 前記差動増幅回路は、 前記第１および第２のノードのいずれか一方と電気的に
結合されるゲートを有し、前記第２の電位を供給するノ
ードと前記第１および第２の内部ノードとの間にそれぞ
れ設けられる第３および第４のトランジスタと、 前記第１および第２の内部ノードの電位レベルに応じ
て、前記第１および第２の制御信号の信号レベルを設定
するフリップフロップ回路とを有する、請求項６記載の
クロック発生回路。 - 【請求項８】 前記差動増幅回路は、 第３の内部ノードと電気的に結合されるゲートを有し、
前記第２のノードと第４のノードとの間に電気的に結合
される第３のトランジスタと、 前記第４の内部ノードと電気的に結合されるゲートを有
し、前記第１のノードと前記第３のノードとの間に電気
的に結合される第４のトランジスタと、 前記第２の電位を供給する電位供給ノードと前記第３の
内部ノードとの間に電気的に結合され、前記第４の内部
ノードと電気的に結合されるゲートを有する第５のトラ
ンジスタと、 前記電位供給ノードと前記第４の内部ノードとの間に電
気的に結合され、前記第３の内部ノードと電気的に結合
されるゲートを有する第６のトランジスタと、 前記電流供給トランジスタと相補的にオンして、前記電
位供給ノードと前記第３および第４の内部ノードとをそ
れぞれ電気的に結合する第７および第８のトランジスタ
と、 前記第３および第４の内部ノードの電位レベルにそれぞ
れ応じて、前記第１および第２の制御信号をそれぞれ生
成する第１および第２の論理ゲートとを有する、請求項
６記載のクロック発生回路。 - 【請求項９】 前記第１の位相比較器は、 第１のタイミング信号の活性化に応答して、前記外部ク
ロックおよび前記外部基準クロックの電位レベル差を第
１および第２の内部ノード間の電位レベル差に変換する
電位差変換回路と、 前記第１および第２の内部ノードの電位レベル差を増幅
して、前記第１および第２の内部ノードのそれぞれ電位
レベルを前記第１および第２の電位のいずれか一方ずつ
に設定する増幅結果を保持する差動増幅回路と、 第２のタイミング信号の活性化に応答して、前記電位差
変換回路に動作電流を供給する第１の電流供給回路と、 第３のタイミング信号の活性化に応答して、前記差動増
幅回路に動作電流を供給する第２の電流供給回路とを含
み、 前記第１および第２のタイミング信号は、前記第３の内
部クロックが前記第１の電位から前記第２の電位に遷移
する遷移タイミングよりも先に活性化され、 前記第２のタイミング信号は、前記第３の内部クロック
の前記遷移タイミングよりも後に非活性化され、 前記第３のタイミング信号は、前記第２のタイミング信
号の非活性化後に活性化され、 前記第１および第３のタイミング信号は、前記第３の内
部クロックが第２の電位から第１の電位に遷移するタイ
ミングにおいて先に非活性化され、 前記差動増幅回路は、前記第１および第２の内部ノード
の電位レベルに応じて、前記第１の可変遅延回路の遅延
量を増加するための第１の制御信号および、前記第１の
可変遅延回路の遅延量を減少するための第２の制御信号
のいずれか一方を活性化する、請求項１記載のクロック
発生回路。 - 【請求項１０】 前記第１の位相比較器は、 前記第２の内部クロックの電位レベルに応じて動作し、
前記外部クロックを第１のノードに伝達するための第１
の信号伝達ゲートと、 前記第１の信号伝達ゲートと同一のタイミングで動作
し、前記外部基準クロックを第１のノードに伝達するた
めの第２の信号伝達ゲートと、 前記第１および第２の内部ノードの電位レベル差を増幅
して、増幅結果を保持する差動増幅回路と、 前記第２の内部クロックの電位レベルに応じて動作し、
前記差動増幅回路に動作電流を供給する電流供給回路と
を含み、 前記第１および第２の信号伝達ゲートと前記電流供給回
路とは、相補的にオン／オフし、 前記差動増幅回路は、前記増幅結果に基づいて、前記第
１の可変遅延回路の遅延量を所定量増加するための第１
の制御信号および、前記第１の可変遅延回路の遅延量を
所定量減少するための第２の制御信号のいずれか一方を
活性化する、請求項１記載のクロック発生回路。 - 【請求項１１】 前記差動増幅回路は、前記第１および
第２の内部ノードの電位レベル差を増幅して、前記第１
および第２の内部ノードの電位レベルを前記第１および
第２の電位のいずれか一方ずつに設定する交差結合型ア
ンプを含み、 前記電流供給回路は、 前記第１の電位を供給する第１の電位供給ノードと前記
差動増幅回路との間に電気的に結合される第１のトラン
ジスタと、 前記第２の電位を供給する第２の電位供給ノードと前記
差動増幅回路との間に電気的に結合される第２のトラン
ジスタとを有し、 前記第１および第２のトランジスタは、前記第１および
第２の信号伝達ゲートと相補的にオン／オフする、請求
項１０記載のクロック発生回路。 - 【請求項１２】 所定動作を実行する内部回路に対し
て、外部クロックに同期した動作クロックを供給するク
ロック発生回路であって、 前記外部クロックおよび前記外部クロックと相補のクロ
ック信号である外部基準クロックの電位レベルが交差す
る位相と、前記動作クロックの位相とを比較する位相比
較器と、 前記位相比較器の位相比較結果に基づいて、遅延制御信
号を生成する遅延制御回路と、 前記動作クロックに基づいて内部クロックを生成する制
御回路と、 前記内部クロックを前記遅延制御信号に応じて遅延させ
て前記動作クロックを生成する可変遅延回路とを備え
る、クロック発生回路。 - 【請求項１３】 前記可変遅延回路と前記位相比較器と
の間に配置され、前記所定動作の実行タイミングを調整
するために、前記動作クロックを所定時間遅延させて前
記位相比較器に送出する調整遅延回路をさらに備える、
請求項１２記載のクロック発生回路。 - 【請求項１４】 外部クロックに同期して動作する半導
体記憶装置であって、 外部クロックに同期した動作クロックを生成するクロッ
ク発生回路を備え、 前記クロック発生回路は、 前記外部クロックおよび前記外部クロックと相補のクロ
ック信号である外部基準クロックを受けて第１の内部ク
ロックを生成する第１のクロック入力回路を含み、 前記第１の内部クロックは、前記外部クロックおよび前
記外部基準クロックの電位レベル差に応じて状態遷移を
繰り返し、 前記クロック発生回路は、 前記第１の内部クロックを遅延して、前記動作クロック
として前記内部回路に供給される第２の内部クロックを
生成する可変遅延回路と、 前記第２の内部クロックを所定時間さらに遅延して、第
３の内部クロックを生成する模擬遅延回路と、 前記外部クロックおよび前記外部基準クロックの電位レ
ベルが交差する位相と、前記第３の内部クロックの位相
とを比較する位相比較器と、 前記位相比較器の位相比較結果に基づいて、前記可変遅
延回路の遅延量を制御する遅延制御回路とを含む、半導
体記憶装置。 - 【請求項１５】 前記半導体記憶装置は、 データを記憶するためのメモリアレイと、 前記メモリアレイからの読出データを外部に出力するデ
ータ出力制御回路とをさらに備え、 前記データ出力制御回路は、前記動作クロックに応答し
てデータ出力を実行し、 前記所定時間は、前記データ出力の所要時間に相当す
る、請求項１４記載の半導体記憶装置。 - 【請求項１６】 前記半導体記憶装置は、 データを記憶するためのメモリアレイと、 外部から入力される、前記メモリアレイへの書込データ
を取り込むデータ入力制御回路とをさらに備え、 前記データ入力制御回路は、前記動作クロックに応答し
て前記書込データをラッチし、 前記所定時間は、前記書込データをラッチするタイミン
グに対応して定められる、請求項１４記載の半導体記憶
装置。
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