JP3362705B2 - 位相調整回路及びこれを内蔵した半導体記憶装置 - Google Patents

位相調整回路及びこれを内蔵した半導体記憶装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、位相調整回路及び
これを内蔵した半導体記憶装置に関し、書込み/読み出
しデータ信号とクロック信号との位相を調整する位相調
整回路及びこれを内蔵した半導体記憶装置に関する。
【0002】
【従来の技術】書込み/読み出しデータ信号をバスに時
分割に転送する半導体記憶装置は、クロックに同期させ
てデータの入出力を行っている。このような半導体記憶
装置は、書込み/読み出しデータを時分割して転送する
ことによって、信号線数を大幅に減少させている。
【0003】クロック信号を用いるときに問題となるの
は、クロックスキューであり、これを低減させるために
内部回路に供給するクロック信号の位相を調整すること
が必要となる。このような問題を解決する手段として、
半導体記憶装置内に位相調整回路を設けることが一般に
行われている。
【0004】例えば、ラムバスDRAM(RDRAM)
においては、複数のデータ出力信号相互の位相を合わせ
るようにデータ出力回路に供給する内部クロック信号が
調整される。さらに、RDRAMでは、出力データの出
力タイミングと外部クロック信号の所定のアクティブエ
ッジに同期させることで見かけ上の高速アクセスを実現
すべくデータ出力回路に供給する内部クロック信号の位
相が調整される。
【0005】このような内部クロック信号の位相を調整
をするために、位相調整回路は、外部から入力された外
部クロック信号の位相と、ダミー出力信号の位相とを比
較すればよい。ダミー出力回路は、出力回路が内部クロ
ック信号を受けてからデータを出力するまでの遅延時間
と同じ時間だけ内部クロック信号を遅延させる回路であ
り、外部クロック信号とダミー出力信号との位相を比較
し、これらが一致するような内部クロック信号を生成す
れば、外部クロック信号とデータ出力信号の位相が一致
する。係る内部クロック信号の生成条件は、ディジタル
コード信号で表され、該コード信号をアナログ値に変換
し、アナログ値に応じて必要なだけ遅延させた内部クロ
ック信号をデータ出力回路に供給することで、データ出
力信号と外部クロック信号の位相を合わせている。
【0006】
【発明が解決しようとする課題】しかし、内部クロック
信号の位相を調整する際、一度に多くのディジタルコー
ド信号が変化することによってノイズが発生し、このノ
イズによって内部クロック信号のタイミングが一時的に
大きくずれたりすることがある。この結果、所望の位相
の内部クロック信号が得ることができないばかりか、内
部クロック信号のデューティ比が悪化してしまい、内部
クロック信号が供給された回路に必要なセットアップタ
イム及びホールドタイムを得ることができず、期待され
た動作をせずに誤動作を引き起こしてしまう可能性があ
る。
【0007】したがって、本発明は、このような問題を
解決することを目的とするものであり、位相を調整する
ときに生じるノイズに影響されず、安定した調整が可能
な位相調整回路及びこれを内蔵した半導体記憶装置を提
供するものである。
【0008】
【課題を解決するための手段】本発明による位相調整回
路は、外部からの入力信号を入力し且つ電流源を備えた
差動増幅器と、差動増幅器の出力信号を所定時間遅延さ
せる手段と、入力信号と手段によって遅延された信号と
の位相のずれを比較する比較器と、比較器の結果に応じ
て複数のビットからなるコード信号を出力するコード信
号生成回路と、コード信号を入力として電流源の制御信
号を出力するD−A変換回路とを備えた位相調整回路に
おいて、D−A変換回路は第1のコード信号に応じて第
1の制御信号を出力し、第1のコード信号が第2のコー
ド信号に変化すると所定の期間第1の制御信号が出力さ
れその後に第2のコード信号に応じた第2の制御信号が
出力されることを特徴とする。
【0009】さらに、本発明による半導体記憶装置は、
外部から入力されるクロック信号と、メモリアレイと、
メモリアレイのデータを前記クロック信号に応じて出力
するデータ出力回路と、クロック信号の位相を調整する
位相調整回路とを備え、その位相調整回路は、クロック
信号を入力し且つ電流源を備えた差動増幅器と、差動増
幅器の出力信号をデータ出力回路分だけ遅延させる手段
と、入力信号と手段によって遅延された信号との位相の
ずれを比較する比較器と、比較器の結果に応じて複数の
ビットからなるコード信号を出力するコード信号生成回
路と、コード信号を入力として電流源の制御信号を出力
するD−A変換回路とを有し、D−A変換回路は第1の
コード信号に応じて第1の制御信号を出力し、第1のコ
ード信号が第2のコード信号に変化すると所定の期間第
1の制御信号が出力されその後に第2のコード信号に応
じた第2の制御信号が出力されることを特徴とする。
【0010】
【発明の実施の形態】以下、本発明の実施の形態よる位
相調整回路及びこれを内蔵した半導体記憶装置について
図面を参照しながら説明する。
【0011】図1は、位相調整回路12を有する半導体
記憶装置10の全体を概略的に示すブロック図であり、
簡単のため、データ出力回路14に入力されるクロック
信号に対してのみ位相調整することを示している。実際
には、入力回路に入力されるクロック信号に対しても位
相調整回路が設けられる。
【0012】位相調整回路12は、外部クロック信号C
LKを受けて内部クロック信号16を生成する制御回路
13と、データ出力回路14が内部クロック信号16を
受けてからデータ出力端子Doutにデータを出力する
までの遅延時間と同じ時間だけ内部クロック信号16を
遅延させてダミー出力信号17を生成するダミー回路1
5を備えている。
【0013】位相調整のための制御回路13は、図2に
示されるように、外部クロック信号CLKの位相とダミ
ー出力信号17の位相とを比較する比較器22と、比較
の結果に応じてコード信号A1〜Anからなるnビット
の符号化ディジタル信号を出力するコード信号生成回路
21と、コード信号A1〜AnをD−A変換し、コード
信号A1〜Anに応じた電流Ioutを出力するD−A
変換器20と、D−A変換器20から出力されたIou
tを入力電流とするカレントミラー回路によって電流源
24に流れる電流を制御する差動増幅器23を含んでい
る。
【0014】差動増幅器23は、外部から入力された外
部クロック信号CLKと該クロック信号CLKの反転信
号を受け、電流源24に流れる電流値に基づいてデータ
出力回路14に供給される内部クロック信号CLKIの
駆動能力を調整する。すなわち、内部クロック信号CL
KIの位相は、当該駆動能力によって調整される。ま
た、内部クロック信号CLKIは、データ出力回路14
と同じ遅延を有するダミー回路15に供給され、このダ
ミー回路15のダミー出力信号17の位相と外部クロッ
ク信号CLKとが比較器22で比較される。コード信号
生成回路21はこの比較結果に応じてコード信号A1〜
Anを出力し、D−A変換器10はコード信号A1〜A
nに対応してアナログ電流Ioutに変換する。
【0015】次に、本実施の形態による位相調整回路に
ついて説明する前に、本発明による対策の施されていな
い参考例による位相調整回路について、図6を参照して
説明する。
【0016】図6は、図2に示す位相調整回路内のD−
A変換器20をD−A変換器20’にて構成した例であ
る。図に示すように、D−A変換器20’はコード信号
A1〜Anを接点Sに流れる電流値に変換するD−A変
換回路61と、該電流値に応じてIoutを出力するカ
レントミラー回路62を有する。D−A変換回路61に
てD−A変換を行う際に多くのコード信号が変化する場
合、D−A変換回路61の出力にはハザードが発生す
る。例えば、コード信号が8ビットで構成され、D−A
変換回路61のA1〜A8が(01111111)から
(10000000)に変化する場合、すべてのコード
が変化するために接点Sの電位が揺れ、コード変化によ
る電流のステップ幅に対して数倍から数十倍の大きさを
有するハザードが発生し、このハザードが直接電流Io
utに影響を与える。その結果として、電流Ioutに
よって制御される内部クロック信号CLKIの位相がず
れ、例えばデータ出力回路14にて誤動作が生じたり、
一時的に特性が悪化することがある。
【0017】次に、本発明の第1の実施の形態による位
相比較回路について図3を用いて説明する。図3に示す
D−A変換器20は、図2に示すD−A変換器20の具
体的回路である。図3に示すように、D−A変換器20
は、D−A変換回路31及びカレントミラー回路32か
らなる。
【0018】信号Biasは、各トランジスタM1〜M
nのゲートに常に一定の電圧を供給し、接点Sに流れる
電流値を制御している。トランジスタM1〜Mnは、各
ゲート幅が1:2:4:…2nとなっており、このゲー
ト幅と比例関係にある電流値によって各トランジスタM
1〜Mnに流れる電流値に重みをもたせている。トラン
ジスタN1〜Nnはスイッチの役割を果たしており、コ
ード信号A1〜Anを受けて接点Sに電流を流してい
る。これによりコード信号A1〜Anは接点Sに流れる
電流値にD−A変換され、さらにカレントミラー回路2
を介し、トランジスタP1/P2の比によって決められ
た電流Ioutとして出力される。
【0019】カレントミラー回路32には、入力側トラ
ンジスタP1と出力側トランジスタP2との間にスイッ
チ回路34と容量素子36を設けている。図3に示すス
イッチ回路34はトランスファ回路であり、スイッチ制
御回路33より出力されるスイッチ制御信号Soutに
より制御される。ここで容量素子36は、スイッチ回路
34がオフになっているときに接点Sの電位を実質的に
保持するだけの容量値であり、また、スイッチ回路34
がオンになっているときにD−A変換回路31側のコー
ド変換を伝えるのに実質的に支障をきたさない容量値で
ある。係る容量素子36は、別途設けてもよいし、トラ
ンジスタP2のゲート容量を利用してもよく、その手段
は特に限定されない。
【0020】スイッチ制御回路33は、コード信号A1
〜Anよりも前に発生するコード信号A’1〜A’nを
受け、これが変化したことに応答してスイッチ制御信号
Soutを発生する回路である。つまりトランジスタN
1〜Nnがコード信号A1〜Anを受ける前に、所定の
時間スイッチ制御信号Soutを活性化する。なお、ス
イッチ制御回路は、コード信号生成回路21内に組み込
むことができ、例えばコード信号A1〜Anがバッファ
リングされる直前の信号を監視してこれが変化したとき
にスイッチ制御信号Soutを発生するよう構成すれば
よく、その具体的手段については特に限定されない。つ
まり、コード信号A1〜Anが変化する前にスイッチ制
御信号Soutを活性化させるものであればどのような
回路であっても構わない。
【0021】図4に本発明の第1の実施の形態による位
相調整回路のタイミング図を示す。図4に示すように、
位相比較結果を受けてコード生成回路より出力されるn
ビットのコード信号がD−A変換回路31に入力される
前、すなわち、D−A変換回路31に入力されるコード
が変化するよりも前に、スイッチ制御回路33によって
スイッチ制御信号Soutが活性化される(図4Sou
t)。スイッチ制御信号Soutを受けて、D−A変換
回路31の出力を入力信号とするカレントミラー回路3
2の出力側に設けられたスイッチ回路34が所定の時間
オフ状態となる。スイッチ回路34がオフ状態になった
後、コード信号A1〜AnがD−A変換回路31に入力
される。接点Sの電位は、当該ビット変化によって電位
が揺れるが、スイッチ回路34がオフ状態となっている
ので、この電位の揺れによって電流Ioutにハザード
が生じることはない。ここで、スイッチ回路34をオフ
状態とする時間は接点Sの電位が実質的に落ち着くのに
要する時間とする。このとき、トランジスタP2のゲー
ト電圧には容量素子36によってスイッチ回路34がオ
フ状態となる前の電位が保持されている(図4容量素子
の電位)。したがって、スイッチ回路34がオフ状態に
なっている間もカレントミラー回路32の電流Iout
はオフ状態になる前と変わらない値を保つことができ
る。所定の時間が経過しスイッチ制御信号Soutが非
活性状態となり、スイッチ制御回路33がオン状態とな
る(図4Sout)。そして、接点SとトランジスタP
2のゲートが接続され、入力されたコード信号A1〜A
nに基づいて電流Ioutが出力される。
【0022】なお、ビット変化によって生じるハザード
は、変化したビットのゲート幅に依存する。ゲート幅の
小さい下位ビットによって生じるハザードは比較的小さ
い。そこで、図5に示すように、時間αにてスイッチ回
路34がオフ状態となり、時間βにてD−A変換回路3
2にてビット変化があり、時間γにてスイッチ回路34
がオン状態に戻った場合において、上位ビットの変化や
多くのビットが一度に変化する場合など大きなハザード
が生じる場合(図5c)にはスイッチ制御信号を活性化
させスイッチ回路34をオフ状態とし、それ以外の場合
(図5a,b)にはスイッチ回路34をオン状態とし接
点Sの電位を伝搬することによって、効率よくハザード
を抑えることもできる。
【0023】さらに、コード信号生成回路21が図示し
ない別のクロック信号によって制御されている場合は、
スイッチ制御信号Soutをそのクロック信号より生成
することができる。そのため、本実施例においてスイッ
チ制御回路は不要となり、これによって、面積を小さく
することができるとともにクロック信号に対して高速な
D−A変換を行うことができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体記憶装置の全
体を示すブロック図である。
【図2】本発明の実施の形態による位相調整回路の全体
を示すブロック図である。
【図3】本発明の実施の形態によるD−A変換器を示す
回路図である。
【図4】本発明の実施の形態によるD−A変換器のタイ
ミング波形図である。
【図5】本発明の他の実施の形態によるD−A変換器の
タイミング波形図である。
【図6】D−A変換器の参考図である。
【符号の説明】
10 半導体記憶装置 11 メモリセルアレイ 12 位相調整回路 13 制御回路 14 データ出力回路 15 ダミー回路 16 内部クロック信号 17 ダミー出力信号 20 D−A変換器 21 コード信号生成回路 22 比較器 23 差動増幅器 24 電流源 31、61 D−A変換回路 32、62 カレントミラー回路 33 スイッチ制御回路 34 スイッチ回路 35 インバータ 36 容量素子

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 外部からの入力信号を入力し且つ電流源
    を備えた差動増幅器と、前記差動増幅器の出力信号を所
    定時間遅延させる手段と、前記入力信号と前記手段によ
    って遅延された信号との位相のずれを比較する比較器
    と、前記比較器の結果に応じて複数ビットからなるコー
    ド信号を出力するコード信号生成回路と、前記コード信
    号を入力として前記電流源の制御信号を出力するD−A
    変換回路とを備えた位相調整回路において、前記D−A
    変換回路は、前記コード信号に応じてアナログ信号を出
    力する手段と、前記アナログ信号を入力とするカレント
    ミラー回路であって入力側と出力側の間にスイッチ回路
    及び容量素子を設けたカレントミラー回路とを備え、第
    1のコード信号が第2のコード信号に変化した後の所定
    の期間は、前記カレントミラー回路は前記スイッチ回路
    をオフ状態とし前記容量素子に保持されている前記第1
    のコード信号に応じた第1のアナログ信号が前記出力側
    に供給され前記第1のアナログ信号に対応して第1の出
    力電流を出力し、前記所定の期間後は、前記第2のコー
    ド信号に応じて前記手段から出力された第2のアナログ
    信号に対応して第2の出力電流を出力することを特徴と
    する位相調整回路。
  2. 【請求項2】 外部から入力されるクロック信号と、メ
    モリアレイと、前記メモリアレイのデータを前記クロッ
    ク信号に応じて出力するデータ出力回路と、前記クロッ
    ク信号の位相を調整する位相調整回路とを備える半導体
    記憶装置において、 前記位相調整回路は、前記クロック信号を入力し且つ電
    流源を備えた差動増幅器と、前記差動増幅器の出力信号
    を前記データ出力回路分だけ遅延させる手段と、前記ク
    ロック信号と前記手段によって遅延された信号との位相
    のずれを比較する比較器と、前記比較器の結果に応じて
    複数のビットからなるコード信号を出力するコード信号
    生成回路と、前記コード信号を入力としスイッチ回路と
    保持手段とを介して前記電流源の制御信号を出力するD
    −A変換回路とを備え、前記D−A変換回路は、第1の
    コード信号が第2のコード信号に変化してから所定の期
    間は、前記スイッチ回路をオフ状態とし前記保持手段に
    保持されていた前記第1のコード信号に基づく第1の制
    御信号を出力し、前記所定の期間が経過した後には、
    記スイッチ回路をオン状態とし前記第2のコード信号に
    基づく第2の制御信号を出力する ことを特徴とする半導
    体記憶装置。
  3. 【請求項3】 外部クロックに基づいて内部クロックを
    生成する内部クロック生成手段と、前記内部クロックの
    位相と前記外部クロックとの位相とを比較する比較器
    と、前記比較器による比較結果に基づきこれらが所定の
    関係を有するように前記内部クロック生成手段を制御す
    る制御手段とを備え、前記制御手段は、前記比較器によ
    る比較結果が変化したことに応答して、所定の期間、変
    化前の比較結果に基づいて前記内部クロック生成手段を
    制御し、前記所定の期間が経過した後、変化後の比較結
    果に基づいて前記内部クロック生成手段を制御するもの
    であって、前記比較器による比較結果を受けこれに基づ
    きコード信号を生成するコード信号生成部と、前記コー
    ド信号を受けこれをアナログ信号に変換するD−A変換
    部と、前記アナログ信号を前記内部クロック生成手段に
    供給する供給部と、前記比較器による比較結果が変化す
    ることを報知する報知部とを含み、前記供給部は、前記
    報知部による報知の後、前記所定の期間、前記内部クロ
    ック生成手段への変化後のアナログ信号の供給を停止す
    ことを特徴とする位相調整回路。
  4. 【請求項4】 前記供給部は、前記アナログ信号に応答
    した電流を流す入力トランジスタと、トランスファゲー
    トを介してゲート電極が前記入力トランジスタのゲート
    電極に接続された出力トランジスタとを備え、前記トラ
    ンスファゲートは、前記報知部による報知の後、前記所
    定の期間非導通状態となることを特徴とする請求項3記
    載の位相調整回路。
  5. 【請求項5】 前記出力トランジスタの前記ゲート電極
    には容量素子が接続されていることを特徴とする請求項
    4記載の位相調整回路。
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