KR20010015332A

KR20010015332A - 위상 조정 회로 및 이를 내장한 반도체 기억장치

Info

Publication number: KR20010015332A
Application number: KR1020000040442A
Authority: KR
Inventors: 스즈끼미사오
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1999-07-16
Filing date: 2000-07-14
Publication date: 2001-02-26
Also published as: JP2001035157A; KR100370991B1; US6704384B1; JP3362705B2

Abstract

D-A 변환기를 사용한 위상 조정 회로에 있어서, D-A 변환시에 발생하는 노이즈의 전달을 억제하고 안정된 제어가 가능한 위상 조정 회로 및 이를 내장한 반도체 기억장치를 제공한다.

D-A 변환회로 (31) 와 커런트미러 (current mirror) 회로 (32) 로 구성되는 D-A 변환기 (20) 에 있어서, 스위치 회로 (34) 및 용량소자 (36) 를 설치한다. D-A 변환회로 (31) 에 코드 신호 (A1 ∼ An) 가 입력되기도 전에 스위치 회로 (34) 를 오프 상태로 하고, 절점 (S) 의 전위의 흔들림이 진정된 후에 스위치 회로 (34) 를 온 상태로 함으로써, D-A 변환회로 (31) 에 발생하는 해자드가 커런트미러 회로 (32) 에 전달되는 것을 억제한다. 또, 용량소자 (36) 가 스위치 회로 (34) 가 오프 상태로 되어 있는 기간, 코드 신호가 변화하기 전의 전위를 유지함으로써 출력전류 (Iout) 를 유지하고 있다.

Description

위상 조정 회로 및 이를 내장한 반도체 기억장치{PHASE ADJUSTING CIRCUIT AND SEMICONDUCTOR MEMORY INCORPORATING THE SAME}

본 발명은, 위상 조정 회로 및 이를 내장한 반도체 기억장치에 관한 것으로, 기입/판독 데이터 신호와 클록 신호와의 위상을 조정하는 위상 조정 회로 및 이를 내장한 반도체 기억장치에 관한 것이다.

기입/판독 데이터 신호를 버스에 시분할로 전송하는 반도체 기억장치는, 클록에 동기시켜 데이터의 입출력을 행하고 있다. 이러한 반도체 기억장치는, 기입/판독 데이터를 시분할하여 전송함으로써, 신호선 수를 대폭 감소시키고 있다.

클록 신호를 이용할 때에 문제가 되는 것은 클록스큐로서, 이를 저감시키기 위하여 내부 회로에 공급하는 클록 신호의 위상을 조정할 필요가 있다. 이러한 문제를 해결하는 수단으로 반도체 기억장치 내에 위상 조정 회로를 설치하는 것이 일반적으로 행해지고 있다.

예를 들면 램버스 DRAM (RDRAM) 에 있어서는, 복수의 데이터 출력 신호의 상호의 위상을 맞추도록 데이터 출력 회로에 공급하는 내부 클록 신호가 조정된다. 또, RDRAM 에서는, 출력 데이터의 출력 타이밍과 외부 클록 신호의 소정의 액티브 에지에 동기시킴으로써 외관상의 고속 액세스를 실현하기 위해 데이터 출력 회로에 공급하는 내부 클록 신호의 위상이 조정된다.

이러한 내부 클록 신호의 위상을 조정하기 위해, 위상 조정 회로는, 외부로부터 입력되는 클록 신호의 위상과 더미 출력 신호의 위상을 비교하면 된다. 더미 출력 회로는 출력 회로가 내부 클록 신호를 받고 나서 데이터를 출력하기까지의 지연시간과 동일한 시간만큼 내부 클록 신호를 지연시키는 회로로서, 외부 클록 신호와 더미 출력 신호와의 위상을 비교하여 이들이 일치하는 내부 클록 신호를 생성하면, 외부 클록 신호와 데이터 출력 신호의 위상이 일치한다. 이러한 내부 클록 신호의 생성조건은 디지털 코드 신호로 표시되며, 이 코드 신호를 아날로그 값으로 변환하여 아날로그값에 따라 필요한 만큼 지연시킨 내부 클록신호를 데이터 출력회로에 공급함으로써 데이터 출력신호와 외부 클록신호의 위상을 맞추고 있다.

그러나, 내부 클록 신호의 위상을 조정할 때, 한번에 많은 디지털 코드 신호가 변화하기 때문에 노이즈가 발생하고, 이 노이즈로 인해 내부 클록 신호의 타이밍이 일시적으로 크게 어긋나거나 하는 경우가 있다. 그 결과, 원하는 위상의 내부 클록 신호를 얻을 수 없을 뿐만 아니라, 내부 클록 신호의 듀티비가 악화되어 내부 클록 신호가 공급된 회로에 필요한 셋업타임 및 홀드타임을 얻을 수 없기 때문에, 기대된 동작을 하지 않고 오동작을 일으킬 가능성이 있다.

따라서, 본 발명은 이러한 문제를 해결하는 것을 목적으로 하며, 위상을 조정할 때에 발생하는 노이즈에 영향받지 않고, 안정된 조정이 가능한 위상 조정 회로 및 이것을 내장한 반도체 기억장치를 제공하는 것이다.

도 1 은 본 발명의 실시 형태에 의한 반도체 기억장치의 전체를 나타내는 블록도.

도 2 는 본 발명의 실시 형태에 의한 위상 조정 회로의 전체를 나타내는 블록도.

도 3 은 본 발명의 실시 형태에 의한 D-A 변환기를 나타내는 회로도.

도 4 는 본 발명의 실시 형태에 의한 D-A 변환기의 타이밍 파형도.

도 5 는 본 발명의 다른 실시 형태에 의한 D-A 변환기의 타이밍 파형도.

도 6 은 D-A 변환기의 참고도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 …반도체 기억장치 11 …메모리셀 어레이

12 …위상 조정 회로 13 …제어 회로

14 …데이터 출력 회로 15 …더미 회로

20 …D-A 변환기 21 …코드 신호 생성 회로

24 …전류원 31, 61 …D-A 변환 회로

32, 62 …커런트미러 회로 33 …스위치 제어 회로

본 발명에 의한 위상 조정 회로는, 외부로부터의 입력 신호을 입력하고 또 전류원을 갖춘 차동증폭기와, 차동증폭기의 출력 신호를 소정 시간 지연시키는 수단과, 입력 신호와 수단에 의해 지연된 신호와의 위상차를 비교하는 비교기와, 비교기의 결과에 따라 복수의 비트로 이루어지는 코드 신호를 출력하는 코드 신호 생성 회로와, 코드 신호를 입력하여 전류원의 제어 신호를 출력하는 D-A 변환 회로를 갖춘 위상 조정 회로에 있어서, D-A 변환 회로는 제 1 코드 신호에 따라 제 1 제어 신호를 출력하고, 제 1 코드 신호가 제 2 코드 신호로 변화하면 소정 기간 제 1 제어 신호가 출력되고 그 후에 제 2 코드 신호에 따른 제 2 제어 신호가 출력되는 것을 특징으로 한다.

또, 본 발명에 의한 반도체 기억장치는, 외부로부터 입력되는 클록 신호와, 메모리 셀 어레이와, 메모리 셀 어레이의 데이터를 상기 클록 신호에 따라 출력하는 데이터 출력 회로와, 클록 신호의 위상을 조정하는 위상 조정 회로를 갖추고, 이 위상 조정 회로는, 클록 신호를 입력하고 또 전류원을 갖춘 차동증폭기와, 차동증폭기의 출력 신호를 데이터 출력 회로분만큼 지연시키는 수단과, 입력 신호와 수단에 의해 지연된 신호와의 위상차를 비교하는 비교기와, 비교기의 결과에 따라 복수의 비트로 이루어지는 코드 신호를 출력하는 코드 신호 생성 회로와, 코드 신호를 입력으로 하여 전류원의 제어 신호를 출력하는 D-A 변환 회로를 가지고, D-A 변환 회로는 제 1 코드 신호에 따라 제 1 제어 신호를 출력하고, 제 1 코드 신호가 제 2 코드 신호로 변화하면 소정 기간 제 1 제어 신호가 출력되고 그 후에 제 2 코드 신호에 따른 제 2 제어 신호가 출력되는 것을 특징으로 한다.

다음에서, 본 발명의 실시 형태에 의한 위상 조정 회로 및 이것을 내장한 반도체 기억장치에 대해서 도면을 참조하면서 설명한다.

도 1 은 위상 조정 회로 (12) 를 갖는 반도체 기억장치 (10) 전체를 개략적으로 나타내는 블록도로서, 간단하게 하기 위해 데이터 출력 회로 (14) 에 입력되는 클록 신호에 대해서만 위상조정하는 것을 나타내고 있다. 실제로는, 입력 회로에 입력되는 클록 신호에 대해서도 위상 조정 회로가 설치된다.

위상 조정 회로 (12) 는, 외부 클록 신호 (CLK) 를 받아 내부 클록 신호 (16) 를 생성하는 제어 회로 (13) 와, 데이터 출력 회로 (14) 가 내부 클록 신호 (16) 를 받은 다음 데이터 출력 단자 (Dout) 에 데이터를 출력하기까지의 지연시간과 동일한 시간만큼 내부 클록 신호 (16) 를 지연시켜 더미 출력 신호 (17) 를 생성하는 더미 회로 (15) 를 갖추고 있다.

위상 조정을 위한 제어 회로 (13) 는, 도 2 에 나타낸 바와 같이, 외부 클록 신호 (CLK) 의 위상과 더미 출력신호 (17) 의 위상을 비교하는 비교기 (22) 와, 비교 결과에 따라 코드 신호 (A1 ∼ An) 로 이루어지는 n 비트의 부호화 디지털 신호를 출력하는 코드 신호 생성회로 (21) 와, 코드 신호 (A1 ∼ An) 를 D-A 변환하여, 코드 신호 (A1 ∼ An) 에 따른 전류 (Iout) 를 출력하는 D-A 변환기 (20) 와, D-A 변환기 (20) 로부터 출력된 전류 (Iout) 를 입력전류로 하는 커런트미러 회로에 의해 전류원 (24) 에 흐르는 전류를 제어하는 차동증폭기 (23) 를 포함하고 있다.

차동증폭기 (23) 는, 외부로부터 입력된 외부 클록 신호 (CLK) 와 이 클록 신호 (CLK) 의 반전 신호를 수신하여, 전류원 (24) 에 흐르는 전류값에 근거하여 데이터 출력 회로 (14) 에 공급되는 내부 클록 신호 (CLKI) 의 구동 능력을 조정한다. 즉, 내부 클록 신호 (CLKI) 의 위상은 상기 구동 능력에 의해 조정된다. 또, 내부 클록 신호 (CLKI) 는, 데이터 출력 회로 (14) 와 동일한 지연을 갖는 더미 회로 (15) 에 공급되어, 이 더미 회로 (15) 의 더미 출력 신호 (17) 의 위상과 외부 클록 신호 (CLK) 가 비교기 (22) 에서 비교된다. 코드 신호 생성 회로 (21) 는 이 비교 결과에 따라 코드 신호 (A1 ∼ An) 를 출력하고, D-A 변환기 (10) 는 코드 신호 (A1 ∼ An) 에 대응하여 아날로그 전류 (Iout) 로 변환한다.

다음에서, 본 실시 형태에 의한 위상 조정 회로에 대해 설명하기 전에, 본 발명에 의한 대책이 실시되어 있지 않은 참고예에 따른 위상 조정 회로에 대하여 도 6 을 참조하여 설명한다.

도 6 은 도 2 에 나타내는 위상 조정 회로 내의 D-A 변환기 (20) 를 D-A 변환기 (20') 로 구성한 예이다. 도면에 나타낸 바와 같이, D-A 변환기 (20') 는 코드 신호 (A1 ∼ An) 를 절점 (node; S) 에 흐르는 전류값으로 변환하는 D-A 변환 회로 (61) 와, 이 전류값에 따라 Iout 을 출력하는 커런트미러 회로 (62) 를 갖는다. D-A 변환회로 (61) 에서 D-A 변환을 행할 때 많은 코드 신호가 변화하는 경우, D-A 변환회로 (61) 의 출력에는 해자드가 발생한다. 예를 들어, 코드 신호가 8 비트로 구성되어, D-A 변환 회로 (61) 의 A1 ∼ A8 가 (01111111) 에서 (10000000) 으로 변화할 경우, 모든 코드가 변화하기 때문에 절점 (S) 의 전위가 흔들려 코드 변화에 의한 전류의 스텝 폭에 대해 수배에서 수십배의 크기를 갖는 해자드가 발생하며, 이 해자드가 직접 전류 (Iout) 에 영향을 부여한다. 그 결과로서, 전류 (Iout) 에 의해 제어되는 내부 클록 신호 (CLKI) 의 위상차가 발생하는데, 예를 들면 데이터 출력 회로 (14) 에서 오동작이 발생하거나 일시적으로 특성이 악화되는 경우가 있다.

다음으로, 본 발명의 제 1 실시 형태에 의한 위상 조정 회로에 대해 도 3 을 이용하여 설명한다. 도 3 에 나타내는 D-A 변환기 (20) 는, 도 2 에 나타내는 D-A 변환기 (20) 의 구체적 회로이다. 도 3 에 나타내는 바와 같이, D-A 변환기 (20) 는 D-A 변환 회로 (31) 및 커런트미러 회로 (32) 로 이루어진다.

신호 (Bias) 는 각 트랜지스터 (M1 ∼ Mn) 의 게이트에 항상 일정 전압을 공급하고, 절점 (S) 에 흐르는 전류값을 제어하고 있다. 트랜지스터 (M1 ∼ Mn) 는 각 게이트 폭이 1: 2: 4: …2^(n-1)으로 되어 있고, 이 게이트 폭과 비례관계에 있는 전류값에 의해 각 트랜지스터 (M1 ∼ Mn) 에 흐르는 전류값을 가중시키고 있다. 트랜지스터 (N1 ∼ Nn) 는 스위치 역할을 하고 있으며, 코드 신호 (A1 ∼ An) 를 받아 절점 (S) 에 전류를 흐르게 하고 있다. 트랜지스터 (N1 ~ Nn) 도 트랜지스터 (M1 ~ Mn0 과 동일하게 각 게이트 폭이 1: 2: 4: …2^(n-1)으로 되어 있다. 이로 인해 코드 신호 (A1 ∼ An) 는 절점 (S) 에 흐르는 전류값으로 D-A 변환되고, 또 커런트미러 회로 (2) 를 통해 트랜지스터 (P1/P2) 의 비에 의해 결정된 전류 (Iout) 로서 출력된다.

커런트미러 회로 (32) 에는 입력측 트랜지스터 (P1) 과 출력측 트랜지스터 (P2) 와의 사이에 스위치 회로 (34) 와 용량소자 (36) 를 설치하고 있다. 도 3 에 나타내는 스위치 회로 (34) 는 트랜스퍼 회로로서, 스위치 제어 회로 (33) 로부터 출력되는 스위치 제어 회로 (Sout) 에 의해 제어된다. 여기서 용량소자 (36) 는 스위치 회로 (34) 가 오프로 되어 있을 때에 절점 (S) 의 전위를 실질적으로 유지할 만큼의 용량값이고, 또 스위치 회로 (34) 가 온이 되어 있을 때는 D-A 변환 회로 (31) 측의 코드 변환을 전달하기에 실질적으로 지장을 일으키지 않는 용량값이다. 이러한 용량소자 (36) 는 별도로 설치할 수도 있고, 트랜지스터 (P2) 의 게이트 용량을 이용할 수도 있으며, 그 수단은 특별히 한정되지 않는다.

스위치 제어 회로 (33) 는, 코드 신호 (A1 ∼ An) 보다도 전에 발생하는 코드 신호 (A'1 ∼ A'n) 를 수신하여, 이것이 변화했을 때에 응답하여 스위치 제어 신호 (Sout) 를 발생하는 회로이다. 결국 트랜지스터 (N1 ∼ Nn) 가 코드 신호 (A1 ∼ An) 를 수신하기 전에, 소정 시간 스위치 제어 신호 (Sout) 를 활성화한다. 또, 스위치 제어 회로는, 코드 신호 생성 회로 (21) 내에 장치할 수 있고, 예를 들면 코드 신호 (A1 ∼ An) 가 버퍼링되기 직전의 신호를 감시하여 이것이 변화했을 때에 스위치 제어 신호 (Sout) 를 발생하도록 구성하면 되고, 그 구체적인 수단에 대해서는 특별히 한정되지 않는다. 즉, 코드 신호 (A1 ∼ An) 가 변화하기 전에 스위치 제어 신호 (Sout) 를 활성화시키는 것이라면 어떠한 회로도 상관없다.

도 4 에 본 발명의 제 1 실시 형태에 의한 위상 조정 회로의 타이밍도를 나타낸다. 도 4 에 나타낸 바와 같이, 위상 비교 결과를 받아 코드 생성 회로로부터 출력되는 n 비트의 코드 신호가 D-A 변환 회로 (31) 에 입력되기 전, 즉, D-A 변환 회로 (31) 에 입력되는 코드가 변화하기보다도 전에 스위치 제어 회로 (33) 에 의해 스위치 제어 신호 (Sout) 가 활성화된다 (도 4 Sout). 스위치 제어 신호 (Sout) 를 받고, D-A 변환 회로 (31) 의 출력을 입력 신호로 하는 커런트미러 회로 (32) 의 출력측에 설치된 스위치 회로 (34) 가 소정 시간 오프 상태로 된다. 스위치 회로 (34) 가 오프 상태로 된 후, 코드 신호 (A1 ∼ An) 의 D-A 변환 회로 (31) 에 입력된다. 절점 (S) 의 전위는, 당해 비트 변화에 의해 전위가 흔들리지만, 스위치 회로 (34) 가 오프 상태로 되어 있기 때문에 이 전위의 흔들림에 의해 전류 (Iout) 에 해자드가 발생하는 일이 없다. 여기서, 스위치 회로 (34) 를 오프 상태로 하는 상기한 소정의 시간은, 절점 (S) 의 전위가 실질적으로 안정되기에 필요한 시간으로 한다. 예를 들면, 클록 신호의 반복주기가 50ns 이고, 상기한 소정의 시간은 많아도 5ns (반복주기의 10% 이내) 이다. 또한, 클록 신호의 반복주기는 50ns 보다 길어지더라도, 해자드는 5ns 정도로 줄어든다. 이 때, 트랜지스터 (P2) 의 게이트 전압에는 용량소자 (36) 에 의해 스위치 회로 (34) 가 오프 상태로 되기 전의 전위가 유지되어 있다 (도4 용량소자의 전위). 따라서, 스위치 회로 (34) 가 오프 상태로 되어 있는 동안도 커런트미러 회로 (32) 의 전류 (Iout) 는 오프 상태로 되기 전과 변하지 않은 값을 유지할 수 있다. 소정 시간이 경과하여 스위치 제어 신호 (Sout) 가 비활성 상태가 되어, 스위치 제어 회로 (33) 는 온 상태로 된다 (도 4 Sout). 그리고, 절점 (S) 과 트랜지스터 (P2) 의 게이트가 접속되고, 입력된 코드 신호 (A1 ∼ An) 에 근거하여 전류 (Iout) 가 출력된다.

또, 비트 변화에 의해 발생하는 해자드는 변화한 비트에 대응하는 트랜지스터 (M1 ~ Mn) 의 게이트 폭에 의존한다. 게이트 폭이 작은 트랜지스터에 대응하는 하위 비트의 비트변화에 의해 발생하는 해자드는 비교적 작다. 여기서, 절점 (S) 의 전위의 변화를 나타낸 도 5 에서, 시간 (α) 에서 스위치 회로 (34) 가 오프 상태로 되고, 시간 (β) 에서 D-A 변환 회로 (32) 에서 비트 변화가 있으며, 시간 (γ) 에서 스위치 회로 (34) 가 온 상태로 되돌아온 경우에 있어서, 상위 비트의 변화와 많은 비트가 한번에 변화하는 경우 등 커다란 해자드가 발생하는 경우 (도 5c) 에는 스위치 제어 신호를 활성화시켜 스위치 회로 (34) 를 오프 상태로 하고, 그 이외의 경우 (도 5a, b) 에는 스위치 회로 (34) 를 온 상태로 하여 절점 (S) 의 전위를 전달함으로써, 고효율로 해자드를 억제할 수도 있다.

또, 코드 신호 생성 회로 (21) 가 도시하지 않은 다른 클록 신호에 의해 제어되고 있는 경우, 스위치 제어 신호 (Sout) 를 그 클록 신호로부터 생성할 수 있다. 이 때문에, 본 실시예에 있어서 스위치 제어 회로가 불필요해지고, 이로 인해 면적을 작게 할 수 있음과 동시에 클록 신호에 대해 고속의 D-A 변환을 행할 수 있다.

도 5 에 나타낸 바와 같이, 시간 (α) 에서 스위치 회로 (34) 가 오프 상태로 되고, 시간 (β) 에서 D-A 변환 회로 (32) 에서 비트 변화가 있으며, 시간 (γ) 에서 스위치 회로 (34) 가 온 상태로 되돌아온 경우에 있어서, 상위 비트의 변화와 많은 비트가 한번에 변화하는 경우 등 커다란 해자드가 발생하는 경우 (도 5c) 에는 스위치 제어 신호를 활성화시켜 스위치 회로 (34) 를 오프 상태로 하고, 그 이외의 경우 (도 5a, b) 에는 스위치 회로 (34) 를 온 상태로 하여 절점 (S) 의 전위를 전달함으로써, 고효율로 해자드를 억제할 수도 있다.

Claims

외부로부터의 입력 신호를 입력하고 또 전류원을 갖춘 차동증폭기, 상기 차동증폭기의 출력 신호를 소정 시간 지연시키는 수단, 상기 입력 신호와 상기 수단에 의해 지연된 신호와의 위상차를 비교하는 비교기, 상기 비교기의 결과에 따라 복수의 비트로 이루어지는 코드 신호를 출력하는 코드 신호 생성 회로, 및 상기 코드 신호를 입력하여 상기 전류원의 제어 신호를 출력하는 D-A 변환 회로를 갖춘 위상 조정 회로에 있어서,

상기 D-A 변환 회로는 제 1 코드 신호에 따라 제 1 제어 신호를 출력하고, 상기 제 1 코드 신호가 제 2 코드 신호로 변화하면 소정 기간동안 상기 제 1 제어 신호가 출력되고 그 후에 상기 제 2 코드 신호에 따른 제 2 제어 신호가 출력되는 것을 특징으로 하는 위상 조정 회로.
제 1 항에 있어서,

상기 D-A 변환 회로는, 상기 코드 신호에 따라 아날로그 신호를 출력하는 수단, 및 상기 아날로그 신호를 입력으로 하는 커런트미러 회로를 구비하고, 상기 제 1 코드 신호가 제 2 코드 신호로 변화한 후의 소정 기간동안, 상기 커런트미러 회로는, 상기 제 1 코드 신호에 따른 제 1 아날로그 신호에 대응하여 제 1 출력 전류를 출력하고, 상기 소정 기간 후에는, 상기 제 2 코드 신호에 따라 상기 수단에서 출력된 제 2 아날로그 신호에 대응하여 제 2 출력 전류를 출력하는 것을 특징으로 하는 위상 조정 회로.
제 2 항에 있어서,

상기 커런트미러 회로는, 입력측과 출력측의 사이에 스위치 회로 및 용량소자를 설치하고, 상기 소정 기간에는, 상기 스위치 회로를 오프 상태로 하고 상기 용량소자에 유지되어 있는 전압이 상기 출력측에 공급되어, 상기 전압에 대응하여 상기 제 1 전류가 출력되는 것을 특징으로 하는 위상 조정 회로.
외부로부터 입력되는 클록 신호, 메모리 셀 어레이, 상기 메모리 셀 어레이의 데이터를 상기 클록 신호에 따라 출력하는 데이터 출력 회로, 및 상기 클록 신호의 위상을 조정하는 위상 조정 회로를 갖춘 반도체 기억장치에 있어서,

상기 위상 조정 회로는, 상기 클록 신호를 입력하고 또 전류원을 갖춘 차동증폭기, 상기 차동증폭기의 출력 신호를 상기 데이터 출력 회로분만큼 지연시키는 수단, 상기 입력 신호와 상기 수단에 의해 지연된 신호와의 위상차를 비교하는 비교기, 상기 비교기의 결과에 따라 복수의 비트로 이루어지는 코드 신호를 출력하는 코드 신호 생성 회로, 및 상기 코드 신호를 입력으로 하여 상기 전류원의 제어 신호를 출력하는 D-A 변환 회로를 구비하고, 상기 D-A 변환 회로는 제 1 코드 신호에 따라 제 1 제어 신호를 출력하고, 상기 제 1 코드 신호가 제 2 코드 신호로 변화하면 소정 기간 상기 제 1 제어 신호가 출력되고 그 후에 상기 제 2 코드 신호에 따른 제 2 제어 신호가 출력되는 것을 특징으로 하는 반도체 기억장치.
외부 클록에 근거하여 내부 클록을 생성하는 내부 클록 생성 수단, 상기 내부 클록의 위상과 상기 외부 클록과의 위상을 비교하는 비교기, 및 상기 비교기에 의한 비교 결과에 근거하여 이들이 소정 관계를 갖도록 상기 내부 클록 생성 수단을 제어하는 제어 수단을 구비하고, 상기 제어 수단은 상기 비교기에 의한 비교 결과가 변화한 것에 응답하여, 소정 기간에는, 변화 전의 비교 결과에 근거하여 상기 내부 클록 생성 수단을 제어하고, 상기 소정 기간이 경과한 후에는, 변화 후의 비교 결과에 근거하여 상기 내부 클록 생성 수단을 제어하는 것을 특징으로 하는 위상 조정 회로.
제 5 항에 있어서,

상기 제어 수단은, 상기 비교기에 의한 비교결과를 받아 이에 근거하여 코드 신호를 생성하는 코드 신호 생성부, 상기 코드 신호를 받아 이를 아날로그 신호로 변환하는 D-A 변환부, 상기 아날로그 신호를 상기 내부 클록 생성 수단에 공급하는 공급부, 및 상기 비교기에 의한 비교 결과가 변화하는 것을 통지하는 통지부를 포함하고, 상기 공급부는, 상기 통지부에 의한 통지 후, 상기 소정 기간동안, 변화 후의 아날로그 신호의 상기 내부 클록 생성 수단으로의 공급을 정지하는 것을 특징으로 하는 위상 조정 회로.
제 6 항에 있어서,

상기 공급부는, 상기 아날로그 신호에 응답한 전류를 흐르게 하는 입력 트랜지스터, 및 트랜스퍼 게이트를 통해 게이트 전극이 상기 입력 트랜지스터의 게이트 전극에 접속된 출력 트랜지스터를 구비하고, 상기 트랜스퍼 게이트는, 상기 통지부에 의한 통지 후, 상기 소정 기간 비도통 상태가 되는 것을 특징으로 하는 위상 조정 회로.
제 7 항에 있어서,

상기 출력 트랜지스터의 상기 게이트 전극에는 용량소자가 접속되어 있는 것을 특징으로 하는 위상 조정 회로.