JP4691013B2 - 信号処理回路および方法 - Google Patents

Description

（発明の分野）
本発明は、概して、電子信号処理に関し、特に、デジタルからアナログへの信号変換に関する。

（背景技術）
電子回路では、ダイナミックレンジが増大するにつれて、かつ／または、最小検出可能信号が減少するにつれて、ノイズは、ますます制限的な考慮事項になる。混成のデジタル及びアナログ信号用途におけるノイズの１つの特定原因は、様々なデジタル信号（データ及びクロック）の臨界のアナログ信号経路への影響である。このような臨界のアナログ信号経路が一般に用いられるものは、制御素子によるアナログ基準信号のスイッチングまたはステアリングであり、これら制御素子自体、デジタル制御信号により活性化される。物理的に実現可能なシステムでは、これらデジタル制御信号を、これらが制御するアナログ信号から完全に分離するのは不可能である。その理由は、アナログ信号制御素子を介して結合するためであり、しかも、デジタル回路が時間変化出力を消費し、時間依存ローディング、ＩＲ降下及び電荷注入を生じさせ、これらは次に、全体の信号処理回路と相互作用を生じさせるためである。これら影響は、基準信号、電源電圧、バイアスレベル、クロック位相、遷移位相及び基板効果の変化を生じさせ、これらは次に、処理される所望のアナログ信号を破壊する。必然的な寄生及び非理想的な回路のため、このことは、データ依存ローディング並びに、偽って結合された信号変調を生じさせるおそれがある。このように、デジタル信号は、ノイズ及び／または歪みをアナログ信号へ加える。

このような考慮事項が関連する信号処理回路の一例は、デジタルデータストリーム入力を対応のアナログ信号出力に変換する電流ステアリングデジタルアナログ変換器（ＤＡＣ）である。図１には、デジタルデータストリームが同期デジタル出力ラッチ１０１に加えられる典型的な１ビット電流ステアリングＤＡＣセル１００の一部を示す。実世界の用途では、考慮すべきデジタル処理は、このようなデジタルデータストリームの生成に関連するが、ＤＡＣの背景では、前述のこのようなデジタル回路を説明する必要はない。ラッチ１０１がクロックされると、Ｄ入力端に存在するデータはＱ出力端へ移され、補数がＱバー出力端へ移される。多ビットシステムに対して、複数のセル１００は、共通の出力端子構造を共有するように並列に配置されている。

ラッチ１０１の出力はスイッチドライバ１０２を制御し、このスイッチドライバは次に、共通のソースノードから供給された一定電流源を制御する差動スイッチ対１０３を動作する。ラッチ１０１の出力端に存在する所定の論理状態に対して、スイッチ対１０３の一方のスイッチはオンになり、他方はオフになる。出力ラッチ１０１上の論理状態が変化すると、スイッチ対１０３のスイッチのオンオフ状態も対応して変化する。スイッチ対１０３のどちらのスイッチがオンでも、（典型的に、離れたクライアント用途の一部である）アナログ出力抵抗器１０５のうちの１つを経由して一定電流源１０４の電流経路を形成する。従って、アナログ信号出力信号は、出力端子１０６で発生する。

理論的には、このような電流ステアリングＤＡＣ１００は、デジタルデータ入力に対応するアナログ出力を発生するのにいかなる周波数でも動作できる。実世界では、誤り及びノイズはシステムを通して生じ、それらの影響は動作周波数と共に増大する。これら影響が符号に依存するおそれがあり、アナログ出力信号に歪みを生じさせるおそれがある。

符号依存ノイズを減少させる１つの提案は、出力ラッチ１０１と並列に配置された「ダミーラッチ」と称する追加のクロックされる回路を加えることを記述する米国特許第６３４４８１６号明細書の図８により示されている。ダミーラッチの出力自体は決して用いられず、正しく言えば、クロック信号の周期ごとにラッチの１つが状態を変更し、その他のラッチは状態を変更しないようにダミーラッチ及び出力ラッチ１０１が接続され、動作される。従って、出力ラッチ１０１がデータ信号で状態を変更すれば、ダミーラッチはその論理状態を維持し、出力ラッチ１０１がその論理状態を不変のデータ信号で一定に維持すれば、ダミーラッチは論理状態を変更する。米国特許第６３４４８１６号明細書によれば、この装置は、データ信号論理状態に依存しないクロック信号について一定のローディングを維持する。米国特許第６３４４８１６号明細書では、クロック信号への焦点を超えて発明の教示を拡張できるいずれの提案もない。

（発明の要旨）
本発明の実施形態は、信号処理回路において符号独立スイッチング動作を行う方法及び装置に関する。信号処理回路を、例えば、電流ステアリングデジタルアナログ変換器（ＤＡＣ）のようなＤＡＣとすることができる。上述した機構のいずれかにより生成された干渉がクロック周波数ごとに同一となるトポロジーを、ローディングに適合された複数の素子をデータ経路に配置することにより形成し、これにより、この相互作用からいかなる実質的データ依存状態をも除去できる。このことは、クロック周波数に対するナイキスト帯域幅以下の周波数について電源電圧及び電流、基準信号、バイアス、注入電荷、または、基板効果の移動が存在せず、これにより、この形態のアナログ信号劣化を除去することを意味する。

具体的な一実施形態では、ステアリングセルは、データ間隔で規定されたデジタルデータ入力信号を受信し、複数の典型的なアナログ出力信号を発生する。各データ間隔に対して、各アナログ出力信号は、デジタルデータ入力信号のいかなる前の状態からも独立してデジタルデータ入力信号の現在の状態にのみ依存する。更に、アナログ出力信号以外に信号処理回路は、データ依存外乱をほとんど含まない。

具体的な一実施形態では、ステアリングセルは、２つのスイッチ対に配置された４つの並列なスイッチを含み、各対は、共通のソースノードと、第１ドレインノードを制御する第１入力ノードと、第２ドレインノードを制御する第２入力ノードとを有する。この構成では、（ｉ）スイッチ対の共通のソースノードが連結され、（ｉｉ）スイッチ対の第１ドレインノードが連結され、（ｉｉｉ）スイッチ対の第２ドレインノードが連結され、第１ドレインノードから分離されている。

更なるこのような実施形態では、デジタルデータ入力信号は、データ間隔を制御するクロック信号と関連付けられ、スイッチはインターリーブドスイッチング方式で動作され、このため、（ｉ）クロック信号の奇数周期中、第１のスイッチ対はデジタルデータ入力信号を表し、第２のスイッチ対は切れ、（ｉｉ）クロック信号の偶数周期中、第１のスイッチ対は切れ、第２のスイッチ対はデジタルデータ入力信号を表す。

別の実施形態では、デジタルデータ信号は、データ間隔を制御するクロック信号と関連付けられ、スイッチは二重サンプルスイッチング方式で動作され、このため、（ｉ）クロック信号が論理ハイであれば、第１のスイッチ対はデジタルデータ入力信号を表し、第２のスイッチ対は切れ、（ｉｉ）クロック信号が論理ローであれば、第１のスイッチ対は切れ、第２のスイッチ対はデジタルデータ入力信号を表す。

一実施形態は、デジタルデータ入力信号に応答してスイッチ入力ノード制御信号を発生する各スイッチ用のセルデコーダを含むことができる。このセルデコーダは、クロック信号の位相に対してデジタルデータ入力信号をマスクするデータマスクブロックと、マスクされたデジタルデータ信号をクロック信号と同調するデータ同調ブロックと、同調及びマスクされたデジタルデータ信号をスイッチ入力ノード制御信号として外部に結合するスイッチドライバブロックとを含むことができる。静的または動的論理装置を用いることができる。

一実施形態は、一定の電流源をステアリングセルに与える電流電源を更に含むことができ、この電流電源はデータ依存外乱をほとんど含まない。電圧電源は少なくとも１つの一定電圧を発生でき、この電圧電源はデータ依存外乱をほとんど含まない。基準信号回路は少なくとも１つの基準信号を発生でき、この基準信号回路はデータ依存外乱をほとんど含まない。回路基板は物理的回路構成を形成でき、この回路基板はデータ依存外乱をほとんど含まない。

添付図面を用いて解釈する以下の詳細な説明を参照することにより本発明を容易に理解できるであろう。

（特定の実施形態の詳細な説明）
米国特許第６３４４８１６号明細書は、「ダミー平衡」手段を用いてＤＡＣクロック回路のみで符号依存ノイズを防止することを取り扱っている。本発明の実施形態は、クロック回路にだけでなく信号処理回路全体に及ぶ符号依存外乱を回避するのに、「真に平衡のとれた」手段を採用する。このことは、符号依存スイッチング動作を容認する代わりに一定量のスイチング動作を活用する回路動作の設計を含む。真に平衡のとれた回路は、一定のローディング及び平衡の利益を（米国特許第６３４４８１６号明細書のダミー平衡が至ったすべてであった）クロック線から、アナログ電源、基準信号回路、出力端子及び基板を含むその他の回路素子まで拡張する。このような、真に平衡のとれた手段を利用する実施形態の複合効果は、設計要件及び複雑さをかなり緩和でき、ＤＡＣのような特定の信号処理装置の設計及び実施を簡単化する。

図２には、本発明の一実施形態によるＤＡＣの大まかな機能ブロックを示す。ステアリングセル２０２は、（例えば、図２に示す信号ｕｐ，ｄｎ，ｍｕｐ，ｍｄｎのような１つ以上のクロック信号による）データ間隔で規定された少なくとも１つのデジタルデータ入力信号を受信する。ステアリングセル２０２の数は、ＤＡＣのビット数及び分割に応じて変更できる。図２に示す場合では、デジタルデコーダ２０１は、各ステアリングセル２０２に対して２つのデジタルデータ信号ｄ１，ｄ２をそれぞれの補数ｄ１ｂ，ｄ２ｂと一緒に発生する。各ステアリングセル２０２は、（複数の）入力デジタルデータ信号を表す複数のアナログ出力信号（この場合、ｉｎ，ｉｐ）を発生する。

スイッチセル電源２０３は、各ステアリングセル２０２を付勢するｖｄｄ，ｖｓｓと示す電源電圧を発生する。（それ自体、別個のクロック電源２０５を有する）クロック発生器２０４は、各ステアリングセル２０２により必要とされる様々なクロック信号及びマスク信号すなわちｕｐ，ｄｎ，ｍｕｐ，ｍｄｎを発生する。（それ自体、電流基準電源２０７を有する）電流基準回路２０６は、ステアリングセル２０２に対して電流基準信号ｉｒｅｆを発生する。

各データ間隔に対して、各アナログ出力信号（ｉｎ，ｉｐ）は、（複数の）デジタルデータ入力信号の前の状態のいずれにも独立して（複数の）デジタルデータ入力信号の現在の状態にのみ依存する。その上、アナログ出力信号以外に、全体としての信号処理回路（例えば、ブロック２０１，２０３〜２０７及び回路基板）は、データ依存外乱をほとんど含まない。このような動作は、様々な基準線及び電源線上のステアリングセル２０２の相互結合に、また、双方の個々のセル間相互作用による結合に、また、全体として合わせてすべてのセルの合計としての結合に抗する。類似のセル間及びセル全体の相互作用も装置基板に結合される。従来技術の装置における符号依存スイッチング外乱の影響は、かなりの設計注意を、基準電源線上及び基板内でのセル相互作用を最小にするのに向けることを要求した。ステアリングセル２０２による電源ブロック及び基準ブロックのローディングがデータに独立するので、本発明の実施形態は、この設計要件をかなり緩和できる。

図３に示す波形により図２の回路の符号独立動作を示す。図３Ａでは、インターリーブドスイッチング手段を示し、図３Ｂでは、二重サンプルスイッチング手段を示す。双方の部分では、波形３９９はクロック信号であり、３００はデジタルデータ信号である。図３Ａに示すインターリーブドスイッチング方式では、データ信号３００は、この場合も補数信号ｄ１ｂ３３０，ｄ２ｂ３４０を有する２つのインターリーブド位相ｄ１３１０，ｄ２３２０に分割される。このような実施形態では、各データ位相が非アクティブであれば、零復帰規則が実施され、そのため、奇数クロック周期中、ｄ１及びｄ１ｂがアクティブであれば、ｄ２及びｄ２ｂは零に復帰されて信号３５３，３５４をそれぞれ形成する。偶数クロック周期中、ｄ２及びｄ２ｂがアクティブであれば、ｄ１及びｄ１ｂは零に復帰されて信号３５１，３５２をそれぞれ形成する。総合して波形３５１〜３５４はデータ信号３００に対する等価表現であるが、各クロック周期中の立上り及び立下りの数は一定であり、データから独立する。

図３Ｂの二重サンプル手段は、２つのデータ位相を用いるのでなくむしろ相補データ信号３６０を用い、この場合、データ信号３００及び相補データ信号３６０をクロックでマスクする。従って、データ信号３００はクロック３９９でマスクされて３６１を形成し、相補データ信号３６０はクロック３９９でマスクされて３６３を形成し、データ信号３００はクロック３９９の逆数でマスクされて３６２を形成し、相補データ信号３６０はクロック３９９の逆数でマスクされて３６４を形成する。総合して波形３６１〜３６４はデータ信号３００に対して等価であるが、各クロック周期中、立上り及び立下りの同じ数を有し、データから独立する。

図４には、ＤＡＣスイッチングセルにおける図３Ｂのスイッチング波形の具体的な一実施形態を示す。この実施形態では、クロックのすべての状態変化にてスイッチの１つがターンオンし、１つがターンオフするように４つのスイッチが配置されている。４つのスイッチのすべてが、出力端子ｉｎ，ｉｐにおいてアナログ出力信号を発生するのに用いられる。図４に示す実施形態は、ＰＨＡＳＥ１差動出力スイッチが第１スイッチ対ｍｐ１，ｍｐ２により形成され、ＰＨＡＳＥ２差動出力スイッチが第２スイッチ対ｍｐ３，ｍｐ４により形成される二重サンプルスイッチングを用いる。

これら電流スイッチｍｐ１〜ｍｐ４の各々に対するゲート駆動信号は、個々のセルデコーダ４０１の論理ブロックにより発生される。データ信号ｄ１，ｄ１ｂ，ｄ２，ｄ２ｂ３００〜３６０はセルデコードブロック４０１に入力される。図４では、ｄ２及びｄ２ｂは、ｄ１及びｄ１ｂと本質的に同じ信号であるが、実際上の理由で、ｄ２及びｄ２ｂは、セルデコーダのセットアップ及び保持時間に合うように遅延される。ゲート駆動信号出力は零復帰信号３６１〜３６４に対応する。もちろん、その他の具体的な実施形態では、ゲート駆動信号の発生を、１つまたは２つだけの論理ブロックにまとめることができる。

図５は、４つのクロック信号を利用する図２のシステムと一致するインターリーブドスイッチングＤＡＣスイッチングセルの他の実施形態である。この場合も、ｍｐ１及びｍｐ２は第１スイッチ対を形成し、ｍｐ３及びｍｐ４は第２スイッチ対を形成する。スイッチに対するタイミング情報は、（電流スイッチｍｐ１〜ｍｐ４をターンオンする時を規定する）ｕｐ及び（電流スイッチｍｐ１〜ｍｐ４をターンオフする時を規定する）ｄｎの参照記号が付いた線により供給される。双方の位相は、同じｕｐ及びｄｎ信号を用いる。反対の位相信号がアクティブの場合、セルデコーダ５０１の論理ブロックへ行くデータを阻止するのにマスク情報信号ｍｕｐ１，ｍｄｎ１，ｍｕｐ２，ｍｄｎ２が用いられる。例えば、ＰＨＡＳＥ１では、ｍｕｐ２及びｍｄｎ２は、ＰＨＡＳＥ２のスイッチング素子ｍｐ３，ｍｐ４に対するセルデコーダ５０１のブロックへ行くｕｐ及びｄｎ信号を、それぞれのゲート信号ｇ３，ｇ４が論理ハイにとどまることを確実にすることにより阻止する。

図５に示す実施形態では、ゲート信号ｇ１〜ｇ４の１つだけは続けてローであり、マスク信号ｍｕｐ１，ｍｄｎ１，ｍｕｐ２，ｍｄｎ２は、どちらの位相が現在アクティブであるかを規定する。データ信号すなわち、ＰＨＡＳＥ１におけるｄ１，ｄ１ｂ並びに、ＰＨＡＳＥ２におけるｄ２，ｄ２ｂは、出力電流がどちらの出力端子１０６（ｉｐ，ｉｎ）へ向けられるかを規定する。従って、クロック周期ごとに、電流スイッチｍｐ１〜ｍｐ４のきっちり１つがターンオンし、きっちり１つがターンオフする。

図６には、図５に示すデコードセル５０１の具体的な一実施形態の詳細を示す。左側の４つのスイッチング素子ｍｐ８，ｍｐ７，ｍｎ３，ｍｎ２は、ハイ（ｍｄａｔａ）のデフォルト状態を有するＮＡＮＤゲートを形成し、このＮＡＮＤゲートは、異なるクロック位相の間、データ入力ｄがマスクされるデータマスクブロックとして機能する。複数の具体的な実施は、制限のない動的または静的論理の使用や、フリップフロップまたは単安定ラッチの使用を含め、前述の機能を達成できる。この具体的な実施形態では、時間調節の理由によりデータマスク機能はセルデコーダブロック５０１で実施されるが、デジタルデコードブロック（２０１）でのような別の分かれた論理ブロックでこのデータマスク機能を同様に実施できる。

データマスク機能ブロックのｍｄａｔａ出力は、ｕｐパルスに対するマスク信号としてマスクデータ同調ブロックに、特にｍｐ５のゲートに加えられ、ｍｕｐ信号がデータをラッチする。ｄｎパルスに対するマスク信号はｍｄｎである。スイッチスタックｍｐ５，ｍｐ６，ｍｎ０，ｍｎ１の出力ｎｆは、マスクされたｕｐまたはｄｎパルスにより設定された値を記憶する動的ノードである。マスクデータ信号が、クロック信号により伝達されたタイミング情報に有効に同調される限りは、前の機能ブロックと同様にマスクデータ同調機能ブロックを、動的または静的論理や、フリップフロップまたは単安定装置のような様々な特定の手段で実施できる。

スイッチｍｐ９，ｍｎ４は、電流スイッチのゲートを駆動する反転バッファスイッチドライバブロックを形成する。ドライバブロックは、クロック基準線上の負荷を減少させるように、そして、スイッチ制御信号（ノード）をノードｎｆから分離するように作用する。ｎｆの立下りはｄｎの立上りにより規定され、一方、ｎｆの立上りはｕｐの立下りにより規定される。横流を回避するため、データ信号が状態を変更する間、対応の位相のｍｕｐ信号をローとすべきである。ｕｐ及びｄｎ信号の発生は、同時係属の米国特許出願第１０／２１７，８４２号明細書「差動スイッチの最小テイルノード変位のための制御ループ（Ｃｏｎｔｒｏｌ Ｌｏｏｐ Ｆｏｒ Ｍｉｎｉｍａｌ Ｔａｉｌｎｏｄｅ Ｅｘｃｕｒｓｉｏｎ Ｏｆ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｗｉｔｃｈｅｓ）」及び米国特許出願第１０／２１７，６８１号明細書「調節可能な出力交点を有する差動クロック受信機（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｃｌｏｃｋ Ｒｅｃｅｉｖｅｒ Ｗｉｔｈ Ａｄｊｕｓｔａｂｌｅ Ｏｕｔｐｕｔ Ｃｒｏｓｓｉｎｇ Ｐｏｉｎｔ）」で更に詳細に説明されており、これらは、参照のために導入したものである。

ＤＡＣの必要な性能レベル及び設計制限に応じて、セルデコーダの幾つかの機能ブロックを一緒にして統合できる。例えば、幾つかの分野ではスイッチドライバ部分は必要ない場合があり、あるいは、同調機能ブロックを回避して、クロック速度の半分で実行する信号によりクロックタイミング情報を発生できる。図７には、図５及び図６に示す具体的な実施形態と関連する信号の様々な波形を示す。

図８には、図３Ｂに示すような二重サンプル波形方式を用いるセルデコーダブロックの具体的な詳細を示す。データ信号ｄは、ｍｎ３，ｍｐ５，ｍｐ６，ｍｎ４によりクロック信号ｃｌｋでマスク及び同調される。スイッチドライバｍｐ０，ｍｎ０は、クロックでマスクされたデータ信号をスイッチングセルの外に結合させる。

上記で説明したように、本発明の実施形態は、各クロック周期を用いる一定のデータスイッチングと、ＤＡＣ内部のアナログ電源（例えば、図２の２０３、２０５及び２０７）に対するデータ独立性とを構成することによりＤＡＣの動作に有利に作用する。従って、これら電源の設計は、ソース抵抗及びデカップリング容量に関して緩和され、幾つかの実施形態では、様々な別々のアナログ電源を単一回路内に結合できる。一定のデータスイッチングと、結果として生じたデータ独立性とは、ＤＡＣクロック発生器回路２０４におけるデータ独立ローディングにも反映される。基準回路（例えば、電流基準回路２０６）及び回路基板に関する信号外乱も、クロック周期中、一定であり、且つデータ信号から独立し、これにより、基板に必要とされる遮蔽量を減少させ、基準信号発生器の駆動能力要件を緩和する。

更に、スイッチ対へ電流を供給する共通のソースノード（Ｎ２）における外乱に対して、クロック周期中の一定のデータスイッチング及びデータ独立性が存在する。共通のソースノードにおけるこのような外乱を生じさせる２つの特定の機構、すなわち（１）スイッチ素子の寄生容量を介して結合するゲート電荷と、（２）スイッチ制御信号の不完全なスイッチタイミングに起因するスイッチの導通状態の不適切な変化による電荷蓄積または空乏とが存在する。これら機構の双方も、本発明の実施形態による一定のスイッチング及びデータ独立性を見込む。その上、回路容量を経由する出力端子へのスイッチ制御信号のいかなる結合も、一定のデータスイッチング及びデータ独立性を見込める。

加えて、図３Ａのインターリーブドスイッチング方式を用いる実施形態は、デジタルデコーダと、これに先行する信号処理回路との設計を幾つかの態様において緩和させる。その理由は、これら回路が、データ速度の半分で実行されるからである。

本発明の様々な典型的な実施形態を開示したが、当業者にとって本発明の真の範囲を逸脱することなく本発明の幾つかの利点を実現する種々の変更及び修正形態を構成できること明らかである。例えば、Ｐ‐ＭＯＳまたはバイポーラスイッチを用いて実施形態を実現できる。本発明の具体的な実施形態でその他の実施詳細をも変更できる。

図１は、典型的な従来技術の電流ステアリングＤＡＣを示す。 図２は、本発明の一実施形態によるステアリングセルを示す。 図３Ａ及び図３Ｂは、図２に示すステアリングセルの様々な関連の波形を示す。 図４は、本発明の具体的な一実施形態による個々のステアリングセルの基本構造を示す。 図５は、本発明の別の具体的な実施形態による個々のステアリングセルを示す。 図６は、具体的な一実施による図５のセルデコード論理ブロックの線図である。 図７は、図５に示す実施形態と関連する様々な波形を示す。 図８は、図３Ｂによる二重サンプル波形方式のセルデコード論理回路図を示す。

Claims (22)

1. 複数のスイッチ入力ノード制御信号（ｄ１、ｄ１ｂ、ｄ２、ｄ２ｂ）を生成するセルデコーダ（２０１）であって、前記複数のスイッチ入力ノード制御信号は、デジタルデータ入力信号（ｄｉｎ−３００）を表し、かつ、前記デジタルデータ入力信号から独立して一定のレートで一括してスイッチする、セルデコーダ（２０１）と、
   前記デジタルデータ入力信号を受信し、複数の代表的なアナログ出力信号（ｉｎ、ｉｐ）を生成するステアリングセル（２０２）であって、各データ間隔に対して、各アナログ出力信号は、前記複数のスイッチ入力ノード制御信号の現在の状態のみに実質的に依存する、ステアリングセル（２０２）と
   を含む信号処理回路。
2. 前記ステアリングセル（２０２）は、２つのスイッチ対に配置された４つの並列なスイッチ（ｍｐ１〜ｍｐ４）を更に含み、各対は、共通のソースノードと、第１のドレインノードを制御する第１の入力ノードと、第２のドレインノードを制御する第２の入力ノードとを有し、
   ｉ． 前記スイッチ対の前記共通のソースノードは、互いに連結されており、
   ｉｉ． 前記スイッチ対の前記第１のドレインノードは、互いに連結されており、
   ｉｉｉ． 前記スイッチ対の前記第２のドレインノードは、互いに連結され、かつ、前記第１のドレインノードから分離されている、請求項１に記載の信号処理回路。
3. 前記デジタルデータ入力信号（ｄｉｎ−３００）は、前記データ間隔を制御するクロック信号（３９９）に関連付けられており、
   前記スイッチは、インターリーブドスイッチング方式で作動され、
   ｉ． 前記クロック信号の奇数周期中、第１のスイッチ対は前記デジタルデータ入力信号を表し、かつ、第２のスイッチ対はオフであり、
   ｉｉ． 前記クロック信号の偶数周期中、前記第１のスイッチ対はオフであり、かつ、前記第２のスイッチ対は前記デジタルデータ入力信号を表す、請求項２に記載の信号処理回路。
4. 前記デジタルデータ入力信号（ｄｉｎ−３００）は、前記データ間隔を制御するクロック信号（３９９）に関連付けられており、
   前記スイッチは、二重サンプルスイッチング方式で作動され、
   ｉ． 前記クロック信号が論理ハイである場合に、第１のスイッチ対は前記デジタルデータ入力信号を表し、かつ、第２のスイッチ対はオフであり、
   ｉｉ． 前記クロック信号が論理ローである場合に、前記第１のスイッチ対はオフであり、かつ、前記第２のスイッチ対は前記デジタルデータ入力信号を表す、請求項２に記載の信号処理回路。
5. 前記セルデコーダ（２０１）は、
   クロック信号の位相に対して前記デジタルデータ入力信号をマスクするデータマスクブロック（ｍｎ４、ｍｐ６）、
   マスクされたデジタルデータ信号を前記クロック信号に同期させるデータ同期ブロック（ｍｎ３、ｍｐ５）、
   マスクされ同期されたデジタルデータ信号を前記スイッチ入力ノード制御信号として外部に結合するスイッチドライバブロック（ｍｐ０、ｍｎ０）
   のうちの少なくとも１つを含む、請求項１に記載の信号処理回路。
6. 前記セルデコーダ（２０１）は、静的論理装置を用いている、請求項５に記載の信号処理回路。
7. 前記セルデコーダ（２０１）は、動的論理装置を用いている、請求項５に記載の信号処理回路。
8. 前記信号処理回路は、デジタルアナログ変換器（ＤＡＣ）である、請求項１に記載の信号処理回路。
9. 前記ＤＡＣは、電流ステアリングＤＡＣである、請求項８に記載の信号処理回路。
10. 一定の電流源（ｉｒｅｆ）を前記ステアリングセル（２０２）に提供する電流電源（２０６）を更に含む、請求項１に記載の信号処理回路。
11. 少なくとも１つの一定電圧（ｖｄｄ、ｖｓｓ）を前記ステアリングセル（２０２）に提供する電圧電源（２０３）を更に含む、請求項１に記載の信号処理回路。
12. 回路において信号処理を行う方法であって、
    前記方法は、
    複数のスイッチ入力ノード制御信号（ｄ１、ｄ１ｂ、ｄ２、ｄ２ｂ）を生成することであって、前記複数のスイッチ入力ノード制御信号は、デジタルデータ入力信号（ｄｉｎ−３００）を表し、かつ、前記デジタルデータ入力信号から独立して一定のレートで一括してスイッチする、ことと、
    前記複数のスイッチ入力ノード制御信号（ｄ１、ｄ１ｂ、ｄ２、ｄ２ｂ）を表す複数のアナログ出力信号（ｉｎ、ｉｐ）を生成することであって、各データ間隔に対して、各アナログ出力信号は、前記複数のスイッチ入力ノード制御信号の現在の状態のみに実質的に依存する、ことと
    を含む、方法。
13. 前記複数のアナログ出力信号（ｉｎ、ｉｐ）を生成することは、２つのスイッチ対に配置された４つの並列なスイッチ（ｍｐ１〜ｍｐ４）を使用し、
    各対は、共通のソースノードと、第１のドレインノードを制御する第１の入力ノードと、第２のドレインノードを制御する第２の入力ノードとを有し、
    ｉ． 前記スイッチ対の前記共通のソースノードは、互いに連結されており、
    ｉｉ． 前記スイッチ対の前記第１のドレインノードは、互いに連結されており、
    ｉｉｉ． 前記スイッチ対の前記第２のドレインノードは、互いに連結され、かつ、前記第１のドレインノードから分離されている、請求項１２に記載の方法。
14. 前記デジタルデータ入力信号（ｄｉｎ−３００）は、前記データ間隔を制御するクロック信号（３９９）に関連付けられており、
    前記スイッチは、インターリーブドスイッチング方式で作動され、
    ｉ． 前記クロック信号の奇数周期中、第１のスイッチ対は前記デジタルデータ入力信号を表し、かつ、第２のスイッチ対はオフであり、
    ｉｉ． 前記クロック信号の偶数周期中、前記第１のスイッチ対はオフであり、かつ、前記第２のスイッチ対は前記デジタルデータ入力信号を表す、請求項１３に記載の方法。
15. 前記デジタルデータ入力信号（ｄｉｎ−３００）は、前記データ間隔を制御するクロック信号（３９９）に関連付けられており、
    前記スイッチは、二重サンプルスイッチング方式で作動され、
    ｉ． 前記クロック信号が論理ハイである場合に、第１のスイッチ対は前記デジタルデータ入力信号を表し、かつ、第２のスイッチ対はオフであり、
    ｉｉ． 前記クロック信号が論理ローである場合に、前記第１のスイッチ対はオフであり、かつ、前記第２のスイッチ対は前記デジタルデータ入力信号を表す、請求項１３に記載の方法。
16. 前記生成する工程は、
    クロック信号の位相に対して前記デジタルデータ入力信号をマスクすることと、
    マスクされたデジタルデータ信号を前記クロック信号に同期させることと、
    マスクされ同期されたデジタルデータ信号を前記スイッチ入力ノード制御信号として外部に結合することと
    を含む、請求項１２に記載の方法。
17. 前記生成する工程は、静的論理装置を用いる、請求項１２に記載の方法。
18. 前記生成する工程は、動的論理装置を用いる、請求項１２に記載の方法。
19. 前記回路は、デジタルアナログ変換器（ＤＡＣ）である、請求項１２に記載の方法。
20. 前記ＤＡＣは、電流ステアリングＤＡＣである、請求項１９に記載の方法。
21. 一定の電流源（ｉｒｅｆ）を前記回路に提供することを更に含む、請求項１２に記載の方法。
22. 少なくとも１つの一定電圧（ｖｄｄ、ｖｓｓ）を前記回路に提供することを更に含む、請求項１２に記載の方法。