KR20000000632A - 히스테리시스를 갖는 비교기 - Google Patents

히스테리시스를 갖는 비교기 Download PDF

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Abstract

여기에 개시된 히스테리시스 특성을 갖는 비교기는 복수 개의 분배 전압들 중 한쌍을 기준 전압으로 제공하는 기준 전압 발생 회로를 포함한다. 상기 기준 전압 발생 회로는 외부 전압들을 분배하는 분압 회로 및 상기 분압 회로들을 통해 분배된 복수 개의 분배 전압들을 선택하는 스위치들을 포함한다. 상기 비교기의 히스테리시스는 상기 분배 전압들 중 한쌍을 상하위 드레솔드 전압으로 선택하므로써 조절이 자유롭다.

Description

히스테리시스를 갖는 비교기(COMPARATOR WITH HYSTERESIS)
본 발명은 비교기 (comparator)에 관한 것으로서, 더 구체적으로는 히스테리시스 특성을 갖는 CMOS 비교기 (CMOS comparator with hysteresis)에 관한 것이다.
비교기는 입력 전압과 기준 전압을 비교하고 그 차를 증폭하여 'H/L'을 출력한다. 비교기는 아날로그-디지탈 변환기에 주로 사용되며, 그 중에서 플래시 아날로그-디지탈 변환기는 비교기를 이용하여 아날로그 입력 신호와 복수 개의 기준 전압들을 비교하여 아날로그 입력 신호를 디지탈 신호로 출력한다. 상기 플래시 아날로그-디지탈 변환기는 고속 동작이 수행되고, 비디오, 레이더 그리고 실험기구 등에 널리 사용된다. 그리고 CMOS 플래시 아날로그-디지탈 변환기는 크기 축소 (compact size)와 저전력의 소모 그리고 집적 회로에 사용할 수 있다.
그 중에서 히스테리시스를 갖는 비교기는, 예를 들어, 0 포인트에서 출력이 'H'를 유지한 상태에서 입력 전압이 감소하면 출력에 아무런 변화도 일어나지 않는다. 계속해서 감소하여 입력 전압이 하위 기준 전압에 도달하면 출력은 'H'에서 'L'로 떨어지게 된다. 그 상태에서 입력 전압이 증가되면 'L'을 그대로 유지하게 되지만 상위 기준 전압에 도달하게 되면 'L'에서 'H'로 천이하게된다. 이때 상기 상위 기준 전압과 하위 기준 전압차가 바로 히스테리시스양이다.
도 1은 히스테리시스를 갖는 비교기의 회로도로서, 일반적인 비교기는 잡음이 많지만 상기 비교기는 히스테리시스를 주어 노이즈 마진을 확보할 수 있다. 비교기는 MOS 트랜지스터들의 사이즈비로 히스테리시스 양이 정해진다. 만일 사용자가 히스테리시스 양을 의미하는 트립 전압(trip voltage)을 변화시키고자 한다면 비교기 자체를 다시 재구성해야 하는 문제점이 발생하게 된다. 즉, 트랜지스터들의 사이즈비를 변화시키기 위한 추가 공정은 불가피하므로 히스테리시스 양 조절이 더욱 어려워진다. 그 외에도 상기 비교기는 바이어스를 위한 회로를 부가적으로 포함하고 있어 회로 구성이 더욱 복잡해진다.
본 발명의 목적은 회로 구현이 보다 간단하면서도 사용자가 히스테리시스를 보다 쉽게 조절할 수 있는 비교기를 제공하기 위함이다.
도 1은 종래 기술에 따른 CMOS 비교기의 회로도:
도 2는 본 발명에 따른 CMOS 비교기의 회로도:
도 3은 도 2의 기준 전압 발생 회로의 상세한 회로도
도 4는 클럭 신호들의 타이밍도:그리고
도 5는 비교기의 전달 특성의 도면이다.
*도면의 주요부분에 대한 부호 설명
10 : 기준 전압 발생 회로 15 : 선택 회로
21∼24 : 스위치 25 : 커패시터
26 : 인버터 27 : 래치 회로
28 : 로직 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 히스테리시스를 갖고, 아날로그 입력 신호와 기준 전압을 비교하는 CMOS 비교기는 제 1 및 제 2 외부 전압들을 받아들여 이들을 분배하고, 복수 개의 분배 전압들 중 한쌍을 제 1 기준 전압 및 제 2 기준 전압으로 출력하는 기준 전압 발생 회로, 제 1 구간동안 상기 아날로그 입력 신호가 공급되고, 제 2 구간동안 기준 전압이 공급되는 신호 노드, 제 1 구간 동안 활성화되는 제 1 클럭 신호에 응답하여 상기 신호 노드로 상기 아날로그 입력 신호를 공급하는 제 1 스위치, 제어 신호에 응답하여 상기 제 1 기준 전압 및 제 2 기준 전압 중 하나를 선택하는 제 2 스위치들, 입력 노드 및 출력 노드를 갖고, 상기 출력 노드로 논리 신호를 출력하는 인버터, 상기 신호 노드와 상기 입력 노드 사이에 연결되는 커패시터, 상기 입력 노드와 출력 노드 사이에 연결되고, 상기 제 1 스위치와 동일하게 동작하는 제 3 스위치, 상기 출력 노드의 논리 신호에 응답하여 출력 신호 및 반전 출력 신호를 발생하는 래치 회로 및 상기 래치 회로의 출력 신호, 반전 출력 신호 및 제 2 클럭 신호를 받아들여 상기 제어 신호를 발생하는 로직 회로를 포함한다.
바람직한 실시예에 있어서, 상기 기준 전압 발생 회로는, 제 1 외부 전압을 받아들이는 제 1 단자, 제 2 외부 전압을 받아들이는 제 2 단자, 상기 제 1 단자와 제 2 단자 사이에 접속되어 상기 제 1 외부 전압 및 제 2 외부 전압의 차를 저항비에 따라 분배하는 저항열, 상기 제 1 단자 및 제 2 단자 그리고 상기 저항들 사이에 연결되는 복수 개의 스위치들, 상기 스위치들을 선택하기 위한 선택 회로를 포함하며, 상기 스위치들은, 상기 제 1 단자를 기준으로 M개의 제 1 군의 스위치들, 상기 제 2 단자를 기준으로 N개의 제 2 군의 스위치들을 포함하되, 상기 제 1 군의 스위치들은 상기 제 1 기준 전압으로서 상기 선택 신호에 대응하는 분배 전압을 선택하고, 그리고 상기 제 2 군의 스위치들은 상기 제 2 기준 전압으로서 상기 선택 신호에 대응되는분배 전압을 선택한다.
바람직한 실시예에 있어서, 상기 선택 회로는, 상기 제 1 및 제 2 기준 전압들 중 상기 제어 신호에 대응되는 기준 전압을 선택하는 스위치들을 포함한다.
바람직한 실시예에 있어서, 상기 기준 전압 발생 회로는, 상기 제 1 군 스위치들 중 하나와 제 2 군 스위치들 중 하나가 선택되어 서로 다른 레벨의 상기 제 1 기준 전압과 제 2 기준 전압을 발생한다.
이와 같은 장치에 의해서, 히스테리시스 조절이 보다 용이해진다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 2내지 도 5에 의거하여 설명한다.
도 3을 참조하면, 비교기는 복수개의 분배 전압들 중 한쌍을 기준전압들로 출력하는 기준 전압 발생 회로와 이를 선택하기 위한 스위치들을 포함한다. 이는 히스테리시스양을 의미하는 트립전압들을 스위치들의 선택으로 조절할 수 있어 사용자가 원하는 만큼의 히스테리시스 양을 조절할 수 있다.
도 2는 본 발명에 따른 CMOS 비교기의 회로도이다.
아날로그-디지탈 변환기는 기준 전압 발생 회로(10), 스위치들(21, 22, 23, 24), 커패시터(25), 인버터(26), 래치 회로(27) 그리고 로직 회로(28)로 구성된다. 기준 전압 발생 회로(10)는 외부로부터 인가되는 제어 신호(control)에 응답하여 제 1 및 제 2 기준 전압들(VRP, VRN) 을 발생한다. 상기 스위치들은 아날로그 입력 신호(Vin)를 신호 노드(N1)로 공급하는 스위치(21), 상기 제 1 기준전압(VRP)및 제 2 기준 전압(VRP)을 상기 신호 노드(N1)로 각각 공급하는 스위치들 22, 23로 구성된다. 그 외에도 인버터(26)의 입출력단 사이에 연결되는 스위치 (24)도 포함한다.
커패시터 (25)는 상기 신호 노드(N1)와 인버터(26)의 입력단(N2)사이에 접속된다. 상기 래치 회로(27)는 상기 인버터(26)의 출력단(N3)으로부터 논리 신호를 입력받아 로직 회로(28)로 출력 신호들을 전달한다. 마지막으로 로직 회로(28)는 일입력단으로 제 2 클럭 신호(CLK2)를 인가받고 타입력단으로 상기 래치 회로(27)의 출력 신호(Q)를 인가받는 제 1 앤드 게이트(29)와 일입력단으로 상기 제 2 클럭 신호(CLK2)를 인가받고 타입력단으로 상기 출력 신호(Qi)와는 상보적인 출력 신호 를 인가받는 제 2 앤드 게이트 (30)를 구비한다. 상기 제 1 및 2 앤드 게이트들(29, 30)로부터의 출력들은 제 1 및 제 2 기준 전압들(VRP, VRN)을 상기 신호 노드(N1)로 공급하는 스위치들(22, 23)을 제어한다.
도 3은 기준 전압 발생 회로를 상세하게 보여주는 회로도이다.
기준 전압 발생 회로(10)는 외부 기준 전압들 (Vref+, Vref-)이 공급되는 단자들(1, 2) 사이에 직렬로 접속되는 n+1 개의 저항들(R0∼Rn)을 포함하며, 상기 단자들(1, 2) 그리고 상기 각 저항들 사이에 일단이 접속되는 스위치들(S21∼S26) 그리고 선택 회로(15)를 포함한다. 상기 선택 회로(15)는 외부로부터 인가되는 제어 신호(control)에 응답하여 상기 스위치들의 스위칭온오프를 제어하는 선택 신호들(S1∼Sm)을 발생한다. 상기 스위치들은 제 1 기준 전압(VRP)이 출력되는 제 1 출력단(3)에 타단이 접속되는 제 1 그룹의 스위치들(S21, S22, S23)과 제 2 기준 전압 (VRN)이 출력되는 제 2 출력단(4)에 타단이 접속되는 제 2 그룹의 스위치들(24, 25, 26)로 구분된다.
먼저, 기준 전압 발생 회로(10)는 외부 기준 전압들(Vref+, Vref-)의 차를 저항비에 따라 분배하여 복수 개의 분배 전압들을 발생한다. 선택 회로(15)는 복수개의 선택 신호(S1∼Sm)들을 발생하여 그에 대응하는 제 1 그룹의 스위치들(S21, S22, S23)과 제 2 그룹의 스위치들(S24, S25, S26) 중에서 각각 하나씩의 스위치를 스위칭온시킨다. 복수개의 선택 신호들(S1∼Sm) 중 활성화되는 하나의 선택 신호에 의해 한쌍의 스위치들이 스위칭온되면, 복수 개의 분배 전압들 중, 그에 대응하는 두 개의 분배 전압들이 선택되어 출력단들(3, 4)로 상기 제 1 및 제 2 기준 전압들(VRP, VRN)로 출력된다.
본 발명에 따른 기준 전압 발생 회로 (10)는 복수개의 분배 전압을 발생한 다음 이들중 원하는 레벨의 분배 전압들을 선택 회로 (15)를 통해 기준 전압들로 출력한다.
다시 도 2를 참조하면, 상기 기준 전압 발생 회로(10)로부터 기준 전압들(VRP, VRN)이 출력되면, 이들은 스위치들 22, 23중 하나가 선택됨에 따라 신호 노드(N1)로 공급된다.
비교기는 입력 신호 (Vin)와 기준 전압을 비교하게 되는데, 이하 제 1 기준 전압(VRP)과 입력 신호 (Vin)를 비교하기로 한다. 먼저 제 1 클럭 신호(CLK1)에 의해 스위치 21, 24가 동시에 스위칭온된다. 그에 따라 입력 신호(Vin)가 신호 노드(N1)에 공급되고, 커패시터(25)의 타단과 연결되는 인버터(26)의 입력단(N2)은 인버터의 MOS 트랜지스터들의 적절한 사이즈 조정으로 인해 셀프 바이어싱(self biasing) 전압이 걸리게 된다. 예를 들어 입력 전압(Vin)이 2V이고, 셀프 바이어싱에 의해 N2에 1.5V가 걸려있다고 하면, 커패시터 양단에는 Vin-V2 (2V-1.5V)가 걸리게 된다.
다음으로, 도 4와 같이 제 1 클럭 신호(CLK1)와는 상보적인 제 2 클럭 신호(CLK2)로 인해 스위치 21이 스위칭오프되고, S22는 스위칭온되어 1.6V의 제 1 기준 전압 (VRP)을 신호 노드(N1)로 공급한다. 이때, 인버터(26)의 입출력단에 연결되는 피드백 스위치(24)는 턴오프된다. 그러므로 1.5V로 셀프 바이어싱된 N2는 N1에 전압 강하된 만큼 (2V-1.6V)가 강하되어 1.1V의 전압이 걸리게 된다. 상기 인버터(26)는 입력단(N2)의 레벨을 반전 및 증폭하여 'H'의 논리 신호를 출력한다. 래치 회로 (27)는 상기 논리 신호를 래치한다. 만일 상기 래치 회로(27)로부터 'H'의 신호(Q)와 상보적인 신호 가 출력되면 이들은 로직 회로(28)의 앤드 게이트들(29, 30)에 인가된다. 상기 앤드 게이트들 (29, 30)은 'H'의 제 2 클럭 신호 (CLK)를 공통으로 입력 받지만 래치 회로(27)로부터 입력받는 신호들(Q, )이 서로 상보적인 관계를 갖고 있으므로 제 2 앤드 게이트 (29)만이 'H'를 출력한다. 그에 따라 제 2 기준 전압(VRP)이 선택된다.
상기 제 1 클럭 신호(CLK1)와 제 2 클럭 신호(CLK2)가 도 4와 같이 상보적인 관계를 갖고 있기 때문에 입력 전압(Vin)이 인가될 때 제 1 클럭 신호(CLK1)에 의해 21, 24가 동시에 스위칭 온되고, 다음으로 상기 제 1 클럭 신호(CLK1)가 비활성화되고, 활성화되는 제 2 클럭 신호(CLK2)에 의해 로직 회로(28)로부터 기준 전압들(VRP, VRN)을 선택하기 신호가 출력되어 22, 23중 어느 하나가 선택된다.
도 5를 히스테리시스를 보여주는 것으로서, 상기 제 1 기준 전압(VRP)은 히스테리시스에서 출력이 'L'에서 'H'로 천이할 때의 상위 드레솔드 전압이고, 제 2 기준 전압(VRN)은 'H'에서 'L'로 천이할 때의 하위 드레솔드 전압을 의미한다.
비교기의 출력이 초기에 'H'를 유지하는 상태에서 입력 전압(Vin)이 하위 문턱 전압(제 2 기준 전압)에 도달하기 전까지는 이하로 내려가지 않으면 'H'를 유지하게 된다. 그러나 입력 전압(Vin)이 점점 낮아져 하위 드레솔드 전압( 제 2 기준 전압: VRN) 이하로 내려가게 되면 'L'을 유지하게 된다. 출력(Q)이 'L'를 유지한 상태에서 입력 전압(Vin)이 증가하여 상위 기준 전압 (VRP)에 도달하기 전까지는 'L'을 유지하게 된다. 계속해서 입력 전압(Vin)이 증가하여 상위 기준 전압(제 1 기준 전압 : VRP)에 도달하게 되면 'H'의 신호가 출력된다.
상기 상하위 드레솔드 전압들은 로직 회로의 앤드 게이트들로 인해 선택되며 이는 제 2 클럭 신호가 활성화될 때 이루어진다. 상기 상하위 드레솔드 전압들은 입력 전압과 비교하는 제 1 및 제 2 기준 전압들이다. 상기 기준 전압들은 기준 전압 발생 회로 (10)내에 복수 개의 분배 전압들중의 제 1 그룹의 스위치들 중 하나와 제 2 그룹의 스위치들 중 하나에 대응하는 한쌍의 분배 전압이다. 그러므로 히스테리시스양인 상하위 드레솔드 전압의 차를 변화하고자 할 때, 선택 신호 발생 회로의 출력을 통해 분배 전압들을 자유로이 선택할 수 있다.
본 발명은 사용자가 히스테리시스양에 변화를 주고자 할 때, 분배 전압들 중 한쌍을 트립 전압들로 제공함에 따라 조절이 가능하다. 이는 각기 다른 히스테리시스를 위해 회로를 다시 재구성할 필요없이 복수 개의 분배 전압들 중 어느 한쌍을 선택하면 되므로 회로의 재구성에 따른 공정상의 변화 및 부가적인 회로 구성에 따른 불편함들을 극복할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같이, 본 발명에 따르면 히스테리시스 특성을 갖는 비교기에서 사용자가 히스테리시스양을 보다 쉽게 조절할 수 있다.

Claims (15)

  1. 히스테리시스를 갖고, 아날로그 입력 신호와 기준 전압을 비교하는 CMOS 비교기에 있어서,
    제 1 및 제 2 외부 전압들을 받아들여 이들을 분배하고, 복수 개의 분배 전압들 중 한쌍을 제 1 기준 전압 및 제 2 기준 전압으로 출력하는 기준 전압 발생 회로와;
    제 1 구간동안 상기 아날로그 입력 신호가 공급되고, 제 2 구간동안 기준 전압이 공급되는 신호 노드와;
    제 1 구간 동안 활성화되는 제 1 클럭 신호에 응답하여 상기 신호 노드로 상기 아날로그 입력 신호를 공급하는 제 1 스위치와;
    제어 신호에 응답하여 상기 제 1 기준 전압 및 제 2 기준 전압 중 하나를 선택하는 제 2 스위치들과;
    입력 노드 및 출력 노드를 갖고, 상기 출력 노드로 논리 신호를 출력하는 인버터와;
    상기 신호 노드와 상기 입력 노드 사이에 연결되는 커패시터와;
    상기 입력 노드와 출력 노드 사이에 연결되고, 상기 제 1 스위치와 동일하게 동작하는 제 3 스위치와;
    상기 출력 노드의 논리 신호에 응답하여 출력 신호 및 반전 출력 신호를 발생하는 래치 회로와; 그리고
    상기 래치 회로의 출력 신호, 반전 출력 신호 및 제 2 클럭 신호를 받아들여 상기 제어 신호를 발생하는 로직 회로를 포함하는 것을 특징으로 하는 CMOS 비교기.
  2. 제 1 항에 있어서,
    상기 기준 전압 발생 회로는,
    제 1 외부 전압을 받아들이는 제 1 단자와;
    제 2 외부 전압을 받아들이는 제 2 단자와;
    상기 제 1 단자와 제 2 단자 사이에 접속되어 상기 제 1 외부 전압 및 제 2 외부 전압의 차를 저항비에 따라 분배하는 저항열과;
    상기 제 1 단자 및 제 2 단자 그리고 상기 저항들 사이에 연결되는 복수 개의 스위치들과;
    상기 스위치들을 선택하기 위한 선택 회로를 포함하며,
    상기 스위치들은, 상기 제 1 단자를 기준으로 M개의 제 1 군의 스위치들과;
    상기 제 2 단자를 기준으로 N개의 제 2 군의 스위치들을 포함하되,
    상기 제 1 군의 스위치들은 상기 제 1 기준 전압으로서 상기 선택 신호에 대응하는 분배 전압을 선택하고, 그리고
    상기 제 2 군의 스위치들은 상기 제 2 기준 전압으로서 상기 선택 신호에 대응되는분배 전압을 선택하는 것을 특징으로 하는 CMOS 비교기.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 선택 회로는, 상기 제 1 및 제 2 기준 전압들 중 상기 제어 신호에 대응되는 기준 전압을 선택하는 스위치들을 포함하는 것을 특징으로 하는 CMOS 비교기.
  4. 제 2 항에 있어서,
    상기 기준 전압 발생 회로는, 상기 제 1 군 스위치들 중 하나와 제 2 군 스위치들 중 하나가 선택되어 서로 다른 레벨의 상기 제 1 기준 전압과 제 2 기준 전압을 발생하는 것을 특징으로 하는 CMOS 비교기.
  5. 히스테리시스를 갖고, 아날로그 입력 신호와 기준 전압을 비교하는 CMOS 비교기에 있어서,
    외부 기준 전압들이 인가되는 제 1 및 제 2 단자들과;
    상기 단자들 사이에 직렬로 접속되어 상기 외부 기준 전압들을 분배하는 저항들의 어레이와;
    선택 신호를 발생하는 디코더와;
    상기 저항들을 통해 분배된 복수 개의 분배 전압들 중 상기 선택 신호에 대응되는 한쌍의 분배 전압들을 제 1 기준 전압 및 제 2 기준 전압으로서 공급하는 제 1 스위치들과;
    입력 노드와 출력 노드를 갖고, 논리 신호를 발생하는 인버터와;
    제 1 구간 동안 상기 아날로그 입력 신호가 공급되고, 제 2 구간 동안 상기 기준 전압들 중 하나가 공급되는 신호 노드와;
    상기 출력 노드와 신호 노드 사이에 연결되는 커패시터와;
    제 1 클럭 신호에 응답하여 상기 신호 노드에 상기 아날로그 입력 신호를 공급하는 제 2 스위치와;
    상기 제 2 스위치와 상보적으로 동작하고, 제 1 제어 신호에 응답하여 제 1 기준 전압을 상기 신호 노드로 공급하는 제 3 스위치와;
    상기 제 2 스위치와 상보적으로 동작하고, 제 2 제어 신호에 응답하여 제 2 기준 전압을 상기 신호 노드로 공급하는 제 4 스위치와;
    상기 제 2 스위치와 동일하게 동작하고, 상기 제 1 클럭 신호에 응답하여 상기 입력 노드와 출력 노드사이에 연결되는 제 5 스위치와;
    상기 출력 노드에 연결되고, 상기 제 1 클럭 신호에 응답하여 상기 인버터의 논리 신호를 래치하기 위한 래치 회로와; 그리고
    상기 래치 회로의 출력 신호와 제 2 클럭 신호를 받아들여 상기 제 1 및 제 2 제어 신호들을 발생하는 로직 회로를 포함하되,
    상기 제 1 기준 전압은 히스테리시스가 로우레벨에서 하이레벨로 천이될 때 상위 드레솔드 전압이며, 상기 제 2 기준 전압은 히스테리시스가 하이레벨에서 로우레벨로 천이될 때 상기 상위 드레솔드 전압보다 낮은 하위 드레솔드 전압인 것을 특징으로 하는 CMOS 비교기.
  6. 제 5 항에 있어서,
    상기 제 1 스위치들은, 각각이 상기 제 1 및 제 2 단자들과 상기 저항들 사이에 연결되어 상기 선택 신호에 대응되는 한쌍의 분배 전압을 공급하는 X+Y개의 스위치들을 포함하는 것을 특징으로 하는 CMOS 비교기.
  7. 제 6 항에 있어서,
    상기 제 1 스위치들은, 상기 제 1 단자를 기준으로 X개가 연결되고, 상기 선택 신호에 대응되는 제 1 기준 전압을 공급하는 제 1 군의 스위치들과;
    상기 제 2 단자를 기준으로 Y개가 연결되고, 상기 선택 신호에 대응되는 제 2 기준 전압을 공급하는 제 2 군의 스위치들을 포함하는 것을 특징으로 하는 CMOS 비교기.
  8. 제 5 항 또는 제 7 항에 있어서,
    상기 제 3 스위치는, 일단이 상기 제 1 군의 스위치들의 타단에 공통으로 접속되고, 타단이 상기 신호 노드에 접속되는 것을 특징으로 하는 CMOS 비교기.
  9. 제 5 항 또는 제 7 항에 있어서,
    상기 제 4 스위치는, 일단이 상기 제 2 군의 스위치들의 타단에 공통으로 접속되고, 타단이 상기 신호 노드에 접속되는 것을 특징으로 하는 CMOS 비교기.
  10. 제 5 항에 있어서,
    상기 래치 회로는, 상기 인버터의 논리 신호를 받아들이고, 상기 제 1 클럭 신호에 응답하여 출력 신호 및 반전된 출력 신호를 발생하는 것을 특징으로 하는 CMOS 비교기.
  11. 제 5 항에 있어서,
    상기 로직 회로는,
    일입력단으로 상기 래치 회로의 반전 출력 신호를 받아들이고 타입력단으로 상기 제 2 클럭 신호를 받아들여, 논리적으로 앤딩을 수행한 결과 상기 제 1 제어 신호를 발생하는 제 1 앤드 게이트와;
    일입력단으로 상기 래치 회로의 출력 신호를 받아들이고 타입력단으로 상기 제 2 클럭 신호를 받아들여, 논리적으로 앤딩을 수행한 결과 상기 제 2 제어 신호를 발생하는 제 2 앤드 게이트를 포함하는 것을 특징으로 하는 CMOS 비교기.
  12. 제 11 항에 있어서,
    상기 로직 회로는, 상기 래치 회로로부터 하이레벨의 반전 출력 신호가 발생될 때, 상기 제 1 기준 전압을 선택하도록하는 상기 제 1 제어 신호를 발생하는 것을 특징으로 하는 CMOS 비교기.
  13. 제 8 항에 있어서,
    상기 로직 회로는, 상기 래치 회로로부터 로우레벨의 출력 신호가 발생할 때, 상기 제 2 기준 전압을 선택하도록 하는 상기 제 2 제어 신호를 발생하는 것을 특징으로 하는 CMOS 비교기.
  14. 제 5 항에 있어서,
    상기 제 2 스위치 및 제 5 스위치는, 제 1 클럭 신호에 응답하여 동일하게 스위칭온되는 것을 특징으로 하는 CMOS 비교기.
  15. 제 5 항에 있어서,
    상기 제 1 및 제 2 클럭 신호는, 상보적인 신호인 것을 것을 특징으로 하는 CMOS 비교기.
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