JP2010532650A - 低電力dc−dcsmpsのためのプログラマブルアナログデジタル変換器 - Google Patents
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Abstract
【選択図】図2
Description
本出願は、現在特許出願中の出願であるAleksandar Prodic他による2007年2月28日出願の「高周波DC−DC変換器のための汎用耐障害性多相デジタルPWMコントローラ」という名称の米国特許出願第60/892、109号(代理人整理番号SIPEX−01008US1号)に関連する。
図2のDACは、2次1ビットデジタルシグマ−デルタ(Σ−Δ)変調器を用いて実施することができる。この用途では、この変調器は、1次のΣ−Δ方式よりも好ましい。同じクロック周波数では、2次の変調器は、より小さいRC濾過しか必要とせず、1次システムに起こり得る独特の低周波発信音を最小にする。このDACは、80MHzで作動する内部リング発振器を用いてクロック同期することができる。クロック周波数は比較的高いが、以下の節に示すように、変調器の電力消費は大きくない。これは、電力を消費する能動論理ゲートを少数しか必要としないこのDACの単純な構造に起因する。
204 シグマ−デルタ(Σ−Δ)DAC
clk2 内部クロック
vref(t) 電圧基準値
Vm(t) パルス密度変調信号
Claims (31)
- デジタル値を受信し、該デジタル値に関連する平均値を有するアナログ出力を出力するシグマ−デルタDACと、
前記シグマ−デルタDACの出力を用いて調節される基準電圧時間変換器と、出力電圧を用いて調節される測定電圧時間変換器とを含み、誤差値を判断し、遅延線が移動平均フィルタとして作用する窓付きADC変換器と、
を含むことを特徴とする回路。 - 前記電圧時間変換器の一方は、遅延線であることを特徴とする請求項1に記載の回路。
- 前記電圧時間変換器の一方は、変化する供給電圧を有するリング発振器である(注釈−ある意味では、それは、電圧制御式発振器と同じである)ことを特徴とする請求項1に記載の回路。
- 前記電圧時間変換器の一方は、従来の電圧制御式発振器であることを特徴とする請求項1に記載の回路。
- 電圧制御発振器の周波数が、動的に変更されることを特徴とする請求項4に記載の回路。
- 前記電圧制御発振器の前記選択可能な周波数は、整数倍数であることを特徴とする請求項5に記載の回路。
- 前記シグマ−デルタDACは、RCフィルタを含むことを特徴とする請求項1に記載の回路。
- 前記電圧時間変換器の固有の平均化効果が、シグマ−デルタ式デジタルアナログ変換器のオンチップRCフィルタのサイズを最小にするのに用いられることを特徴とする請求項1に記載の回路。
- 前記RCフィルタのコーナー周波数が、平均化効果を有する電圧時間変換器を有する前記窓付きADCの前記移動平均フィルタのノッチ周波数に比較的近いように選択されることを特徴とする請求項8に記載の回路。
- 前記誤差は、前記出力電圧のデジタル基準値からの差を示すことを特徴とする請求項1に記載の回路。
- 前記シグマ−デルタDACに送信される前記デジタル値は、前記デジタル基準値の下位の1つ又は複数のビットであることを特徴とする請求項1に記載の回路。
- 前記基準電圧時間変換器は、基準遅延線であり、前記測定電圧時間変換器は、測定遅延線であり、
クロックが通過する前記基準遅延線及び測定遅延線における遅延セルの個数の差が、前記誤差を判断するのに用いられる、
ことを特徴とする請求項1に記載の回路。 - 遅延セルの一部が、他の遅延セルの遅延の選択可能な倍数であるプログラマブル遅延を有するようにプログラマブルであることを特徴とする請求項12に記載の回路。
- 前記選択可能な遅延は、整数倍数であることを特徴とする請求項13に記載の回路。
- 前記整数倍数は、1から2kまでの整数として選択可能であることを特徴とする請求項14に記載の回路。
- 前記基準遅延線の合計遅延が、前記遅延セルの個数よりも大きい値の範囲にわたって選択可能とすることができることを特徴とする請求項15に記載の回路。
- 一般的な電圧時間変換期間が、動的に変更されることを特徴とする請求項1に記載の回路。
- いくつかの遅延セルを含む基準遅延線と、
遅延セルを含み、かつ前記基準遅延線の出力によってストローブされる測定遅延線と、
を含み、
前記基準遅延線及び測定遅延線の前記遅延セルの一部が、プログラマブル遅延セルであり、該プログラマブル遅延セルの遅延が、他の遅延セルの倍数である遅延を有するようにプログラマブルである、
ことを特徴とする回路。 - 前記基準遅延線及び測定遅延線は、等しい個数のプログラマブル遅延セルを有することを特徴とする請求項18に記載の回路。
- 前記プログラマブル遅延セルは、他の遅延セルの整数r倍の遅延を有するようにプログラムすることができることを特徴とする請求項18に記載の回路。
- rが、1から2kまでの整数として選択可能であることを特徴とする請求項20に記載の回路。
- Kが、2であることを特徴とする請求項20に記載の回路。
- 前記基準遅延線の合計遅延が、遅延セルの個数よりも大きい値の範囲にわたって選択可能とすることができることを特徴とする請求項18に記載の回路。
- シグマ−デルタユニットと、
前記シグマ−デルタユニットの出力に接続され、基準電圧時間変換器及び測定電圧時間変換器を含み、かつ該出力及び該シグマ−デルタユニットのためのローパスフィルタとして作用する第2のユニットと、
を含むことを特徴とする回路。 - 前記電圧時間変換器の一方は、遅延線であることを特徴とする請求項24に記載の回路。
- 前記基準遅延線は、前記シグマ−デルタユニットの前記出力に関連する値によって調節されることを特徴とする請求項25に記載の回路。
- クロック信号が前記基準遅延線を通過するのに要する時間内に該クロック信号が前記測定遅延線を通過する遅延セルの個数が、誤差信号を設定するのに用いられることを特徴とする請求項25に記載の回路。
- 前記基準遅延線及び測定遅延線は、他の遅延セルの遅延の選択可能な整数倍数で作動する遅延セルを含むことを特徴とする請求項25に記載の回路。
- 電圧時間変換の利得が、整数個の段階で為されることを特徴とする請求項24に記載の回路。
- 前記電圧時間変換器の一方は、リング発振器であることを特徴とする請求項24に記載の回路。
- 前記電圧時間変換器の一方は、電圧制御式発振器であることを特徴とする請求項24に記載の回路。
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