CN101796730A - 针对低功率dc-dc smps的可编程模数转换器 - Google Patents

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CN101796730A CN200880105262A CN200880105262A CN101796730A CN 101796730 A CN101796730 A CN 101796730A CN 200880105262 A CN200880105262 A CN 200880105262A CN 200880105262 A CN200880105262 A CN 200880105262A CN 101796730 A CN101796730 A CN 101796730A
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Abstract

一种基于电压至时间的加窗模数转换器(ADC)，可以具有可编程的基准电压、转换时间以及电压调节的精度。该ADC可以完全在小硅面积上实现，并适于在针对高频低功率开关式电源(SMPS)的各种集成数字控制器中实现。可以通过利用延迟线或其他电压至时间转换结构的固有平均效应，以及通过调整延迟单元的传播时间或备选结构中的有效的电压至时间转换比，来实现可编程特性。

Description

针对低功率DC-DC SMPS的可编程模数转换器
相关申请的交叉引用
本申请与以下待审申请相关：Aleksandar等人于2007年2月28日提交的、标题为“UNIVERSAL AND FAULT-TOLERANTMULTIPHASE DIGITAL PWM CONTROLLER FORHIGH-FREQUENCY DC-DC CONVERTERS”的美国专利申请No60/892,109(代理人案号SIPEX-01008US0)。
背景技术
可完全以CMOS IC工艺来实现的且具有可编程参数(例如，开关频率、电压基准及其调节的精度)的数字控制器可以在低功率SMPS中带来许多优点。在蜂窝电话、个人数字助理(PDA)和其他便携式设备中，这种数字控制器可以显著地减小总体系统尺寸，提高可靠性以及电池操作时间。为了针对在大多数情况下基于数字组件的各个功能块提供调节电压，多个专用模拟控制器IC是主导的。由此，系统常具有次优尺寸和数目的组件。如果这些可编程控制器与其主导数字负载一样是以相同的CMOS工艺来实现的，则这些可编程控制器可以容易地集成在相同的硅管芯上，并被编程为满足特定的电源需求。除了引起尺寸减小以外，它们还可以提供设计便携性，并可以实际上消除耗时的模拟重新设计，其中，每当IC实施方式技术改变从而使供电电压需求改变时，需要该模拟重新设计。
可编程控制器可以基于根据处理负载来改变供电电压的动态电压扩缩(DVS)来简化功率节约技术的实施方式。可编程控制器可以消除对互连电路的需要，并改进电源与其数字负载之间的通信。
附图说明
图1示出了示例性的数模转换器；
图2示出了可编程模数转换器；
图3示出了延迟线的幅度特性的曲线图；
图4示出了示例性的快和慢可编程汲取电流式(current-starved)延迟单元；
图5示出了数字可编程偏置电路；
图6示出了一个实施例的示例性芯片的图；
图7-9示出了图6的芯片的操作。
具体实施方式
图1示出了提供可编程基准电压vref(t)的示例性数模转换器(DAC)102、用于将输出电压误差转换为其数字等价物e[n]的加窗ADC 104、基于e[n]创建占空比控制信号d[n]的补偿器106以及能够在可编程开关频率下工作的数字脉冲宽度调制器(DPWM)108。
从实际的观点来看，图1结构的实施方式是相当有挑战性的，未实验过的实施方式常常产生次优的系统特性。与大多数现有数字解决方案相比，模拟控制器在功率消耗以及实施方式所需的硅面积(在低功率应用中最重要的IC参数当中)方面仍具有显著优点。因此，在大多数现代便携式设备中，模拟控制器仍是优选。
大多数现有技术高频数字控制器被设计为在仅固定模拟基准附近的窄范围内调节电压，并不允许充分利用数字控制优点。这是由于通常使用节省功率和面积的基于加窗的ADC架构。这种ADC架构是全范围ADC的有效备选方案，全范围ADC的复杂度显著超过整个模拟控制器的复杂度。由基于加窗的ADC和针对基准调整的传统DAC构成的解决方案也得不到最优的架构，并且，在一些情况下，甚至在最新的IC技术中也是不可行的。基于电流源、开关电容器和电阻性网络的DAC常常需要以下模拟块：这些模拟块的供电电压超过以最新CMOS工艺实现的数字电路的最大容许值。另一方面，基于全数字西格马-德耳塔调制器的架构需要大的RC滤波器，该RC滤波器不能简单地实现在芯片上而不耗费大量硅面积和/或功率。
如下所述，新的低功率ADC架构可以具有可编程基准电压，并可以实现在小芯片面积上。还可以对ADC的转换时间和输出电压调节的精度进行编程。这些特征允许可编程数字控制器具有与模拟系统相当的硅面积和功率消耗，同时允许更好地利用数字控制优点。
本发明的一个实施例包括：西格马-德耳塔DAC 204，接收数字值并输出平均值与该数字值相关的模拟输出。加窗ADC转换器202可以包括：基准延迟线220，使用西格马-德耳塔DAC 204的输出来调整该基准延迟线220；测量延迟线222，使用输出电压来调整该测量延迟线222，其中，加窗ADC转换器202确定误差值。延迟线可以充当滑动平均滤波器。备选地，可以使用电压控制振荡器或具有固有平均效应的任何其他电压至时间转换器，而不使用延迟线环形振荡器。在这种情况下，该结构可能由两个电压至时间转换器构成，第一个用于输出电压转换，第二个用于将基准值转变为其数字等价物。
西格马-德耳塔DAC可以包括RC滤波器。RC滤波器可以被选择为与加窗ADC的滑动平均滤波器效应相对接近。
误差可以指示输出电压与数字基准值的差异。被发送至西格马-德耳塔DAC的数字值可以是数字基准值的一个或多个低位。时钟所经过的基准延迟线和测量延迟线中延迟单元数目的差异可以用于确定误差。在基于其他电压至时间转换器的实施方式中，基准和测量线的数字输出的差异可以用于误差测量。
延迟单元中的一些可以被编程为具有可编程延迟，该可编程延迟是其他延迟单元的延迟的可选择的倍数。可选择的延迟可以是整数倍。整数倍可以被选择为从1至2k的整数。基准延迟线的总延迟是可以在大于延迟单元数目的值的范围内选择的。
本发明的一个实施例是一种电路，包括：包括多个延迟单元在内的基准延迟线；可包括延迟单元在内的测量延迟线。测量延迟线可以由基准延迟线的输出进行选通。基准延迟线和测量延迟线的延迟单元中的一些可以是可编程延迟单元。可编程延迟单元的延迟可以被编程为具有作为其他延迟单元的倍数的延迟。本发明的一个实施例是一种电路，包括：西格马-德耳塔单元；以及与该西格马-德耳塔单元的输出相连接的第二单元。第二单元包括基准延迟线和测量延迟线，其中，第二单元可以充当输出和西格马-德耳塔单元的低通滤波器。
图2所示的可编程ADC可以由以下两个主块构成：基于延迟线的加窗ADC 202，具有数字可编程量化步长；以及西格马-德耳塔(∑-Δ)DAC 204，设置与Nref-比特数字输入Vref[n]成正比的基准vref(t)。
单比特二阶西格马-德耳塔(∑-Δ)调制器、晶体管以及DAC的电压基准(带隙)Vbg可以用于创建平均值为VbgVref[n]/(2Nref-1)的脉冲密度调制(PDM)信号vm(t)以及与内部时钟clk2的载波频率相等的载波频率。
为了提取PDM信号的dc值，在该架构中，可以使用两级低通滤波器，而不使用大RC电路。首先将PDM信号传至小RC电路，然后通过ADC的基准延迟线的自然平均效应来进一步滤除掉该PDM信号。由此，可以在小的硅面积上实现整个结构。
可以通过对ADC的操作的以下分析来给出可针对其他电压至时间转换器而应用的、延迟线的这种平均效应的更详细解释。图2的ADC可以是发明人Prodic等人于2007年2月28日提交的、标题为“Universaland Fault-Tolerant Multiphase Digital PWM Controller forHigh-Frequency DC-DC Converters”的、序列号为60/892,109(SIPEX-01008US0)的专利申请中提出的架构的修正版本，该专利申请一并在此以供参考。本实施例由具有相同但数目不同的汲取电流式延迟单元的两个延迟线、两个可编程偏置电路、快照寄存器和误差解码器构成。第一基准延迟线可以具有N+1个单元，该N+1个单元的传播时间由基准电压vref(t)通过偏置电路来控制。偏置电路可以用作调节转换时间的数字可编程电压至电流转换器。第二延迟线可以具有N+M个延迟单元以及与功率级的输出电压vout(t)成反比的传播时间。
在每个开关间隔的开始处，clk信号可以通过延迟线来同时发送两个脉冲。当通过基准延迟线而传播的脉冲达到第N个单元208时，可以创建选通信号，并可以通过快照寄存器210来捕获测量延迟线的状态。如果信号传播所通过的单元的数目小于N，则输出电压低于vref(t)，并且误差解码器创建与单元数目的差异成正比的正误差e[n]。类似地，通过更大量的单元而进行的传播指示导致负误差的更高输出电压。基准线的第N+1个单元用于在下一clk脉冲到达之前重置所有单元。
该ADC可以在转换周期Tav＝Ntd1内测量vref(t)和vout(t)的平均值的差异，其中，td1是通过基准延迟单元的传播时间。该ADC充当滑动平均滤波器，其转移函数可以用以下方程以及图3中所绘制的图来描述。
V ref _ av ( jω ) = V ref ( jω ) · sin c ω T av 2 π · e - jω T av 2 - - - ( 1 )
如前所述，该平均效应可以极大地减小RC滤波器的大小，并允许DAC的芯片上实施方式。实际上，可以通过增大clk2频率或延迟单元的传播时间来完全消除无源滤波器。然而，其代价可能是功率消耗增大和/或ADC转换时间变慢。因此，保留了给出良好总体系统性能的小RC滤波器。应当注意，也可以与基于环形振荡器和计数器的ADC架构一起使用平均效应。
在这个子部分中，描述了可编程电压调节的优点，解决了基于传统延迟线的架构的调节问题，并示出了为这两者提供解决方案的设计修改。
在数字控制的SMPS中，输出电压调节的精度可以被定义为Vq0/(2Vref)，其中，Vq0是电压基准Vref附近的ADC量化步的步长，即，零点误差仓(bin)的宽度，假定稳定状态值位于该仓的正中处。如果设置了输出电压调节(即，Vq0)的过分保守的需求，则可能发生不期望的极限循环振荡(LCO)，因此，整个数字控制器的尺寸和功率消耗可以显著增大。这是由于：非LCO条件需要DPWM分辨率也增大。在大多数现有DPWM中，改进的分辨率是以功率消耗和/或硅面积呈指数增加为代价的。因此，其输出电压调节精度可根据设计需求而被编程的通用ADC可以得到设计优化。
为了找到图2的系统的电压调节精度，观察到e[n]对输出电压偏差的依赖性。首先，采用以下近似：特定操作点附近的基准和测量延迟单元的传播时间分别是td1≈k/Vref和td2≈k/Vout，其中，k是依赖于单元结构、操作点以及在一些情况下依赖于环境温度的参数。那么，如前所述的e[n]等于经过延迟线的信号在周期Ntd1内的传播所通过的单元的数目的差异，可以表示为：
e [ n ] = N - N m = N - Nt d 1 t d 2 = N ( 1 - V out V ref ) - - - ( 2 )
其中，Nm是测量延迟线的捕获状态。
接下来，假定输出电压处于ADC的零点误差仓的中部并且已发生使得e[n]＝-1的vout(t)最小变化，即，Vout＝Vref+Vq0/2。那么，(2)变为
1 = N V q 0 2 V ref - - - ( 3 )
该方程示出了感兴趣的结果：对于图2的ADC，量化步长不依赖于延迟单元的结构，而是仅依赖于延迟单元的数目。换言之，调节精度Vq0/(2Vref)由第N个测量单元附近的时间步长与通过基准线的总传播时间之比来定义。还示出了，在传统延迟线结构中，需要大量的单元来进行严格的电压调节。例如，为了获得+/-0.2％调节，仅需要至少500个相同的单元占据基准线的大硅面积。
为了使面积最小并允许对电压调节进行数字调整，在修改中，在此介绍使用两种类型的延迟单元。示例性的ADC被设计为在-4＜e[n]＜4范围内进行操作，并且，使两个延迟线的前N-4个单元的延迟是余单元的r倍，其中，值r由2比特数字信号reg[n]控制。由此，通过第N个单元的传播时间与通过基准线的传播时间之比变为更小的改进调节。对于这种情况，(3)可以被重新布置为针对电压调节精度的以下表达式：
1 r ( N - 4 ) + 4 = V q 0 2 V ref - - - ( 4 )
在基于其他类型的电压至时间转换器的实现中，可以通过动态改变电压至时间转换的比率来实现类似效果。例如，可以使用环形振荡器结构和可编程延迟单元来实现。
该ADC架构可以依赖于逻辑门和汲取电流式延迟单元。可以选择汲取电流式单元，这是由于其简易性以及在最近CMOS工艺中的实现可能性。汲取电流式单元具有与数字逻辑类似的结构，并且不同于大多数现有模拟电路，汲取电流式单元可以操作于现代数字系统中使用的低电压处。另一方面，与也用作延迟单元的数字门相比，汲取电流式结构由于对温度变化的更低敏感性而具有更可预测且可控制的延迟。
在该示例性设计中，使用两个延迟线中的十六(16)个慢单元。这十六个慢单元可以具有数字可编程的传播时间，该传播时间最多是快单元的传播时间的8倍。图4示出了一个示例性实施例的快和慢单元的晶体管级示意图，还可以使用其他设计。快单元具有传统的汲取电流式架构。快单元的传播时间依赖于在节点A处看的电流放电等效电容。这种放电可以由Q1控制，所述Q1充当偏置电路控制的电流源。晶体管Q2充当在触发该单元的时刻使电流经过Q1的开关。也充当开关的晶体管Q3可以用于重置该单元。当出现重置信号r时，其电流快速将节点A充电至Vdd。慢延迟以相同原理工作。主要区别在于，在这种情况下，充电电流小得多，并且可以通过启用/禁用通过不同大小的晶体管Q1_a至Q1_d的电流来对所述充电电流进行数字编程。2比特二进制延迟控制输入reg[n]可以将充电电流设置为更快单元的充电电流的1/32、2/32、3/32或4/32。所选的延迟单元数目和电流比值可以分别大致与+/-0.2％、+/-0.4％和+/-0.8％的电压调节相对应。简单的大小比较示出了，对于最精确的电压调节，这种修改需要硅面积是针对参考线需要500个快延迟单元的传统延迟线ADC的大约25分之一。
即使调节精度独立于延迟单元的传播时间，ADC的功率消耗、转换时间也不独立于延迟单元的传输时间，因此滤波属性也不独立于延迟单元的传输时间。为了在不需要快速转换时允许进一步控制器优化并降低功率消耗，可以实现图5的数字可编程偏置电路。利用3比特输入k[n]来控制通过晶体管Qbias的电流(k[n]+1)Ibias，从而控制Vbias。通过导通和关断开关Q7至Q9，k[n]改变由按对数大小排列的电流镜像晶体管Q5至Q7产生的电流。由此，Vbias和ADC转换时间也改变。类似地，在基于电压控制振荡器的架构(即，电压至时间转换器)中，可以通过改变振荡器的频率，同时将所经过的循环的数目保持恒定，来控制转换时间与功率消耗之间的折衷。此外，可以通过改变延迟单元传播时间来容易地完成这一点。
C.∑-ΔDAC
可以使用2阶一比特数字西格马-德尔塔(∑-Δ)调制器来实现图2的DAC。在本申请中，优选1阶∑-Δ解决方案。对于相同的时钟频率，2阶调制器需要更小的RC滤波器，并使可能的低频音(1阶系统的特性)最小。可以用工作于80MHz的内部环形振荡器来对DAC进行计时。如以下部分所示，即使时钟频率相对较高，调制器的功率消耗也是适度的。这是由于其简单的结构需要较小数目的耗费功率的有源逻辑门。
在实验数字控制器IC上实现了图2和3的架构，该实验数字控制器IC的框图在图1中示出。该IC是以标准0.18μm工艺实现的，其DPWM和补偿器被设计为多相位架构的单相位版本。该IC是利用实验的1W、1.5MHz降压转换器来测试的，该降压转换器具有5V输入和在1V与3.3V之间的可编程输出。图6和表I所示的芯片照片和芯片主要特性验证了新的ADC架构针对150ns转换时间具有53μA/MHz的低功率消耗，并占据0.029mm2的非常小硅面积。ADC具有外部基准；然而，可以以新技术来设计占用不显著功率和面积的带隙。
图7的结果示出了降压转换器针对两个负载瞬变的闭环操作，表明了ADC的快速转换以及其延迟线的滤波效应。可见，在稳定状态下，输出电压误差为零，即使滤波器电容器纹波高达160mV也是如此。结果还示出了在时钟信号出现后ADC对输出电压变化快速起反应并在小于200ns中完成转换。图8示出了具有三角输入vmeas(t)的ADC的独立操作，该三角输入的幅度类似于滤波器电容器纹波的幅度，且频率更低。可以看出对提供严格输出电压调节的该输入信号的高度敏感性。图9验证了∑-Δ DAC的功能。图9示出了当参考改变时SMPS的操作。DAC在几μs中改变Vref，从而允许ADC用在需要快速改变参考的系统(如，预测性DVS)中。
  转换   可编程≥150ns
  输入电压   1V至3.3V
  功率   ADC：28μA/MHz；DAC：
  电压   可编程≥+/-0.2％
  ADC面积   0.011mm2
  ∑-ΔDAC滤波器   0.008mm2(R＝40kΩ，
  ∑-ΔDAC总计   0.018mm2
  DAC量化   3mV
本发明的实施例介绍了一种新的节省功率和硅面积的特定用途ADC，具有可编程电压基准、转换时间和输出电压调节精度的低功率SMPS。该ADC可以由修正后的基于延迟线的加窗ADC和∑-ΔDAC构成。为了降低功率消耗并允许以最近的CMOS技术在芯片上实现DAC，可以利用延迟线的自然平均效应。那么，可以将慢延迟单元和数字可编程的汲取电流式延迟单元进行组合，以改进基于传统延迟线的ADC的输出电压调节精度并将其尺寸减小至原始值的一小部分。可编程电压调节和转换时间可以在尺寸和功率消耗两方面都允许进一步的控制器优化。ADC是在原型芯片上实现的，其特性是经过实验验证的。
图7示出了Vout＝1.8V时在0.2A至1A负载瞬变期间闭环中的ADC的操作。完整瞬变(左)以及负载改变时刻附近的缩小的时标(右)。Ch.1：vout(t)；Ch.2：滤波电容器上的电压vref(t)；d0-d3：4比特数字误差值e[n]；d4：开关频率处ADC的时钟信号；d5：负载瞬变信号。
图8示出了针对三角输入信号的、1.8V附近的ADC独立操作；Ch.1：基准vref(t)；Ch.2：输入vmeas(t)；d0-d3：4比特误差e[n]。
图9示出了电压基准的改变(1.6V至2V)。Ch.1：基准vref(t)；Ch.2：输出电压vout(t)；d0-d3：e[n]；d4：ADC的时钟；d7-d14：Vref[n]的8MSB。出于示意和描述的目的，提供了本发明优选实施例的以上描述。其并不意在穷举或者将本发明限制在所公开的精确形式。为了更好地解释本发明的原理及其实际应用，选择和描述了许多实施例，从而使本领域技术人员能够从各种实施例且利用适于所想到的特定用途的各种修改来理解本发明。本发明的范围应由权利要求及其等同实施方式所限定。

Claims (31)

1.一种电路，包括；
西格马-德尔塔DAC，接收数字值并输出模拟输出，所述模拟输出的平均值与所述数字值相关；以及
加窗ADC转换器，包括使用西格马-德尔塔DAC的输出来调整的基准电压至时间转换器以及使用输出电压来调整的测量电压至时间转换器，其中，加窗ADC转换器确定误差值，并且，延迟线充当滑动平均滤波器。
2.根据权利要求1所述的电路，其中，电压至时间转换器之一是延迟线。
3.根据权利要求1所述的电路，其中，电压至时间转换器之一是供电电压正在改变的环形振荡器(注释：在某方面，其与电压控制振荡器相同)。
4.根据权利要求1所述的电路，其中，电压至时间转换器之一是传统电压控制振荡器。
5.根据权利要求4所述的电路，其中，电压控制振荡器的频率是动态改变的。
6.根据权利要求5所述的电路，其中，电压控制振荡器的可选择频率是整数倍。
7.根据权利要求1所述的电路，其中，西格马-德尔塔DAC包括RC滤波器。
8.根据权利要求1所述的电路，其中，电压至时间转换器的固有平均效应用于使基于西格马-德尔塔的数模转换器的芯片上RC滤波器的尺寸最小。
9.根据权利要求8所述的电路，其中，RC滤波器拐角频率被选择为与加窗ADC的滑动平均滤波器陷波频率相对接近，所述加窗ADC包括具有平均效应的电压-时间转换器。
10.根据权利要求1所述的电路，其中，所述误差指示输出电压与数字基准值的差异。
11.根据权利要求1所述的电路，其中，被发送至西格马-德尔塔DAC的数字值是数字基准值的一个或多个低位。
12.根据权利要求1所述的电路，其中，基准电压至时间转换器是基准延迟线，测量电压至时间转换器是测量延迟线，并且，时钟所经过的基准延迟线和测量延迟线中延迟单元的数目的差异用于确定误差。
13.根据权利要求12所述的电路，其中，延迟单元中的一些被编程为具有可编程延迟，所述可编程延迟是其他延迟单元的延迟的可选择的倍数。
14.根据权利要求13所述的电路，其中，所述可选择的延迟是整数倍。
15.根据权利要求14所述的电路，其中，所述整数倍被选择为从1至2k的整数。
16.根据权利要求15所述的电路，其中，基准延迟线的总延迟是在大于延迟单元数目的值的范围内可选择的。
17.根据权利要求1所述的电路，其中，一般电压至时间转换周期是动态改变的。
18.一种电路，包括：
基准延迟线，包括多个延迟单元；以及
测量延迟线，包括延迟单元，所述测量延迟线由所述基准延迟线的输出进行选通，其中，所述基准延迟线和所述测量延迟线的延迟单元中的一些是可编程延迟单元，其中所述可编程延迟单元的延迟被编程为具有作为其他延迟单元的倍数的延迟。
19.根据权利要求18所述的电路，其中，所述基准延迟线和所述测量延迟线具有相等数目的可编程延迟单元。
20.根据权利要求18所述的电路，其中，可编程延迟单元能够被编程为具有是其他延迟单元延迟的整数r倍的延迟。
21.根据权利要求20所述的电路，其中，r能被选择为从1至2k的整数。
22.根据权利要求20所述的电路，其中，K是2。
23.根据权利要求18所述的电路，其中，所述基准延迟线的总延迟是在大于延迟单元数目的值的范围内可选择的。
24.一种电路，包括：
西格马-德尔塔单元；以及
与所述西格马-德尔塔单元的输出相连接的第二单元，所述第二单元包括基准电压至时间转换器和测量电压至时间转换器，其中，所述第二单元充当针对输出和所述西格马-德尔塔单元的低通滤波器。
25.根据权利要求24所述的电路，其中，电压至时间转换器之一是延迟线。
26.根据权利要求25所述的电路，其中，基准延迟线是由与所述西格马-德尔塔单元的输出相关的值来调整的。
27.根据权利要求25所述的电路，其中，在时钟信号经过基准延迟线所占用的时间内该时钟信号经过测量延迟线的延迟单元的数目用于设置误差信号。
28.根据权利要求25所述的电路，其中，基准延迟线和测量延迟线包括延迟单元，所述延迟单元工作于其他延迟单元的延迟的可选择整数倍处。
29.根据权利要求24所述的电路，其中，电压至时间转换的增益是以整数步长实现的。
30.根据权利要求24所述的电路，其中，电压至时间转换器之一是环形振荡器。
31.根据权利要求24所述的电路，其中，电压至时间转换器之一是电压控制振荡器。
CN200880105262A 2007-07-03 2008-07-03 针对低功率dc-dc smps的可编程模数转换器 Pending CN101796730A (zh)

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PB01 Publication
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SE01 Entry into force of request for substantive examination
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