以下、本発明のA/D変換回路の各実施形態について図を参照して説明する。
[第1実施形態]
まず、本第1実施形態に係るA/D変換回路20の構成を説明する。このA/D変換回路20は、特許請求の範囲に記載の請求項1に係る発明を具現化した一例に相当し得るものである。
図1に示すように、A/D変換回路20は、入力ライン20aに入力されたアナログの入力電圧Vinを二進数のデジタルデータDTに変換して出力ライン20bに出力するもので、第1リングディレイライン21、ラッチ&エンコーダ22、第1カウンタ23、第1ラッチ24、第2リングディレイライン25、第2カウンタ26、第2ラッチ27、デジタルコンパレータ28、ROM29、LPF30、出力バッファ32,33等から構成されている。このA/D変換回路20は、以下説明するように、入力電圧Vinの違いにより第1リングディレイライン21の反転回路の反転動作時間が異なることを利用している。
第1リングディレイライン21は、入力ライン20aから入力された入力電圧Vinを電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路21a,21b,21c,21d…21xを複数個リング状に連結させるとともに、これら複数個の反転回路21a等のうちの一つが反転動作を外部から制御可能なNAND回路21aとして構成され、このNAND回路(否定論理積回路)21aの動作開始に伴いパルス信号を周回させる機能を有するもので、特許請求の範囲に記載の「第1パルス周回回路」に相当し得るものである。
なお、反転回路21a,21b,21c,21d…21xのうちのNAND回路21aと、これ以外の反転回路21b,21c,21d…21xと、を区別するため、以下、反転回路21b,21c,21d…21xをINV回路21b,21c,21d…21xと表記することとする。
即ち、第1リングディレイライン21を構成するNAND回路21a、INV回路21b,21c,21d…21xは、入力されたパルス信号の論理値を反転(Hi→Lo、Lo→Hi)した後その出力信号を次のINV回路に出力し得るように、直列に環状に接続されているほか、NAND回路21aおよび各INV回路21b,21c,21d…21xの出力がラッチ&エンコーダ22に並列に入力し得るようにラッチ&エンコーダ22にパラレル接続されている。
また、これらNAND回路21aおよび各INV回路21b等を駆動するために供給される電源電圧は、安定した定電圧源からではなく、入力ライン20aから供給される。即ち、第1リングディレイライン21を構成する反転回路(NAND回路21aおよび各INV回路21b等)には、電源電圧として、二進数のデジタルデータDTに変換されるべきアナログの入力電圧Vinが供給されることから、その電圧レベルは変化する。
また、最後尾のINV回路21xの出力端子は、先頭のNAND回路21aの一方の入力端子に環状入力可能に接続されるとともに、第1カウンタ23にも入力し得るように第1カウンタ23の入力端子に接続されている。これに対して、環状入力のないNAND回路21aの他方の入力端子には、スタート信号ライン20dが接続されている。これにより、スタート信号ライン20dから外部入力されるスタート信号STRの論理レベルがHi状態の場合にはNAND回路21aの反転動作を可能にし、スタート信号STRの論理レベルがLo状態の場合にはNAND回路21aの反転動作を不能にしている。
ラッチ&エンコーダ22は、第1リングディレイライン21内のNAND回路21a、INV回路21b,21c,21d…21xからそれぞれ出力される出力信号に基づいて第1リングディレイライン21内でのパルス信号の周回位置を検出し、この周回位置に応じたデジタルデータを出力する機能を有するもので、下位データを生成できるため高分解能化に寄与するものであるが、本案に不可欠なものではない。
即ち、前述したNAND回路21a、INV回路21b,21c,21d…21xの各出力端子が、ラッチ&エンコーダ22の並列入力端子に接続されており、これらの端子から入力されたHiまたはLoの論理レベルによって第1リングディレイライン21内を周回しているパルス信号を抽出しその位置を検出する(エンコーダ機能)。また、このラッチ&エンコーダ22には、ラッチ信号を入力し得るように、後述するデジタルコンパレータ28等が接続されているため、検出されたパルス信号の周回位置情報(例えば本第1実施形態では4ビットのデジタルデータ)が、ラッチ信号の立ち上がりタイミングでラッチされて出力ライン20bに出力される(ラッチ機能)。
つまり、ラッチ&エンコーダ22は、そのエンコーダ機能により出力されるデジタルデータを二進数のデジタルデータDTの一部である18ビット中の下位4ビットを下位データとして、ラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミング(所定タイミング)で出力ライン20bに出力する機能を有することから、この点で、特許請求の範囲に記載の「変換データ出力制御手段」にも相当し得る。
第1カウンタ23は、第1リングディレイライン21内で周回するパルス信号の周回回数をカウントし、このカウント値を出力する機能を有するもので、入力端子は、前述した第1リングディレイライン21のINV回路21xの出力端子が接続され、出力端子は、第1ラッチ24の入力端子に接続されている。また、外部入力されるリセット信号RSTによりカウント値を初期化する必要から、リセット端子にはリセット信号ライン20eが接続されている。
これにより、リセット信号ライン20eから外部入力されるリセット信号RSTの立ち上がりエッジ(または立ち下がりエッジ)によって、第1カウンタ23のカウント値がリセットされた後、スタート信号STRによって、第1リングディレイライン21内で周回するパルス信号の周回回数のカウントが開始されて、時々刻々とカウントされる周回回数がカウント値として第1ラッチ24に出力される。
第1ラッチ24は、第1カウンタ23から出力されるカウント値を二進数のデジタルデータDTの残部である18ビット中の上位14ビットを上位データとして、ラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミング(所定タイミング)で出力ライン20bに出力する機能を有するもので、特許請求の範囲に記載の「変換データ出力制御手段」に相当し得るものである。
即ち、前述した第1カウンタ23の出力端子が、第1ラッチ24の入力端子に接続されており、またラッチ信号を入力し得るように、後述するデジタルコンパレータ28等が接続されている。これにより、第1カウンタ23から入力されたカウンタ値の情報がラッチ信号の立ち上がりタイミングでラッチされて出力ライン20bに出力される。
このように本第1実施形態に係るA/D変換回路20の出力ライン20bには、第1ラッチ24からは二進数のデジタルデータDTの上位14ビットのデータ、またラッチ&エンコーダ22からは当該デジタルデータDTの下位4ビットのデータ、がそれぞれ同じタイミングで出力されることで、入力ライン20aに入力されたアナログの入力電圧Vinを18ビットのデジタルデータDTに変換したものを得ることが可能となる。
即ち、第1リングディレイライン21を構成するNAND回路21aやINV回路21b、21c,21d…21xによる反転動作時間は、その電源電圧により変化することから、出力ライン20bから出力されるデジタルデータDTは、アナログの入力電圧Vinの電圧レベルに従って変化する。そして、この変化は、スタート信号ライン20dから入力されるスタート信号STRの立ち上がり(Lo→Hiへの移行)から、ラッチ信号の立ち上がりエッジまでの時間間隔Tsを等しく設定することにより、入力電圧Vinに対応したものになる。このため、出力ライン20bから出力されるデジタルデータDTは、入力ライン20aに入力されたアナログの入力電圧Vinを二進数データに変換したものとなる。
このように、本第1実施形態に係るA/D変換回路20では、入力ライン20aに入力されたアナログの入力電圧Vinを二進数デジタルデータDTに変換して出力ライン20bに出力する機能を有するが、[背景技術]の欄で述べたように、第1リングディレイライン21を構成するNAND回路21aやINV回路21b、21c,21d…21xによる反転動作時間が温度によって変動することから、第1リングディレイライン21の周囲の温度変化によってデータ値が変動してしまうという問題がある。
例として、ある半導体プロセスで作製されたリングディレイラインの特性を図6(A) に示す。この例では、入力電圧Vinとして、3.5Vが入力されている場合でも(同図に示す横軸の電圧)、周囲温度の違い(+85℃〜−35℃)によって出力ライン20bから出力されるデジタルデータDTのデータ値(同図に示す縦軸のデジタル値)は1800〜2450(LSB/μs)で変動する。そこで、本第1実施形態では、第2リングディレイライン25、第2カウンタ26、第2ラッチ27、デジタルコンパレータ28等を備えることによって、周囲の温度変化に伴うデジタルデータの変動を抑制可能にしている。なお、「LSB/μs」とは、デジタルデータDTの最下位ビットの重みを20 (=1)に設定した場合におけるサンプリング期間1μs相当時のデータ値を意味する。なおここでいうサンプリング期間とは、前述したスタート信号STRの立ち上がりから、ラッチ信号の立ち上がりエッジまでの時間間隔Tsのことである。
第2リングディレイライン25は、基準電圧ライン20cから入力される基準電圧Vref (所定の基準電圧)を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路25a,25b,25c…25xを、第1リングディレイライン21を構成する反転回路21a,21b,21c,21d…21xと同様の個数および接続で構成し、これら複数個の反転回路25a等のうちの一つであるNAND回路25aが第1リングディレイライン21のNAND回路21aの動作開始と同時に動作を開始するもので、特許請求の範囲に記載の「第2パルス周回回路」に相当し得るものである。
即ち、第2リングディレイライン25を構成するNAND回路25a、INV回路25b,25c,25d…25xは、入力されたパルス信号の論理値を反転(Hi→Lo、Lo→Hi)した後その出力信号を次のINV回路に出力し得るように、直列に環状に接続されている。また、最後尾のINV回路25xの出力端子は、先頭のNAND回路25aの一方の入力端子に環状入力可能に接続されるとともに、第2カウンタ26の入力端子にも接続されている。これに対して、環状入力のないNAND回路25aの他方の入力端子には、スタート信号ライン20dが接続されている。これにより、スタート信号ライン20dから外部入力されるスタート信号STRの論理レベルがHi状態の場合にはNAND回路25aの反転動作を可能にし、スタート信号STRの論理レベルがLo状態の場合にはNAND回路25aの反転動作を不能にしている。
なお、これらNAND回路25aおよび各INV回路25b等を駆動するために供給される電源電圧は、前述した第1リングディレイライン21とは異なり、安定した定電圧源に接続されて基準電圧Vref を出力可能な基準電圧ライン20cから供給される。例えば、図2に示すように、外部電源から入力される公称電圧+5Vの直流電圧Vccを+3.5Vの安定化された基準電圧Vref (直流電圧)に降圧して出力する定電圧回路40(例えばリファレンス電圧にバンドギャップ電圧を用いるバンドギャップ型の定電圧回路)がこの基準電圧ライン20cに接続される。これにより、当該A/D変換回路20の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Vref が得られる。
図6(A) は、リングディレイラインの電源電圧とデジタルデータDTとの関係の温度特性を示しており、図6(B) には図6(A) の関係を+25℃を基準にした比率で示している。基準電圧Vref は、図6(B) の3.5±0.3Vの範囲において、当該A/D変換回路20の周囲温度が−35℃〜+85℃に変化しても、デジタルデータDTによる値は同じ比率で変動する3.5Vに設定している。
また、図2に示すように、この直流電圧Vccを出力する外部電源(直流電圧源)と定電圧回路40との間には、この直流電圧Vccの変動を抑制し得るノイズ除去フィルタ45、例えば抵抗45a,45c、コンデンサ45c,45dとからなるローパスフィルタ回路が介在する。これにより、定電圧回路40に供給される直流電圧Vccはその変動が抑制されるので、当該定電圧回路40は、より一層安定した基準電圧Vref を発生可能にしている。
さらに、この第2リングディレイライン25は、第1リングディレイライン21と温度的に結合可能に構成されている。例えば、図5に示すように、第1リングディレイライン21と第2リングディレイライン25とを、同一の半導体基板W上に隣接して並列に回路配置する。これにより、第1リングディレイライン21のNAND回路21aやINV回路21b,21c,21d…21xを構成するトランジスタ等の素子特性のばらつき要因のうち、フォトエッチング等の半導体プロセスに起因するものを少なくすることができる。
このため、第1リングディレイライン21を構成するNAND回路21aおよびINV回路21b等による遅延特性と、第2リングディレイライン25を構成するNAND回路25aおよびINV回路25b等による遅延特性と、をほぼ一致させることができるので、いわゆるペア性を向上することができる。さらに隣接させることで発熱による両回路の温度条件等を均一にできるため、温度特性の相殺に対して、より効果的である。
第2カウンタ26は、第2リングディレイライン25内で周回するパルス信号の周回回数をカウントし、このカウント値を出力する機能を有するもので、入力端子は、前述した第2リングディレイライン25のINV回路25xの出力端子が接続され、出力端子は、デジタルコンパレータ28および第2ラッチ27の入力端子に接続されている。また、外部入力されるリセット信号RSTによりカウント値を初期化する必要から、リセット端子にはリセット信号ライン20eが接続されている。
これにより、リセット信号ライン20eから外部入力されるリセット信号RSTの立ち上がりエッジ(または立ち下がりエッジ)によって、第2カウンタ26のカウント値がリセットされた後、スタート信号STRによって、第2リングディレイライン25内で周回するパルス信号の周回回数のカウントが開始されて、時々刻々とカウントされる周回回数がカウント値としてデジタルコンパレータ28に出力される。
第2ラッチ27は、第2カウンタ26から出力されるカウント値を基準電圧Vref のデジタルデータとして、ラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミング(所定タイミング)で基準データライン20fに出力する機能を有するもので、特許請求の範囲に記載の「変換データ出力制御手段」に相当し得るものである。この基準電圧Vref のデジタルデータは、前述した第1ラッチ24から出力されるデータと同様に、二進数のデジタルデータDTの残部である18ビット中の上位14ビットに相当する。
即ち、前述した第2カウンタ26の出力端子が、第2ラッチ27の入力端子に接続されており、またラッチ信号を入力し得るように、次に説明するデジタルコンパレータ28等が接続されている。これにより、第2カウンタ26から入力されたカウンタ値の情報がラッチ信号の立ち上がりタイミングでラッチされて基準データライン20fに出力される。つまり、基準データライン20fから基準電圧Vref のデジタルデータとして、第2カウンタ26によるカウンタ値の情報が出力される。
デジタルコンパレータ28は、第2カウンタ26から出力されるカウント値がROM29から読み出される所定値(例えば10進表記で255)に到達すると、ラッチ信号をラッチ&エンコーダ22、第1ラッチ24や第2ラッチ27に出力する機能を有するもので、特許請求の範囲に記載の「タイミング通知手段」に相当し得るものである。本第1実施形態では、後述するLPF30や出力バッファ32を介してラッチ&エンコーダ22等にラッチ信号を出力しているが、これらを介することなく、直接、ラッチ&エンコーダ22等にラッチ信号を出力しても良い。なお、ROM29には、このような所定値が予め記憶されている。
ここで、デジタルコンパレータ28の構成例を図3および図4を参照して説明する。なおここでは、第2カウンタ26およびROM29から出力されるデータは、いずれも8ビット構成であるものとする。
図3に示すように、デジタルコンパレータ28は、複数の、AND回路28a1,28a2,28a3,28a4,28a5,28a6,28a7,28a8,28e2,28e3,28e4,28e5,28e6,28e7,28e8、INV回路28b1,28b2,28b3,28b4,28b5,28b6,28b7,28b8,28d2,28d3,28d4,28d5,28d6,28d7,28d8,28g8、EXOR回路28c2,28c3,28c4,28c5,28c6,28c7,28c8や、OR回路28f2,28f3,28f4,28f5,28f6,28f7,28f8により構成される。これは、当該デジタルコンパレータ28が、第2カウンタ26から出力されるカウント値と、ROM29から読み出される所定値との一致だけではなく、この所定値以上である場合においても、ラッチ信号を出力可能にしているためである。
例えば、ROM29から出力されるデータの第nビットをAn、第2カウンタ26から出力されるデータの第nビットをBn、とすると、デジタルコンパレータ28から出力されるラッチ信号Z(=Zn¬)は、Zn=An・Bn¬+(An^Bn)¬・Z(n-1)、さらにZi=Ai・Bi¬+(Ai^Bi)¬・Z(i-1)により表される。但し、i=1の場合、Z1=A1・B1¬となる。なお、「・」は論理積、「+」は論理和、「^」は排他的論理和をそれぞれ表し、また「¬」は、その直前に記載される論理式または値の反転論理記号を意味する。なお、この論理式は、[課題を解決するための手段]の欄に記載の[数1]に示す論理式と表記を異なるが、両式は同義である。
即ち、(1) 第2カウンタ26から出力されるデータの第iビットが、ROM29から出力されるデータの第iビットよりも小さいとき(Ai>Bi)にAi・Bi¬=0となり、また(2) 第2カウンタ26から出力されるデータの第iビットとROM29から出力されるデータの第iビットとが一致しないか((Ai^Bi)¬=0)、または下位ビットの繰り上がりZ(i-1)がないとき(Z(i-1)=0)に、(Ai^Bi)¬・Z(i-1)=0となることから、ラッチ信号Z(=Zi¬)が出力される場合は、これらの逆の、下位ビットからの繰り上がりも含めて、第2カウンタ26から出力されるデータの第iビットが、ROM29から出力されるデータの第iビット以上のとき(Ai≦Bi)となる。
例えば、最上位(MSB)の第8ビットにおいては、A8・B8¬をAND回路28a8とINV回路28b8により実現し、(A8^B8)¬をEXOR回路28c8とINV回路28d8により実現する。そして、下位ビットである第7ビットからの繰り上がりはZ7であるから、(A8^B8)¬とZ7との論理積を演算可能にこれらをAND回路28e8に入力しその出力と、先のA8・B8¬の出力との論理和をOR回路28f8に入力する。なお、このOR回路28f8の出力はINV回路28g8により反転されてラッチ信号Z(=Z8¬)が出力される。
同様に、第7ビットにおいては、A7・B7¬をAND回路28a7とINV回路28b7により実現し、(A7^B7)¬をEXOR回路28c7とINV回路28d7により実現する。そして、下位ビットである第6ビットからの繰り上がりはZ6であるから、(A7^B7)¬とZ6との論理積を演算可能にこれらをAND回路28e7に入力しその出力と、先のA7・B7¬の出力との論理和をOR回路28f7に入力する。
以下同様に、第6ビット〜第2ビットにおいても、A6・B6¬〜A2・B2¬をAND回路28a6〜28a2とINV回路28b6〜28b2とによりそれぞれ実現し、(A6^B6)¬〜(A2^B2)¬をEXOR回路28c6〜28c2とINV回路28d6〜28d2とによりそれぞれ実現する。そして、下位ビットである第5ビット〜第1ビットからの繰り上がりはそれぞれZ5〜Z1であるから、(A6^B6)¬〜(A2^B2)¬とZ5〜Z1とのそれぞれの論理積を演算可能にこれらをAND回路28e6〜28e2にそれぞれ入力しこれらの出力と、先のA6・B6¬〜A2・B2¬の出力とのそれぞれの論理和をOR回路28f6〜28f2にそれぞれ入力する。
そして、最下位(LSB)の第1ビットにおいては、A1・B1¬をAND回路28a1とINV回路28b1により実現し、その出力を繰り上がりとして上位の第2ビットのAND回路28e2に入力する。
同様に、第4ビットにおいては、A6・B6¬をAND回路28a6とINV回路28b6により実現し、(A6^B6)¬をEXOR回路28c6とINV回路28b6により実現する。そして、下位ビットである第5ビットからの繰り上がりはZ5であるから、(A6^B6)¬とZ5との論理積を演算可能にこれらをAND回路28e6に入力しその出力と、先のA6・B6¬の出力との論理和をOR回路28f6に入力する。
このようにデジタルコンパレータ28の論理回路を構成することによって、第2カウンタ26から出力されるカウント値がROM29から読み出される所定値(例えば10進表記で255)以上になったか否かを検出することができるので、所定値以上の場合にはラッチ信号Z(=Zn¬)を「0→1」(Lo→Hi)に変移させて、ラッチ&エンコーダ22、第1ラッチ24や第2ラッチ27に所定タイミングを通知する。
なお、この図3に示すデジタルコンパレータ28の回路構成は、図4に示す構成(デジタルコンパレータ28’)に置き換えることができる。即ち、ドモルガンの定理によってA・B=(A¬+B¬)¬であるから、例えば、AND回路28d2とINV回路28e2とにより構成される論理回路や、AND回路28d3とINV回路28e3とにより構成される論理回路は、NOR回路とINV回路とにより置き換えられる。
また、A^B=(((A・B¬)¬)・((A¬・B)¬))¬であるから、例えば、EXOR回路は、3つのNAND回路と2つのINV回路とにより置き換えられる。したがって、図3に示されるデジタルコンパレータ28は、図4に示されるデジタルコンパレータ28’としても構成が可能となる。
なお、図4に示す直列に接続された複数のINV回路28xxは、各ゲート(AND回路28a1,28a2,28a3,28a4,28a5,28a6,28a7,28a8,28e2,28e3,28e4,28e5,28e6,28e7,28e8、INV回路28b1,28b2,28b3,28b4,28b5,28b6,28b7,28b8,28d2,28d3,28d4,28d5,28d6,28d7,28d8,28g8、EXOR回路28c2,28c3,28c4,28c5,28c6,28c7,28c8や、OR回路28f2,28f3,28f4,28f5,28f6,28f7,28f8)における遅延時間を調整するもので、2個を一組として論理回路間に介在させることによって、Hi→LoやLo→Hiの状態遷移タイミングの僅かなズレによって発生し得るグリッチノイズ(glitch noise)を低減することを可能にしている。
LPF30は、抵抗30aとコンデンサ30bとにより構成されて、所定の遮断周波数よりも低い周波数成分の通過を許容しそれもより高い周波数成分の通過を阻止し得るローパスフィルタ回路である。本第1実施形態では、遮断周波数として、例えば前述したグリッチノイズの立ち上がり周波数相当(例えば、数十MHzから数百MHz前後のオーダー)に設定されており、これによりこのようなグリッチノイズを除去可能に構成されている。なお、LPF30は、特許請求の範囲に記載の「フィルタ回路」に相当し得るものである。
出力バッファ32,33は、INV回路を2個一組に直列接続して構成されるもので、出力タイミングの調整や、後段に対するドライブ能力の確保を可能にしている。なお、出力バッファ33は、外部にラッチ信号の完了を通知するラッチ完了信号をラッチ信号ライン20gに出力するために設けられている。
このように本第1実施形態に係るA/D変換回路20を構成することによって、入力ライン20aに入力されたアナログの入力電圧Vinを二進数データに変換したデジタルデータDTを出力ライン20bから出力するだけでなく、基準データライン20fから基準電圧Vref のデジタルデータとして、第2カウンタ26によるカウンタ値の情報が出力される。これにより、第2リングディレイライン25には、電源電圧として所定の基準電圧Vref が入力されるとともに、第1リングディレイライン21とほぼ同様の温度環境下において第2リングディレイライン25内で周回するパルス信号の周回回数がカウントされるので、それが所定値に到達したタイミングを所定タイミングとしてラッチ信号をラッチ&エンコーダ22および第1ラッチ24に出力(通知)することで、このラッチタイミングにおける二進数のデジタルデータDTをラッチ&エンコーダ22および第1ラッチ24から得ることができる。
即ち、第1リングディレイライン21および第2リングディレイライン25がそれぞれ同様に周囲温度の変化に伴って出力特性が変動するので、第1リングディレイライン21の温度特性を第2リングディレイライン25の温度特性で相殺することができる一方で、第2リングディレイライン25に入力されるアナログ電圧は、温度変動のほとんどない定電圧回路40から出力される基準電圧Vref であり変動しない。このため、ラッチ&エンコーダ22および第1ラッチ24から出力ライン20bを介して出力されたデジタルデータDTと、第2ラッチ27から基準データライン20fを介して出力された所定の基準電圧Vref によるデジタルデータ(所定値)との差分データを算出することによって、当該基準電圧Vref に対するアナログ電圧の差に相当するデジタルデータを得ることができる。
したがって、このような出力ライン20bから出力される18ビット構成のデジタルデータDTと、このデジタルデータDTの上位14ビットに相当するデータで、基準データライン20fから出力される14ビット構成のデジタルデータとの差分演算を、当該A/D変換回路20の外部に設けられる論理演算回路50により行うことで、複雑な演算処理を要することなく、周囲の温度変化に伴う変動を抑制したデジタルデータをTAD出力ライン50aから得ることができる。なお、差分演算においては、両データのビット数が異なることから、基準データライン20fから出力されるデジタルデータの下位4ビットはすべて0(零)とみなして減算処理が行われる。
つまり、A/D変換回路20では、第1リングディレイライン21および第2リングディレイライン25の遅延特性が、周囲温度の変化に伴ってそれぞれ同様に変動するので、第1リングディレイライン21の温度特性を第2リングディレイライン25の温度特性で相殺できる。そして、第2リングディレイライン25には、温度変動のほとんどない定電圧回路40から出力される基準電圧Vref が電源電圧として供給されるため、出力ライン20bから出力されるデジタルデータDTと、基準データライン20fから出力される基準電圧Vref のデジタルデータとの差分データを、外部に設けられる論理演算回路50によって算出することで、複雑な演算処理を要することなく、周囲の温度変化に伴う変動を抑制したデジタルデータをTAD出力ライン50aから得ることができる。
また、このような論理演算回路50による差分演算処理は、当該A/D変換回路20内において行っても良い。これにより、外部にこのような演算処理回路を設けることなく、周囲の温度変化に伴う変動を抑制したデジタルデータをTAD出力ライン50aから得ることが可能となる。
なお、上述したように、第2カウンタ26のカウンタ値を第2ラッチ27にラッチして基準データライン20fに出力可能にすることによって、第2カウンタ26によりカウントされた正確なカウンタ値を論理演算回路50による差分演算に用いることができるが、例えば、このような第2ラッチ27および基準データライン20fを設けることなく、ROM29に記憶されている所定値と同値を、直接、論理演算回路50により減算するように構成しても良い。これにより、回路構成を簡素化することが可能となる。
また、上述したように、デジタルコンパレータ28では、第2カウンタ26のカウント値がROM29に記憶されている所定値以上になると、ラッチ信号を出力可能に構成したが、第2カウンタ26のカウント値がROM29に記憶されている所定値と一致した場合にラッチ信号を出力するように構成しても良い。これにより、前述したような下位ビットからの繰り上がり等を考慮する必要がないので、デジタルコンパレータの論理回路の構成を簡素にすることができる。
なお、図7に示すように、第2カウンタ26の特定のビット、例えば最上位ビット(MSB)のビット線(図7に示す破線内)の情報に基づいて、ラッチ&エンコーダ22、第1ラッチ24および第2ラッチ27にラッチ信号を出力するように構成しても良い。
即ち、上述したデジタルコンパレータ28、ROM29、LPF30および出力バッファ32を設けることなく、第2カウンタ26の最上位ビットのビット線を、ラッチ&エンコーダ22、第1ラッチ24および第2ラッチ27のそれぞれのラッチ信号入力端子に入力する。また、同ビット線を出力バッファ33の入力側に接続する。これにより、第2カウンタ26のカウントアップによって、当該最上位ビットのビット線の論理値がLo→Hiに変化すると、それがラッチ信号として、ラッチ&エンコーダ22等に出力されるため、このような回路構成でもA/D変換回路20’を簡素に構成できる。
[第2実施形態]
続いて、発明の第2実施形態に係るA/D変換回路120の構成を説明する。本第2実施形態に係るA/D変換回路120は、第1実施形態に係るA/D変換回路20に比べ、デジタルコンパレータ28の構成を変更してLPF30を省略可能にした点が異なる。このため、第1実施形態のA/D変換回路20と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このA/D変換回路120は、特許請求の範囲に記載の請求項11に係る発明を具現化した一例に相当し得るものである。
図8に示すように、A/D変換回路120は、デジタルコンパレータ128と第2ラッチ27との間にLPF30を設けることなく構成している。これは、図3に示す第1実施形態のデジタルコンパレータ28に比べて、図9に示すように、遅延回路128a1、EXOR回路128b1、フリップフロップ回路128a3等を設けることにより、前述したようなグリッチノイズが発生しても、第2カウンタ26から出力されるカウンタ値が前述した所定値に到達した場合、そのカウント値が当該デジタルコンパレータ128に入力されてから、最上位(MSB)の第8ビットが「0」から「1」に変化するまでに要する最大遅延時間よりも長い時間をマスク時間として、このマスク時間の経過後、第8ビットが「0」から「1」に変化した変化情報を出力することで、発生したグリッチノイズの出力を防止可能にしたためである。
具体的には、図9に示すように、第2カウンタ26から入力される最下位(LSB)の第1ビットを、INV回路28b1のほかに遅延回路128a1に入力可能に構成するとともにEXOR回路128b1の一方の入力にも入力可能に、またこの遅延回路128a1の出力を当該EXOR回路128b1の他方の入力に入力可能とし、さらに当該EXOR回路128b1の出力をINV回路128c1に入力可能に構成する。これによりINV回路128c1にはグリッチノイズが発生しやすい最大遅延時間後に「1」を出力可能な判断回路を構成する。さらに遅延回路128a2を介して、第1実施形態と同様にカウント値が前述した所定値に到達後に「1」を出力するINV回路28g8の出力と、前記判断回路の出力と、がともに「1」となる場合にカウンタ値が前述した所定値に到達した旨(ラッチ信号)を通知する通知回路を構成する。
この遅延回路128a1は、第2カウンタ26から入力されるカウンタ値とROM29から出力されるデータとを比較するのに最も遅延する時間、即ち比較に要するゲート数が最大となる場合の遅延時間以上遅延するように構成される。例えば、前述したデジタルコンパレータ28の例では、図10に示すデジタルコンパレータ128’の遅延回路128a1のように、INV回路28b1、AND回路28a1、EXOR回路28c2の出力側NAND回路等に対応した複数のNAND回路や複数のNOR回路を偶数個直列に接続して構成される。偶数個にしているのは、入出力間における論理の反転を防ぐためである。
これにより、図11に示すポイントA,Bの波形のように、第2カウンタ26から入力されるカウンタ値の最下位(LSB)の第1ビットのデータは、EXOR回路128b1に直接入力されるもの(図10に示すポイントA)と、遅延回路128a1を介してEXOR回路128b1に入力されるもの(図10に示すポイントB)と、の間に遅延時間Δt1の差ができる。このため、EXOR回路128b1には、リアルタイムに到着したもの(最下位ビットの現在情報)と、遅延時間Δt1だけ過去に到着したもの(最下位ビットの過去情報)とが入力されることから、EXOR回路128b1とINV回路128c2とにより構成される判断回路によって、両入力が一致する場合にのみ、図11に示すポイントCの波形のように、INV回路128c1から「1」を出力する(図10に示すポイントC)。つまり、遅延時間Δt1の間だけ「0」がINV回路128c1から出力される。
ところで、図11に示すポイントDの波形のように、第1実施形態のデジタルコンパレータ28の出力には(図10に示すポイントD)、第2カウンタ26から入力されるカウンタ値とROM29から出力されるデータとが一致したことを示すラッチ信号を出力する前に、前述したようなグリッチノイズgnを出力し得ることから、このようなグリッチノイズgnが出力され得る期間、このような期間だけラッチ信号の出力をマスクする回路としてAND回路128b2を設ける。
即ち、図9に示すように、第1実施形態のデジタルコンパレータ28の出力に相当するINV回路28g8の出力と、前述のEXOR回路128b1とINV回路128c1とにより構成される判断回路の出力と、がともに「1」となる場合にラッチ信号を出力するAND回路128b2を設け、またINV回路28g8とAND回路128b2との間に、EXOR回路128b1による遅延時間Δt2相当分、遅れる遅延回路128a2を設ける。これにより、EXOR回路128b1による遅延時間Δt2の影響を受けることなく、前述した遅延時間Δt1だけINV回路28g8の出力がマスクされる。
また、AND回路128b2の出力側に、ラッチ信号が出力されるとそれを維持可能な保持回路としてフリップフロップ回路128a3を設ける。これにより、図11に示すポイントD,Eの波形のように、一旦、AND回路128b2から出力されたラッチ信号は、フリップフロップ回路128a3によりホールドされるため、AND回路128b2による遅延時間Δt1の間マスクされたラッチ信号のバタツキを防止することができる(図10に示すポイントE)。なお、このフリップフロップ回路128a3のリセット端子には、リセット信号ライン20eが接続されて当該フリップフロップ回路128a3の状態を初期化可能にしている。
このように本第2実施形態に係るA/D変換回路120を構成することによって、AND回路128b2から出力されるラッチ信号による所定タイミングは、「遅延時間Δt1前に遅延回路128a1に入力されて遅延回路128a1から遅延時間Δt1経過後に出力された第1ビット(最下位ビット)のデータ(過去情報)」と「第2カウンタ26から出力される現在のカウンタ値の第1ビット(最下位ビット)のデータ(現在情報)」とが一致する場合であることから、この遅延時間Δt1の間に各ゲート(AND回路28a1,28a2,28a3,28a4,28a5,28a6,28a7,28a8,28e2,28e3,28e4,28e5,28e6,28e7,28e8、INV回路28b1,28b2,28b3,28b4,28b5,28b6,28b7,28b8,28d2,28d3,28d4,28d5,28d6,28d7,28d8,28g8、EXOR回路28c2,28c3,28c4,28c5,28c6,28c7,28c8や、OR回路28f2,28f3,28f4,28f5,28f6,28f7,28f8)間で発生し得るグリッチノイズgnをAND回路128b2によりマスクすることができる。
そして、このような遅延回路128a1およびAND回路128b2は、例えば、図10に示すように、NOR回路、NAND回路、INV回路等の論理回路で構成することができるので、例えば、第1実施形態によるLPF30の場合に比べて、コンデンサを必要とすることなくグリッチノイズを除去することができることから、例えば、デジタルコンパレータ128を半導体基板上で構成した場合、第1実施形態によるデジタルコンパレータ28とLPF30との組み合わせに比べて回路規模や平面方向の面積を小さくすることができる。
[第3実施形態]
続いて、発明の第3実施形態に係るA/D変換回路220の構成を説明する。第1実施形態に係るA/D変換回路20や第2実施形態に係るA/D変換回路120は、いずれも第1リングディレイライン21とほぼ同様の温度環境下の第2リングディレイライン25内で周回するパルス信号の周回回数をカウントすることで、それが所定値に到達したタイミングを所定タイミングとしてラッチ信号をラッチ&エンコーダ22および第1ラッチ24に出力してこのラッチタイミングにおける二進数のデジタルデータDTをラッチ&エンコーダ22および第1ラッチ24から得るように構成したが、本第3実施形態に係るA/D変換回路220では、ラッチ信号はサンプリングクロックCLKとして与え、図12に示すように、第1変換部230から出力される第1デジタルデータYを第2変換部240から出力される第2デジタルデータYref に基づいて、DSP250により補正演算(Y−Y0)/(Yref −Y0)するように構成した。
なお、第1変換部230および第2変換部240においては、前述した第1実施形態のA/D変換回路20の一部と実質的に同一の構成を用いるので、これらの部分については同一符号を付して説明を省略する。このA/D変換回路220は、特許請求の範囲に記載の請求項12に係る発明を具現化した一例に相当し得るものである。
図6(B) に示すように、前述した第1実施形態に係るA/D変換回路20では、周囲温度が−35℃〜+85℃に変化しても、デジタルデータDTによる値が同じ比率で変動する範囲を温特補正可能な範囲としてそのほぼ中心の3.5Vに基準電圧Vref を設定し、この基準電圧Vref を第2リングディレイライン25の電源電圧とすることによって、前述したように周囲の温度変化に伴う変動を抑制したデジタルデータをTAD出力ライン50aから得ることを可能にした。
しかし、このような温特補正可能な範囲は、図13(B) に示すように温度特性が一定になる範囲αに限られることから、それ以外の範囲、特に温度特性が急変する範囲βについては前述した温特補正の適用は不適当である。そこで、本第3実施形態では、図13(B) において温度特性が0(ゼロ)になる点γ(各温度における特性線が交わる点)における入力電圧Vinとその第1デジタルデータとの関係(図13(A) 参照)に着目して、図14に示す関係から所定の演算を行うことでこのような範囲βにおいても温特補正を可能にした。
具体的には、図14に示すように、第1変換部230の周囲温度を、例えば、−35℃、+25℃、+85℃に設定してそれぞれの場合における入力電圧Vinに対する第1デジタルデータを取得することにより、3本の特性線(−35℃:破線、+25℃:実線、+85℃:一点鎖線)の交点から温度特性が0(ゼロ)になる点γを求める。この図14における特性図は、その横軸が入力電圧Vin、縦軸がデジタル値[LSB/μs]である。
そして、この点γにおける入力電圧Vin(x0)に対する第1デジタルデータをY0(=y0×t;tはサンプリング期間[μs]、以下これを「温特ゼロのデジタルデータY0」という)を求め、これをROM260に記憶させることで、任意の温度において、第1変換部230から出力される第1デジタルデータYを第2変換部240から出力される第2デジタルデータYref に基づいて、DSP250により補正演算(Y−Y0)/(Yref −Y0)を行う。このような温特ゼロのデジタルデータY0の採取およびROM260への記憶(書込み)は、当該A/D変換回路220の工場出荷前における調整工程または検査工程等により行われる。なお、図14のxは任意の入力電圧である。また、y、yref は、上記y0と同様にサンプリング期間t[μs]に対して、Y=y×t、Yref =yref ×tの関係がある。
図15に示すように、A/D変換回路220は、図12に示す第1変換部230、第2変換部240ならびにDSP250およびROM260により構成される。第1変換部230は、第1実施形態で説明した第1リングディレイライン21、ラッチ&エンコーダ22、第1カウンタ23および第1ラッチ24に加えて、ラッチ231およびデジタル演算回路233を含んで構成されており、第1リングディレイライン21の電源電圧としてアナログ電圧信号(入力電圧Vin)が入力される。
ラッチ231は、ラッチ&エンコーダ22から出力される4ビットデータを下位、第1ラッチ24から出力される14ビットを上位、とする18ビット構成の第1現在データをラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでラッチして次のラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでデジタル演算回路233に第1前回データとして出力する機能を有するもので、ラッチ信号として外部からサンプリングクロックCLKが入力される。なお、このラッチ231は、特許請求の範囲に記載の「第1ラッチ」に相当し得るものである。
デジタル演算回路233は、ラッチ&エンコーダ22および第1ラッチ24から直接、入力される第1現在データから、ラッチ231にラッチされてからサンプリングクロックCLK、1クロック分遅れて入力される第1前回データを、デジタル的に減算してその減算結果を18ビット構成の第1デジタルデータとして出力ライン220bに出力する機能を有するもので、特許請求の範囲に記載の「第1演算手段」に相当し得るものである。これにより、デジタル演算回路233から出力される第1デジタルデータYは、第1現在データと第1前回データとの差として出力される。
これに対して、第2変換部240は、第1変換部230に対する温特キャンセル用として設けられるもので、第1実施形態で説明した第2リングディレイライン25、ラッチ&エンコーダ22、第2カウンタ26および第2ラッチ27に加えて、ラッチ241およびデジタル演算回路243を含んで構成されており、第2リングディレイライン25の電源電圧として基準電圧Vref が入力される。なお、この基準電圧Vref は、バンドギャップ定電圧源のように周囲温度による出力電圧の変動がほとんど生じることのない温特のない定電圧源から供給される。また、第2リングディレイライン25は、第1リングディレイライン21と温度的に結合可能に例えば同一の半導体基板上に隣接して構成されている(図5参照)。
ラッチ241は、ラッチ&エンコーダ22から出力される4ビットデータを下位、第1ラッチ24から出力される14ビットを上位、とする18ビット構成の第2現在データをラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでラッチして次のラッチ信号の立ち上がりエッジ(または立ち下がりエッジ)のタイミングでデジタル演算回路243に第2前回データとして出力する機能を有するもので、ラッチ信号として外部からサンプリングクロックCLKが入力される。なお、このラッチ241は、特許請求の範囲に記載の「第2ラッチ」に相当し得るものである。
デジタル演算回路243は、ラッチ&エンコーダ22および第2ラッチ27から直接、入力される第2現在データから、ラッチ241にラッチされてからサンプリングクロックCLKの1クロック分遅れて入力される第2前回データを、デジタル的に減算してその減算結果を18ビット構成の第2デジタルデータとして基準データライン220hに出力する機能を有するもので、特許請求の範囲に記載の「第2演算手段」に相当し得るものである。これにより、デジタル演算回路243から出力される第2デジタルデータYref は、第2現在データと第2前回データとの差として出力される。
このように第1変換部230および第2変換部240を構成することにより、入力ライン220aに入力されたアナログの入力電圧Vinは、二進数の第1デジタルデータYに変換されて出力ライン220bからDSP250に出力され、また基準電圧ライン220cに入力された基準電圧Vref は、二進数の第2デジタルデータYref に変換されて基準データライン220hからDSP250に出力される(図12参照)。
DSP250は、第1変換部230から出力される第1デジタルデータY、第2変換部240から出力される第2デジタルデータYref およびROM260から読み込まれる温特ゼロのデジタルデータY0に基づいて、前述した演算処理を行いその演算結果を18ビット構成のデジタルデータとしてTAD出力ライン250aに出力する機能を有するもので、特許請求の範囲に記載の「第3演算手段」に相当し得るものである。
DSP250は、ROM260から読み込まれる処理プログラムや予め設定されたアルゴリズムを実行するハードウェアによりこのような所定の演算等を行うため、ここで図16を参照してDSP250による信号制御・演算処理の流れを説明する。
図16に示すように、当該A/D変換回路220の電源が投入されると、まずステップS101によりROM260から温特ゼロのデジタルデータY0を読み込む処理が行われる。これにより、既設定のデジタルデータY0がROM260から読み出される。
次にステップS103により第1変換部230および第2変換部240に対しリセット信号ライン220eを介してリセット信号RSTを出力する処理が行われる。これにより、第1変換部230の第1カウンタ23および第2変換部240の第2カウンタ26がそれぞれリセットされる。
続いてステップS105により第1変換部230および第2変換部240に対しスタート信号ライン220dを介してスタート信号STRを出力する処理が行われ、さらにこれらにサンプリングクロックライン220fを介してサンプリングクロックCLKを出力する処理が行われる。なお、このサンプリングクロックCLKの周期はサンプリング期間tに対応するものである。
これにより、第1変換部230の第1リングディレイライン21の反転回路21a等や第2変換部240の第2リングディレイライン25の反転回路25a等において、パルス信号の周回が開始されるため、入力電圧Vin(アナログ電圧信号)に応じたデジタルデータや基準電圧Vref に応じたデジタルデータがそれぞれサンプリングクロックCLKに同期してラッチされる。このため、第1変換部230では、第1現在データと第1前回データとの差が第1デジタルデータとして出力ライン220bに出力され、また第2変換部240では、第2現在データと第2前回データとの差が第2デジタルデータとして基準データライン220hに出力される。
したがって、続くステップS107により出力ライン220bから第1デジタルデータYを取り込んだ後、ステップS109により基準データライン220hから第2デジタルデータYref を取り込むことによって、ステップS111による所定のデジタル演算(Y−Y0)/(Yref −Y0)が行われて、その演算結果であるデジタルデータDTがステップS113によりTAD出力ライン250aに出力される。これにより、第1変換部230から出力された第1デジタルデータYは、第2変換部240から出力される第2デジタルデータYref に基づいて温特補正されてデジタルデータDTとしてTAD出力ライン250aから出力されるので、温特のないA/D変換値を得ることが可能となる。
なお、図16に示すように、ステップS113により演算結果としてデジタルデータDTがTAD出力ライン250aから出力された後、再びステップS107に戻って新たな第1デジタルデータYを取り込むことによって次のサンプリングタイミングにおけるA/D変換を可能にする。
このように本第3実施形態に係るA/D変換回路220を構成することによって、第1リングディレイライン21内に構成されたNAND回路21a、INV回路21b、21c、21d、21xの電源電圧としてA/D変換の対象となる入力電圧Vinを用いることで、第1リングディレイライン21内を周回するパルス信号の位置や周回回数がこの入力電圧Vinの大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である第1現在データから、所定周期の1周期前にラッチしたカウント値の第1前回データを減算して第1デジタルデータYを求める。また、第2リングディレイライン25は、所定の基準電圧Vref を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するNAND回路25a、INV回路25b、25c、25d、25xを、第1リングディレイライン21を構成するNAND回路21a、INV回路21b、21c、21d、21xと同様の個数および接続で構成され、これら複数個の反転回路のうちの一つであるNAND回路25aが第1リングディレイライン21の起動用反転回路の動作開始と同時に動作を開始するとともに、これらのINV回路21b、21c、21d、21xおよびNAND回路21aが第1リングディレイライン21と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第2現在データから、所定周期の1周期前にラッチしたカウント値の第2前回データを減算して求められる第2デジタルデータYref は、第2リングディレイライン25の温度特性を反映したものとなる。
このため、DSP250により、所定の入力電圧Vin(=x0)に対して第1リングディレイライン21の周囲温度の変化に依存することなくデジタル演算回路233から一定値で出力される第1デジタルデータをY0、任意の入力電圧Vinに対してデジタル演算回路233から出力される第1デジタルデータをY、デジタル演算回路243から出力される第2デジタルデータをYref とした場合において、(Y−Y0)/(Yref −Y0)で表される演算により得られた演算結果は、第1リングディレイライン21の温度特性を第2リングディレイライン25の温度特性で打ち消すことになるため、第1リングディレイライン21および第2リングディレイライン25の温度特性の影響を受け難くなる。したがって、このような演算結果を二進数のデジタルデータDTとしてTAD出力ライン250aに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータDTの変動を抑制したA/D変換値を得ることができる。
[第4実施形態]
続いて、発明の第4実施形態に係るA/D変換回路320の構成を説明する。本第4実施形態に係るA/D変換回路320は、第3実施形態に係るA/D変換回路220に比べ、第2変換部240を省略した点が異なる。このため、第3実施形態のA/D変換回路220や第1実施形態のA/D変換回路20と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このA/D変換回路320は、特許請求の範囲に記載の請求項13に係る発明を具現化した一例に相当し得るものである。
図17に示すように、A/D変換回路320は、第1変換部230、マルチプレクサ330ならびに図12に示すDSP250およびROM260により構成され、第3実施形態に係るA/D変換回路220と異なり第2変換部240は備えていない。即ち、入力ライン320aから入力された入力電圧Vinと所定の準電圧Vref とのいずれかを選択可能な切替信号(選択制御信号)の入力により選択して出力するマルチプレクサ330を備えることによって、後述するように、DSP250によりこのマルチプレクサ330の入力切替制御を行うことで、第1変換部230を第2変換部240として機能させて共用している。
このため、A/D変換回路320では、第2変換部240を備えてはいないが、図12に示すように、第2変換部240を仮想的に備えて基準データライン320hから第2デジタルデータYref をDSP250に出力可能にしている。
具体的には、図17に示すように、マルチプレクサ330には、入力ライン320aと基準電圧ライン320cとがそれぞれ接続されており、その出力は第1変換部230の第1リングディレイライン21の電源電圧として供給される。またこのマルチプレクサ330には、DSP250から出力される切替信号を入力可能に構成されている。これにより、DSP250から出力される切替信号によって出力に接続される入力が入力電圧Vinまたは基準電圧Vref に切り替えられる。
このようにマルチプレクサ330を構成することにより、DSP250は、ROM260から読み込まれる処理プログラムによって次に説明するように信号制御・演算処理を行う。なお、この信号制御・演算処理は、図16を参照して説明した第3実施形態の制御処理を本第4実施形態用に改変したものであるため、図16に示す処理と実質的に同一の処理部分については同一符号を付して説明を簡略化する。
図18に示すように、当該A/D変換回路220の電源が投入されると、まずステップS101によりROM260から温特ゼロのデジタルデータY0を読み込む処理が行われる。これにより、既設定のデジタルデータY0がROM260から読み出される。
次にステップS103により第1変換部230および第2変換部240に対しリセット信号ライン220eを介してリセット信号RSTを出力する処理が行われる。これにより、第1変換部230の第1カウンタ23および第2変換部240の第2カウンタ26がそれぞれリセットされる。
続いてステップS105により第1変換部230に対しスタート信号ライン220dを介してスタート信号STRを出力する処理が行われ、さらにこれらにサンプリングクロックライン220fを介してサンプリングクロックCLKを出力する処理が行われる。これにより、第1変換部230の第1リングディレイライン21の反転回路21a等において、パルス信号の周回が開始されるため、入力電圧Vin(アナログ電圧信号)に応じたデジタルデータや基準電圧Vref に応じたデジタルデータがそれぞれサンプリングクロックCLKに同期してラッチされる。
次にステップS106によりマルチプレクサ330の入力を選択する処理が行われる。ここでは、入力ライン320aからの入力電圧Vinを入力して第1リングディレイライン21に出力すべく、入力ライン320aを選択する切替信号(アナログ入力選択信号)をマルチプレクサ330に出力する。これにより、入力ライン320aを介して入力電圧Vinがマルチプレクサ330に入力されるため、第1リングディレイライン21はその電源電圧として入力電圧Vinを入力する。
このため、第1変換部230では、第1現在データと第1前回データとの差が第1デジタルデータYとして出力ライン320bに出力されることから、続くステップS107により、出力ライン220bから第1デジタルデータYを取り込む。
ステップS107による第1デジタルデータYの取り込みが完了すると、続くステップS108により、基準電圧ライン320cからの基準電圧Vref を入力して第2リングディレイライン25として機能する第1リングディレイライン21に出力すべく、基準電圧ライン320cを選択する切替信号(基準電圧入力選択信号)をマルチプレクサ330に出力する。これにより、基準電圧ライン320cを介して基準電圧Vref がマルチプレクサ330に入力されるため、第2リングディレイライン25としての第1リングディレイライン21はその電源電圧として基準電圧Vref を入力する。
このため、第2変換部240として機能する第1変換部230では、第2現在データと第2前回データとの差が第2デジタルデータYref として、基準データライン320hとしての出力ライン320bに出力されることから、続くステップS109により、出力ライン320bから第2デジタルデータYref を取り込む。
これにより、第1デジタルデータYと第2デジタルデータYref とが揃うので、続くステップS111により所定のデジタル演算(Y−Y0)/(Yref −Y0)を行った後、その演算結果であるデジタルデータDTがステップS113によりTAD出力ライン250aから出力される。なお、図18に示すように、ステップS113により演算結果としてデジタルデータDTがTAD出力ライン250aから出力された後、再びステップS106に戻ってマルチプレクサ330の入力を入力ライン320aに切り替えて新たな第1デジタルデータYを取り込むことによって次のサンプリングタイミングにおけるA/D変換を可能にする。
このように本第4実施形態に係るA/D変換回路320を構成することによって、第1リングディレイライン21内に構成されたNAND回路21a、INV回路21b、21c、21d、21xの電源電圧としてA/D変換の対象となる入力電圧Vinが入力されている場合、それを用いることで、第1リングディレイライン21内を周回するパルス信号の位置や周回回数がこの入力電圧Vinの大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である第1現在データから、所定周期の1周期前にラッチしたカウント値の第1前回データを減算して第1デジタルデータYを求める。また、第1リングディレイライン21内に構成されたNAND回路21a、INV回路21b、21c、21d、21xの電源電圧として所定の基準電圧Vref が入力されている場合、それを用いることで、パルス信号の周回回数をカウントしてそのカウント値である第2現在データから、所定周期の1周期前にラッチしたカウント値の第2前回データを減算して求められる第2デジタルデータYref は、第1リングディレイライン21の温度特性を反映したものとなる。
つまり、第3実施形態のA/D変換回路220では、入力ライン220aに入力された入力電圧Vinに対応する第1リングディレイライン21および第1カウンタ23と、所定の基準電圧Vref に対応する第2リングディレイライン25および第2カウンタ26と、をそれぞれ別個に備えていたが、本第4実施形態のA/D変換回路320では、入力電圧Vinおよび所定の基準電圧Vref のいずれも、同じ第1リングディレイライン21および第1カウンタ23に入力して、第1デジタルデータYや第2デジタルデータYef を求める。このため、第1デジタルデータYや第2デジタルデータYref は、同じ第1リングディレイライン21や第1カウンタ23によりA/D変換されるため、入力電圧Vin用・所定の基準電圧Vref 用にそれぞれ個別に第1,第2リングディレイラインを備える場合に比べ、両リングディレイラインの遅延特性のバラツキによりDSP250による(Y−Y0)/(Yref −Y0)で表される演算効果が低下せず、また回路規模を小さくすることもできる。したがって、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動を一層抑制したA/D変換値を得ることができる。
[第5実施形態]
続いて、発明の第5実施形態に係るA/D変換回路420の構成を説明する。第3実施形態に係るA/D変換回路220や第4実施形態に係るA/D変換回路320は、いずれも第1変換部230を単独の第1リングディレイラインのみで構成したが、本第5実施形態に係るA/D変換回路420は、第1変換部430を第1a変換部430aと第1b変換部430bとに機能分割して、入力電圧Vinに対するA/D変換値として第1デジタルデータを第1a変換部430aから出力する一方で、入力電圧Vinに対して基準電圧Vref2を中心に正負を反転した特性をなすA/D変換値として第2デジタルデータを第1b変換部430bから出力するように構成した。
なお、本第5実施形態においては、第3,第4実施形態で基準データラインから出力したデジタルデータYref を、第4デジタルデータYref として説明するので留意されたい。また、これまで説明した各実施形態のA/D変換回路20,120,320と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このA/D変換回路420は、特許請求の範囲に記載の請求項14に係る発明を具現化した一例に相当し得るものである。
図19に示すように、A/D変換回路420は、第1変換部430、第2変換部440、反転回路460、デジタル演算回路470ならびに図12に示すDSP250およびROM260により構成される。第1変換部430は、第1a変換部430aと第1b変換部430bとにより構成される。第1a変換部430aは、前述した第3実施形態に係るA/D変換回路220の第1変換部230と同様に構成される。これにより、入力ライン420aに入力された入力電圧Vinは、第1デジタルデータに変換されて出力される。
ところが、図20(紙面左上に示す特性図)に示す「反転しない場合A」の特性例のように、入力電圧Vinが直線的に変化しているにもかかわらず、A/D変換値(第1デジタルデータ)が凸状の曲線をなして非直線的に出力されてしまう。これは、第1リングディレイライン21を構成するNAND回路21aやINV回路21b、21c,21d…21xによる反転動作時間(遅延時間)が電源電圧の変化に対して直線的に変化しないためである。
そこで、本第5実施形態に係るA/D変換回路420では、第1a変換部430aと同一の構成からなる第1b変換部430bを備える。即ち、図19に示すように、第1a変換部430aの第1リングディレイライン21と同様に、第1b変換部430bの第1’リングディレイライン61を構成する。なお、第1’リングディレイライン61のNAND回路61a、INV回路61b、61c、61d…61xは、それぞれ、第1リングディレイライン21のNAND回路21a、INV回路21b、21c、21d…21xに対応する。また、第1b変換部430bのラッチ&エンコーダ62、第1’カウンタ63、第1’ラッチ64,ラッチ65、デジタル演算回路66は、それぞれ、第1a変換部430aのラッチ&エンコーダ22、第1カウンタ23、第1ラッチ24、ラッチ231、デジタル演算回路233に対応するように、同様に構成する。
また、第1a変換部430aのデジタル演算回路233から出力される第1デジタルデータによる値が当該電源電圧の変化に対してほぼ一定に変動する電圧範囲のほぼ中心である基準電圧Vref2(中心電圧)を基準に、入力電圧Vinをその増減方向に反転する反転アンプ460を備え、この反転アンプ460から出力される反転入力電圧¬Vinを、第1b変換部430bの入力、即ち、第1’リングディレイライン61の電源電圧として入力可能に構成する。なお、本願において電圧値の直前の「¬」は、ある基準電圧に対してアナログ電圧値の増減を反転したことを意味するものとする。
本第5実施形態では、例えば、図20に示すように、基準電圧Vref2を3.5Vに設定する。これにより、図20(紙面左下に示す特性図)に示す「反転した場合B」の特性例のように、入力電圧Vinに対して基準電圧Vref2を中心に正負を反転した特性をなすA/D変換値として第2デジタルデータ(=反転前回データ−反転現在データ)が第1b変換部430bのデジタル演算回路66から出力されることから、この第2デジタルデータから第1デジタルデータをデジタル演算回路470によってデジタル的に減算する。
即ち、「反転しない場合A」の特性から「反転した場合B」の特性を減算(A−B)することによって、本来、第1デジタルデータが有する非直線性を第2デジタルデータにより打ち消すことが可能になるため、図20(紙面右に示す特性図)に示すように、「A−B」の減算結果としてデジタル演算回路470から出力ライン420bを介して出力される二進数の第3デジタルデータYの直線性を向上することが可能となる。
なお、第1b変換部430bは特許請求の範囲に記載の「第2パルス周回回路」、第1’カウンタ63は特許請求の範囲に記載の「第2カウンタ」、ラッチ65は特許請求の範囲に記載の「第2ラッチ」、デジタル演算回路66は特許請求の範囲に記載の「第2演算手段」、にそれぞれ相当し得るものである。また反転アンプ460は特許請求の範囲に記載の「反転手段」、デジタル演算回路470は特許請求の範囲に記載の「第3演算手段」、にそれぞれ相当し得るものである。
なお、この反転アンプ460は、例えばオペアンプにより構成され、そのオフセット電圧が極力ゼロに補正し得る機能をもつ、いわゆるオートゼロアンプやスイッチトキャパシタ回路で構成される。具体的には、オートゼロアンプとしては、例えば、特許第1874828号や特許第3536121号に開示されるものがある。またスイッチトキャパシタ回路としては、例えば、特開平5−243857号公報、特開平6−343013号公報、特開2004−179875号公報、特開2004−222018号公報に開示されるものがある。これにより、オペアンプのオフセット電圧に起因するA/D変換の誤差を抑制することが可能となる。
また、基準電圧Vref2は、例えば、リファレンス電圧にバンドギャップ電圧を用いたバンドギャップ型の定電圧回路等の定電圧源から基準電圧ライン420gを介して供給される。これにより、当該A/D変換回路420の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Vref2が得られる。
このように第1変換部430が構成されるのに対し、第2変換部440は、第3実施形態に係るA/D変換回路220の第2変換部240とほぼ同様に構成されて、基準電圧ライン420cから入力される基準電圧Vref1が第4デジタルデータYref に変換されて基準データライン420hに出力される。なお、図21に示すように、第2変換部240を構成する第2リングディレイライン25は、第1変換部230の第1リングディレイライン21や第1’リングディレイライン61と温度的に結合可能に例えば同一の半導体基板上に隣接して構成されている。
なお、基準電圧Vref1は、第3実施形態に係るA/D変換回路220の基準電圧Vref に対応し特許請求の範囲に記載の「所定の基準電圧」に相当し得るものである。また、第2カウンタ26は特許請求の範囲に記載の「第3カウンタ」に相当し、さらにデジタル演算回路243は特許請求の範囲に記載の「第4演算手段」に相当し得るものである。
このように本実施形態に係るA/D変換回路420を構成することによって、第1a変換部430aの第1リングディレイライン21内に構成されたNAND回路21a、INV回路21b、21c、21d、21xの電源電圧としてA/D変換の対象となる入力電圧Vinを用いることで、第1リングディレイライン21内を周回するパルス信号の位置や周回回数がこの入力電圧Vinの大きさにより異なることから、パルス信号の周回回数を第1カウンタ23によりカウントしてそのカウント値である現在データから、所定周期の1周期前にラッチ231によりラッチしたカウント値の前回データを、デジタル演算回路233により減算して第1デジタルデータを求める。
また、第1デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Vref2を基準に入力電圧Vinをその増減方向に反転アンプ460により反転し、それを反転入力電圧¬Vinとして第1’リングディレイライン61内に構成されたNAND回路61a、INV回路61b、61c、61d…61xの電源電圧として用いることで、第1’リングディレイライン61内を周回するパルス信号の位置や周回回数がこの反転入力電圧¬Vinの大きさにより異なることから、パルス信号の周回回数を第1’カウンタ63によりカウントしてそのカウント値である反転現在データから、所定周期の1周期前にラッチ65によりラッチしたカウント値の反転前回データを、デジタル演算回路66により減算して第2デジタルデータを求める。第1’リングディレイライン61は第1リングディレイライン21と同様に構成されている。
これにより、第2デジタルデータは、第1デジタルデータに対して基準電圧Vref2を基準に入力電圧Vinの増減方向に反転した出力特性を持つので、第1デジタルデータから第2デジタルデータをデジタル演算回路233により減算することにより得られた減算結果を二進数の第3デジタルデータYとして出力ライン420bに出力することによって、第1リングディレイライン21の非直線性を第1’リングディレイライン61の非直線性により打ち消すことが可能となる。
また、第2変換部440の第2リングディレイライン25は、所定の基準電圧Vref1を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するNAND回路25a、INV回路25b、25c、25d、25xを、第1リングディレイライン21を構成するNAND回路21a、INV回路21b、21c、21d、21xと同様の個数および接続で構成され、これら複数個の反転回路のうちの一つであるNAND回路25aが第1リングディレイライン21の起動用反転回路の動作開始と同時に動作を開始するとともに、これらのINV回路21b、21c、21d、21xおよびNAND回路21aが第1リングディレイライン21と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第2現在データから、所定周期の1周期前にラッチしたカウント値の第2前回データを減算して求められる第4デジタルデータYref は、第2リングディレイライン25の温度特性を反映したものとなる。
このため、DSP250により、所定の入力電圧Vin(=x0)に対して第1リングディレイライン21の周囲温度の変化に依存することなくデジタル演算回路470から一定値で出力される第3デジタルデータをY0、任意の入力電圧Vinに対してデジタル演算回路470から出力される第3デジタルデータをY、デジタル演算回路243から出力される第4デジタルデータをYref とした場合において、(Y−Y0)/(Yref −Y0)で表される演算により得られた演算結果は、第1リングディレイライン21および第1’リングディレイライン61の温度特性の影響を受け難くなり、またA/D変換出力の直線性をも含めた精度が向上する。したがって、このような演算結果を二進数のデジタルデータDTとしてTAD出力ライン250aに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動をさらに抑制したA/D変換値を得ることができる。
[第6実施形態]
続いて、発明の第6実施形態に係るA/D変換回路520の構成を説明する。前述した第5実施形態に係るA/D変換回路420では、反転アンプ460によって入力電圧Vinをその増減方向に基準電圧Vref を基準に反転させて第1’リングディレイライン61に入力する構成を採ったが、このような反転アンプ460等を必要とするため、回路規模の増大傾向を招く。そこで、本第6実施形態では、このような反転アンプ460等を要することなく、前述した第5実施形態に係るA/D変換回路420と同様、複雑な演算処理を要することなく、A/D変換出力の直線性を向上可能にした。なお、これまで説明した各実施形態のA/D変換回路20,120,320,420と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このA/D変換回路520は、特許請求の範囲に記載の請求項15に係る発明を具現化した一例に相当し得るものである。
図22に示すように、A/D変換回路520は、第1変換部530、第2変換部540、デジタル演算回路570ならびに図12に示すDSP250およびROM260により構成される。第1変換部530は、第1a変換部530aと第1b変換部530bとにより構成される。第1a変換部530aは、入力ライン520aに入力された入力電圧Vinを、第1リングディレイライン21を構成するNAND回路21aやINV回路21b,21c,21d…21xの電源電圧ではなく動作基準電圧にしている点、第1’リングディレイライン61には反転入力電圧¬Vinではなく入力ライン520aに入力されたアナログの入力電圧Vinを入力している点、および、入力レベルシフト531等を備える点等が、第5実施形態に係るA/D変換回路420に比べて異なる。
即ち、入力ライン520aに入力された入力電圧Vinを、第1リングディレイライン21の動作基準電圧として第1リングディレイライン21に入力可能に入力ライン520aを第1リングディレイライン21に接続するとともに、この入力電圧Vinを、第1’リングディレイライン61の動作電源電圧として第1’リングディレイライン61に入力可能に入力ライン520aを第1’リングディレイライン61に接続する。つまり、第1リングディレイライン21の動作基準電位と第1’リングディレイライン61の動作電源電位とを等しくして入力ライン520aに接続する。
このように第1リングディレイライン21は、その動作基準電圧を入力電圧Vinとしていることから、その動作電源電圧はこれよりも高く設定する必要がある。このため、A/D変換回路520では、定電圧源から出力される所定の基準電圧Vref2を第1リングディレイライン21の動作電源電圧として供給し得るように当該定電圧源を基準電圧ライン520gに接続している。なお、この定電圧源は、出力する電圧値が異なる以外は、第5実施形態で説明した定電圧源と同様に、リファレンス電圧にバンドギャップ電圧を用いたバンドギャップ型の定電圧回路等の定電圧源で、当該A/D変換回路520の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Vref2を出力可能に構成されている。基準電圧Vref2は、アナログ電圧信号である入力電圧Vinの変動範囲のほぼ中心電圧の2倍電圧に設定されている。
例えば、入力電圧Vinの変化が2V〜5Vである場合には、その中心電圧である3.5Vの2倍電圧である7V(=3.5V×2)に基準電圧Vref2を設定する。また、第5実施形態で図20を参照して説明したように、デジタル演算回路233から出力される第1デジタルデータによる値が入力電圧Vinの変化に対してほぼ一定に変動する電圧範囲のほぼ中心電圧の2倍電圧に当該基準電圧Vref2を設定する。これにより、第1リングディレイライン21を構成するNAND回路21aやINV回路21b,21c,21d…21xには、動作電源電圧に基準電圧Vref2(例えば7V)が設定され、動作基準電圧に入力電圧Vin(例えば3.5V中心)が設定される。
一方、第1’リングディレイライン61は、その動作電源電圧を入力電圧Vinとしていることから、動作基準電圧はこれよりも低く設定する必要がある。このため、A/D変換回路520では、入力電圧Vinの最低電圧よりも低い所定電圧、例えばA/D変換回路520のアースGndを動作基準電圧に設定している。なお、このアースGndは、前述した定電圧源のアースGndと同電位に設定されている。これにより、第1’リングディレイライン61を構成するNAND回路61aやINV回路61b,61c,61d…61xには、動作電源電圧に入力電圧Vin(例えば3.5V中心)が設定され、動作基準電圧にアース電位(例えば0V)が設定される。
このように第1リングディレイライン21および第1’リングディレイライン61を構成することにより、第1リングディレイライン21のNAND回路21aやINV回路21b,21c,21d…21xの動作電源電圧は、基準電圧Vref2(例えば7V)に固定され、これらの動作基準電圧は入力電圧Vinの変化に従って変動する。また、第1’リングディレイライン61のNAND回路61aやINV回路61b,61c,61d…61xの動作電源電圧61V+は、入力電圧Vinの変化に従って変動し、これらの動作基準電圧はアースGndに固定される。
このため、入力電圧Vinが増加した場合には、第1リングディレイライン21のNAND回路21aやINV回路21b,21c,21d…21xの動作基準電圧や第1’リングディレイライン61のNAND回路61aやINV回路61b,61c,61d…61xの動作電源電圧が上昇するため、第1リングディレイライン21のNAND回路21a等に供給される動作電圧は低くなる反面、第1’リングディレイライン61のNAND回路61a等に供給される動作電圧は高くなる。これにより、入力ライン520aに入力された入力電圧Vinは、第1デジタルデータおよび第2デジタルデータとして図23に示すような特性で出力される。
即ち、第1リングディレイライン21の動作電源電圧として入力される入力電圧Vinに対して、第1’リングディレイライン61には、入力電圧Vinの変動範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転したものと等価の「反転アナログ電圧信号」が動作電圧として入力しているので、例えば、前述した入力電圧Vinの変化が2V〜5Vである場合には、その中心電圧である3.5V(図23に示すVref2)を基準に、入力電圧Vinをその増減方向に反転した特性で、第2デジタルデータがデジタル演算回路66から出力される。これにより、図20を参照して説明したように、第5実施形態に係るA/D変換回路420の反転アンプ460によって入力電圧Vinをその増減方向に基準電圧Vref2を基準に反転させたのと同様に、A/D変換回路520においても入力電圧Vinをその増減方向に反転させることが可能となる。
また、基準電圧Vref2をデジタル演算回路233から出力される第1デジタルデータによる値が入力電圧Vinの変化に対してほぼ一定に変動する電圧範囲のほぼ中心電圧の2倍電圧に設定することで、第1デジタルデータから第2デジタルデータを減算して得られるデジタルデータ第3デジタルデータYは、図23(紙面右に示す特性図)に示す「B−A」のように直線性を向上することが可能となる。
なお、第1b変換部530bは特許請求の範囲に記載の「第2パルス周回回路」、第1’カウンタ63は特許請求の範囲に記載の「第2カウンタ」、ラッチ65は特許請求の範囲に記載の「第2ラッチ」、デジタル演算回路66は特許請求の範囲に記載の「第2演算手段」、にそれぞれ相当し得るものである。また、デジタル演算回路570は特許請求の範囲に記載の「第3演算手段」、にそれぞれ相当し得るものである。
このように第1変換部530が構成されるのに対し、第2変換部540は、第3実施形態に係るA/D変換回路220の第2変換部240とほぼ同様に構成されて、基準電圧ライン520cから入力される基準電圧Vref1が第4デジタルデータYref に変換されて基準データライン520hに出力される。なお、第2変換部540を構成する第2リングディレイライン25は、第1変換部530の第1リングディレイライン21や第1’リングディレイライン61と温度的に結合可能に例えば同一の半導体基板上に隣接して構成されている(図21参照)。
なお、基準電圧Vref1は、第3実施形態に係るA/D変換回路220の基準電圧Vref に対応し特許請求の範囲に記載の「所定の基準電圧」に相当し得るものである。また、第2カウンタ26は特許請求の範囲に記載の「第3カウンタ」に相当し、さらにデジタル演算回路243は特許請求の範囲に記載の「第4演算手段」に相当し得るものである。
このように本第6実施形態では、入力ライン520aに入力される入力電圧Vinを中心に、第1リングディレイライン21の動作電圧を+側、第1’リングディレイライン61の動作電圧を−側、にそれぞれシフトさせている。このため、第1リングディレイライン21や第1’リングディレイライン61では、A/D変換回路520の外部から入力される信号レベル0V〜5Vのスタート信号STRをそのまま処理することができない。また、第1リングディレイライン21や第1’リングディレイライン61から出力される信号は、信号レベル0V〜5Vではないため、第1ラッチ&エンコーダ22、第1カウンタ23や第2カウンタ63をそのまま処理することができない。
このため、A/D変換回路520では、第1リングディレイライン21の入力側に入力レベルシフト531を、また第1リングディレイライン21の出力側に出力レベルシフト533、535を設けている。また、第1’リングディレイライン61の入力側に入力レベルシフト551を、また、第1’リングディレイライン61の出力側に出力レベルシフト553、555を設けている。
入力レベルシフト531は、スタート信号ライン520dから入力されたスタート信号STR(Lo:0V、Hi:5V)の信号レベルを、第1リングディレイライン21のNAND回路21aで処理可能にレベル変換をする。例えば、図24に示すように、基準電圧Vref1とアースGndとの間に介在する直列接続されたP−MOSトランジスタ531pおよびN−MOSトランジスタ531nと、基準電圧Vref2と入力電圧Vinとの間に介在する直列接続されたP−MOSトランジスタ532pおよびN−MOSトランジスタ532nと、により構成される。
これらのうちP−MOSトランジスタ531pとN−MOSトランジスタ532nは、いわゆる定電流源として動作することで能動負荷として機能する。P−MOSトランジスタ531pは、N−MOSトランジスタ531nに対して定電流を供給することにより、当該N−MOSトランジスタ531nは、ゲートGに入力されるスタート信号STRに応じた出力電圧としてドレインDから反転した出力信号を出力する。また、N−MOSトランジスタ532nは、P−MOSトランジスタ532pに対して定電流を供給することにより、当該P−MOSトランジスタ532pは、N−MOSトランジスタ531nから出力される出力信号をゲートGで受け反転してドレインDから出力する。これにより、例えば、スタート信号ライン520dから、Hi論理(信号レベル5V)のスタート信号が入力されると7Vに変換し、Lo論理(信号レベル0V)の信号が入力されると3.5Vに変換する。
入力レベルシフト551も同様に、スタート信号ライン520dから入力されたスタート信号STR(Lo:0V、Hi:5V)の信号レベルを、第1’リングディレイライン61のNAND回路61aで処理可能にレベル変換をする。例えば、図24に示すように、入力電圧VinとアースGndとの間に、直列接続されたP−MOSトランジスタ551pおよびN−MOSトランジスタ551nと、直列接続されたP−MOSトランジスタ552pおよびN−MOSトランジスタ552nと、がそれぞれ介在して構成される。P−MOSトランジスタ551pとN−MOSトランジスタ552nは、能動負荷として動作する定電流源である。
P−MOSトランジスタ551pは、N−MOSトランジスタ551nに対して定電流を供給することにより、当該N−MOSトランジスタ551nは、ゲートGに入力されるスタート信号STRに応じた出力電圧としてドレインDから反転した出力信号を出力する。また、N−MOSトランジスタ552nは、P−MOSトランジスタ552pに対して定電流を供給することにより、当該P−MOSトランジスタ552pは、N−MOSトランジスタ551nから出力される出力信号をゲートGで受け反転してドレインDから出力する。これにより、例えば、スタート信号ライン520dから、Hi論理(信号レベル5V)のスタート信号が入力されると3.5Vに変換し、Lo論理(信号レベル0V)の信号が入力されると0Vのまま出力する。
これに対し、出力レベルシフト533、535は、第1リングディレイライン21から出力されるパルス信号(Lo:3.5V、Hi:7V)の信号レベルを、第1カウンタ23やラッチ&エンコーダ22で処理可能にレベル変換をする。例えば、図24に示す出力レベルシフト535のように、電源電圧5VとアースGndとの間に、直列接続されたP−MOSトランジスタ535pとN−MOSトランジスタ535nとにより構成され、P−MOSトランジスタ535pのゲートGを入力、両トランジスタ535p、535nのドレインDを出力とする。N−MOSトランジスタ535nは、定電流源として動作することで、P−MOSトランジスタ535pに対して能働負荷として機能している。これにより、例えば、第1リングディレイライン21から、Hi論理(信号レベル7V)のパルス信号が入力されると5Vに変換し、Lo論理(信号レベル3.5V)の信号が入力されると0Vに変換する。
また、出力レベルシフト553、555も同様に、第1’リングディレイライン61から出力されるパルス信号(Lo:0V、Hi:3.5V)の信号レベルを、第1’カウンタ63やラッチ&エンコーダ62で処理可能にレベル変換をする。例えば、図24に示す出力レベルシフト555のように、電源電圧5VとアースGndとの間に、直列接続されたP−MOSトランジスタ555pとN−MOSトランジスタ555nとにより構成され、N−MOSトランジスタ555nのゲートGを入力、両トランジスタ555p、555nのドレインDを出力とする。P−MOSトランジスタ555pは、定電流源として動作することで、N−MOSトランジスタ555nに対して能働負荷として機能している。これにより、例えば、第1’リングディレイライン61から、Hi論理(信号レベル3.5V)のパルス信号が入力されると5Vに変換し、Lo論理(信号レベル0V)の信号が入力されると0Vのまま出力する。
なお、図24には、第1リングディレイライン21および第1リングディレイライン61の回路例が図示されているので、これらについても簡単に説明する。図24に示すように、NAND回路21aは、P−MOSトランジスタ21ap1、21ap2とN−MOSトランジスタ21an1、21an2とからなる一般的な否定論理積回路で、基準電圧Vref1と入力電圧Vinとの間に構成されている。また、NAND回路61aも同様に、P−MOSトランジスタ61ap1、61ap2とN−MOSトランジスタ61an1、61an2とからなる一般的な否定論理積回路で、入力電圧VinとアースGndとの間に構成されている。
また、INV回路21bは、P−MOSトランジスタ21bpとN−MOSトランジスタ21bnとからなる一般的な否定論理回路で、基準電圧Vref2と入力電圧Vinとの間に構成されている。INV回路21c、21d…21xもINV回路21bと同様に構成される。さらにINV回路61bもINV回路21bと同様に、P−MOSトランジスタ61bpとN−MOSトランジスタ61bnとからなる一般的な否定論理回路で、入力電圧VinとアースGndとの間に構成されている。INV回路61c、61d…61xもINV回路61bと同様に構成される。
ところで、図24に示す第1リングディレイライン21や第1’リングディレイライン61のMOSトランジスタの記号を見るとわかるように、本第6実施形態では、それを構成するP−MOSトランジスタおよびN−MOSトランジスタを同一の半導体基板に形成する場合には、それぞれのバックゲートを半導体基板の基板電位と電気的に分離するように構成する必要がある。
即ち、第1リングディレイライン21においては、例えば、NAND回路21aを構成するP−MOSトランジスタ21ap1のバックゲートBを半導体基板Wの基板電位と電気的に分離させて基準電圧Vref2に接続し得るように当該P−MOSトランジスタの形成層を構成し、N−MOSトランジスタ21an1のバックゲートBを半導体基板Wの基板電位と電気的に分離させて入力電圧Vinに接続し得るように当該N−MOSトランジスタの形成層を構成する。P−MOSトランジスタ21ap2やN−MOSトランジスタ21an2も同様にバックゲートが構成される。
具体的には、図25(A) に示すように、半導体基板WがP型である場合には、N−MOSトランジスタのバックゲートが、常に基板電位(P領域電位)、即ち、通常はアースGndとなるが、N−MOSトランジスタをその形成層の周囲に配置されるPウェルをディープNウェルで囲む二重ウェル構成にする。これにより、N−MOSトランジスタが電気的に素子分離されることから、N−MOSトランジスタのバックゲートを半導体基板Wから電気的に分離することが可能となる。なお、P−MOSトランジスタは、その形成層の周囲にNウェルが配置されていることから、半導体基板WがP型である場合には、このような二重ウェル構成を採らなくても、N−MOSトランジスタのバックゲートは半導体基板Wから電気的に分離できる。
また、図25(B) に示すように、半導体基板WがSOI(Silicon on Insulator)構造を採っている場合には、SOIによるシリコン酸化物(SiO2)で、N−MOSトランジスタの形成層周囲に配置されるPウェルを囲むトレンチ構造による素子分離をしても良い。なお、この場合も、P−MOSトランジスタは、その形成層の周囲にNウェルが配置されていることから、半導体基板WがP型である場合には、このようなトレンチ構造による素子分離構成を採らなくても、N−MOSトランジスタのバックゲートは半導体基板Wから電気的に分離できる。
このように本実施形態に係るA/D変換回路520を構成することによって、第1リングディレイライン21の動作電圧として入力される入力電圧Vinに対して、第1’リングディレイライン61には、入力電圧Vinの変動範囲のほぼ中心電圧を基準に入力電圧Vinをその増減方向に反転したものと等価の「反転アナログ電圧信号」が動作電圧として入力される。そのため、第1リングディレイライン21内で周回するパルス信号の周回回数からの第1デジタルデータから、第1’リングディレイライン61内で周回するパルス信号の周回回数からの第2デジタルデータを減算することにより得られた減算結果を二進数の第3デジタルデータとして出力ライン520bに出力することによって、第1リングディレイライン21の非直線性を第1’リングディレイライン61の非直線性により打ち消すことが可能となる。
また、第2変換部540の第2リングディレイライン25は、所定の基準電圧Vref1を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するNAND回路25a、INV回路25b、25c、25d、25xを、第1リングディレイライン21を構成するNAND回路21a、INV回路21b、21c、21d、21xと同様の個数および接続で構成され、これら複数個の反転回路のうちの一つであるNAND回路25aが第1リングディレイライン21の起動用反転回路の動作開始と同時に動作を開始するとともに、これらのINV回路21b、21c、21d、21xおよびNAND回路21aが第1リングディレイライン21と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第2現在データから、所定周期の1周期前にラッチしたカウント値の第2前回データを減算して求められる第4デジタルデータYref は、第2リングディレイライン25の温度特性を反映したものとなる。
このため、DSP250により、所定の入力電圧Vin(=x0)に対して第1リングディレイライン21の周囲温度の変化に依存することなくデジタル演算回路470から一定値で出力される第3デジタルデータをY0、任意の入力電圧Vinに対してデジタル演算回路470から出力される第3デジタルデータをY、デジタル演算回路243から出力される第4デジタルデータをYref とした場合において、(Y−Y0)/(Yref −Y0)で表される演算により得られた演算結果は、第1リングディレイライン21および第1’リングディレイライン61の温度特性の影響を受け難くなり、またA/D変換出力の直線性をも含めた精度が向上する。したがって、このような演算結果を二進数のデジタルデータDTとしてTAD出力ライン250aに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動をさらに抑制したA/D変換値を得ることができることに加えて、第5実施形態に係るA/D変換回路420で必要とした反転アンプ460を必要としないため、その分、回路規模を増大傾向を抑制することができる。