JP2008312185A - Ａ／ｄ変換回路 - Google Patents

Abstract

【課題】複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動を抑制し得るＡ／Ｄ変換回路を提供する。
【解決手段】Ａ／Ｄ変換回路２０では、第１リングディレイライン２１および第２リングディレイライン２５の遅延特性が、周囲温度の変化に伴ってそれぞれ同様に変動するので、第１リングディレイライン２１の温度特性を第２リングディレイライン２５の温度特性で相殺できる。第２リングディレイライン２５には、温度変動のほとんどない定電圧回路４０から出力される基準電圧Ｖref が電源電圧として供給されるため、出力ライン２０ｂから出力されるデジタルデータＤＴと、基準データライン２０ｆから出力される基準電圧Ｖref のデジタルデータと、の差分データを論理演算回路５０によって算出することで、複雑な演算処理を要することなく、周囲の温度変化に伴う変動を抑制したデジタルデータとしてＴＡＤ出力を得ることができる。
【選択図】図１

Description

本発明は、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路に関するものである。

従来より、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路として、例えば、下記特許文献１に開示される「Ａ／Ｄ変換回路」が知られている。このＡ／Ｄ変換回路では、複数の反転回路をリング状に接続してなるパルス周回回路を構成し、アナログ入力される入力電圧をこれらの各反転回路の電源電圧として印加することによって、当該電源電圧に依存して反転回路の反転動作時間が異なることを利用して当該入力電圧をデジタルデータに変換する。

しかし、この種のＡ／Ｄ変換回路では、電源電圧に依存した反転動作時間をもつ反転回路がＭＯＳトランジスタ等の半導体により構成されていることからその特性上、反転動作時間が温度によって変動する。このため、電源電圧として反転回路に入力される入力電圧値によりデジタルデータに変換されて出力されるデータ値が、周囲の温度変化によっても変動してしまうという問題を内包している。

そこで、下記特許文献２に開示される「Ａ／Ｄ変換出力データの非直線性補正及び非直線性補正装置」では、近似直線や曲線をデジタル的な演算によって算出しまた補正をすることにより、このような周囲温度によるデジタルデータの変動を抑制可能にしている。
特許第３０６４６４４号公報 特開２００４−２７４１５７号公報

ところが、上記特許文献２に開示される従来技術によると、近似直線や曲線をデジタル的に演算する際には、所定の四則演算処理をＡ／Ｄ変換のたびに繰り返し行うことが必要になる。このため、周囲温度によるデジタルデータの変動を抑制できても、演算処理回路の規模の増大を招くことに加え、このような複雑かつ繰り返し発生する演算処理に要する時間が必要になることから、高速なＡ／Ｄ変換処理には不向きであるという問題がある。

なお、このような問題は、高速な演算処理が可能なＧaＡsデバイスを当該演算処理回路に利用することによって技術的には解決できたとしても、ＧaＡsデバイス自体の価格や、高速な処理が要求されないパルス周回回路との混在により半導体製造プロセスにおいて新たな工程を設ける必要から、製造コストの上昇という新たな問題を招いてしまう。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動を抑制し得るＡ／Ｄ変換回路を提供することにある。

上記目的を達成するため、特許請求の範囲に記載の請求項１のＡ／Ｄ変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、前記第１カウンタから出力される前記カウント値を前記二進数のデジタルデータとして、所定タイミングで前記出力データラインに出力する変換データ出力制御手段と、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第２パルス周回回路と、前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、前記第２カウンタから出力される前記カウント値が所定値に到達すると前記所定タイミングを前記変換データ出力制御手段に通知するタイミング通知手段と、前記所定値を前記所定の基準電圧のデジタルデータとして出力する基準データ出力手段と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項２のＡ／Ｄ変換回路では、請求項１記載のＡ／Ｄ変換回路において、基準データ出力手段は、前記所定値に代えて、前記所定タイミングにおける前記第２カウンタの前記カウント値を前記所定の基準電圧のデジタルデータとして出力することを技術的特徴とする。

特許請求の範囲に記載の請求項３のＡ／Ｄ変換回路では、請求項１または２記載のＡ／Ｄ変換回路において、前記所定の基準電圧は、前記出力データラインに出力される前記デジタルデータによる値が温度の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧に設定されることを技術的特徴とする。

特許請求の範囲に記載の請求項４のＡ／Ｄ変換回路では、請求項１〜３のいずれか一項に記載のＡ／Ｄ変換回路において、前記タイミング通知手段は、前記カウント値が前記所定値を超えても、前記所定タイミングを前記変換データ出力制御手段に通知することを技術的特徴とする。

特許請求の範囲に記載の請求項５のＡ／Ｄ変換回路では、請求項１〜４のいずれか一項に記載のＡ／Ｄ変換回路において、前記第２カウンタが前記カウント値を二進数のデジタルデータで出力する場合であって、前記タイミング通知手段は、前記カウント値が前記所定値に到達する前後で変化するビット線の論理値を検出して、前記カウント値が前記所定値に到達したか否かを判断することを技術的特徴とする。

特許請求の範囲に記載の請求項６のＡ／Ｄ変換回路では、請求項１〜５のいずれか一項に記載のＡ／Ｄ変換回路において、前記所定の基準電圧を発生させる基準電圧源とこの基準電圧源に直流電圧を供給する直流電圧源との間には、この直流電圧の変動を抑制し得るフィルタ回路が介在することを技術的特徴とする。

特許請求の範囲に記載の請求項７のＡ／Ｄ変換回路では、請求項１〜６のいずれか一項に記載のＡ／Ｄ変換回路において、前記第１パルス周回回路と前記第２パルス周回回路とは、同一の半導体基板上に隣接して並列に回路配置されることを技術的特徴とする。

特許請求の範囲に記載の請求項８のＡ／Ｄ変換回路では、請求項１〜７のいずれか一項に記載のＡ／Ｄ変換回路において、前記出力ラインから出力される前記二進数のデジタルデータと前記所定の基準電圧のデジタルデータとの差分データを、前記所定の基準電圧に対する前記アナログ電圧信号の電圧差情報として演算して出力する演算手段を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項９のＡ／Ｄ変換回路では、請求項４記載のＡ／Ｄ変換回路において、前記所定値および前記カウンタ値をｎビット（ｎは１以上の整数）の２進数で表現した場合、前記所定値の第ｎビットをＡｎ、前記カウンタ値の第ｎビットをＢｎ、とすると、前記タイミング通知手段は、下記［数１］の論理式で表される論理回路により構成され、Ｚｎの最上位ビットが「０」から「１」に変化するタイミングを前記所定タイミングとして出力するものであることを技術的特徴とする。

特許請求の範囲に記載の請求項１０のＡ／Ｄ変換回路では、請求項９記載のＡ／Ｄ変換回路において、前記タイミング通知手段と前記変換データ出力制御手段との間には、前記論理回路を構成する論理ゲート間で、ＨレベルからＬレベルの状態遷移タイミングまたはＬレベルからＨレベルの状態遷移タイミングの僅かなズレによって発生し得るグリッチノイズを除去可能なフィルタ回路が設けられていることを技術的特徴とする。

特許請求の範囲に記載の請求項１１のＡ／Ｄ変換回路では、請求項９記載のＡ／Ｄ変換回路において、前記タイミング通知手段は、前記第２カウンタから出力される前記カウンタ値で前記所定値に到達するカウント値が前記論理回路に入力されてから前記最上位ビットが「０」から「１」に変化するまでに要する最大遅延時間よりも長い時間を、遅延時間として設定されて前記第２カウンタから出力される前記カウンタ値の最下位ビットの情報が入力される遅延回路と、前記遅延時間前に前記遅延回路に入力されて前記遅延回路から前記遅延時間経過後に出力される前記最下位ビットの過去情報と前記第２カウンタから出力される現在の前記カウンタ値の最下位ビットの現在情報とが一致するか否かを判断する判断回路と、前記Ｚｎの最上位ビットが「０」から「１」に変化した後、前記判断回路により前記過去情報と前記現在情報とが一致すると判断した場合には、この判断したタイミングを前記所定タイミングとして出力する通知回路と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項１２のＡ／Ｄ変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、前記第１カウンタから出力される前記カウント値を第１前回データとして所定周期で保持して出力する第１ラッチと、前記第１カウンタから出力される前記カウント値を第１現在データとしてこの第１現在データから、当該第１現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記第１前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第２パルス周回回路と、前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、前記第２カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第２ラッチと、前記第２カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記第２前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、所定の前記アナログ電圧信号に対して前記第１パルス周回回路の周囲温度の変化に依存することなく前記第１演算手段から一定値で出力される前記第１デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第１演算手段から出力される前記第１デジタルデータをＹ、前記第２演算手段から出力される前記第２デジタルデータをＹref とした場合、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第３演算手段と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項１３のＡ／Ｄ変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、前記入力信号ラインから入力されたアナログ電圧信号と所定の基準電圧とのいずれかを選択制御信号の入力により選択して出力する信号選択手段と、
前記信号選択手段から出力されたアナログ電圧信号または所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させるパルス周回回路と、前記パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力するカウンタと、前記入力信号ラインから入力されたアナログ電圧信号を選択して出力させるアナログ入力選択信号と前記所定の基準電圧を選択して出力させる基準電圧入力選択信号とを、前記選択制御信号として前記信号選択手段に出力する制御手段と、前記制御手段から前記信号選択手段に前記アナログ入力選択信号が入力される場合で、前記カウンタから出力される前記カウント値を第１前回データとして所定周期で保持して出力する第１ラッチと、前記カウンタから出力される前記カウント値を第１現在データとしてこの第１現在データから、当該第１現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記第１前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、前記制御手段から前記信号選択手段に前記基準電圧入力選択信号が入力される場合で、前記カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第２ラッチと、前記カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記第２前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、所定の前記アナログ電圧信号に対して前記第１パルス周回回路の周囲温度の変化に依存することなく前記第１演算手段から一定値で出力される前記第１デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第１演算手段から出力される前記第１デジタルデータをＹ、前記第２演算手段から出力される前記第２デジタルデータをＹref とした場合、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第３演算手段と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項１４のＡ／Ｄ変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、前記第１カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第１ラッチと、前記第１カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、前記第１演算手段から出力される第１デジタルデータによる値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、前記反転アナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第２パルス周回回路と、前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、前記第２カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第２ラッチと、前記第２カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記反転前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、前記第１デジタルデータから前記第２デジタルデータを減算してその減算結果を第３デジタルデータとして出力する第３演算手段と、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第３パルス周回回路と、前記第３パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第３カウンタと、前記第３カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第３ラッチと、前記第３カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第３ラッチから出力された前記第２前回データを減算し減算結果を第４デジタルデータとして出力する第４演算手段と、所定の前記アナログ電圧信号に対して前記第１パルス周回回路および前記第２パルス周回回路の周囲温度の変化に依存することなく前記第３演算手段から一定値で出力される前記第３デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第３演算手段から出力される前記第３デジタルデータをＹ、前記第４演算手段から出力される前記第４デジタルデータをＹref とした場合、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第５演算手段と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項１５のＡ／Ｄ変換回路では、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、前記アナログ電圧信号を動作基準電圧とするとともに前記アナログ電圧信号の変動範囲のほぼ中心電圧の２倍電圧を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、前記第１カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第１ラッチと、前記第１カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、前記アナログ電圧信号の最低電圧よりも低い所定電圧を動作基準電圧とするとともに前記アナログ電圧信号を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始してパルス信号を周回させる第２パルス周回回路と、前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、前記第２カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第２ラッチと、前記第２カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記反転前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、前記第１デジタルデータから前記第２デジタルデータを減算してその減算結果を第３デジタルデータとして出力する第３演算手段と、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第３パルス周回回路と、前記第３パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第３カウンタと、前記第３カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第３ラッチと、前記第３カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第３ラッチから出力された前記第２前回データを減算し減算結果を第４デジタルデータとして出力する第４演算手段と、所定の前記アナログ電圧信号に対して前記第１パルス周回回路および前記第２パルス周回回路の周囲温度の変化に依存することなく前記第３演算手段から一定値で出力される前記第３デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第３演算手段から出力される前記第３デジタルデータをＹ、前記第４演算手段から出力される前記第４デジタルデータをＹref とした場合、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第５演算手段と、を備えることを技術的特徴とする。

請求項１の発明では、第１パルス周回回路、第１カウンタおよび変換データ出力制御手段を備えることにより、第１パルス周回回路内に構成された反転回路の電源電圧としてＡ／Ｄ変換の対象となるアナログ電圧信号を用いるので、第１パルス周回回路内を周回するパルス信号の位置や周回回数がこのアナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてカウント値を出力することによって、アナログ電圧信号を二進数のデジタルデータに変換することが可能となる。これに対し、第２パルス周回回路は、第１パルス周回回路を構成する反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が第１パルス周回回路と温度的に結合可能に構成される。そして、第２カウンタにより、第２パルス周回回路内で周回するパルス信号の周回回数をカウントしこのカウント値を出力し、第２カウンタから出力されるカウント値が所定値に到達すると所定タイミングを変換データ出力制御手段にタイミング通知手段により通知し、また基準データ出力手段により所定値を所定の基準電圧のデジタルデータとして出力する。

これにより、第２パルス周回回路には、電源電圧として所定の基準電圧が入力されるとともに、第１パルス周回回路とほぼ同様の温度環境下において第２パルス周回回路内で周回するパルス信号の周回回数がカウントされるので、それが所定値に到達したタイミングを所定タイミングとして変換データ出力制御手段に通知することで、このタイミングにおける二進数のデジタルデータを変換データ出力制御手段から得ることができる。即ち、第１パルス周回回路および第２パルス周回回路がそれぞれ同様に周囲温度の変化に伴って出力特性が変動するので、第１パルス周回回路の温度特性を第２パルス周回回路の温度特性で相殺することができる一方で、第２パルス周回回路に入力されるアナログ電圧は所定の基準電圧で変動しないので、変換データ出力制御手段から出力されたデジタルデータと、基準データ出力制御手段から出力された所定の基準電圧のデジタルデータ（所定値）との差分データを算出することによって、当該基準電圧に対するアナログ電圧の差に相当するデジタルデータを得ることができる。したがって、このような変換データ出力制御手段および基準データ出力制御手段から出力されるデジタルデータの差分演算を行うことによって、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動を抑制することができる。

このような差分演算は、請求項８の発明のように、「出力ラインから出力される二進数のデジタルデータと所定の基準電圧のデジタルデータとの差分データを、所定の基準電圧に対するアナログ電圧信号の電圧差情報として演算して出力する演算手段」により行っても良い。

請求項２の発明では、基準データ出力手段は、所定値に代えて、所定タイミングにおける第２カウンタのカウント値を所定の基準電圧のデジタルデータとして出力する。これにより、所定の基準電圧に対してカウントされたカウント値をデジタルデータとして基準データ出力制御手段から出力するので、予め設定された所定値を出力する場合に比べ、基準となるデジタルデータとして正確な値を得ることが可能となる。したがって、より正確なＡ／Ｄ変換が可能となる。

請求項３の発明では、所定の基準電圧は、出力データラインに出力されるデジタルデータによる値が温度の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心電圧に設定される。これにより、このほぼ一定に変動する電源電圧の範囲においては、当該Ａ／Ｄ変換回路の周囲温度が変化しても、デジタルデータによる値は同じ比率で変動することとなるため、当該所定の基準電圧に温度変動がほとんどないものを用いることで、より一層正確なＡ／Ｄ変換が可能となる。

請求項４の発明では、タイミング通知手段は、カウント値が所定値を超えても、所定タイミングを変換データ出力制御手段に通知する。これにより、当該カウント値が所定値と一致した場合のみならず、これを超えた場合においても所定タイミングを変換データ出力制御手段に通知することができる。

例えば、請求項９の発明にあるように、所定値およびカウンタ値をｎビット（ｎは１以上の整数）の２進数で表現した場合、所定値の第ｎビットをＡｎ、カウンタ値の第ｎビットをＢｎ、とすると、タイミング通知手段は、前記［数１］の論理式で表される論理回路により構成され、Ｚｎの最上位ビットが「０」から「１」に変化するタイミングを所定タイミングとして出力するように構成されるが、カウント値が所定値を超えても「１」のままである。

また、請求項１０の発明にあるように、タイミング通知手段と変換データ出力制御手段との間には、論理回路を構成する論理ゲート間で、ＨレベルからＬレベルの状態遷移タイミングまたはＬレベルからＨレベルの状態遷移タイミングの僅かなズレによって発生し得るグリッチノイズを除去可能なフィルタ回路が設けられていることから、このようなグリッチノイズによる誤動作の発生を防止することができる。しかし、カウント値が所定値と一致した場合のみに所定タイミングで通知すると、その瞬間をも前記フィルタ回路によって消されてしまう可能性がある。したがって、請求項４の発明により、変換データ出力制御手段によるデジタルデータの出力制御をより確実に行うことができる。

さらに、請求項１１の発明にあるように、タイミング通知手段は、遅延回路、判断回路および通知回路を備えることにより、通知回路から出力される所定タイミングは、「遅延時間前に遅延回路に入力されて遅延回路から遅延時間経過後に出力される最下位ビットの過去情報」と「第２カウンタから出力される現在のカウンタ値の最下位ビットの現在情報」とが一致する場合であることから、この遅延時間（第２カウンタから出力されるカウント値が請求項９の論理回路に入力されてから最上位ビットが「０」から「１」に変化するまでに要する最大遅延時間よりも長い時間）の間に当該論理回路を構成する論理ゲート間で発生し得るグリッチノイズを判断回路によりマスクすることができる。そして、このような遅延回路および判断回路は、例えば、図１０に示すように、ＮＯＲ回路、ＮＡＮＤ回路、ＩＮＶ回路等の論理回路で構成することができるので、例えば、請求項１０の発明のように、グリッチノイズを除去可能なフィルタ回路を抵抗とコンデンサにより構成するＲＣフィルタの場合に比べて、コンデンサを必要とすることなくグリッチノイズを除去することができる。したがって、例えば、タイミング通知手段を半導体基板上で構成した場合、平面方向の面積が比較的大きくなりがちなコンデンサを構成せざるを得ないＲＣフィルタに比べて回路規模や平面方向の面積を小さくすることができる。この場合でも、やはり請求項４の発明を前提としている。

請求項５の発明では、第２カウンタがカウント値を二進数のデジタルデータで出力する場合であって、タイミング通知手段は、カウント値が所定値に到達する前後で変化するビット線の論理値を検出して、カウント値が所定値に到達したか否かを判断する。これにより、当該カウント値が所定値に一致するか否かを全ビットにおいて判断する必要がなくなるので、全ビットを比較する場合に比べて簡素に構成することができる。

請求項６の発明では、所定の基準電圧を発生させる基準電圧源とこの基準電圧源に直流電圧を供給する直流電圧源との間には、この直流電圧の変動を抑制し得るフィルタ回路が介在する。これにより、基準電圧源に供給される直流電圧はその変動が抑制されるので、当該基準電圧源は安定した基準電圧を発生することができる。

請求項７の発明では、第１パルス周回回路と第２パルス周回回路とは、同一の半導体基板上に隣接して並列に回路配置される。これにより、フォトエッチング等の半導体プロセスに起因するトランジスタ等の素子特性のばらつきが少なくなるので、第１パルス周回回路を構成する各反転回路と第２パルス周回回路を構成する各反転回路との遅延特性等を合わせることができ、ペア性を向上することができる。また、発熱による両回路の温度条件等を均一にすることもできるので、より精度の良い温度補償が可能となる。

請求項１２の発明では、第１，２パルス周回回路、第１，２カウンタ、第１，２ラッチおよび第１〜３演算手段を備える。これにより、第１パルス周回回路内に構成された反転回路の電源電圧としてＡ／Ｄ変換の対象となるアナログ電圧信号を用いることで、第１パルス周回回路内を周回するパルス信号の位置や周回回数がこのアナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である第１現在データから、所定周期の１周期前にラッチしたカウント値の第１前回データを減算して第１デジタルデータを求める。また、第２パルス周回回路は、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、第１パルス周回回路を構成する反転回路と同様の個数および接続で構成され、これら複数個の反転回路のうちの一つである起動用反転回路が第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が第１パルス周回回路と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第２デジタルデータは、第２パルス周回回路の温度特性を反映したものとなる。このため、第３演算手段により、所定のアナログ電圧信号に対して第１パルス周回回路の周囲温度の変化に依存することなく第１演算手段から一定値で出力される第１デジタルデータをＹ０、任意のアナログ電圧信号に対して第１演算手段から出力される第１デジタルデータをＹ、第２演算手段から出力される第２デジタルデータをＹref とした場合において、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算により得られた演算結果は、第１パルス周回回路の温度特性を第２パルス周回回路の温度特性で打ち消すことになるため、第１，２パルス周回回路の温度特性の影響を受け難くなる。したがって、このような演算結果を二進数のデジタルデータとして出力データラインに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動を抑制したＡ／Ｄ変換値を得ることができる。

請求項１３の発明では、信号選択手段、パルス周回回路、カウンタ、制御手段、第１，２ラッチおよび第１〜３演算手段を備える。信号選択手段により、パルス周回回路内に構成された反転回路の電源電圧としてＡ／Ｄ変換の対象となるアナログ電圧信号が入力されている場合、それを用いることで、パルス周回回路内を周回するパルス信号の位置や周回回数がこのアナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である第１現在データから、所定周期の１周期前にラッチしたカウント値の第１前回データを減算して第１デジタルデータを求める。また、信号選択手段により、パルス周回回路内に構成された反転回路の電源電圧として所定の基準電圧が入力されている場合、それを用いることで、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第２デジタルデータは、第２パルス周回回路の温度特性を反映したものとなる。つまり、請求項１２の発明では、入力信号ラインに入力されたアナログ電圧信号に対応する第１パルス周回回路および第１カウンタと、所定の基準電圧に対応する第２パルス周回回路および第２カウンタと、をそれぞれ別個に備えていたが、請求項１３の発明では、アナログ電圧信号および所定の基準電圧のいずれも、同じパルス周回回路およびカウンタに入力して、第１デジタルデータや第２デジタルデータを求める。このため、第１デジタルデータや第２デジタルデータは、同じパルス周回回路やカウンタによりＡ／Ｄ変換されるため、アナログ電圧信号用・所定の基準電圧用にそれぞれ個別にパルス周回回路を備える場合に比べ、両パルス周回回路の遅延特性のバラツキにより第３演算手段による（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算効果が低下せず、また回路規模を小さくすることもできる。したがって、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動を一層抑制したＡ／Ｄ変換値を得ることができる。

請求項１４の発明では、第１〜第３パルス周回回路、第１〜第３カウンタ、アナログ電圧信号の反転手段、第１〜第３ラッチおよび第１〜第５演算手段を備える。これにより、第１パルス周回回路内に構成された反転回路の電源電圧としてＡ／Ｄ変換の対象となるアナログ電圧信号を用いることで、第１パルス周回回路内を周回するパルス信号の位置や周回回数がこのアナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である現在データから、所定周期の１周期前にラッチしたカウント値の前回データを減算して第１デジタルデータを求める。また、第１デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転し、それを反転アナログ電圧信号として第２パルス周回回路内に構成された反転回路の電源電圧として用いることで、第２パルス周回回路内を周回するパルス信号の位置や周回回数がこの反転アナログ電圧信号の大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である反転現在データから、所定周期の１周期前にラッチしたカウント値の反転前回データを減算して第２デジタルデータを求める。このため、第２デジタルデータは、第１デジタルデータに対して前記中心電圧を基準にアナログ電圧信号の増減方向に反転した出力特性を持つので、第１デジタルデータから第２デジタルデータを減算することにより得られた減算結果を第３デジタルデータとして出力することによって、第１パルス周回回路の非直線性を第２パルス周回回路の非直線性により打ち消すことが可能となる。

また、第３パルス周回回路は、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、第１パルス周回回路を構成する反転回路と同様の個数および接続で構成され、これら複数個の反転回路のうちの一つである起動用反転回路が第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が第１パルス周回回路と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第４デジタルデータは、第３パルス周回回路の温度特性を反映したものとなる。このため、第５演算手段により、所定のアナログ電圧信号に対して第１パルス周回回路および第２パルス周回回路の周囲温度の変化に依存することなく第３演算手段から一定値で出力される第３デジタルデータをＹ０、任意のアナログ電圧信号に対して第３演算手段から出力される第３デジタルデータをＹ、第４演算手段から出力される第４デジタルデータをＹref とした場合において、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算により得られた演算結果は、第１，２パルス周回回路の温度特性の影響を受け難くなり、またＡ／Ｄ変換出力の直線性をも含めた精度が向上する。したがって、このような演算結果を二進数のデジタルデータとして出力データラインに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動をさらに抑制したＡ／Ｄ変換値を得ることができる。

請求項１５の発明では、第１〜第３パルス周回回路、第１〜第３カウンタ、第１〜第３ラッチおよび第１〜第５演算手段を備える。これにより、第１パルス周回回路は、その動作基準電圧をアナログ電圧信号とするとともにその動作電源電圧をアナログ電圧信号の変動範囲のほぼ中心電圧の２倍電圧とする。これに対し、第２パルス周回回路は、その動作基準電圧をアナログ電圧信号の最低電圧よりも低い所定電圧とするとともにその動作電源電圧をアナログ電圧信号とする。これにより、第１パルス周回回路内に構成された反転回路の動作電源電圧は、前記２倍電圧に固定される一方で、この反転回路の動作基準電圧はＡ／Ｄ変換の対象となるアナログ電圧信号により変動する。第２パルス周回回路内に構成された反転回路の動作基準電圧は所定電圧に固定される一方で、この反転回路の動作電源電圧はＡ／Ｄ変換の対象となるアナログ電圧信号により変動する。このため、アナログ電圧信号が増加した場合には、第１パルス周回回路の反転回路の動作電圧が低くなる反面、第２パルス周回回路の反転回路の動作電圧が高くなり、これとは逆にアナログ電圧信号が減少した場合には、第１パルス周回回路の反転回路の動作電圧が高くなる反面、第２パルス周回回路の反転回路の動作電圧が低くなる。つまり、第１パルス周回回路の動作電圧として入力されるアナログ電圧信号に対して、第２パルス周回回路には、アナログ電圧信号の変動範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転したものと等価の反転アナログ電圧信号が動作電圧として入力される。そのため、「第１パルス周回回路内で周回するパルス信号の周回回数をカウントしてそのカウント値である現在データから所定周期の１周期前にラッチしたカウント値の前回データを減算して求めた第１デジタルデータ」から、「第２パルス周回回路内で周回するパルス信号の周回回数をカウントしてそのカウント値である反転現在データから所定周期の１周期前にラッチしたカウント値の反転前回データを減算して求めた第２デジタルデータ」を減算することにより得られた減算結果を第３デジタルデータとして出力することによって、第１パルス周回回路の非直線性を第２パルス周回回路の非直線性により打ち消すことが可能となる。

また、第３パルス周回回路は、所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、第１パルス周回回路を構成する反転回路と同様の個数および接続で構成され、これら複数個の反転回路のうちの一つである起動用反転回路が第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が第１パルス周回回路と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第４デジタルデータは、第３パルス周回回路の温度特性を反映したものとなる。このため、第５演算手段により、所定のアナログ電圧信号に対して第１パルス周回回路および第２パルス周回回路の周囲温度の変化に依存することなく第３演算手段から一定値で出力される第３デジタルデータをＹ０、任意のアナログ電圧信号に対して第３演算手段から出力される第３デジタルデータをＹ、第４演算手段から出力される第４デジタルデータをＹref とした場合において、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算により得られた演算結果は、第１，２パルス周回回路の温度特性の影響を受け難くなり、またＡ／Ｄ変換出力の直線性をも含めた精度が向上する。したがって、このような演算結果を二進数のデジタルデータとして出力データラインに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動をさらに抑制したＡ／Ｄ変換値を得ることができる。

以下、本発明のＡ／Ｄ変換回路の各実施形態について図を参照して説明する。
［第１実施形態］
まず、本第１実施形態に係るＡ／Ｄ変換回路２０の構成を説明する。このＡ／Ｄ変換回路２０は、特許請求の範囲に記載の請求項１に係る発明を具現化した一例に相当し得るものである。

図１に示すように、Ａ／Ｄ変換回路２０は、入力ライン２０ａに入力されたアナログの入力電圧Ｖinを二進数のデジタルデータＤＴに変換して出力ライン２０ｂに出力するもので、第１リングディレイライン２１、ラッチ＆エンコーダ２２、第１カウンタ２３、第１ラッチ２４、第２リングディレイライン２５、第２カウンタ２６、第２ラッチ２７、デジタルコンパレータ２８、ＲＯＭ２９、ＬＰＦ３０、出力バッファ３２，３３等から構成されている。このＡ／Ｄ変換回路２０は、以下説明するように、入力電圧Ｖinの違いにより第１リングディレイライン２１の反転回路の反転動作時間が異なることを利用している。

第１リングディレイライン２１は、入力ライン２０ａから入力された入力電圧Ｖinを電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路２１ａ，２１ｂ，２１ｃ，２１ｄ…２１ｘを複数個リング状に連結させるとともに、これら複数個の反転回路２１ａ等のうちの一つが反転動作を外部から制御可能なＮＡＮＤ回路２１ａとして構成され、このＮＡＮＤ回路（否定論理積回路）２１ａの動作開始に伴いパルス信号を周回させる機能を有するもので、特許請求の範囲に記載の「第１パルス周回回路」に相当し得るものである。

なお、反転回路２１ａ，２１ｂ，２１ｃ，２１ｄ…２１ｘのうちのＮＡＮＤ回路２１ａと、これ以外の反転回路２１ｂ，２１ｃ，２１ｄ…２１ｘと、を区別するため、以下、反転回路２１ｂ，２１ｃ，２１ｄ…２１ｘをＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘと表記することとする。

即ち、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘは、入力されたパルス信号の論理値を反転（Ｈｉ→Ｌｏ、Ｌｏ→Ｈｉ）した後その出力信号を次のＩＮＶ回路に出力し得るように、直列に環状に接続されているほか、ＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘの出力がラッチ＆エンコーダ２２に並列に入力し得るようにラッチ＆エンコーダ２２にパラレル接続されている。

また、これらＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ等を駆動するために供給される電源電圧は、安定した定電圧源からではなく、入力ライン２０ａから供給される。即ち、第１リングディレイライン２１を構成する反転回路（ＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ等）には、電源電圧として、二進数のデジタルデータＤＴに変換されるべきアナログの入力電圧Ｖinが供給されることから、その電圧レベルは変化する。

また、最後尾のＩＮＶ回路２１ｘの出力端子は、先頭のＮＡＮＤ回路２１ａの一方の入力端子に環状入力可能に接続されるとともに、第１カウンタ２３にも入力し得るように第１カウンタ２３の入力端子に接続されている。これに対して、環状入力のないＮＡＮＤ回路２１ａの他方の入力端子には、スタート信号ライン２０ｄが接続されている。これにより、スタート信号ライン２０ｄから外部入力されるスタート信号ＳＴＲの論理レベルがＨｉ状態の場合にはＮＡＮＤ回路２１ａの反転動作を可能にし、スタート信号ＳＴＲの論理レベルがＬｏ状態の場合にはＮＡＮＤ回路２１ａの反転動作を不能にしている。

ラッチ＆エンコーダ２２は、第１リングディレイライン２１内のＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘからそれぞれ出力される出力信号に基づいて第１リングディレイライン２１内でのパルス信号の周回位置を検出し、この周回位置に応じたデジタルデータを出力する機能を有するもので、下位データを生成できるため高分解能化に寄与するものであるが、本案に不可欠なものではない。

即ち、前述したＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘの各出力端子が、ラッチ＆エンコーダ２２の並列入力端子に接続されており、これらの端子から入力されたＨｉまたはＬｏの論理レベルによって第１リングディレイライン２１内を周回しているパルス信号を抽出しその位置を検出する（エンコーダ機能）。また、このラッチ＆エンコーダ２２には、ラッチ信号を入力し得るように、後述するデジタルコンパレータ２８等が接続されているため、検出されたパルス信号の周回位置情報（例えば本第１実施形態では４ビットのデジタルデータ）が、ラッチ信号の立ち上がりタイミングでラッチされて出力ライン２０ｂに出力される（ラッチ機能）。

つまり、ラッチ＆エンコーダ２２は、そのエンコーダ機能により出力されるデジタルデータを二進数のデジタルデータＤＴの一部である１８ビット中の下位４ビットを下位データとして、ラッチ信号の立ち上がりエッジ（または立ち下がりエッジ）のタイミング（所定タイミング）で出力ライン２０ｂに出力する機能を有することから、この点で、特許請求の範囲に記載の「変換データ出力制御手段」にも相当し得る。

第１カウンタ２３は、第１リングディレイライン２１内で周回するパルス信号の周回回数をカウントし、このカウント値を出力する機能を有するもので、入力端子は、前述した第１リングディレイライン２１のＩＮＶ回路２１ｘの出力端子が接続され、出力端子は、第１ラッチ２４の入力端子に接続されている。また、外部入力されるリセット信号ＲＳＴによりカウント値を初期化する必要から、リセット端子にはリセット信号ライン２０ｅが接続されている。

これにより、リセット信号ライン２０ｅから外部入力されるリセット信号ＲＳＴの立ち上がりエッジ（または立ち下がりエッジ）によって、第１カウンタ２３のカウント値がリセットされた後、スタート信号ＳＴＲによって、第１リングディレイライン２１内で周回するパルス信号の周回回数のカウントが開始されて、時々刻々とカウントされる周回回数がカウント値として第１ラッチ２４に出力される。

第１ラッチ２４は、第１カウンタ２３から出力されるカウント値を二進数のデジタルデータＤＴの残部である１８ビット中の上位１４ビットを上位データとして、ラッチ信号の立ち上がりエッジ（または立ち下がりエッジ）のタイミング（所定タイミング）で出力ライン２０ｂに出力する機能を有するもので、特許請求の範囲に記載の「変換データ出力制御手段」に相当し得るものである。

即ち、前述した第１カウンタ２３の出力端子が、第１ラッチ２４の入力端子に接続されており、またラッチ信号を入力し得るように、後述するデジタルコンパレータ２８等が接続されている。これにより、第１カウンタ２３から入力されたカウンタ値の情報がラッチ信号の立ち上がりタイミングでラッチされて出力ライン２０ｂに出力される。

このように本第１実施形態に係るＡ／Ｄ変換回路２０の出力ライン２０ｂには、第１ラッチ２４からは二進数のデジタルデータＤＴの上位１４ビットのデータ、またラッチ＆エンコーダ２２からは当該デジタルデータＤＴの下位４ビットのデータ、がそれぞれ同じタイミングで出力されることで、入力ライン２０ａに入力されたアナログの入力電圧Ｖinを１８ビットのデジタルデータＤＴに変換したものを得ることが可能となる。

即ち、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ、２１ｃ，２１ｄ…２１ｘによる反転動作時間は、その電源電圧により変化することから、出力ライン２０ｂから出力されるデジタルデータＤＴは、アナログの入力電圧Ｖinの電圧レベルに従って変化する。そして、この変化は、スタート信号ライン２０ｄから入力されるスタート信号ＳＴＲの立ち上がり（Ｌｏ→Ｈｉへの移行）から、ラッチ信号の立ち上がりエッジまでの時間間隔Ｔｓを等しく設定することにより、入力電圧Ｖinに対応したものになる。このため、出力ライン２０ｂから出力されるデジタルデータＤＴは、入力ライン２０ａに入力されたアナログの入力電圧Ｖinを二進数データに変換したものとなる。

このように、本第１実施形態に係るＡ／Ｄ変換回路２０では、入力ライン２０ａに入力されたアナログの入力電圧Ｖinを二進数デジタルデータＤＴに変換して出力ライン２０ｂに出力する機能を有するが、［背景技術］の欄で述べたように、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ、２１ｃ，２１ｄ…２１ｘによる反転動作時間が温度によって変動することから、第１リングディレイライン２１の周囲の温度変化によってデータ値が変動してしまうという問題がある。

例として、ある半導体プロセスで作製されたリングディレイラインの特性を図６(A) に示す。この例では、入力電圧Ｖinとして、３．５Ｖが入力されている場合でも（同図に示す横軸の電圧）、周囲温度の違い（＋８５℃〜−３５℃）によって出力ライン２０ｂから出力されるデジタルデータＤＴのデータ値（同図に示す縦軸のデジタル値）は１８００〜２４５０（ＬＳＢ／μs）で変動する。そこで、本第１実施形態では、第２リングディレイライン２５、第２カウンタ２６、第２ラッチ２７、デジタルコンパレータ２８等を備えることによって、周囲の温度変化に伴うデジタルデータの変動を抑制可能にしている。なお、「ＬＳＢ／μs」とは、デジタルデータＤＴの最下位ビットの重みを２^０ （＝１）に設定した場合におけるサンプリング期間１μs相当時のデータ値を意味する。なおここでいうサンプリング期間とは、前述したスタート信号ＳＴＲの立ち上がりから、ラッチ信号の立ち上がりエッジまでの時間間隔Ｔｓのことである。

第２リングディレイライン２５は、基準電圧ライン２０ｃから入力される基準電圧Ｖref （所定の基準電圧）を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路２５ａ，２５ｂ，２５ｃ…２５ｘを、第１リングディレイライン２１を構成する反転回路２１ａ，２１ｂ，２１ｃ，２１ｄ…２１ｘと同様の個数および接続で構成し、これら複数個の反転回路２５ａ等のうちの一つであるＮＡＮＤ回路２５ａが第１リングディレイライン２１のＮＡＮＤ回路２１ａの動作開始と同時に動作を開始するもので、特許請求の範囲に記載の「第２パルス周回回路」に相当し得るものである。

即ち、第２リングディレイライン２５を構成するＮＡＮＤ回路２５ａ、ＩＮＶ回路２５ｂ，２５ｃ，２５ｄ…２５ｘは、入力されたパルス信号の論理値を反転（Ｈｉ→Ｌｏ、Ｌｏ→Ｈｉ）した後その出力信号を次のＩＮＶ回路に出力し得るように、直列に環状に接続されている。また、最後尾のＩＮＶ回路２５ｘの出力端子は、先頭のＮＡＮＤ回路２５ａの一方の入力端子に環状入力可能に接続されるとともに、第２カウンタ２６の入力端子にも接続されている。これに対して、環状入力のないＮＡＮＤ回路２５ａの他方の入力端子には、スタート信号ライン２０ｄが接続されている。これにより、スタート信号ライン２０ｄから外部入力されるスタート信号ＳＴＲの論理レベルがＨｉ状態の場合にはＮＡＮＤ回路２５ａの反転動作を可能にし、スタート信号ＳＴＲの論理レベルがＬｏ状態の場合にはＮＡＮＤ回路２５ａの反転動作を不能にしている。

なお、これらＮＡＮＤ回路２５ａおよび各ＩＮＶ回路２５ｂ等を駆動するために供給される電源電圧は、前述した第１リングディレイライン２１とは異なり、安定した定電圧源に接続されて基準電圧Ｖref を出力可能な基準電圧ライン２０ｃから供給される。例えば、図２に示すように、外部電源から入力される公称電圧＋５Ｖの直流電圧Ｖccを＋３．５Ｖの安定化された基準電圧Ｖref （直流電圧）に降圧して出力する定電圧回路４０（例えばリファレンス電圧にバンドギャップ電圧を用いるバンドギャップ型の定電圧回路）がこの基準電圧ライン２０ｃに接続される。これにより、当該Ａ／Ｄ変換回路２０の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Ｖref が得られる。

図６(A) は、リングディレイラインの電源電圧とデジタルデータＤＴとの関係の温度特性を示しており、図６(B) には図６(A) の関係を＋２５℃を基準にした比率で示している。基準電圧Ｖref は、図６(B) の３．５±０．３Ｖの範囲において、当該Ａ／Ｄ変換回路２０の周囲温度が−３５℃〜＋８５℃に変化しても、デジタルデータＤＴによる値は同じ比率で変動する３．５Ｖに設定している。

また、図２に示すように、この直流電圧Ｖccを出力する外部電源（直流電圧源）と定電圧回路４０との間には、この直流電圧Ｖccの変動を抑制し得るノイズ除去フィルタ４５、例えば抵抗４５ａ，４５ｃ、コンデンサ４５ｃ，４５ｄとからなるローパスフィルタ回路が介在する。これにより、定電圧回路４０に供給される直流電圧Ｖccはその変動が抑制されるので、当該定電圧回路４０は、より一層安定した基準電圧Ｖref を発生可能にしている。

さらに、この第２リングディレイライン２５は、第１リングディレイライン２１と温度的に結合可能に構成されている。例えば、図５に示すように、第１リングディレイライン２１と第２リングディレイライン２５とを、同一の半導体基板Ｗ上に隣接して並列に回路配置する。これにより、第１リングディレイライン２１のＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘを構成するトランジスタ等の素子特性のばらつき要因のうち、フォトエッチング等の半導体プロセスに起因するものを少なくすることができる。

このため、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａおよびＩＮＶ回路２１ｂ等による遅延特性と、第２リングディレイライン２５を構成するＮＡＮＤ回路２５ａおよびＩＮＶ回路２５ｂ等による遅延特性と、をほぼ一致させることができるので、いわゆるペア性を向上することができる。さらに隣接させることで発熱による両回路の温度条件等を均一にできるため、温度特性の相殺に対して、より効果的である。

第２カウンタ２６は、第２リングディレイライン２５内で周回するパルス信号の周回回数をカウントし、このカウント値を出力する機能を有するもので、入力端子は、前述した第２リングディレイライン２５のＩＮＶ回路２５ｘの出力端子が接続され、出力端子は、デジタルコンパレータ２８および第２ラッチ２７の入力端子に接続されている。また、外部入力されるリセット信号ＲＳＴによりカウント値を初期化する必要から、リセット端子にはリセット信号ライン２０ｅが接続されている。

これにより、リセット信号ライン２０ｅから外部入力されるリセット信号ＲＳＴの立ち上がりエッジ（または立ち下がりエッジ）によって、第２カウンタ２６のカウント値がリセットされた後、スタート信号ＳＴＲによって、第２リングディレイライン２５内で周回するパルス信号の周回回数のカウントが開始されて、時々刻々とカウントされる周回回数がカウント値としてデジタルコンパレータ２８に出力される。

第２ラッチ２７は、第２カウンタ２６から出力されるカウント値を基準電圧Ｖref のデジタルデータとして、ラッチ信号の立ち上がりエッジ（または立ち下がりエッジ）のタイミング（所定タイミング）で基準データライン２０ｆに出力する機能を有するもので、特許請求の範囲に記載の「変換データ出力制御手段」に相当し得るものである。この基準電圧Ｖref のデジタルデータは、前述した第１ラッチ２４から出力されるデータと同様に、二進数のデジタルデータＤＴの残部である１８ビット中の上位１４ビットに相当する。

即ち、前述した第２カウンタ２６の出力端子が、第２ラッチ２７の入力端子に接続されており、またラッチ信号を入力し得るように、次に説明するデジタルコンパレータ２８等が接続されている。これにより、第２カウンタ２６から入力されたカウンタ値の情報がラッチ信号の立ち上がりタイミングでラッチされて基準データライン２０ｆに出力される。つまり、基準データライン２０ｆから基準電圧Ｖref のデジタルデータとして、第２カウンタ２６によるカウンタ値の情報が出力される。

デジタルコンパレータ２８は、第２カウンタ２６から出力されるカウント値がＲＯＭ２９から読み出される所定値（例えば１０進表記で２５５）に到達すると、ラッチ信号をラッチ＆エンコーダ２２、第１ラッチ２４や第２ラッチ２７に出力する機能を有するもので、特許請求の範囲に記載の「タイミング通知手段」に相当し得るものである。本第１実施形態では、後述するＬＰＦ３０や出力バッファ３２を介してラッチ＆エンコーダ２２等にラッチ信号を出力しているが、これらを介することなく、直接、ラッチ＆エンコーダ２２等にラッチ信号を出力しても良い。なお、ＲＯＭ２９には、このような所定値が予め記憶されている。

ここで、デジタルコンパレータ２８の構成例を図３および図４を参照して説明する。なおここでは、第２カウンタ２６およびＲＯＭ２９から出力されるデータは、いずれも８ビット構成であるものとする。

図３に示すように、デジタルコンパレータ２８は、複数の、ＡＮＤ回路２８a1，２８a2，２８a3，２８a4，２８a5，２８a6，２８a7，２８a8，２８e2，２８e3，２８e4，２８e5，２８e6，２８e7，２８e8、ＩＮＶ回路２８b1，２８b2，２８b3，２８b4，２８b5，２８b6，２８b7，２８b8，２８d2，２８d3，２８d4，２８d5，２８d6，２８d7，２８d8，２８g8、ＥＸＯＲ回路２８c2，２８c3，２８c4，２８c5，２８c6，２８c7，２８c8や、ＯＲ回路２８f2，２８f3，２８f4，２８f5，２８f6，２８f7，２８f8により構成される。これは、当該デジタルコンパレータ２８が、第２カウンタ２６から出力されるカウント値と、ＲＯＭ２９から読み出される所定値との一致だけではなく、この所定値以上である場合においても、ラッチ信号を出力可能にしているためである。

例えば、ＲＯＭ２９から出力されるデータの第ｎビットをＡｎ、第２カウンタ２６から出力されるデータの第ｎビットをＢｎ、とすると、デジタルコンパレータ２８から出力されるラッチ信号Ｚ（＝Ｚｎ¬）は、Ｚｎ＝Ａｎ・Ｂｎ¬＋（Ａｎ＾Ｂｎ）¬・Ｚ(ｎ-1)、さらにＺi＝Ａi・Ｂi¬＋（Ａi＾Ｂi）¬・Ｚ(i-1)により表される。但し、i＝１の場合、Ｚ１＝Ａ１・Ｂ１¬となる。なお、「・」は論理積、「＋」は論理和、「＾」は排他的論理和をそれぞれ表し、また「¬」は、その直前に記載される論理式または値の反転論理記号を意味する。なお、この論理式は、［課題を解決するための手段]の欄に記載の［数１]に示す論理式と表記を異なるが、両式は同義である。

即ち、(1) 第２カウンタ２６から出力されるデータの第ｉビットが、ＲＯＭ２９から出力されるデータの第ｉビットよりも小さいとき（Ａi＞Ｂi）にＡi・Ｂi¬＝０となり、また(2) 第２カウンタ２６から出力されるデータの第ｉビットとＲＯＭ２９から出力されるデータの第ｉビットとが一致しないか（（Ａi＾Ｂi）¬＝０）、または下位ビットの繰り上がりＺ(i-1)がないとき（Ｚ(i-1)＝０）に、（Ａi＾Ｂi）¬・Ｚ(i-1)＝０となることから、ラッチ信号Ｚ（＝Ｚi¬）が出力される場合は、これらの逆の、下位ビットからの繰り上がりも含めて、第２カウンタ２６から出力されるデータの第ｉビットが、ＲＯＭ２９から出力されるデータの第ｉビット以上のとき（Ａi≦Ｂi）となる。

例えば、最上位（ＭＳＢ）の第８ビットにおいては、Ａ８・Ｂ８¬をＡＮＤ回路２８a8とＩＮＶ回路２８b8により実現し、（Ａ８＾Ｂ８）¬をＥＸＯＲ回路２８c8とＩＮＶ回路２８d8により実現する。そして、下位ビットである第７ビットからの繰り上がりはＺ７であるから、（Ａ８＾Ｂ８）¬とＺ７との論理積を演算可能にこれらをＡＮＤ回路２８e8に入力しその出力と、先のＡ８・Ｂ８¬の出力との論理和をＯＲ回路２８f8に入力する。なお、このＯＲ回路２８f8の出力はＩＮＶ回路２８g8により反転されてラッチ信号Ｚ（＝Ｚ８¬）が出力される。

同様に、第７ビットにおいては、Ａ７・Ｂ７¬をＡＮＤ回路２８a7とＩＮＶ回路２８b7により実現し、（Ａ７＾Ｂ７）¬をＥＸＯＲ回路２８c7とＩＮＶ回路２８d7により実現する。そして、下位ビットである第６ビットからの繰り上がりはＺ６であるから、（Ａ７＾Ｂ７）¬とＺ６との論理積を演算可能にこれらをＡＮＤ回路２８e7に入力しその出力と、先のＡ７・Ｂ７¬の出力との論理和をＯＲ回路２８f7に入力する。

以下同様に、第６ビット〜第２ビットにおいても、Ａ６・Ｂ６¬〜Ａ２・Ｂ２¬をＡＮＤ回路２８a6〜２８a2とＩＮＶ回路２８b6〜２８b2とによりそれぞれ実現し、（Ａ６＾Ｂ６）¬〜（Ａ２＾Ｂ２）¬をＥＸＯＲ回路２８c6〜２８c2とＩＮＶ回路２８d6〜２８d2とによりそれぞれ実現する。そして、下位ビットである第５ビット〜第１ビットからの繰り上がりはそれぞれＺ５〜Ｚ１であるから、（Ａ６＾Ｂ６）¬〜（Ａ２＾Ｂ２）¬とＺ５〜Ｚ１とのそれぞれの論理積を演算可能にこれらをＡＮＤ回路２８e6〜２８e2にそれぞれ入力しこれらの出力と、先のＡ６・Ｂ６¬〜Ａ２・Ｂ２¬の出力とのそれぞれの論理和をＯＲ回路２８f6〜２８f2にそれぞれ入力する。

そして、最下位（ＬＳＢ）の第１ビットにおいては、Ａ１・Ｂ１¬をＡＮＤ回路２８a1とＩＮＶ回路２８b1により実現し、その出力を繰り上がりとして上位の第２ビットのＡＮＤ回路２８e2に入力する。

同様に、第４ビットにおいては、Ａ６・Ｂ６¬をＡＮＤ回路２８a6とＩＮＶ回路２８b6により実現し、（Ａ６＾Ｂ６）¬をＥＸＯＲ回路２８c6とＩＮＶ回路２８b6により実現する。そして、下位ビットである第５ビットからの繰り上がりはＺ５であるから、（Ａ６＾Ｂ６）¬とＺ５との論理積を演算可能にこれらをＡＮＤ回路２８e6に入力しその出力と、先のＡ６・Ｂ６¬の出力との論理和をＯＲ回路２８f6に入力する。

このようにデジタルコンパレータ２８の論理回路を構成することによって、第２カウンタ２６から出力されるカウント値がＲＯＭ２９から読み出される所定値（例えば１０進表記で２５５）以上になったか否かを検出することができるので、所定値以上の場合にはラッチ信号Ｚ（＝Ｚｎ¬）を「０→１」（Ｌｏ→Ｈｉ）に変移させて、ラッチ＆エンコーダ２２、第１ラッチ２４や第２ラッチ２７に所定タイミングを通知する。

なお、この図３に示すデジタルコンパレータ２８の回路構成は、図４に示す構成（デジタルコンパレータ２８’）に置き換えることができる。即ち、ドモルガンの定理によってＡ・Ｂ＝（Ａ¬＋Ｂ¬）¬であるから、例えば、ＡＮＤ回路２８d2とＩＮＶ回路２８e2とにより構成される論理回路や、ＡＮＤ回路２８d3とＩＮＶ回路２８e3とにより構成される論理回路は、ＮＯＲ回路とＩＮＶ回路とにより置き換えられる。

また、Ａ＾Ｂ＝（（（Ａ・Ｂ¬）¬）・（（Ａ¬・Ｂ）¬））¬であるから、例えば、ＥＸＯＲ回路は、３つのＮＡＮＤ回路と２つのＩＮＶ回路とにより置き換えられる。したがって、図３に示されるデジタルコンパレータ２８は、図４に示されるデジタルコンパレータ２８’としても構成が可能となる。

なお、図４に示す直列に接続された複数のＩＮＶ回路２８ｘｘは、各ゲート（ＡＮＤ回路２８a1，２８a2，２８a3，２８a4，２８a5，２８a6，２８a7，２８a8，２８e2，２８e3，２８e4，２８e5，２８e6，２８e7，２８e8、ＩＮＶ回路２８b1，２８b2，２８b3，２８b4，２８b5，２８b6，２８b7，２８b8，２８d2，２８d3，２８d4，２８d5，２８d6，２８d7，２８d8，２８g8、ＥＸＯＲ回路２８c2，２８c3，２８c4，２８c5，２８c6，２８c7，２８c8や、ＯＲ回路２８f2，２８f3，２８f4，２８f5，２８f6，２８f7，２８f8）における遅延時間を調整するもので、２個を一組として論理回路間に介在させることによって、Ｈｉ→ＬｏやＬｏ→Ｈｉの状態遷移タイミングの僅かなズレによって発生し得るグリッチノイズ（glitch noise）を低減することを可能にしている。

ＬＰＦ３０は、抵抗３０ａとコンデンサ３０ｂとにより構成されて、所定の遮断周波数よりも低い周波数成分の通過を許容しそれもより高い周波数成分の通過を阻止し得るローパスフィルタ回路である。本第１実施形態では、遮断周波数として、例えば前述したグリッチノイズの立ち上がり周波数相当（例えば、数十ＭHzから数百ＭHz前後のオーダー）に設定されており、これによりこのようなグリッチノイズを除去可能に構成されている。なお、ＬＰＦ３０は、特許請求の範囲に記載の「フィルタ回路」に相当し得るものである。

出力バッファ３２，３３は、ＩＮＶ回路を２個一組に直列接続して構成されるもので、出力タイミングの調整や、後段に対するドライブ能力の確保を可能にしている。なお、出力バッファ３３は、外部にラッチ信号の完了を通知するラッチ完了信号をラッチ信号ライン２０ｇに出力するために設けられている。

このように本第１実施形態に係るＡ／Ｄ変換回路２０を構成することによって、入力ライン２０ａに入力されたアナログの入力電圧Ｖinを二進数データに変換したデジタルデータＤＴを出力ライン２０ｂから出力するだけでなく、基準データライン２０ｆから基準電圧Ｖref のデジタルデータとして、第２カウンタ２６によるカウンタ値の情報が出力される。これにより、第２リングディレイライン２５には、電源電圧として所定の基準電圧Ｖref が入力されるとともに、第１リングディレイライン２１とほぼ同様の温度環境下において第２リングディレイライン２５内で周回するパルス信号の周回回数がカウントされるので、それが所定値に到達したタイミングを所定タイミングとしてラッチ信号をラッチ＆エンコーダ２２および第１ラッチ２４に出力（通知）することで、このラッチタイミングにおける二進数のデジタルデータＤＴをラッチ＆エンコーダ２２および第１ラッチ２４から得ることができる。

即ち、第１リングディレイライン２１および第２リングディレイライン２５がそれぞれ同様に周囲温度の変化に伴って出力特性が変動するので、第１リングディレイライン２１の温度特性を第２リングディレイライン２５の温度特性で相殺することができる一方で、第２リングディレイライン２５に入力されるアナログ電圧は、温度変動のほとんどない定電圧回路４０から出力される基準電圧Ｖref であり変動しない。このため、ラッチ＆エンコーダ２２および第１ラッチ２４から出力ライン２０ｂを介して出力されたデジタルデータＤＴと、第２ラッチ２７から基準データライン２０ｆを介して出力された所定の基準電圧Ｖref によるデジタルデータ（所定値）との差分データを算出することによって、当該基準電圧Ｖref に対するアナログ電圧の差に相当するデジタルデータを得ることができる。

したがって、このような出力ライン２０ｂから出力される１８ビット構成のデジタルデータＤＴと、このデジタルデータＤＴの上位１４ビットに相当するデータで、基準データライン２０ｆから出力される１４ビット構成のデジタルデータとの差分演算を、当該Ａ／Ｄ変換回路２０の外部に設けられる論理演算回路５０により行うことで、複雑な演算処理を要することなく、周囲の温度変化に伴う変動を抑制したデジタルデータをＴＡＤ出力ライン５０ａから得ることができる。なお、差分演算においては、両データのビット数が異なることから、基準データライン２０ｆから出力されるデジタルデータの下位４ビットはすべて０（零）とみなして減算処理が行われる。

つまり、Ａ／Ｄ変換回路２０では、第１リングディレイライン２１および第２リングディレイライン２５の遅延特性が、周囲温度の変化に伴ってそれぞれ同様に変動するので、第１リングディレイライン２１の温度特性を第２リングディレイライン２５の温度特性で相殺できる。そして、第２リングディレイライン２５には、温度変動のほとんどない定電圧回路４０から出力される基準電圧Ｖref が電源電圧として供給されるため、出力ライン２０ｂから出力されるデジタルデータＤＴと、基準データライン２０ｆから出力される基準電圧Ｖref のデジタルデータとの差分データを、外部に設けられる論理演算回路５０によって算出することで、複雑な演算処理を要することなく、周囲の温度変化に伴う変動を抑制したデジタルデータをＴＡＤ出力ライン５０ａから得ることができる。

また、このような論理演算回路５０による差分演算処理は、当該Ａ／Ｄ変換回路２０内において行っても良い。これにより、外部にこのような演算処理回路を設けることなく、周囲の温度変化に伴う変動を抑制したデジタルデータをＴＡＤ出力ライン５０ａから得ることが可能となる。

なお、上述したように、第２カウンタ２６のカウンタ値を第２ラッチ２７にラッチして基準データライン２０ｆに出力可能にすることによって、第２カウンタ２６によりカウントされた正確なカウンタ値を論理演算回路５０による差分演算に用いることができるが、例えば、このような第２ラッチ２７および基準データライン２０ｆを設けることなく、ＲＯＭ２９に記憶されている所定値と同値を、直接、論理演算回路５０により減算するように構成しても良い。これにより、回路構成を簡素化することが可能となる。

また、上述したように、デジタルコンパレータ２８では、第２カウンタ２６のカウント値がＲＯＭ２９に記憶されている所定値以上になると、ラッチ信号を出力可能に構成したが、第２カウンタ２６のカウント値がＲＯＭ２９に記憶されている所定値と一致した場合にラッチ信号を出力するように構成しても良い。これにより、前述したような下位ビットからの繰り上がり等を考慮する必要がないので、デジタルコンパレータの論理回路の構成を簡素にすることができる。

なお、図７に示すように、第２カウンタ２６の特定のビット、例えば最上位ビット（ＭＳＢ）のビット線（図７に示す破線内）の情報に基づいて、ラッチ＆エンコーダ２２、第１ラッチ２４および第２ラッチ２７にラッチ信号を出力するように構成しても良い。

即ち、上述したデジタルコンパレータ２８、ＲＯＭ２９、ＬＰＦ３０および出力バッファ３２を設けることなく、第２カウンタ２６の最上位ビットのビット線を、ラッチ＆エンコーダ２２、第１ラッチ２４および第２ラッチ２７のそれぞれのラッチ信号入力端子に入力する。また、同ビット線を出力バッファ３３の入力側に接続する。これにより、第２カウンタ２６のカウントアップによって、当該最上位ビットのビット線の論理値がＬｏ→Ｈｉに変化すると、それがラッチ信号として、ラッチ＆エンコーダ２２等に出力されるため、このような回路構成でもＡ／Ｄ変換回路２０’を簡素に構成できる。

［第２実施形態］
続いて、発明の第２実施形態に係るＡ／Ｄ変換回路１２０の構成を説明する。本第２実施形態に係るＡ／Ｄ変換回路１２０は、第１実施形態に係るＡ／Ｄ変換回路２０に比べ、デジタルコンパレータ２８の構成を変更してＬＰＦ３０を省略可能にした点が異なる。このため、第１実施形態のＡ／Ｄ変換回路２０と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このＡ／Ｄ変換回路１２０は、特許請求の範囲に記載の請求項１１に係る発明を具現化した一例に相当し得るものである。

図８に示すように、Ａ／Ｄ変換回路１２０は、デジタルコンパレータ１２８と第２ラッチ２７との間にＬＰＦ３０を設けることなく構成している。これは、図３に示す第１実施形態のデジタルコンパレータ２８に比べて、図９に示すように、遅延回路１２８a1、ＥＸＯＲ回路１２８b1、フリップフロップ回路１２８a3等を設けることにより、前述したようなグリッチノイズが発生しても、第２カウンタ２６から出力されるカウンタ値が前述した所定値に到達した場合、そのカウント値が当該デジタルコンパレータ１２８に入力されてから、最上位（ＭＳＢ）の第８ビットが「０」から「１」に変化するまでに要する最大遅延時間よりも長い時間をマスク時間として、このマスク時間の経過後、第８ビットが「０」から「１」に変化した変化情報を出力することで、発生したグリッチノイズの出力を防止可能にしたためである。

具体的には、図９に示すように、第２カウンタ２６から入力される最下位（ＬＳＢ）の第１ビットを、ＩＮＶ回路２８b1のほかに遅延回路１２８a1に入力可能に構成するとともにＥＸＯＲ回路１２８b1の一方の入力にも入力可能に、またこの遅延回路１２８a1の出力を当該ＥＸＯＲ回路１２８b1の他方の入力に入力可能とし、さらに当該ＥＸＯＲ回路１２８b1の出力をＩＮＶ回路１２８c1に入力可能に構成する。これによりＩＮＶ回路１２８c1にはグリッチノイズが発生しやすい最大遅延時間後に「１」を出力可能な判断回路を構成する。さらに遅延回路１２８a2を介して、第１実施形態と同様にカウント値が前述した所定値に到達後に「１」を出力するＩＮＶ回路２８g8の出力と、前記判断回路の出力と、がともに「１」となる場合にカウンタ値が前述した所定値に到達した旨（ラッチ信号）を通知する通知回路を構成する。

この遅延回路１２８a1は、第２カウンタ２６から入力されるカウンタ値とＲＯＭ２９から出力されるデータとを比較するのに最も遅延する時間、即ち比較に要するゲート数が最大となる場合の遅延時間以上遅延するように構成される。例えば、前述したデジタルコンパレータ２８の例では、図１０に示すデジタルコンパレータ１２８’の遅延回路１２８a1のように、ＩＮＶ回路２８b1、ＡＮＤ回路２８a1、ＥＸＯＲ回路２８c2の出力側ＮＡＮＤ回路等に対応した複数のＮＡＮＤ回路や複数のＮＯＲ回路を偶数個直列に接続して構成される。偶数個にしているのは、入出力間における論理の反転を防ぐためである。

これにより、図１１に示すポイントＡ，Ｂの波形のように、第２カウンタ２６から入力されるカウンタ値の最下位（ＬＳＢ）の第１ビットのデータは、ＥＸＯＲ回路１２８b1に直接入力されるもの（図１０に示すポイントＡ）と、遅延回路１２８a1を介してＥＸＯＲ回路１２８b1に入力されるもの（図１０に示すポイントＢ）と、の間に遅延時間Δt1の差ができる。このため、ＥＸＯＲ回路１２８b1には、リアルタイムに到着したもの（最下位ビットの現在情報）と、遅延時間Δt1だけ過去に到着したもの（最下位ビットの過去情報）とが入力されることから、ＥＸＯＲ回路１２８b1とＩＮＶ回路１２８c2とにより構成される判断回路によって、両入力が一致する場合にのみ、図１１に示すポイントＣの波形のように、ＩＮＶ回路１２８c1から「１」を出力する（図１０に示すポイントＣ）。つまり、遅延時間Δt1の間だけ「０」がＩＮＶ回路１２８c1から出力される。

ところで、図１１に示すポイントＤの波形のように、第１実施形態のデジタルコンパレータ２８の出力には（図１０に示すポイントＤ）、第２カウンタ２６から入力されるカウンタ値とＲＯＭ２９から出力されるデータとが一致したことを示すラッチ信号を出力する前に、前述したようなグリッチノイズｇｎを出力し得ることから、このようなグリッチノイズｇｎが出力され得る期間、このような期間だけラッチ信号の出力をマスクする回路としてＡＮＤ回路１２８b2を設ける。

即ち、図９に示すように、第１実施形態のデジタルコンパレータ２８の出力に相当するＩＮＶ回路２８g8の出力と、前述のＥＸＯＲ回路１２８b1とＩＮＶ回路１２８c1とにより構成される判断回路の出力と、がともに「１」となる場合にラッチ信号を出力するＡＮＤ回路１２８b2を設け、またＩＮＶ回路２８g8とＡＮＤ回路１２８b2との間に、ＥＸＯＲ回路１２８b1による遅延時間Δt2相当分、遅れる遅延回路１２８a2を設ける。これにより、ＥＸＯＲ回路１２８b1による遅延時間Δt2の影響を受けることなく、前述した遅延時間Δt1だけＩＮＶ回路２８g8の出力がマスクされる。

また、ＡＮＤ回路１２８b2の出力側に、ラッチ信号が出力されるとそれを維持可能な保持回路としてフリップフロップ回路１２８a3を設ける。これにより、図１１に示すポイントＤ，Ｅの波形のように、一旦、ＡＮＤ回路１２８b2から出力されたラッチ信号は、フリップフロップ回路１２８a3によりホールドされるため、ＡＮＤ回路１２８b2による遅延時間Δt1の間マスクされたラッチ信号のバタツキを防止することができる（図１０に示すポイントＥ）。なお、このフリップフロップ回路１２８a3のリセット端子には、リセット信号ライン２０ｅが接続されて当該フリップフロップ回路１２８a3の状態を初期化可能にしている。

このように本第２実施形態に係るＡ／Ｄ変換回路１２０を構成することによって、ＡＮＤ回路１２８b2から出力されるラッチ信号による所定タイミングは、「遅延時間Δt1前に遅延回路１２８a1に入力されて遅延回路１２８a1から遅延時間Δt1経過後に出力された第１ビット（最下位ビット）のデータ（過去情報）」と「第２カウンタ２６から出力される現在のカウンタ値の第１ビット（最下位ビット）のデータ（現在情報）」とが一致する場合であることから、この遅延時間Δt1の間に各ゲート（ＡＮＤ回路２８a1，２８a2，２８a3，２８a4，２８a5，２８a6，２８a7，２８a8，２８e2，２８e3，２８e4，２８e5，２８e6，２８e7，２８e8、ＩＮＶ回路２８b1，２８b2，２８b3，２８b4，２８b5，２８b6，２８b7，２８b8，２８d2，２８d3，２８d4，２８d5，２８d6，２８d7，２８d8，２８g8、ＥＸＯＲ回路２８c2，２８c3，２８c4，２８c5，２８c6，２８c7，２８c8や、ＯＲ回路２８f2，２８f3，２８f4，２８f5，２８f6，２８f7，２８f8）間で発生し得るグリッチノイズｇｎをＡＮＤ回路１２８b2によりマスクすることができる。

そして、このような遅延回路１２８a1およびＡＮＤ回路１２８b2は、例えば、図１０に示すように、ＮＯＲ回路、ＮＡＮＤ回路、ＩＮＶ回路等の論理回路で構成することができるので、例えば、第１実施形態によるＬＰＦ３０の場合に比べて、コンデンサを必要とすることなくグリッチノイズを除去することができることから、例えば、デジタルコンパレータ１２８を半導体基板上で構成した場合、第１実施形態によるデジタルコンパレータ２８とＬＰＦ３０との組み合わせに比べて回路規模や平面方向の面積を小さくすることができる。

［第３実施形態］
続いて、発明の第３実施形態に係るＡ／Ｄ変換回路２２０の構成を説明する。第１実施形態に係るＡ／Ｄ変換回路２０や第２実施形態に係るＡ／Ｄ変換回路１２０は、いずれも第１リングディレイライン２１とほぼ同様の温度環境下の第２リングディレイライン２５内で周回するパルス信号の周回回数をカウントすることで、それが所定値に到達したタイミングを所定タイミングとしてラッチ信号をラッチ＆エンコーダ２２および第１ラッチ２４に出力してこのラッチタイミングにおける二進数のデジタルデータＤＴをラッチ＆エンコーダ２２および第１ラッチ２４から得るように構成したが、本第３実施形態に係るＡ／Ｄ変換回路２２０では、ラッチ信号はサンプリングクロックＣＬＫとして与え、図１２に示すように、第１変換部２３０から出力される第１デジタルデータＹを第２変換部２４０から出力される第２デジタルデータＹref に基づいて、ＤＳＰ２５０により補正演算（Ｙ−Ｙ０）／（Ｙref −Ｙ０）するように構成した。

なお、第１変換部２３０および第２変換部２４０においては、前述した第１実施形態のＡ／Ｄ変換回路２０の一部と実質的に同一の構成を用いるので、これらの部分については同一符号を付して説明を省略する。このＡ／Ｄ変換回路２２０は、特許請求の範囲に記載の請求項１２に係る発明を具現化した一例に相当し得るものである。

図６(B) に示すように、前述した第１実施形態に係るＡ／Ｄ変換回路２０では、周囲温度が−３５℃〜＋８５℃に変化しても、デジタルデータＤＴによる値が同じ比率で変動する範囲を温特補正可能な範囲としてそのほぼ中心の３．５Ｖに基準電圧Ｖref を設定し、この基準電圧Ｖref を第２リングディレイライン２５の電源電圧とすることによって、前述したように周囲の温度変化に伴う変動を抑制したデジタルデータをＴＡＤ出力ライン５０ａから得ることを可能にした。

しかし、このような温特補正可能な範囲は、図１３(B) に示すように温度特性が一定になる範囲αに限られることから、それ以外の範囲、特に温度特性が急変する範囲βについては前述した温特補正の適用は不適当である。そこで、本第３実施形態では、図１３(B) において温度特性が０（ゼロ）になる点γ（各温度における特性線が交わる点）における入力電圧Ｖinとその第１デジタルデータとの関係（図１３(A) 参照）に着目して、図１４に示す関係から所定の演算を行うことでこのような範囲βにおいても温特補正を可能にした。

具体的には、図１４に示すように、第１変換部２３０の周囲温度を、例えば、−３５℃、＋２５℃、＋８５℃に設定してそれぞれの場合における入力電圧Ｖinに対する第１デジタルデータを取得することにより、３本の特性線（−３５℃：破線、＋２５℃：実線、＋８５℃：一点鎖線）の交点から温度特性が０（ゼロ）になる点γを求める。この図１４における特性図は、その横軸が入力電圧Ｖin、縦軸がデジタル値［ＬＳＢ／μｓ］である。

そして、この点γにおける入力電圧Ｖin（ｘ０）に対する第１デジタルデータをＹ０（＝ｙ０×ｔ；ｔはサンプリング期間［μｓ］、以下これを「温特ゼロのデジタルデータＹ０」という）を求め、これをＲＯＭ２６０に記憶させることで、任意の温度において、第１変換部２３０から出力される第１デジタルデータＹを第２変換部２４０から出力される第２デジタルデータＹref に基づいて、ＤＳＰ２５０により補正演算（Ｙ−Ｙ０）／（Ｙref −Ｙ０）を行う。このような温特ゼロのデジタルデータＹ０の採取およびＲＯＭ２６０への記憶（書込み）は、当該Ａ／Ｄ変換回路２２０の工場出荷前における調整工程または検査工程等により行われる。なお、図１４のｘは任意の入力電圧である。また、ｙ、ｙref は、上記ｙ０と同様にサンプリング期間ｔ［μｓ］に対して、Ｙ＝ｙ×ｔ、Ｙref ＝ｙref ×ｔの関係がある。

図１５に示すように、Ａ／Ｄ変換回路２２０は、図１２に示す第１変換部２３０、第２変換部２４０ならびにＤＳＰ２５０およびＲＯＭ２６０により構成される。第１変換部２３０は、第１実施形態で説明した第１リングディレイライン２１、ラッチ＆エンコーダ２２、第１カウンタ２３および第１ラッチ２４に加えて、ラッチ２３１およびデジタル演算回路２３３を含んで構成されており、第１リングディレイライン２１の電源電圧としてアナログ電圧信号（入力電圧Ｖin）が入力される。

ラッチ２３１は、ラッチ＆エンコーダ２２から出力される４ビットデータを下位、第１ラッチ２４から出力される１４ビットを上位、とする１８ビット構成の第１現在データをラッチ信号の立ち上がりエッジ（または立ち下がりエッジ）のタイミングでラッチして次のラッチ信号の立ち上がりエッジ（または立ち下がりエッジ）のタイミングでデジタル演算回路２３３に第１前回データとして出力する機能を有するもので、ラッチ信号として外部からサンプリングクロックＣＬＫが入力される。なお、このラッチ２３１は、特許請求の範囲に記載の「第１ラッチ」に相当し得るものである。

デジタル演算回路２３３は、ラッチ＆エンコーダ２２および第１ラッチ２４から直接、入力される第１現在データから、ラッチ２３１にラッチされてからサンプリングクロックＣＬＫ、１クロック分遅れて入力される第１前回データを、デジタル的に減算してその減算結果を１８ビット構成の第１デジタルデータとして出力ライン２２０ｂに出力する機能を有するもので、特許請求の範囲に記載の「第１演算手段」に相当し得るものである。これにより、デジタル演算回路２３３から出力される第１デジタルデータＹは、第１現在データと第１前回データとの差として出力される。

これに対して、第２変換部２４０は、第１変換部２３０に対する温特キャンセル用として設けられるもので、第１実施形態で説明した第２リングディレイライン２５、ラッチ＆エンコーダ２２、第２カウンタ２６および第２ラッチ２７に加えて、ラッチ２４１およびデジタル演算回路２４３を含んで構成されており、第２リングディレイライン２５の電源電圧として基準電圧Ｖref が入力される。なお、この基準電圧Ｖref は、バンドギャップ定電圧源のように周囲温度による出力電圧の変動がほとんど生じることのない温特のない定電圧源から供給される。また、第２リングディレイライン２５は、第１リングディレイライン２１と温度的に結合可能に例えば同一の半導体基板上に隣接して構成されている（図５参照）。

ラッチ２４１は、ラッチ＆エンコーダ２２から出力される４ビットデータを下位、第１ラッチ２４から出力される１４ビットを上位、とする１８ビット構成の第２現在データをラッチ信号の立ち上がりエッジ（または立ち下がりエッジ）のタイミングでラッチして次のラッチ信号の立ち上がりエッジ（または立ち下がりエッジ）のタイミングでデジタル演算回路２４３に第２前回データとして出力する機能を有するもので、ラッチ信号として外部からサンプリングクロックＣＬＫが入力される。なお、このラッチ２４１は、特許請求の範囲に記載の「第２ラッチ」に相当し得るものである。

デジタル演算回路２４３は、ラッチ＆エンコーダ２２および第２ラッチ２７から直接、入力される第２現在データから、ラッチ２４１にラッチされてからサンプリングクロックＣＬＫの１クロック分遅れて入力される第２前回データを、デジタル的に減算してその減算結果を１８ビット構成の第２デジタルデータとして基準データライン２２０ｈに出力する機能を有するもので、特許請求の範囲に記載の「第２演算手段」に相当し得るものである。これにより、デジタル演算回路２４３から出力される第２デジタルデータＹref は、第２現在データと第２前回データとの差として出力される。

このように第１変換部２３０および第２変換部２４０を構成することにより、入力ライン２２０ａに入力されたアナログの入力電圧Ｖinは、二進数の第１デジタルデータＹに変換されて出力ライン２２０ｂからＤＳＰ２５０に出力され、また基準電圧ライン２２０ｃに入力された基準電圧Ｖref は、二進数の第２デジタルデータＹref に変換されて基準データライン２２０ｈからＤＳＰ２５０に出力される（図１２参照）。

ＤＳＰ２５０は、第１変換部２３０から出力される第１デジタルデータＹ、第２変換部２４０から出力される第２デジタルデータＹref およびＲＯＭ２６０から読み込まれる温特ゼロのデジタルデータＹ０に基づいて、前述した演算処理を行いその演算結果を１８ビット構成のデジタルデータとしてＴＡＤ出力ライン２５０ａに出力する機能を有するもので、特許請求の範囲に記載の「第３演算手段」に相当し得るものである。

ＤＳＰ２５０は、ＲＯＭ２６０から読み込まれる処理プログラムや予め設定されたアルゴリズムを実行するハードウェアによりこのような所定の演算等を行うため、ここで図１６を参照してＤＳＰ２５０による信号制御・演算処理の流れを説明する。

図１６に示すように、当該Ａ／Ｄ変換回路２２０の電源が投入されると、まずステップＳ１０１によりＲＯＭ２６０から温特ゼロのデジタルデータＹ０を読み込む処理が行われる。これにより、既設定のデジタルデータＹ０がＲＯＭ２６０から読み出される。

次にステップＳ１０３により第１変換部２３０および第２変換部２４０に対しリセット信号ライン２２０ｅを介してリセット信号ＲＳＴを出力する処理が行われる。これにより、第１変換部２３０の第１カウンタ２３および第２変換部２４０の第２カウンタ２６がそれぞれリセットされる。

続いてステップＳ１０５により第１変換部２３０および第２変換部２４０に対しスタート信号ライン２２０ｄを介してスタート信号ＳＴＲを出力する処理が行われ、さらにこれらにサンプリングクロックライン２２０ｆを介してサンプリングクロックＣＬＫを出力する処理が行われる。なお、このサンプリングクロックＣＬＫの周期はサンプリング期間ｔに対応するものである。

これにより、第１変換部２３０の第１リングディレイライン２１の反転回路２１ａ等や第２変換部２４０の第２リングディレイライン２５の反転回路２５ａ等において、パルス信号の周回が開始されるため、入力電圧Ｖin（アナログ電圧信号）に応じたデジタルデータや基準電圧Ｖref に応じたデジタルデータがそれぞれサンプリングクロックＣＬＫに同期してラッチされる。このため、第１変換部２３０では、第１現在データと第１前回データとの差が第１デジタルデータとして出力ライン２２０ｂに出力され、また第２変換部２４０では、第２現在データと第２前回データとの差が第２デジタルデータとして基準データライン２２０ｈに出力される。

したがって、続くステップＳ１０７により出力ライン２２０ｂから第１デジタルデータＹを取り込んだ後、ステップＳ１０９により基準データライン２２０ｈから第２デジタルデータＹref を取り込むことによって、ステップＳ１１１による所定のデジタル演算（Ｙ−Ｙ０）／（Ｙref −Ｙ０）が行われて、その演算結果であるデジタルデータＤＴがステップＳ１１３によりＴＡＤ出力ライン２５０ａに出力される。これにより、第１変換部２３０から出力された第１デジタルデータＹは、第２変換部２４０から出力される第２デジタルデータＹref に基づいて温特補正されてデジタルデータＤＴとしてＴＡＤ出力ライン２５０ａから出力されるので、温特のないＡ／Ｄ変換値を得ることが可能となる。

なお、図１６に示すように、ステップＳ１１３により演算結果としてデジタルデータＤＴがＴＡＤ出力ライン２５０ａから出力された後、再びステップＳ１０７に戻って新たな第１デジタルデータＹを取り込むことによって次のサンプリングタイミングにおけるＡ／Ｄ変換を可能にする。

このように本第３実施形態に係るＡ／Ｄ変換回路２２０を構成することによって、第１リングディレイライン２１内に構成されたＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘの電源電圧としてＡ／Ｄ変換の対象となる入力電圧Ｖinを用いることで、第１リングディレイライン２１内を周回するパルス信号の位置や周回回数がこの入力電圧Ｖinの大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である第１現在データから、所定周期の１周期前にラッチしたカウント値の第１前回データを減算して第１デジタルデータＹを求める。また、第２リングディレイライン２５は、所定の基準電圧Ｖref を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するＮＡＮＤ回路２５ａ、ＩＮＶ回路２５ｂ、２５ｃ、２５ｄ、２５ｘを、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘと同様の個数および接続で構成され、これら複数個の反転回路のうちの一つであるＮＡＮＤ回路２５ａが第１リングディレイライン２１の起動用反転回路の動作開始と同時に動作を開始するとともに、これらのＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘおよびＮＡＮＤ回路２１ａが第１リングディレイライン２１と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第２デジタルデータＹref は、第２リングディレイライン２５の温度特性を反映したものとなる。

このため、ＤＳＰ２５０により、所定の入力電圧Ｖin（＝ｘ０）に対して第１リングディレイライン２１の周囲温度の変化に依存することなくデジタル演算回路２３３から一定値で出力される第１デジタルデータをＹ０、任意の入力電圧Ｖinに対してデジタル演算回路２３３から出力される第１デジタルデータをＹ、デジタル演算回路２４３から出力される第２デジタルデータをＹref とした場合において、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算により得られた演算結果は、第１リングディレイライン２１の温度特性を第２リングディレイライン２５の温度特性で打ち消すことになるため、第１リングディレイライン２１および第２リングディレイライン２５の温度特性の影響を受け難くなる。したがって、このような演算結果を二進数のデジタルデータＤＴとしてＴＡＤ出力ライン２５０ａに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータＤＴの変動を抑制したＡ／Ｄ変換値を得ることができる。

［第４実施形態］
続いて、発明の第４実施形態に係るＡ／Ｄ変換回路３２０の構成を説明する。本第４実施形態に係るＡ／Ｄ変換回路３２０は、第３実施形態に係るＡ／Ｄ変換回路２２０に比べ、第２変換部２４０を省略した点が異なる。このため、第３実施形態のＡ／Ｄ変換回路２２０や第１実施形態のＡ／Ｄ変換回路２０と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このＡ／Ｄ変換回路３２０は、特許請求の範囲に記載の請求項１３に係る発明を具現化した一例に相当し得るものである。

図１７に示すように、Ａ／Ｄ変換回路３２０は、第１変換部２３０、マルチプレクサ３３０ならびに図１２に示すＤＳＰ２５０およびＲＯＭ２６０により構成され、第３実施形態に係るＡ／Ｄ変換回路２２０と異なり第２変換部２４０は備えていない。即ち、入力ライン３２０ａから入力された入力電圧Ｖinと所定の準電圧Ｖref とのいずれかを選択可能な切替信号（選択制御信号）の入力により選択して出力するマルチプレクサ３３０を備えることによって、後述するように、ＤＳＰ２５０によりこのマルチプレクサ３３０の入力切替制御を行うことで、第１変換部２３０を第２変換部２４０として機能させて共用している。

このため、Ａ／Ｄ変換回路３２０では、第２変換部２４０を備えてはいないが、図１２に示すように、第２変換部２４０を仮想的に備えて基準データライン３２０ｈから第２デジタルデータＹref をＤＳＰ２５０に出力可能にしている。

具体的には、図１７に示すように、マルチプレクサ３３０には、入力ライン３２０ａと基準電圧ライン３２０ｃとがそれぞれ接続されており、その出力は第１変換部２３０の第１リングディレイライン２１の電源電圧として供給される。またこのマルチプレクサ３３０には、ＤＳＰ２５０から出力される切替信号を入力可能に構成されている。これにより、ＤＳＰ２５０から出力される切替信号によって出力に接続される入力が入力電圧Ｖinまたは基準電圧Ｖref に切り替えられる。

このようにマルチプレクサ３３０を構成することにより、ＤＳＰ２５０は、ＲＯＭ２６０から読み込まれる処理プログラムによって次に説明するように信号制御・演算処理を行う。なお、この信号制御・演算処理は、図１６を参照して説明した第３実施形態の制御処理を本第４実施形態用に改変したものであるため、図１６に示す処理と実質的に同一の処理部分については同一符号を付して説明を簡略化する。

図１８に示すように、当該Ａ／Ｄ変換回路２２０の電源が投入されると、まずステップＳ１０１によりＲＯＭ２６０から温特ゼロのデジタルデータＹ０を読み込む処理が行われる。これにより、既設定のデジタルデータＹ０がＲＯＭ２６０から読み出される。

次にステップＳ１０３により第１変換部２３０および第２変換部２４０に対しリセット信号ライン２２０ｅを介してリセット信号ＲＳＴを出力する処理が行われる。これにより、第１変換部２３０の第１カウンタ２３および第２変換部２４０の第２カウンタ２６がそれぞれリセットされる。

続いてステップＳ１０５により第１変換部２３０に対しスタート信号ライン２２０ｄを介してスタート信号ＳＴＲを出力する処理が行われ、さらにこれらにサンプリングクロックライン２２０ｆを介してサンプリングクロックＣＬＫを出力する処理が行われる。これにより、第１変換部２３０の第１リングディレイライン２１の反転回路２１ａ等において、パルス信号の周回が開始されるため、入力電圧Ｖin（アナログ電圧信号）に応じたデジタルデータや基準電圧Ｖref に応じたデジタルデータがそれぞれサンプリングクロックＣＬＫに同期してラッチされる。

次にステップＳ１０６によりマルチプレクサ３３０の入力を選択する処理が行われる。ここでは、入力ライン３２０ａからの入力電圧Ｖinを入力して第１リングディレイライン２１に出力すべく、入力ライン３２０ａを選択する切替信号（アナログ入力選択信号）をマルチプレクサ３３０に出力する。これにより、入力ライン３２０ａを介して入力電圧Ｖinがマルチプレクサ３３０に入力されるため、第１リングディレイライン２１はその電源電圧として入力電圧Ｖinを入力する。

このため、第１変換部２３０では、第１現在データと第１前回データとの差が第１デジタルデータＹとして出力ライン３２０ｂに出力されることから、続くステップＳ１０７により、出力ライン２２０ｂから第１デジタルデータＹを取り込む。

ステップＳ１０７による第１デジタルデータＹの取り込みが完了すると、続くステップＳ１０８により、基準電圧ライン３２０ｃからの基準電圧Ｖref を入力して第２リングディレイライン２５として機能する第１リングディレイライン２１に出力すべく、基準電圧ライン３２０ｃを選択する切替信号（基準電圧入力選択信号）をマルチプレクサ３３０に出力する。これにより、基準電圧ライン３２０ｃを介して基準電圧Ｖref がマルチプレクサ３３０に入力されるため、第２リングディレイライン２５としての第１リングディレイライン２１はその電源電圧として基準電圧Ｖref を入力する。

このため、第２変換部２４０として機能する第１変換部２３０では、第２現在データと第２前回データとの差が第２デジタルデータＹref として、基準データライン３２０ｈとしての出力ライン３２０ｂに出力されることから、続くステップＳ１０９により、出力ライン３２０ｂから第２デジタルデータＹref を取り込む。

これにより、第１デジタルデータＹと第２デジタルデータＹref とが揃うので、続くステップＳ１１１により所定のデジタル演算（Ｙ−Ｙ０）／（Ｙref −Ｙ０）を行った後、その演算結果であるデジタルデータＤＴがステップＳ１１３によりＴＡＤ出力ライン２５０ａから出力される。なお、図１８に示すように、ステップＳ１１３により演算結果としてデジタルデータＤＴがＴＡＤ出力ライン２５０ａから出力された後、再びステップＳ１０６に戻ってマルチプレクサ３３０の入力を入力ライン３２０ａに切り替えて新たな第１デジタルデータＹを取り込むことによって次のサンプリングタイミングにおけるＡ／Ｄ変換を可能にする。

このように本第４実施形態に係るＡ／Ｄ変換回路３２０を構成することによって、第１リングディレイライン２１内に構成されたＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘの電源電圧としてＡ／Ｄ変換の対象となる入力電圧Ｖinが入力されている場合、それを用いることで、第１リングディレイライン２１内を周回するパルス信号の位置や周回回数がこの入力電圧Ｖinの大きさにより異なることから、パルス信号の周回回数をカウントしてそのカウント値である第１現在データから、所定周期の１周期前にラッチしたカウント値の第１前回データを減算して第１デジタルデータＹを求める。また、第１リングディレイライン２１内に構成されたＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘの電源電圧として所定の基準電圧Ｖref が入力されている場合、それを用いることで、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第２デジタルデータＹref は、第１リングディレイライン２１の温度特性を反映したものとなる。

つまり、第３実施形態のＡ／Ｄ変換回路２２０では、入力ライン２２０ａに入力された入力電圧Ｖinに対応する第１リングディレイライン２１および第１カウンタ２３と、所定の基準電圧Ｖref に対応する第２リングディレイライン２５および第２カウンタ２６と、をそれぞれ別個に備えていたが、本第４実施形態のＡ／Ｄ変換回路３２０では、入力電圧Ｖinおよび所定の基準電圧Ｖref のいずれも、同じ第１リングディレイライン２１および第１カウンタ２３に入力して、第１デジタルデータＹや第２デジタルデータＹef を求める。このため、第１デジタルデータＹや第２デジタルデータＹref は、同じ第１リングディレイライン２１や第１カウンタ２３によりＡ／Ｄ変換されるため、入力電圧Ｖin用・所定の基準電圧Ｖref 用にそれぞれ個別に第１，第２リングディレイラインを備える場合に比べ、両リングディレイラインの遅延特性のバラツキによりＤＳＰ２５０による（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算効果が低下せず、また回路規模を小さくすることもできる。したがって、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動を一層抑制したＡ／Ｄ変換値を得ることができる。

［第５実施形態］
続いて、発明の第５実施形態に係るＡ／Ｄ変換回路４２０の構成を説明する。第３実施形態に係るＡ／Ｄ変換回路２２０や第４実施形態に係るＡ／Ｄ変換回路３２０は、いずれも第１変換部２３０を単独の第１リングディレイラインのみで構成したが、本第５実施形態に係るＡ／Ｄ変換回路４２０は、第１変換部４３０を第１ａ変換部４３０ａと第１ｂ変換部４３０ｂとに機能分割して、入力電圧Ｖinに対するＡ／Ｄ変換値として第１デジタルデータを第１ａ変換部４３０ａから出力する一方で、入力電圧Ｖinに対して基準電圧Ｖref2を中心に正負を反転した特性をなすＡ／Ｄ変換値として第２デジタルデータを第１ｂ変換部４３０ｂから出力するように構成した。

なお、本第５実施形態においては、第３，第４実施形態で基準データラインから出力したデジタルデータＹref を、第４デジタルデータＹref として説明するので留意されたい。また、これまで説明した各実施形態のＡ／Ｄ変換回路２０，１２０，３２０と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このＡ／Ｄ変換回路４２０は、特許請求の範囲に記載の請求項１４に係る発明を具現化した一例に相当し得るものである。

図１９に示すように、Ａ／Ｄ変換回路４２０は、第１変換部４３０、第２変換部４４０、反転回路４６０、デジタル演算回路４７０ならびに図１２に示すＤＳＰ２５０およびＲＯＭ２６０により構成される。第１変換部４３０は、第１ａ変換部４３０ａと第１ｂ変換部４３０ｂとにより構成される。第１ａ変換部４３０ａは、前述した第３実施形態に係るＡ／Ｄ変換回路２２０の第１変換部２３０と同様に構成される。これにより、入力ライン４２０ａに入力された入力電圧Ｖinは、第１デジタルデータに変換されて出力される。

ところが、図２０（紙面左上に示す特性図）に示す「反転しない場合Ａ」の特性例のように、入力電圧Ｖinが直線的に変化しているにもかかわらず、Ａ／Ｄ変換値（第１デジタルデータ）が凸状の曲線をなして非直線的に出力されてしまう。これは、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ、２１ｃ，２１ｄ…２１ｘによる反転動作時間（遅延時間）が電源電圧の変化に対して直線的に変化しないためである。

そこで、本第５実施形態に係るＡ／Ｄ変換回路４２０では、第１ａ変換部４３０ａと同一の構成からなる第１ｂ変換部４３０ｂを備える。即ち、図１９に示すように、第１ａ変換部４３０ａの第１リングディレイライン２１と同様に、第１ｂ変換部４３０ｂの第１’リングディレイライン６１を構成する。なお、第１’リングディレイライン６１のＮＡＮＤ回路６１ａ、ＩＮＶ回路６１ｂ、６１ｃ、６１ｄ…６１ｘは、それぞれ、第１リングディレイライン２１のＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ…２１ｘに対応する。また、第１ｂ変換部４３０ｂのラッチ＆エンコーダ６２、第１’カウンタ６３、第１’ラッチ６４，ラッチ６５、デジタル演算回路６６は、それぞれ、第１ａ変換部４３０ａのラッチ＆エンコーダ２２、第１カウンタ２３、第１ラッチ２４、ラッチ２３１、デジタル演算回路２３３に対応するように、同様に構成する。

また、第１ａ変換部４３０ａのデジタル演算回路２３３から出力される第１デジタルデータによる値が当該電源電圧の変化に対してほぼ一定に変動する電圧範囲のほぼ中心である基準電圧Ｖref2（中心電圧）を基準に、入力電圧Ｖinをその増減方向に反転する反転アンプ４６０を備え、この反転アンプ４６０から出力される反転入力電圧¬Ｖinを、第１ｂ変換部４３０ｂの入力、即ち、第１’リングディレイライン６１の電源電圧として入力可能に構成する。なお、本願において電圧値の直前の「¬」は、ある基準電圧に対してアナログ電圧値の増減を反転したことを意味するものとする。

本第５実施形態では、例えば、図２０に示すように、基準電圧Ｖref2を３．５Ｖに設定する。これにより、図２０（紙面左下に示す特性図）に示す「反転した場合Ｂ」の特性例のように、入力電圧Ｖinに対して基準電圧Ｖref2を中心に正負を反転した特性をなすＡ／Ｄ変換値として第２デジタルデータ（＝反転前回データ−反転現在データ）が第１ｂ変換部４３０ｂのデジタル演算回路６６から出力されることから、この第２デジタルデータから第１デジタルデータをデジタル演算回路４７０によってデジタル的に減算する。

即ち、「反転しない場合Ａ」の特性から「反転した場合Ｂ」の特性を減算（Ａ−Ｂ）することによって、本来、第１デジタルデータが有する非直線性を第２デジタルデータにより打ち消すことが可能になるため、図２０（紙面右に示す特性図）に示すように、「Ａ−Ｂ」の減算結果としてデジタル演算回路４７０から出力ライン４２０ｂを介して出力される二進数の第３デジタルデータＹの直線性を向上することが可能となる。

なお、第１ｂ変換部４３０ｂは特許請求の範囲に記載の「第２パルス周回回路」、第１’カウンタ６３は特許請求の範囲に記載の「第２カウンタ」、ラッチ６５は特許請求の範囲に記載の「第２ラッチ」、デジタル演算回路６６は特許請求の範囲に記載の「第２演算手段」、にそれぞれ相当し得るものである。また反転アンプ４６０は特許請求の範囲に記載の「反転手段」、デジタル演算回路４７０は特許請求の範囲に記載の「第３演算手段」、にそれぞれ相当し得るものである。

なお、この反転アンプ４６０は、例えばオペアンプにより構成され、そのオフセット電圧が極力ゼロに補正し得る機能をもつ、いわゆるオートゼロアンプやスイッチトキャパシタ回路で構成される。具体的には、オートゼロアンプとしては、例えば、特許第１８７４８２８号や特許第３５３６１２１号に開示されるものがある。またスイッチトキャパシタ回路としては、例えば、特開平５−２４３８５７号公報、特開平６−３４３０１３号公報、特開２００４−１７９８７５号公報、特開２００４−２２２０１８号公報に開示されるものがある。これにより、オペアンプのオフセット電圧に起因するＡ／Ｄ変換の誤差を抑制することが可能となる。

また、基準電圧Ｖref2は、例えば、リファレンス電圧にバンドギャップ電圧を用いたバンドギャップ型の定電圧回路等の定電圧源から基準電圧ライン４２０ｇを介して供給される。これにより、当該Ａ／Ｄ変換回路４２０の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Ｖref2が得られる。

このように第１変換部４３０が構成されるのに対し、第２変換部４４０は、第３実施形態に係るＡ／Ｄ変換回路２２０の第２変換部２４０とほぼ同様に構成されて、基準電圧ライン４２０ｃから入力される基準電圧Ｖref1が第４デジタルデータＹref に変換されて基準データライン４２０ｈに出力される。なお、図２１に示すように、第２変換部２４０を構成する第２リングディレイライン２５は、第１変換部２３０の第１リングディレイライン２１や第１’リングディレイライン６１と温度的に結合可能に例えば同一の半導体基板上に隣接して構成されている。

なお、基準電圧Ｖref1は、第３実施形態に係るＡ／Ｄ変換回路２２０の基準電圧Ｖref に対応し特許請求の範囲に記載の「所定の基準電圧」に相当し得るものである。また、第２カウンタ２６は特許請求の範囲に記載の「第３カウンタ」に相当し、さらにデジタル演算回路２４３は特許請求の範囲に記載の「第４演算手段」に相当し得るものである。

このように本実施形態に係るＡ／Ｄ変換回路４２０を構成することによって、第１ａ変換部４３０ａの第１リングディレイライン２１内に構成されたＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘの電源電圧としてＡ／Ｄ変換の対象となる入力電圧Ｖinを用いることで、第１リングディレイライン２１内を周回するパルス信号の位置や周回回数がこの入力電圧Ｖinの大きさにより異なることから、パルス信号の周回回数を第１カウンタ２３によりカウントしてそのカウント値である現在データから、所定周期の１周期前にラッチ２３１によりラッチしたカウント値の前回データを、デジタル演算回路２３３により減算して第１デジタルデータを求める。

また、第１デジタルデータによる値が電源電圧の変化に対してほぼ一定に変動する電源電圧の範囲のほぼ中心の基準電圧Ｖref2を基準に入力電圧Ｖinをその増減方向に反転アンプ４６０により反転し、それを反転入力電圧¬Ｖinとして第１’リングディレイライン６１内に構成されたＮＡＮＤ回路６１ａ、ＩＮＶ回路６１ｂ、６１ｃ、６１ｄ…６１ｘの電源電圧として用いることで、第１’リングディレイライン６１内を周回するパルス信号の位置や周回回数がこの反転入力電圧¬Ｖinの大きさにより異なることから、パルス信号の周回回数を第１’カウンタ６３によりカウントしてそのカウント値である反転現在データから、所定周期の１周期前にラッチ６５によりラッチしたカウント値の反転前回データを、デジタル演算回路６６により減算して第２デジタルデータを求める。第１’リングディレイライン６１は第１リングディレイライン２１と同様に構成されている。

これにより、第２デジタルデータは、第１デジタルデータに対して基準電圧Ｖref2を基準に入力電圧Ｖinの増減方向に反転した出力特性を持つので、第１デジタルデータから第２デジタルデータをデジタル演算回路２３３により減算することにより得られた減算結果を二進数の第３デジタルデータＹとして出力ライン４２０ｂに出力することによって、第１リングディレイライン２１の非直線性を第１’リングディレイライン６１の非直線性により打ち消すことが可能となる。

また、第２変換部４４０の第２リングディレイライン２５は、所定の基準電圧Ｖref1を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するＮＡＮＤ回路２５ａ、ＩＮＶ回路２５ｂ、２５ｃ、２５ｄ、２５ｘを、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘと同様の個数および接続で構成され、これら複数個の反転回路のうちの一つであるＮＡＮＤ回路２５ａが第１リングディレイライン２１の起動用反転回路の動作開始と同時に動作を開始するとともに、これらのＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘおよびＮＡＮＤ回路２１ａが第１リングディレイライン２１と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第４デジタルデータＹref は、第２リングディレイライン２５の温度特性を反映したものとなる。

このため、ＤＳＰ２５０により、所定の入力電圧Ｖin（＝ｘ０）に対して第１リングディレイライン２１の周囲温度の変化に依存することなくデジタル演算回路４７０から一定値で出力される第３デジタルデータをＹ０、任意の入力電圧Ｖinに対してデジタル演算回路４７０から出力される第３デジタルデータをＹ、デジタル演算回路２４３から出力される第４デジタルデータをＹref とした場合において、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算により得られた演算結果は、第１リングディレイライン２１および第１’リングディレイライン６１の温度特性の影響を受け難くなり、またＡ／Ｄ変換出力の直線性をも含めた精度が向上する。したがって、このような演算結果を二進数のデジタルデータＤＴとしてＴＡＤ出力ライン２５０ａに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動をさらに抑制したＡ／Ｄ変換値を得ることができる。

［第６実施形態］
続いて、発明の第６実施形態に係るＡ／Ｄ変換回路５２０の構成を説明する。前述した第５実施形態に係るＡ／Ｄ変換回路４２０では、反転アンプ４６０によって入力電圧Ｖinをその増減方向に基準電圧Ｖref を基準に反転させて第１’リングディレイライン６１に入力する構成を採ったが、このような反転アンプ４６０等を必要とするため、回路規模の増大傾向を招く。そこで、本第６実施形態では、このような反転アンプ４６０等を要することなく、前述した第５実施形態に係るＡ／Ｄ変換回路４２０と同様、複雑な演算処理を要することなく、Ａ／Ｄ変換出力の直線性を向上可能にした。なお、これまで説明した各実施形態のＡ／Ｄ変換回路２０，１２０，３２０，４２０と実質的に同一の構成部分については同一符号を付して説明を省略する。なお、このＡ／Ｄ変換回路５２０は、特許請求の範囲に記載の請求項１５に係る発明を具現化した一例に相当し得るものである。

図２２に示すように、Ａ／Ｄ変換回路５２０は、第１変換部５３０、第２変換部５４０、デジタル演算回路５７０ならびに図１２に示すＤＳＰ２５０およびＲＯＭ２６０により構成される。第１変換部５３０は、第１ａ変換部５３０ａと第１ｂ変換部５３０ｂとにより構成される。第１ａ変換部５３０ａは、入力ライン５２０ａに入力された入力電圧Ｖinを、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘの電源電圧ではなく動作基準電圧にしている点、第１’リングディレイライン６１には反転入力電圧¬Ｖinではなく入力ライン５２０ａに入力されたアナログの入力電圧Ｖinを入力している点、および、入力レベルシフト５３１等を備える点等が、第５実施形態に係るＡ／Ｄ変換回路４２０に比べて異なる。

即ち、入力ライン５２０ａに入力された入力電圧Ｖinを、第１リングディレイライン２１の動作基準電圧として第１リングディレイライン２１に入力可能に入力ライン５２０ａを第１リングディレイライン２１に接続するとともに、この入力電圧Ｖinを、第１’リングディレイライン６１の動作電源電圧として第１’リングディレイライン６１に入力可能に入力ライン５２０ａを第１’リングディレイライン６１に接続する。つまり、第１リングディレイライン２１の動作基準電位と第１’リングディレイライン６１の動作電源電位とを等しくして入力ライン５２０ａに接続する。

このように第１リングディレイライン２１は、その動作基準電圧を入力電圧Ｖinとしていることから、その動作電源電圧はこれよりも高く設定する必要がある。このため、Ａ／Ｄ変換回路５２０では、定電圧源から出力される所定の基準電圧Ｖref2を第１リングディレイライン２１の動作電源電圧として供給し得るように当該定電圧源を基準電圧ライン５２０ｇに接続している。なお、この定電圧源は、出力する電圧値が異なる以外は、第５実施形態で説明した定電圧源と同様に、リファレンス電圧にバンドギャップ電圧を用いたバンドギャップ型の定電圧回路等の定電圧源で、当該Ａ／Ｄ変換回路５２０の周囲温度が変化しても出力電圧として温度変化のほとんどない基準電圧Ｖref2を出力可能に構成されている。基準電圧Ｖref2は、アナログ電圧信号である入力電圧Ｖinの変動範囲のほぼ中心電圧の２倍電圧に設定されている。

例えば、入力電圧Ｖinの変化が２Ｖ〜５Ｖである場合には、その中心電圧である３．５Ｖの２倍電圧である７Ｖ（＝３．５Ｖ×２）に基準電圧Ｖref2を設定する。また、第５実施形態で図２０を参照して説明したように、デジタル演算回路２３３から出力される第１デジタルデータによる値が入力電圧Ｖinの変化に対してほぼ一定に変動する電圧範囲のほぼ中心電圧の２倍電圧に当該基準電圧Ｖref2を設定する。これにより、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘには、動作電源電圧に基準電圧Ｖref2（例えば７Ｖ）が設定され、動作基準電圧に入力電圧Ｖin（例えば３．５Ｖ中心）が設定される。

一方、第１’リングディレイライン６１は、その動作電源電圧を入力電圧Ｖinとしていることから、動作基準電圧はこれよりも低く設定する必要がある。このため、Ａ／Ｄ変換回路５２０では、入力電圧Ｖinの最低電圧よりも低い所定電圧、例えばＡ／Ｄ変換回路５２０のアースＧndを動作基準電圧に設定している。なお、このアースＧndは、前述した定電圧源のアースＧndと同電位に設定されている。これにより、第１’リングディレイライン６１を構成するＮＡＮＤ回路６１ａやＩＮＶ回路６１ｂ，６１ｃ，６１ｄ…６１ｘには、動作電源電圧に入力電圧Ｖin（例えば３．５Ｖ中心）が設定され、動作基準電圧にアース電位（例えば０Ｖ）が設定される。

このように第１リングディレイライン２１および第１’リングディレイライン６１を構成することにより、第１リングディレイライン２１のＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘの動作電源電圧は、基準電圧Ｖref2（例えば７Ｖ）に固定され、これらの動作基準電圧は入力電圧Ｖinの変化に従って変動する。また、第１’リングディレイライン６１のＮＡＮＤ回路６１ａやＩＮＶ回路６１ｂ，６１ｃ，６１ｄ…６１ｘの動作電源電圧６１Ｖ＋は、入力電圧Ｖinの変化に従って変動し、これらの動作基準電圧はアースＧndに固定される。

このため、入力電圧Ｖinが増加した場合には、第１リングディレイライン２１のＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘの動作基準電圧や第１’リングディレイライン６１のＮＡＮＤ回路６１ａやＩＮＶ回路６１ｂ，６１ｃ，６１ｄ…６１ｘの動作電源電圧が上昇するため、第１リングディレイライン２１のＮＡＮＤ回路２１ａ等に供給される動作電圧は低くなる反面、第１’リングディレイライン６１のＮＡＮＤ回路６１ａ等に供給される動作電圧は高くなる。これにより、入力ライン５２０ａに入力された入力電圧Ｖinは、第１デジタルデータおよび第２デジタルデータとして図２３に示すような特性で出力される。

即ち、第１リングディレイライン２１の動作電源電圧として入力される入力電圧Ｖinに対して、第１’リングディレイライン６１には、入力電圧Ｖinの変動範囲のほぼ中心電圧を基準にアナログ電圧信号をその増減方向に反転したものと等価の「反転アナログ電圧信号」が動作電圧として入力しているので、例えば、前述した入力電圧Ｖinの変化が２Ｖ〜５Ｖである場合には、その中心電圧である３．５Ｖ（図２３に示すＶref2）を基準に、入力電圧Ｖinをその増減方向に反転した特性で、第２デジタルデータがデジタル演算回路６６から出力される。これにより、図２０を参照して説明したように、第５実施形態に係るＡ／Ｄ変換回路４２０の反転アンプ４６０によって入力電圧Ｖinをその増減方向に基準電圧Ｖref2を基準に反転させたのと同様に、Ａ／Ｄ変換回路５２０においても入力電圧Ｖinをその増減方向に反転させることが可能となる。

また、基準電圧Ｖref2をデジタル演算回路２３３から出力される第１デジタルデータによる値が入力電圧Ｖinの変化に対してほぼ一定に変動する電圧範囲のほぼ中心電圧の２倍電圧に設定することで、第１デジタルデータから第２デジタルデータを減算して得られるデジタルデータ第３デジタルデータＹは、図２３（紙面右に示す特性図）に示す「Ｂ−Ａ」のように直線性を向上することが可能となる。

なお、第１ｂ変換部５３０ｂは特許請求の範囲に記載の「第２パルス周回回路」、第１’カウンタ６３は特許請求の範囲に記載の「第２カウンタ」、ラッチ６５は特許請求の範囲に記載の「第２ラッチ」、デジタル演算回路６６は特許請求の範囲に記載の「第２演算手段」、にそれぞれ相当し得るものである。また、デジタル演算回路５７０は特許請求の範囲に記載の「第３演算手段」、にそれぞれ相当し得るものである。

このように第１変換部５３０が構成されるのに対し、第２変換部５４０は、第３実施形態に係るＡ／Ｄ変換回路２２０の第２変換部２４０とほぼ同様に構成されて、基準電圧ライン５２０ｃから入力される基準電圧Ｖref1が第４デジタルデータＹref に変換されて基準データライン５２０ｈに出力される。なお、第２変換部５４０を構成する第２リングディレイライン２５は、第１変換部５３０の第１リングディレイライン２１や第１’リングディレイライン６１と温度的に結合可能に例えば同一の半導体基板上に隣接して構成されている（図２１参照）。

なお、基準電圧Ｖref1は、第３実施形態に係るＡ／Ｄ変換回路２２０の基準電圧Ｖref に対応し特許請求の範囲に記載の「所定の基準電圧」に相当し得るものである。また、第２カウンタ２６は特許請求の範囲に記載の「第３カウンタ」に相当し、さらにデジタル演算回路２４３は特許請求の範囲に記載の「第４演算手段」に相当し得るものである。

このように本第６実施形態では、入力ライン５２０ａに入力される入力電圧Ｖinを中心に、第１リングディレイライン２１の動作電圧を＋側、第１’リングディレイライン６１の動作電圧を−側、にそれぞれシフトさせている。このため、第１リングディレイライン２１や第１’リングディレイライン６１では、Ａ／Ｄ変換回路５２０の外部から入力される信号レベル０Ｖ〜５Ｖのスタート信号ＳＴＲをそのまま処理することができない。また、第１リングディレイライン２１や第１’リングディレイライン６１から出力される信号は、信号レベル０Ｖ〜５Ｖではないため、第１ラッチ＆エンコーダ２２、第１カウンタ２３や第２カウンタ６３をそのまま処理することができない。

このため、Ａ／Ｄ変換回路５２０では、第１リングディレイライン２１の入力側に入力レベルシフト５３１を、また第１リングディレイライン２１の出力側に出力レベルシフト５３３、５３５を設けている。また、第１’リングディレイライン６１の入力側に入力レベルシフト５５１を、また、第１’リングディレイライン６１の出力側に出力レベルシフト５５３、５５５を設けている。

入力レベルシフト５３１は、スタート信号ライン５２０ｄから入力されたスタート信号ＳＴＲ（Ｌｏ：０Ｖ、Ｈｉ：５Ｖ）の信号レベルを、第１リングディレイライン２１のＮＡＮＤ回路２１ａで処理可能にレベル変換をする。例えば、図２４に示すように、基準電圧Ｖref1とアースＧndとの間に介在する直列接続されたＰ−ＭＯＳトランジスタ５３１ｐおよびＮ−ＭＯＳトランジスタ５３１ｎと、基準電圧Ｖref2と入力電圧Ｖinとの間に介在する直列接続されたＰ−ＭＯＳトランジスタ５３２ｐおよびＮ−ＭＯＳトランジスタ５３２ｎと、により構成される。

これらのうちＰ−ＭＯＳトランジスタ５３１ｐとＮ−ＭＯＳトランジスタ５３２ｎは、いわゆる定電流源として動作することで能動負荷として機能する。Ｐ−ＭＯＳトランジスタ５３１ｐは、Ｎ−ＭＯＳトランジスタ５３１ｎに対して定電流を供給することにより、当該Ｎ−ＭＯＳトランジスタ５３１ｎは、ゲートＧに入力されるスタート信号ＳＴＲに応じた出力電圧としてドレインＤから反転した出力信号を出力する。また、Ｎ−ＭＯＳトランジスタ５３２ｎは、Ｐ−ＭＯＳトランジスタ５３２ｐに対して定電流を供給することにより、当該Ｐ−ＭＯＳトランジスタ５３２ｐは、Ｎ−ＭＯＳトランジスタ５３１ｎから出力される出力信号をゲートＧで受け反転してドレインＤから出力する。これにより、例えば、スタート信号ライン５２０ｄから、Ｈｉ論理（信号レベル５Ｖ）のスタート信号が入力されると７Ｖに変換し、Ｌｏ論理（信号レベル０Ｖ）の信号が入力されると３．５Ｖに変換する。

入力レベルシフト５５１も同様に、スタート信号ライン５２０ｄから入力されたスタート信号ＳＴＲ（Ｌｏ：０Ｖ、Ｈｉ：５Ｖ）の信号レベルを、第１’リングディレイライン６１のＮＡＮＤ回路６１ａで処理可能にレベル変換をする。例えば、図２４に示すように、入力電圧ＶinとアースＧndとの間に、直列接続されたＰ−ＭＯＳトランジスタ５５１ｐおよびＮ−ＭＯＳトランジスタ５５１ｎと、直列接続されたＰ−ＭＯＳトランジスタ５５２ｐおよびＮ−ＭＯＳトランジスタ５５２ｎと、がそれぞれ介在して構成される。Ｐ−ＭＯＳトランジスタ５５１ｐとＮ−ＭＯＳトランジスタ５５２ｎは、能動負荷として動作する定電流源である。

Ｐ−ＭＯＳトランジスタ５５１ｐは、Ｎ−ＭＯＳトランジスタ５５１ｎに対して定電流を供給することにより、当該Ｎ−ＭＯＳトランジスタ５５１ｎは、ゲートＧに入力されるスタート信号ＳＴＲに応じた出力電圧としてドレインＤから反転した出力信号を出力する。また、Ｎ−ＭＯＳトランジスタ５５２ｎは、Ｐ−ＭＯＳトランジスタ５５２ｐに対して定電流を供給することにより、当該Ｐ−ＭＯＳトランジスタ５５２ｐは、Ｎ−ＭＯＳトランジスタ５５１ｎから出力される出力信号をゲートＧで受け反転してドレインＤから出力する。これにより、例えば、スタート信号ライン５２０ｄから、Ｈｉ論理（信号レベル５Ｖ）のスタート信号が入力されると３．５Ｖに変換し、Ｌｏ論理（信号レベル０Ｖ）の信号が入力されると０Ｖのまま出力する。

これに対し、出力レベルシフト５３３、５３５は、第１リングディレイライン２１から出力されるパルス信号（Ｌｏ：３．５Ｖ、Ｈｉ：７Ｖ）の信号レベルを、第１カウンタ２３やラッチ＆エンコーダ２２で処理可能にレベル変換をする。例えば、図２４に示す出力レベルシフト５３５のように、電源電圧５ＶとアースＧndとの間に、直列接続されたＰ−ＭＯＳトランジスタ５３５ｐとＮ−ＭＯＳトランジスタ５３５ｎとにより構成され、Ｐ−ＭＯＳトランジスタ５３５ｐのゲートＧを入力、両トランジスタ５３５ｐ、５３５ｎのドレインＤを出力とする。Ｎ−ＭＯＳトランジスタ５３５ｎは、定電流源として動作することで、Ｐ−ＭＯＳトランジスタ５３５ｐに対して能働負荷として機能している。これにより、例えば、第１リングディレイライン２１から、Ｈｉ論理（信号レベル７Ｖ）のパルス信号が入力されると５Ｖに変換し、Ｌｏ論理（信号レベル３．５Ｖ）の信号が入力されると０Ｖに変換する。

また、出力レベルシフト５５３、５５５も同様に、第１’リングディレイライン６１から出力されるパルス信号（Ｌｏ：０Ｖ、Ｈｉ：３．５Ｖ）の信号レベルを、第１’カウンタ６３やラッチ＆エンコーダ６２で処理可能にレベル変換をする。例えば、図２４に示す出力レベルシフト５５５のように、電源電圧５ＶとアースＧndとの間に、直列接続されたＰ−ＭＯＳトランジスタ５５５ｐとＮ−ＭＯＳトランジスタ５５５ｎとにより構成され、Ｎ−ＭＯＳトランジスタ５５５ｎのゲートＧを入力、両トランジスタ５５５ｐ、５５５ｎのドレインＤを出力とする。Ｐ−ＭＯＳトランジスタ５５５ｐは、定電流源として動作することで、Ｎ−ＭＯＳトランジスタ５５５ｎに対して能働負荷として機能している。これにより、例えば、第１’リングディレイライン６１から、Ｈｉ論理（信号レベル３．５Ｖ）のパルス信号が入力されると５Ｖに変換し、Ｌｏ論理（信号レベル０Ｖ）の信号が入力されると０Ｖのまま出力する。

なお、図２４には、第１リングディレイライン２１および第１リングディレイライン６１の回路例が図示されているので、これらについても簡単に説明する。図２４に示すように、ＮＡＮＤ回路２１ａは、Ｐ−ＭＯＳトランジスタ２１ａｐ１、２１ａｐ２とＮ−ＭＯＳトランジスタ２１ａｎ１、２１ａｎ２とからなる一般的な否定論理積回路で、基準電圧Ｖref1と入力電圧Ｖinとの間に構成されている。また、ＮＡＮＤ回路６１ａも同様に、Ｐ−ＭＯＳトランジスタ６１ａｐ１、６１ａｐ２とＮ−ＭＯＳトランジスタ６１ａｎ１、６１ａｎ２とからなる一般的な否定論理積回路で、入力電圧ＶinとアースＧndとの間に構成されている。

また、ＩＮＶ回路２１ｂは、Ｐ−ＭＯＳトランジスタ２１ｂｐとＮ−ＭＯＳトランジスタ２１ｂｎとからなる一般的な否定論理回路で、基準電圧Ｖref2と入力電圧Ｖinとの間に構成されている。ＩＮＶ回路２１ｃ、２１ｄ…２１ｘもＩＮＶ回路２１ｂと同様に構成される。さらにＩＮＶ回路６１ｂもＩＮＶ回路２１ｂと同様に、Ｐ−ＭＯＳトランジスタ６１ｂｐとＮ−ＭＯＳトランジスタ６１ｂｎとからなる一般的な否定論理回路で、入力電圧ＶinとアースＧndとの間に構成されている。ＩＮＶ回路６１ｃ、６１ｄ…６１ｘもＩＮＶ回路６１ｂと同様に構成される。

ところで、図２４に示す第１リングディレイライン２１や第１’リングディレイライン６１のＭＯＳトランジスタの記号を見るとわかるように、本第６実施形態では、それを構成するＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタを同一の半導体基板に形成する場合には、それぞれのバックゲートを半導体基板の基板電位と電気的に分離するように構成する必要がある。

即ち、第１リングディレイライン２１においては、例えば、ＮＡＮＤ回路２１ａを構成するＰ−ＭＯＳトランジスタ２１ａｐ１のバックゲートＢを半導体基板Ｗの基板電位と電気的に分離させて基準電圧Ｖref2に接続し得るように当該Ｐ−ＭＯＳトランジスタの形成層を構成し、Ｎ−ＭＯＳトランジスタ２１ａｎ１のバックゲートＢを半導体基板Ｗの基板電位と電気的に分離させて入力電圧Ｖinに接続し得るように当該Ｎ−ＭＯＳトランジスタの形成層を構成する。Ｐ−ＭＯＳトランジスタ２１ａｐ２やＮ−ＭＯＳトランジスタ２１ａｎ２も同様にバックゲートが構成される。

具体的には、図２５(A) に示すように、半導体基板ＷがＰ型である場合には、Ｎ−ＭＯＳトランジスタのバックゲートが、常に基板電位（Ｐ領域電位）、即ち、通常はアースＧndとなるが、Ｎ−ＭＯＳトランジスタをその形成層の周囲に配置されるＰウェルをディープＮウェルで囲む二重ウェル構成にする。これにより、Ｎ−ＭＯＳトランジスタが電気的に素子分離されることから、Ｎ−ＭＯＳトランジスタのバックゲートを半導体基板Ｗから電気的に分離することが可能となる。なお、Ｐ−ＭＯＳトランジスタは、その形成層の周囲にＮウェルが配置されていることから、半導体基板ＷがＰ型である場合には、このような二重ウェル構成を採らなくても、Ｎ−ＭＯＳトランジスタのバックゲートは半導体基板Ｗから電気的に分離できる。

また、図２５(B) に示すように、半導体基板ＷがＳＯＩ（Silicon on Insulator）構造を採っている場合には、ＳＯＩによるシリコン酸化物（ＳiＯ_２）で、Ｎ−ＭＯＳトランジスタの形成層周囲に配置されるＰウェルを囲むトレンチ構造による素子分離をしても良い。なお、この場合も、Ｐ−ＭＯＳトランジスタは、その形成層の周囲にＮウェルが配置されていることから、半導体基板ＷがＰ型である場合には、このようなトレンチ構造による素子分離構成を採らなくても、Ｎ−ＭＯＳトランジスタのバックゲートは半導体基板Ｗから電気的に分離できる。

このように本実施形態に係るＡ／Ｄ変換回路５２０を構成することによって、第１リングディレイライン２１の動作電圧として入力される入力電圧Ｖinに対して、第１’リングディレイライン６１には、入力電圧Ｖinの変動範囲のほぼ中心電圧を基準に入力電圧Ｖinをその増減方向に反転したものと等価の「反転アナログ電圧信号」が動作電圧として入力される。そのため、第１リングディレイライン２１内で周回するパルス信号の周回回数からの第１デジタルデータから、第１’リングディレイライン６１内で周回するパルス信号の周回回数からの第２デジタルデータを減算することにより得られた減算結果を二進数の第３デジタルデータとして出力ライン５２０ｂに出力することによって、第１リングディレイライン２１の非直線性を第１’リングディレイライン６１の非直線性により打ち消すことが可能となる。

また、第２変換部５４０の第２リングディレイライン２５は、所定の基準電圧Ｖref1を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化するＮＡＮＤ回路２５ａ、ＩＮＶ回路２５ｂ、２５ｃ、２５ｄ、２５ｘを、第１リングディレイライン２１を構成するＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘと同様の個数および接続で構成され、これら複数個の反転回路のうちの一つであるＮＡＮＤ回路２５ａが第１リングディレイライン２１の起動用反転回路の動作開始と同時に動作を開始するとともに、これらのＩＮＶ回路２１ｂ、２１ｃ、２１ｄ、２１ｘおよびＮＡＮＤ回路２１ａが第１リングディレイライン２１と温度的に結合可能に構成されているので、パルス信号の周回回数をカウントしてそのカウント値である第２現在データから、所定周期の１周期前にラッチしたカウント値の第２前回データを減算して求められる第４デジタルデータＹref は、第２リングディレイライン２５の温度特性を反映したものとなる。

このため、ＤＳＰ２５０により、所定の入力電圧Ｖin（＝ｘ０）に対して第１リングディレイライン２１の周囲温度の変化に依存することなくデジタル演算回路４７０から一定値で出力される第３デジタルデータをＹ０、任意の入力電圧Ｖinに対してデジタル演算回路４７０から出力される第３デジタルデータをＹ、デジタル演算回路２４３から出力される第４デジタルデータをＹref とした場合において、（Ｙ−Ｙ０）／（Ｙref −Ｙ０）で表される演算により得られた演算結果は、第１リングディレイライン２１および第１’リングディレイライン６１の温度特性の影響を受け難くなり、またＡ／Ｄ変換出力の直線性をも含めた精度が向上する。したがって、このような演算結果を二進数のデジタルデータＤＴとしてＴＡＤ出力ライン２５０ａに出力することで、複雑な演算処理を要することなく、周囲の温度変化に伴うデジタルデータの変動をさらに抑制したＡ／Ｄ変換値を得ることができることに加えて、第５実施形態に係るＡ／Ｄ変換回路４２０で必要とした反転アンプ４６０を必要としないため、その分、回路規模を増大傾向を抑制することができる。

本発明の第１実施形態に係るＡ／Ｄ変換回路の構成例を示す回路図である。 図１に示す基準電圧の供給源の例を示す説明図である。 図１に示すデジタルコンパレータの構成例を示す回路図である。 図１に示すデジタルコンパレータの他の構成例を示す回路図である。 図１に示す第１リングディレイラインおよび第２リングディレイラインの半導体基板上の回路配置の例を示す説明図である。 図６(A) は本第１実施形態に係るＡ／Ｄ変換回路の入力電圧に対するＴＡＤ出力値（変換値）の温度変化特性を示す特性図で、図６(B) は図６(A) に示す温度特性を＋２５℃に対する変動比率（変換値比率）を示す特性図である。 本発明の第１実施形態に係るＡ／Ｄ変換回路の他の構成例を示す回路図である。 本発明の第２実施形態に係るＡ／Ｄ変換回路の構成例を示す回路図である。 図８に示すデジタルコンパレータの構成例を示す回路図である。 図９に示すデジタルコンパレータの他の構成例を示す回路図である。 図１０に示すデジタルコンパレータにおけるタイミングチャートである。 本発明の第３〜６実施形態に係るＡ／Ｄ変換回路の構成例を示すブロック図である。 図１３(A) は本第３実施形態に係るＡ／Ｄ変換回路の入力電圧に対するＴＡＤ出力値（変換値）の温度変化特性を示す特性図で、図１３(B) は図１３(A) に示す温度特性を＋２５℃に対する変動比率（変換値比率）を示す特性図である。 本第３実施形態に係るＡ／Ｄ変換回路の入力電圧に対するＴＡＤ出力値（変換値）の温度変化特性を示す特性図である。 本発明の第３実施形態に係るＡ／Ｄ変換回路を構成する第１変換部および第２変換部の構成例を示す回路図である。 図１２に示すＤＳＰにより実行される信号制御・演算処理の流れを示すフローチャートである。 本発明の第４実施形態に係るＡ／Ｄ変換回路を構成する変換部の構成例を示す回路図である。 図１２に示すＤＳＰにより実行される信号制御・演算処理の流れを示すフローチャートである。 本発明の第５実施形態に係るＡ／Ｄ変換回路を構成する第１変換部および第２変換部の構成例を示す回路図である。 本第５実施形態に係るＡ／Ｄ変換回路の動作原理の概念を示す説明図である。 図１９に示す第１リングディレイライン、第１’リングディレイラインおよび第２リングディレイラインの半導体基板上の回路配置の例を示す説明図である。 本発明の第６実施形態に係るＡ／Ｄ変換回路を構成する第１変換部および第２変換部の構成例を示す回路図である。 本第６実施形態に係るＡ／Ｄ変換回路の動作原理の概念を示す説明図である。 図２２に示す第１リングディレイラインおよび第１’リングディレイラインの回路構成の例を示す回路図である。 図２４に示す第１リングディレイラインおよび第１’リングディレイラインを構成するＭＯＳトランジスタの構成例を示す説明図である。

符号の説明

２０、２０’、１２０、２２０、３２０、４２０、５２０…Ａ／Ｄ変換回路
２０ａ、２２０ａ、３２０ａ、４２０ａ、５２０ａ…入力ライン（入力信号ライン）
２０ｂ、２２０ｂ、３２０ｂ、４２０ｂ、５２０ｂ…出力ライン（出力データライン）
２０ｃ、２２０ｃ、３２０ｃ、４２０ｃ、４２０ｇ、５２０ｃ…基準電圧ライン
２０ｄ、２２０ｄ、３２０ｄ、４２０ｄ、５２０ｄ…スタート信号ライン
２０ｅ、２２０ｅ、３２０ｅ、４２０ｅ、５２０ｅ…リセット信号ライン
２０ｆ、２２０ｈ、３２０ｈ、４２０ｈ、５２０ｈ…基準データライン
２０ｇ…ラッチ信号ライン
２１…第１リングディレイライン（第１パルス周回回路、パルス周回回路）
２１ａ…ＮＡＮＤ回路（反転回路、起動用反転回路）
２１ｂ、２１ｃ、２１ｄ、２１ｘ…ＩＮＶ回路（反転回路）
２２…ラッチ＆エンコーダ（変換データ出力制御手段）
２３…第１カウンタ（カウンタ）
２４…第１ラッチ（変換データ出力制御手段）
２５…第２リングディレイライン（第２パルス周回回路、第３パルス周回回路）
２５ａ…ＮＡＮＤ回路（反転回路、起動用反転回路）
２５ｂ、２５ｃ、２５ｄ、２５ｘ…ＩＮＶ回路（反転回路）
２６…第２カウンタ（第３カウンタ）
２７…第２ラッチ（基準データ出力制御手段）
２８、１２８…デジタルコンパレータ（タイミング通知手段）
２９…ＲＯＭ（タイミング通知手段）
３０…ＬＰＦ（フィルタ回路）
３２、３３…出力バッファ
４０…定電圧回路（基準電圧源）
４５…ノイズ除去フィルタ（フィルタ回路）
５０…論理演算回路（演算手段）
５０ａ…ＴＡＤ出力ライン
６１…第１’リングディレイライン（第２パルス周回回路）
６２…ラッチ＆エンコーダ
６３…第１’カウンタ（第２カウンタ）
６４…第１’ラッチ
６５…ラッチ（第２ラッチ）
６６…デジタル演算回路（第２演算手段）
１２８a1…遅延回路
１２８b1…ＥＸＯＲ回路（判断回路）
１２８c1…ＩＮＶ回路（判断回路）
１２８a2…遅延回路
１２８b2…ＡＮＤ回路（通知回路）
１２８c2…ＩＮＶ回路（通知回路）
１２８a3…ＦＦ回路
２３０、４３０、５３０…第１変換部
２３１…ラッチ（第１ラッチ）
２３３…デジタル演算回路（第１演算手段）
２４０、４４０、５４０…第２変換部
２４１…ラッチ（第２ラッチ、第３ラッチ）
２４３…デジタル演算回路（第２演算手段、第４演算手段）
２５０…ＤＳＰ（第３演算手段、第５演算手段、制御手段）
２５０ａ…ＴＡＤ出力ライン（出力データライン）
２６０…ＲＯＭ（第３演算手段、第５演算手段）
３３０…マルチプレクサ（信号選択手段）
４３０ａ、５３０ａ…第１ａ変換部
４３０ｂ、５３０ｂ…第１ｂ変換部
４６０…反転アンプ（反転手段）
４７０…デジタル演算回路（第３演算手段）
ＤＴ…デジタルデータ（二進数のデジタルデータ）
Ｖcc…外部電源電圧（直流電圧）
Ｖin…入力電圧（アナログ電圧信号）
Ｖref 、Ｖref1、Ｖref2…基準電圧（所定の基準電圧）
Ｗ…半導体基板

Claims (15)

1. 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、
   前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、
   前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、
   前記第１カウンタから出力される前記カウント値を前記二進数のデジタルデータとして、所定タイミングで前記出力データラインに出力する変換データ出力制御手段と、
   所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第２パルス周回回路と、
   前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、
   前記第２カウンタから出力される前記カウント値が所定値に到達すると前記所定タイミングを前記変換データ出力制御手段に通知するタイミング通知手段と、
   前記所定値を前記所定の基準電圧のデジタルデータとして出力する基準データ出力手段と、を備えることを特徴とするＡ／Ｄ変換回路。
2. 基準データ出力手段は、前記所定値に代えて、前記所定タイミングにおける前記第２カウンタの前記カウント値を前記所定の基準電圧のデジタルデータとして出力することを特徴とする請求項１記載のＡ／Ｄ変換回路。
3. 前記所定の基準電圧は、前記出力データラインに出力される前記デジタルデータによる値が温度の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧に設定されることを特徴とする請求項１または２記載のＡ／Ｄ変換回路。
4. 前記タイミング通知手段は、前記カウント値が前記所定値を超えても、前記所定タイミングを前記変換データ出力制御手段に通知することを特徴とする請求項１〜３のいずれか一項に記載のＡ／Ｄ変換回路。
5. 前記第２カウンタが前記カウント値を二進数のデジタルデータで出力する場合であって、前記タイミング通知手段は、前記カウント値が前記所定値に到達する前後で変化するビット線の論理値を検出して、前記カウント値が前記所定値に到達したか否かを判断することを特徴とする請求項１〜４のいずれか一項に記載のＡ／Ｄ変換回路。
6. 前記所定の基準電圧を発生させる基準電圧源とこの基準電圧源に直流電圧を供給する直流電圧源との間には、この直流電圧の変動を抑制し得るフィルタ回路が介在することを特徴とする請求項１〜５のいずれか一項に記載のＡ／Ｄ変換回路。
7. 前記第１パルス周回回路と前記第２パルス周回回路とは、同一の半導体基板上に隣接して並列に回路配置されることを特徴とする請求項１〜６のいずれか一項に記載のＡ／Ｄ変換回路。
8. 前記出力ラインから出力される前記二進数のデジタルデータと前記所定の基準電圧のデジタルデータとの差分データを、前記所定の基準電圧に対する前記アナログ電圧信号の電圧差情報として演算して出力する演算手段を備えることを特徴とする請求項１〜７のいずれか一項に記載のＡ／Ｄ変換回路。
9. 前記所定値および前記カウンタ値をｎビット（ｎは１以上の整数）の２進数で表現した場合、前記所定値の第ｎビットをＡｎ、前記カウンタ値の第ｎビットをＢｎ、とすると、
   前記タイミング通知手段は、下記［数１］の論理式で表される論理回路により構成され、Ｚｎの最上位ビットが「０」から「１」に変化するタイミングを前記所定タイミングとして出力するものであることを特徴とする請求項４記載のＡ／Ｄ変換回路。
   

   
10. 前記タイミング通知手段と前記変換データ出力制御手段との間には、
    前記論理回路を構成する論理ゲート間で、ＨレベルからＬレベルの状態遷移タイミングまたはＬレベルからＨレベルの状態遷移タイミングの僅かなズレによって発生し得るグリッチノイズを除去可能なフィルタ回路が設けられていることを特徴とする請求項９記載のＡ／Ｄ変換回路。
11. 前記タイミング通知手段は、
    前記第２カウンタから出力される前記カウンタ値で前記所定値に到達するカウント値が前記論理回路に入力されてから前記最上位ビットが「０」から「１」に変化するまでに要する最大遅延時間よりも長い時間を、遅延時間として設定されて前記第２カウンタから出力される前記カウンタ値の最下位ビットの情報が入力される遅延回路と、
    前記遅延時間前に前記遅延回路に入力されて前記遅延回路から前記遅延時間経過後に出力される前記最下位ビットの過去情報と前記第２カウンタから出力される現在の前記カウンタ値の最下位ビットの現在情報とが一致するか否かを判断する判断回路と、
    前記Ｚｎの最上位ビットが「０」から「１」に変化した後、前記判断回路により前記過去情報と前記現在情報とが一致すると判断した場合には、この判断したタイミングを前記所定タイミングとして出力する通知回路と、
    を備えることを特徴とする請求項９記載のＡ／Ｄ変換回路。
12. 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、
    前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、
    前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、
    前記第１カウンタから出力される前記カウント値を第１前回データとして所定周期で保持して出力する第１ラッチと、
    前記第１カウンタから出力される前記カウント値を第１現在データとしてこの第１現在データから、当該第１現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記第１前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、
    所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第２パルス周回回路と、
    前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、
    前記第２カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第２ラッチと、
    前記第２カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記第２前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、
    所定の前記アナログ電圧信号に対して前記第１パルス周回回路の周囲温度の変化に依存することなく前記第１演算手段から一定値で出力される前記第１デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第１演算手段から出力される前記第１デジタルデータをＹ、前記第２演算手段から出力される前記第２デジタルデータをＹrefとした場合、（Ｙ−Ｙ０）／（Ｙref−Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第３演算手段と、
    を備えることを特徴とするＡ／Ｄ変換回路。
13. 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、
    前記入力信号ラインから入力されたアナログ電圧信号と所定の基準電圧とのいずれかを選択制御信号の入力により選択して出力する信号選択手段と、
    前記信号選択手段から出力されたアナログ電圧信号または所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させるパルス周回回路と、
    前記パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力するカウンタと、
    前記入力信号ラインから入力されたアナログ電圧信号を選択して出力させるアナログ入力選択信号と前記所定の基準電圧を選択して出力させる基準電圧入力選択信号とを、前記選択制御信号として前記信号選択手段に出力する制御手段と、
    前記制御手段から前記信号選択手段に前記アナログ入力選択信号が入力される場合で、前記カウンタから出力される前記カウント値を第１前回データとして所定周期で保持して出力する第１ラッチと、
    前記カウンタから出力される前記カウント値を第１現在データとしてこの第１現在データから、当該第１現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記第１前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、
    前記制御手段から前記信号選択手段に前記基準電圧入力選択信号が入力される場合で、前記カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第２ラッチと、
    前記カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記第２前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、
    所定の前記アナログ電圧信号に対して前記第１パルス周回回路の周囲温度の変化に依存することなく前記第１演算手段から一定値で出力される前記第１デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第１演算手段から出力される前記第１デジタルデータをＹ、前記第２演算手段から出力される前記第２デジタルデータをＹrefとした場合、（Ｙ−Ｙ０）／（Ｙref−Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第３演算手段と、
    を備えることを特徴とするＡ／Ｄ変換回路。
14. 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、
    前記入力信号ラインから入力されたアナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、
    前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、
    前記第１カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第１ラッチと、
    前記第１カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、
    前記第１演算手段から出力される第１デジタルデータによる値が前記電源電圧の変化に対してほぼ一定に変動する前記電源電圧の範囲のほぼ中心電圧を基準に、前記アナログ電圧信号をその増減方向に反転し反転アナログ電圧信号を出力する反転手段と、
    前記反転アナログ電圧信号を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第２パルス周回回路と、
    前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、
    前記第２カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第２ラッチと、
    前記第２カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記反転前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、
    前記第１デジタルデータから前記第２デジタルデータを減算してその減算結果を第３デジタルデータとして出力する第３演算手段と、
    所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第３パルス周回回路と、
    前記第３パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第３カウンタと、
    前記第３カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第３ラッチと、
    前記第３カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第３ラッチから出力された前記第２前回データを減算し減算結果を第４デジタルデータとして出力する第４演算手段と、
    所定の前記アナログ電圧信号に対して前記第１パルス周回回路および前記第２パルス周回回路の周囲温度の変化に依存することなく前記第３演算手段から一定値で出力される前記第３デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第３演算手段から出力される前記第３デジタルデータをＹ、前記第４演算手段から出力される前記第４デジタルデータをＹrefとした場合、（Ｙ−Ｙ０）／（Ｙref−Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第５演算手段と、
    を備えることを特徴とするＡ／Ｄ変換回路。
15. 入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路であって、
    前記アナログ電圧信号を動作基準電圧とするとともに前記アナログ電圧信号の変動範囲のほぼ中心電圧の２倍電圧を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させる第１パルス周回回路と、
    前記第１パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第１カウンタと、
    前記第１カウンタから出力される前記カウント値を前回データとして所定周期で保持して出力する第１ラッチと、
    前記第１カウンタから出力される前記カウント値を現在データとしてこの現在データから、当該現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第１ラッチから出力された前記前回データを減算し減算結果を第１デジタルデータとして出力する第１演算手段と、
    前記アナログ電圧信号の最低電圧よりも低い所定電圧を動作基準電圧とするとともに前記アナログ電圧信号を動作電源電圧とし、入力信号を反転させて出力する反転動作時間がこの動作電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始してパルス信号を周回させる第２パルス周回回路と、
    前記第２パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第２カウンタと、
    前記第２カウンタから出力される前記カウント値を反転前回データとして前記所定周期で保持して出力する第２ラッチと、
    前記第２カウンタから出力される前記カウント値を反転現在データとしてこの反転現在データから、当該反転現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第２ラッチから出力された前記反転前回データを減算し減算結果を第２デジタルデータとして出力する第２演算手段と、
    前記第１デジタルデータから前記第２デジタルデータを減算してその減算結果を第３デジタルデータとして出力する第３演算手段と、
    所定の基準電圧を電源電圧とし、入力信号を反転させて出力する反転動作時間がこの電源電圧により変化する反転回路を、前記第１パルス周回回路を構成する前記反転回路と同様の個数および接続で構成し、これら複数個の反転回路のうちの一つである起動用反転回路が前記第１パルス周回回路の起動用反転回路の動作開始と同時に動作を開始するとともに、これらの反転回路および起動用反転回路が前記第１パルス周回回路と温度的に結合可能に構成される第３パルス周回回路と、
    前記第３パルス周回回路内で周回する前記パルス信号の周回回数をカウントし、このカウント値を出力する第３カウンタと、
    前記第３カウンタから出力される前記カウント値を第２前回データとして前記所定周期で保持して出力する第３ラッチと、
    前記第３カウンタから出力される前記カウント値を第２現在データとしてこの第２現在データから、当該第２現在データを出力したタイミングの１周期前のタイミングのデータを記憶した前記第３ラッチから出力された前記第２前回データを減算し減算結果を第４デジタルデータとして出力する第４演算手段と、
    所定の前記アナログ電圧信号に対して前記第１パルス周回回路および前記第２パルス周回回路の周囲温度の変化に依存することなく前記第３演算手段から一定値で出力される前記第３デジタルデータをＹ０、任意の前記アナログ電圧信号に対して前記第３演算手段から出力される前記第３デジタルデータをＹ、前記第４演算手段から出力される前記第４デジタルデータをＹrefとした場合、（Ｙ−Ｙ０）／（Ｙref−Ｙ０）で表される演算をしてその演算結果を前記二進数のデジタルデータとして前記出力データラインに出力する第５演算手段と、
    を備えることを特徴とするＡ／Ｄ変換回路。

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