JP4349266B2 - Ａ／ｄ変換装置 - Google Patents

Description

本発明は、入力電圧とランプ波形電圧とを比較することによりＡ／Ｄ変換を実行するＡ／Ｄ変換装置に関する。

パルス位相差符号化回路を用いたＡ／Ｄ変換回路が提案されている（特許文献１参照）。このＡ／Ｄ変換回路は、アナログ信号をデジタル信号に変換する要部がデジタル回路のみから構成されているので、高温でも安定して動作し、半導体製造プロセスの微細化により小型化が図れるという優れた特徴を有している。パルス位相差符号化回路は、Ａ／Ｄ変換回路の他にもフィルタ機能を有する信号レベル検出装置などに用いられている（特許文献２参照）。

このＡ／Ｄ変換回路は、サンプリング時間の長短に応じてＡ／Ｄ変換の分解能が決まる。例えば、サンプリング時間が２倍になれば、デジタルデータ１ビットに相当する電圧が１／２となるため分解能が向上するが、逆にサンプリング時間を１／１０にすると分解能も１／１０となってしまう。すなわち、サンプリング時間を短縮してＡ／Ｄ変換処理を高速に行うと、分解能が低下するという問題があった。この問題を解決するため、本願出願人は、パルス位相差符号化回路とデジタルフィルタとを組み合わせ、パルス位相差符号化回路を連続的に動作させて高速、高分解能にＡ／Ｄ変換を行うＡ／Ｄ変換回路を出願した（特願２００４−０３４９０９）。

これらのＡ／Ｄ変換回路は、Ａ／Ｄ変換の対象電圧（以下、入力電圧と称す）をパルス周回回路の電源電圧として用いる構成に特徴を有している。そして、その電源電圧（入力電圧）に応じてパルス周回回路を構成するゲートの遅延時間が変化する特性を利用してＡ／Ｄ変換値を得るようになっている。しかし、ゲートの遅延時間は、電源電圧に対して固有の２次関数特性を有しているため、より直線性の高いＡ／Ｄ変換特性を得るためには補正回路が必要となる。

そこで、本願出願人は、ランプ波形電圧を第１、第２の基準電圧および入力電圧と比較して電圧−時間変換を行い、得られた時間をパルス位相差符号化回路を用いて符号データに変換し、その符号データを用いてＡ／Ｄ変換を行うＡ／Ｄ変換回路を出願した（特願２００４−０５３８０３）。この構成における非直線性誤差はランプ波形電圧の直線性で定まるため、直線性に優れたＡ／Ｄ変換回路を容易に得ることができる。しかし、このＡ／Ｄ変換回路は、最初に述べた特許文献１記載のＡ／Ｄ変換回路と同様に、サンプリング時間を短縮してＡ／Ｄ変換処理を高速に行うと分解能が低下してしまう問題があった。
特開平５−２５９９０７号公報 特開２００２−２１７７５８号公報

近年、車両のエンジンのノック制御においては、その制御性を高めるため、エンジンの振動を検出して出力される例えば１ｍＶ以下の微小な電圧信号を、高分解能で且つ高速にＡ／Ｄ変換したいという要求がある。さらに、今後、ノック制御のみならずトルク制御などにおいても、低燃費、低エミッションを実現するために筒内圧センサを用いた制御が考えられている。現時点では、この筒内圧センサの微小信号を高変換レート、高分解能、低直線性誤差で検出できるＡ／Ｄ変換回路は存在しない。

本発明は上記事情に鑑みてなされたもので、その目的は、分解能を低下させることなく高速にＡ／Ｄ変換を行うとともに直線性に優れたＡ／Ｄ変換装置を提供することにある。

請求項１に記載した手段によれば、変換制御信号に同期して、基準電圧から一定の傾きで増加または減少するランプ波形電圧が一定周期（サンプリング時間）で繰り返し生成され、このランプ波形電圧の生成時に第１信号が出力される。そして、ランプ波形電圧とＡ／Ｄ変換対象電圧（入力電圧）とを比較することにより、ランプ波形電圧と入力電圧とが一致した時に第２信号が出力される。

ランプ波形電圧は一定の傾きを有しているので、基準電圧に基づく第１信号と入力信号に基づく第２信号との時間間隔は、入力電圧の大きさに応じてリニアに変化し、その関係は上記ランプ波形電圧の直線性と同等の高い直線性を有している。そして、この時間間隔は、符号化回路により符号化されてデジタルデータ（Ａ／Ｄ変換値）とされる。本発明で用いる符号化回路は、一定の電源電圧の下で動作するので、上述した特許文献１に記載されたものとは異なり、符号化回路において固有の非直線性誤差を生ずることはない。従って、本発明によれば、ランプ波形電圧の直線性と同等の優れた直線性を持つ高精度のＡ／Ｄ変換値を得ることができる。

本発明では、符号化回路から一定の周期でＡ／Ｄ変換されたデジタルデータが繰り返し出力される。各データはその前後に出力されるデータと連続性を有しており、連続的にＡ／Ｄ変換が行われて出力される一連のデータの一部を構成することになる。例えば、サンプリング時間Ｔで得られた１つのデジタルデータを１０個積算したものは、サンプリング時間１０Ｔで得られた１つのデジタルデータと等価になっている。

すなわち、Ａ／Ｄ変換された各デジタルデータは、高い分解能（より長いサンプリング時間）でＡ／Ｄ変換されたデータの情報を含んでいることになるので、そのデジタルデータを、時間積分的な演算処理が行われるデジタルフィルタによりフィルタリングすれば、高い分解能でＡ／Ｄ変換されたデータと等価なデータを生成することができる。従って、サンプリング時間を短く設定してＡ／Ｄ変換を高速化したとしても、符号化回路から出力されるＡ／Ｄ変換データよりも高い分解能を持つＡ／Ｄ変換データを得ることができる。

また、複数のゲートがリング状に連結されたパルス周回回路において、パルスは各ゲートをゲートの遅延時間ずつ遅れながら進んでパルス周回回路内を周回し、第１信号と第２信号が出力された時に、それぞれパルス信号の周回回数のカウント値とパルス信号の周回位置とが合成された符号化データを生成する。この第１信号に対して得られた符号化データと第２信号に対して得られた符号化データとの差分データは、第１信号と第２信号との時間間隔となり、従って入力電圧のＡ／Ｄ変換データとなる。本手段によれば、アナログ増幅回路を使用することなく、入力電圧の微小な変化を数値化することができる。

請求項２に記載した手段によれば、基準電圧生成回路において第１、第２の基準電圧が生成され、選択回路において入力電圧、第１の基準電圧および第２の基準電圧のうち何れか１つが選択されてＡ／Ｄ変換が行われる。そして、第１の基準電圧が選択されたときのＡ／Ｄ変換データと第２の基準電圧が選択されたときのＡ／Ｄ変換データとを用いて入力電圧に対するＡ／Ｄ変換データを正規化するので、温度変化等により回路特性が変化しても高精度のＡ／Ｄ変換データを得ることができる。

請求項３に記載した手段によれば、Ａ／Ｄ変換装置の外部からの入力電圧は、入力処理回路によりその電圧範囲が狭められて電圧−時間変換回路に与えられる。一般に、外部からの入力電圧の電圧範囲と、電圧−時間変換回路が変換可能な電圧範囲とは同じであることが多い（例えば０Ｖから５Ｖの電圧範囲）。入力処理回路を設けると、電圧−時間変換回路において基準電圧を変換可能とするために外部からの入力電圧の電圧範囲を制限する必要がなく、外部から入力される全電圧範囲についてＡ／Ｄ変換値を得ることができる。

請求項４に記載した手段によれば、入力処理回路はサンプル・ホールド回路を備えているので、入力電圧の変動が比較的大きい場合であっても、高精度のＡ／Ｄ変換が可能となる。

請求項５に記載した手段によれば、デジタルフィルタはＩＩＲフィルタで構成されている。ＩＩＲフィルタは、出力データを入力側にフィードバックさせる構成を備えているので、過去のデータの影響がより長く残り続ける性質を備えており、データの積算効果がより高いフィルタである。従って、比較的低次の構成であっても十分な積算効果を得ることができ、回路規模を小さくすることが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図６を参照しながら説明する。
図１は、１６ビットの分解能を持つＡ／Ｄ変換器の全体構成を示すブロック図である。このＡ／Ｄ変換器１（Ａ／Ｄ変換装置に相当）は、例えば自動車に搭載される電子制御ユニット（ＥＣＵ：Electronic Control Unit）で用いられる制御用ＩＣに内蔵されており、筒内圧センサをはじめとする各種センサ等からの入力電圧ＶinをＡ／Ｄ変換するようになっている。制御用ＩＣはＣＭＯＳプロセスにより製造されており、当該制御用ＩＣにはＣＰＵやメモリなどのデジタル回路、種々のアナログ回路、電源回路なども搭載されている。

Ａ／Ｄ変換器１は、入力処理回路２、ランプ波形発生回路３、電圧−時間変換回路４、符号化回路５、デジタルフィルタ６および制御回路７から構成されている。ここで、符号化回路５は、パルス位相差符号化回路８と差分データ演算回路９とから構成されており、差分データ演算回路９は、Ｄフリップフロップ１０、１１と減算回路１２とから構成されている。これらの回路は、電源線１３、１４（図２、図３参照）から電源電圧ＶDD（本実施形態では５Ｖ）の供給を受けて動作するようになっている。以下、これらの各回路の構成について詳細に説明する。

図２は、入力処理回路２の回路構成を示している。入力処理回路２は、制御回路７から出力されるクロック信号ＡＤclkに従って入力電圧Ｖinをサンプル・ホールドするサンプル・ホールド回路１５と、ホールドされた入力電圧Ｖin（０Ｖ〜５Ｖ）をより狭い電圧範囲（１．２５Ｖ〜３．７５Ｖ）に変換する電圧変換回路１６とから構成されている。クロック信号ＡＤclkは、各Ａ／Ｄ変換の開始を指令する変換制御信号であって、一定の周期ＡＤｔを有している。

サンプル・ホールド回路１５は、ホールド用のコンデンサＣ１、オペアンプ１７およびアナログスイッチ１８〜２０を主体に構成されている。入力電圧Ｖinは、アナログスイッチ１８とコンデンサＣ１とを介してオペアンプ１７の反転入力端子に入力されており、コンデンサＣ１の両端子とオペアンプ１７の出力端子との間にはそれぞれアナログスイッチ１９、２０が接続されている。電源線１３と１４との間には抵抗Ｒ１とＲ２が直列に接続されており、その分圧点（電圧Ｖｆ）はオペアンプ１７の非反転入力端子に接続されている。アナログスイッチ１８〜２０の制御端子には、図に示すようにインバータ２１、２２を介してクロック信号ＡＤclkが与えられている。

電圧変換回路１６において、電源線１３と１４との間には抵抗Ｒ３とＲ４とが直列に接続されており、抵抗Ｒ３とＲ４との共通接続点と上記オペアンプ１７の出力端子との間には抵抗Ｒ５が接続されている。上記共通接続点の電圧は、電圧−時間変換回路４の入力電圧Ｖin1となる。抵抗Ｒ３〜Ｒ５の抵抗値（符号と同じくＲ３〜Ｒ５で表す）は、例えば次の（１）式の関係を有している。
Ｒ３＝Ｒ４＝２・Ｒ５ …（１）

図３は、ランプ波形発生回路３と電圧−時間変換回路４の回路構成を示している。ランプ波形発生回路３は、コンデンサＣ２を定電流で充電することにより、一定の傾きで増加するランプ波形電圧ＶＬを生成するものである。すなわち、電源線１３と１４との間には、トランジスタＱ１と抵抗Ｒ６並びに抵抗Ｒ７とトランジスタＱ２とコンデンサＣ２がそれぞれ直列に接続されている。コンデンサＣ２には、電荷放電用のトランジスタＱ３が並列に接続されており、そのゲートには後述するリセット信号ＣＮ１が与えられるようになっている。オペアンプ２３は、トランジスタＱ２のゲート電圧を制御して定電流を流すために設けられ、その非反転入力端子はトランジスタＱ２のソースに接続され、反転入力端子はトランジスタＱ１のドレインおよびゲートに接続されている。

電圧−時間変換回路４は、入力処理回路２から入力した入力電圧Ｖin1、ランプ波形発生回路３から入力したランプ波形電圧ＶＬおよび制御回路７から入力したクロック信号ＡＤclkと信号ＰＡに基づいて、信号ＰＢ１（第１信号、第２信号に相当）と信号ＰＢ２を生成し出力するようになっている。この電圧−時間変換回路４は、４つのＤフリップフロップ２４〜２７を備えている。これらＤフリップフロップ２４〜２７のデータ入力端子Ｄは全て電源線１３に接続されており、各リセット入力端子／ＲにはそれぞれＡＮＤゲート２８〜３１からリセット信号が与えられるようになっている。Ｄフリップフロップ２４、２７のクロック入力端子ＣＫにはクロック信号ＡＤclkが入力されており、ＡＮＤゲート２８〜３１の入力端子には信号ＰＡが入力されている。

Ｄフリップフロップ２４は、クロック信号ＡＤclkのアップエッジすなわちランプ波形電圧ＶＬの発生時に幅狭のパルス信号Ｐ１を出力するもので、Ｄフリップフロップ２５は、入力電圧Ｖin1とランプ波形電圧ＶＬとが一致した時に幅狭のパルス信号Ｐ２を出力するものである。このパルス信号Ｐ２はそのまま信号ＰＢ２として出力され、パルス信号Ｐ１とＰ２はＯＲゲート３２に入力されて信号ＰＢ１が生成される。また、Ｄフリップフロップ２６と２７は、パルス信号Ｐ２（ＰＢ２）のダウンエッジに同期して、トランジスタＱ３に対するリセット信号ＣＮ１を生成するものである。

上述した幅狭のパルス信号Ｐ１を生成するため、Ｄフリップフロップ２４の出力端子Ｑは、奇数個のインバータが直列接続されてなる遅延回路３３を介してＡＮＤゲート２８の入力端子に接続されている。同様に、幅狭のパルス信号Ｐ２、Ｐ３を生成するＤフリップフロップ２５、２６もそれぞれ遅延回路３４、３５を備えている。コンパレータ３６は、入力電圧Ｖin1とランプ波形電圧ＶＬとを比較するもので、その出力端子はＤフリップフロップ２５のクロック入力端子ＣＫに接続されている。

Ｄフリップフロップ２５の出力端子Ｑは、インバータ３７を介してＤフリップフロップ２６のクロック入力端子ＣＫに接続されており、そのＤフリップフロップ２６の出力端子Ｑは、インバータ３８を介してＡＮＤゲート３１の入力端子に接続されている。また、Ｄフリップフロップ２７の出力端子Ｑは、インバータ３９を介してトランジスタＱ３のゲートに接続されている。インバータ３９の出力信号が上記リセット信号ＣＮ１である。

図４は、パルス位相差符号化回路８の回路構成を示している。パルス位相差符号化回路８は、リングディレイライン４０（パルス周回回路に相当）、カウンタ４１、Ｄフリップフロップ４２（保持回路に相当）、パルスセレクタ４３（周回位置検出回路に相当）、エンコーダ４４（周回位置検出回路に相当）および減算回路４５（データ合成回路に相当）から構成されている。

リングディレイライン４０は、奇数（例えば３１）段の反転ゲート４０ａ（その内１つはＮＡＮＤゲート４０ｂ：ゲートに相当）をリング状に接続して構成され、制御回路７からイネーブル信号ＰＡが出力されると発振動作（パルス信号の周回動作）を開始するようになっている。反転ゲート４０ａには、電源線１３、１４から一定の電源電圧ＶDD（５Ｖ）が与えられている。

カウンタ４１は、リングディレイライン４０内でリング状に伝送されるパルス信号の周回数をカウントする７ビットカウンタである。Ｄフリップフロップ４２は、信号ＰＢ１のアップエッジに同期してカウンタ４１のカウント値を保持するようになっている。なお、実際の回路ではカウント値に余裕を持たせるため、カウンタ４１には７ビットよりも大きいビット数（例えば１０ビット程度）を持つカウンタが用いられている。

パルスセレクタ４３は、信号ＰＢ１にアップエッジが生じた時のリングディレイライン４０内の周回パルス信号の位置を示す信号を出力するようになっている。また、エンコーダ４４は、このパルスセレクタ４３からの出力信号に対応した例えば５ビットのデジタルデータを発生するようになっている。

減算回路４５は、Ｄフリップフロップ４２からのデジタルデータ（カウント値）が上位７ビット、エンコーダ４４からのデジタルデータが下位５ビットとなるように両デジタルデータを合成する。この場合、リングディレイライン４０が有する反転ゲートの数は３２個ではなく３１個であるため、両デジタルデータを連結したデータは、カウント値が１進むごとにリングディレイライン４０の分解能（反転ゲート４０ａの遅延時間）ｔｄだけの誤差が生じることになる。そこで、両デジタルデータを連結した１２ビットデータに対し、Ｄフリップフロップ４２の出力データをＬＳＢ詰めで桁合わせして減算を行う。これにより、信号ＰＢ１相互の時間間隔を表す二進数のデジタルデータＴＤＯ（１２ビット）が生成される。

図１において、差分データ演算回路９を構成するＤフリップフロップ１０、１１は、信号ＰＢ１のアップエッジに同期して、パルス位相差符号化回路８から出力されるデジタルデータＴＤＯを順にシフトして保持するように構成されている。減算回路１２は、信号ＰＢ２のアップエッジに同期してＤフリップフロップ１０の出力データＤａからＤフリップフロップ１１の出力データＤｂを減算し、１２ビットのデジタルデータＴＤを出力するようになっている。このデジタルデータＴＤは、入力電圧Ｖinに対する１回のＡ／Ｄ変換により得られたＡ／Ｄ変換コード（１２ビット）である。そして、周期ＡＤｔで次々に得られるこのデジタルデータＴＤをデジタルフィルタ６に通して得られるデジタルデータＦＤが、最終的なＡ／Ｄ変換コード（１６ビット）となる。

図５は、デジタルフィルタ６の具体構成例を示している。デジタルフィルタ６は、Ａ／Ｄ変換器１で取り扱う信号の帯域を通過帯域とするローパスフィルタの特性を示ものであれば、特に形式は問わない。従って、図５（ａ）に示すｎ次の移動平均フィルタ６ａや、図５（ｂ）に示すｎ次のＦＩＲ（Finite Impulse Response）フィルタ６ｂ，図５（ｃ）に示す４次のＩＩＲ（infinite Impulse Response）フィルタ（２次のＩＩＲフィルタを従属接続したもの）６ｃ等何れでもよいが、本実施形態では、後述する理由によりＩＩＲフィルタ６ｃを採用している。

次に、本実施形態の作用について図６も参照しながら説明する。
図６は、入力電圧Ｖinおよび各信号の波形並びに各データの値を示している。上から順に、（ａ）入力電圧Ｖin、（ｂ）信号ＰＡ、（ｃ）クロック信号ＡＤclk、（ｄ）ランプ波形電圧ＶＬ、（ｅ）信号Ｐ１、（ｆ）パルス信号Ｐ２（＝信号ＰＢ２）、（ｇ）信号Ｐ３、（ｈ）リセット信号ＣＮ１、（ｉ）信号ＰＢ１、（ｊ）信号ＰＢ２、（ｋ）Ｄフリップフロップ１０の出力データＤａ、（ｌ）Ｄフリップフロップ１１の出力データＤｂ、（ｍ）減算回路１２の出力データＴＤ、（ｎ）Ａ／Ｄ変換コードＦＤを示している。

制御回路７は、イネーブル信号ＰＡをＨレベルとしてＡ／Ｄ変換を開始する（時刻ｔ１）。Ａ／Ｄ変換中は、クロック信号ＡＤclkの周期ＡＤｔごとにランプ波形電圧ＶＬを生成し繰り返しＡ／Ｄ変換を行う必要があるため、制御回路７は信号ＰＡをＨレベルに維持する。信号ＰＡがＨレベルになると、リングディレイライン４０が発振動作を開始する。

クロック信号ＡＤclkがＬレベルにある時（時刻ｔ１〜ｔ２）、サンプル・ホールド回路１５のアナログスイッチ１８、２０はオン、アナログスイッチ１９はオフとなっており、コンデンサＣ１は入力電圧Ｖinにより充電されている（サンプリング状態）。その後、クロック信号ＡＤclkがＬレベルからＨレベルになると（時刻ｔ２）、サンプル・ホールド回路１５のアナログスイッチ１８、２０がオフ、アナログスイッチ１９がオンとなり、入力電圧Ｖinがホールドされる（ホールド状態）。ホールドされた入力電圧Ｖin1は、電圧変換回路１６を通して電圧−時間変換回路４に与えられる。

また、クロック信号ＡＤclkがＬレベルからＨレベルになると、リセット信号ＣＮ１がＨレベルからＬレベルになり、ランプ波形発生回路３においてトランジスタＱ３がオフする。これにより、コンデンサＣ２はＶth(Q1)／Ｒ７（Ｖth(Q1)：トランジスタＱ１のしきい値電圧）なる定電流で充電され、ランプ波形電圧ＶＬはＶth(Q1)／（Ｃ・Ｒ７）なる一定の傾きで基準電圧０Ｖからリニアに増加する。さらに、クロック信号ＡＤclkがＬレベルからＨレベルになると、信号Ｐ１と信号ＰＢ１が一時的にＨレベルになる。この信号ＰＢ１を受けて、パルス位相差符号化回路８はデジタルデータＴＤＯ（＝Ｄ０）を出力する。

その後、ランプ波形電圧ＶＬが入力電圧Ｖin1に等しくなると（時刻ｔ３）、コンパレータ３６の出力信号がＬレベルからＨレベルに変化し、信号Ｐ２、信号ＰＢ１、信号ＰＢ２が一時的にＨレベルになる。この信号ＰＢ２に同期して、減算回路１２は、Ｄフリップフロップ１０の出力データＤａからＤフリップフロップ１１の出力データＤｂを減算し、１２ビットのデジタルデータＴＤを出力する。また、Ｄフリップフロップ１０、１１は、それぞれパルス位相差符号化回路８の出力データＴＤＯ（＝Ｄ０）、Ｄフリップフロップ１０の出力データＤａを保持する。さらに、パルス位相差符号化回路８は、デジタルデータＴＤＯ（＝Ｄ１）を出力する。

信号Ｐ２がＨレベルからＬレベルに戻ると（時刻ｔ４）、信号Ｐ３が一時的にＨレベルとなり、Ｄフリップフロップ２７がリセットされる。これにより、リセット信号ＣＮ１がＬレベルからＨレベルに変化し、ランプ波形発生回路３においてトランジスタＱ３がオンとなる。その結果、ランプ波形電圧ＶＬは、短時間のうちに基準電圧である０Ｖにまで放電される。その後、制御回路７は、クロック信号ＡＤclkをＨレベルからＬレベルに戻す。

以上がクロック信号ＡＤclkの最初の周期ＡＤｔ内における各回路の動作である。次の周期では、その開始時（時刻ｔ５）の信号ＰＢ１に同期して、Ｄフリップフロップ１０、１１の出力データＤａ、ＤｂはそれぞれＤ１、Ｄ０になり、パルス位相差符号化回路８はデジタルデータＴＤＯ（＝Ｄ２）を出力する。そして、ランプ波形電圧ＶＬが入力電圧Ｖin1（＝Ｖ２）に等しくなった時（時刻ｔ６）の信号ＰＢ１に同期して、Ｄフリップフロップ１０、１１の出力データＤａ、ＤｂはそれぞれＤ２、Ｄ１になり、パルス位相差符号化回路８はデジタルデータＴＤＯ（＝Ｄ３）を出力する。この時、信号ＰＢ２に同期して、減算回路１２からデジタルデータＴＤ０（＝Ｄ１−Ｄ０）が出力される。

以降も同様となり、信号ＰＡがアクティブである限り、各周期においてランプ波形電圧ＶＬが入力電圧Ｖin1に等しくなる時刻ごとに、減算回路１２からＡ／Ｄ変換コード（１２ビット）であるデータＴＤｎ（＝Ｄ2n+1−Ｄ2n）が順次出力される。例えば、サンプリング時間ＡＤｔが１μｓであるとすると、連続した１０回の１μｓサンプリングデータ（Ａ／Ｄ変換結果）を加算した値は、１０μｓサンプリングデータに等しくなり、連続した２回の１０μｓサンプリングデータを加算した値は、２０μｓサンプリングデータに等しくなる。このように、符号化回路５から出力されるＡ／Ｄ変換コードＴＤは、連続性を持つことになる。

上述したように、先に出願したランプ波形電圧を用いたＡ／Ｄ変換回路（特願２００４−０５３８０３）では、サンプリング時間に比例して分解能が向上し、サンプリング時間が１０μｓの場合の分解能が１６ビットであれば、サンプリング時間が１μｓでは１３ビット程度となってしまう。これに対して、本実施形態のＡ／Ｄ変換器１では、データの連続性により、１μｓサンプリングデータＴＤを１０回加算すると１０μｓサンプリングデータに等しくなる。

すなわち、１μｓサンプリングデータは、１６ビットの分解能でＡ／Ｄ変換されたデータの一部を構成していることになる。換言すれば、１６ビットの分解能でＡ／Ｄ変換されたデータの情報を含んでいる。従って、１μｓサンプリングデータＴＤを、クロック信号ＡＤclkに同期して、デジタルフィルタ６において連続的にフィルタ演算を行えば、そのフィルタ演算における信号の積算効果によって高分解能のＡ／Ｄ変換コードＦＤを生成することが可能となる。

ここで、１μｓのサンプリング時間で１６ビット以上の分解能のデータを得るためには、少なくとも１０μｓ以上の積算効果を与える必要がある。従って、図５（ａ）に示す移動平均フィルタ６ａや、図５（ｂ）に示すＦＩＲフィルタ６ｂを用いる場合には、フィルタの次数を１０次以上とする。また、図５（ｃ）に示すＩＩＲフィルタ６ｃを用いる場合は、過去に入力されて処理したデータの影響が残り続けるため、例えば２次のような低い次数でも十分な積算効果を得ることが可能となる。

以上説明したように、本実施形態のＡ／Ｄ変換器１は、一定の傾きで増加するランプ波形電圧ＶＬを一定周期ＡＤｔで繰り返し生成し、そのランプ波形電圧ＶＬの生成時点とランプ波形電圧ＶＬが入力電圧Ｖin1に一致する時点との時間間隔を符号化してＡ／Ｄ変換コードＴＤ、ＦＤを得るようになっている。この際に用いられる符号化回路５は、一定の電源電圧ＶDDの下で動作するので、符号化回路固有の非直線性誤差を生ずることはない。従って、Ａ／Ｄ変換器１の入出力特性は、ランプ波形電圧ＶＬの直線性と同程度の直線性を有することになり、ランプ波形電圧ＶＬの直線性を高めることにより直線性誤差の少ない高精度のＡ／Ｄ変換コードＴＤ、ＦＤを得ることができる。

Ａ／Ｄ変換中は、一定周期ＡＤｔで繰り返しＡ／Ｄ変換を行い、そのＡ／Ｄ変換コードＴＤを時間積分的な演算処理が行われるデジタルフィルタ６に通して最終的なＡ／Ｄ変換コードＦＤを得ているので、高い分解能でＡ／Ｄ変換されたデータと等価なデータを生成することができる。つまり、高いサンプリングレートに設定してＡ／Ｄ変換を高速化したとしても、符号化回路５から出力されるＡ／Ｄ変換コードＴＤよりも高い分解能を持つＡ／Ｄ変換コードＦＤが得られる。従って、車両のノック制御やトルク制御において、筒内圧センサなどから出力される１ｍＶ以下の微小な電圧信号を高分解能で且つ高速にＡ／Ｄ変換することができる。

デジタルフィルタ６には、ＩＩＲフィルタ６ｃを用いた。このＩＩＲフィルタ６ｃは出力データを入力側にフィードバックさせる構成なので過去のデータの影響がより長く残り続ける性質を備えており、データの積算効果がより高い。従って、比較的低次の構成であっても十分な積算効果を得ることができ、Ａ／Ｄ変換器１の回路規模を小さくすることができる。

外部からの入力電圧Ｖinは、電圧変換回路１６によりその電圧範囲が狭められて電圧−時間変換回路４に与えられるので、０Ｖ付近の入力電圧Ｖinまたは５Ｖ（ＶDD）付近の入力電圧Ｖinについても高精度なＡ／Ｄ変換コードＦＤを得ることができる。また、サンプル・ホールド回路１５を備えているので、入力電圧Ｖinの変動が大きい場合でも高精度のＡ／Ｄ変換コードＦＤが得られる。

（第２の実施形態）
次に、本発明の第２の実施形態について図７ないし図９を参照しながら説明する。
図７は、１６ビットの分解能を持つＡ／Ｄ変換器の全体構成を示すブロック図であり、図１と同一部分には同一符号を付している。このＡ／Ｄ変換器４６は、入力処理回路４７、ランプ波形発生回路３、電圧−時間変換回路４、符号化回路５、デジタルフィルタ６、レジスタ４８、４９、正規化回路５０および制御回路５１から構成されている。

図８は、入力処理回路４７の回路構成を示しており、図２と同一部分には同一符号を付している。入力処理回路４７は、サンプル・ホールド回路１５と選択回路５２とから構成されている。選択回路５２は、制御回路５１から出力される選択信号Ｓ１、Ｓ２に基づいて、基準電圧Ｖref1、Ｖref2およびホールドされた入力電圧Ｖinの何れか１つを選択し、それを電圧Ｖin1として電圧−時間変換回路４に対し出力するようになっている。この選択回路５２は、自ら基準電圧Ｖref1、Ｖref2を生成する基準電圧生成回路としても動作する。

選択回路５２において、オペアンプ１７の出力端子と抵抗Ｒ５との間にはアナログスイッチ５３が接続されている。また、アナログスイッチ５３と抵抗Ｒ５との共通接続点と電源線１３、１４との間には、それぞれトランジスタＱ４、Ｑ５が接続されている。アナログスイッチ５３の制御端子には、ＮＯＲゲート５４とインバータ５５を介して選択信号Ｓ１とＳ２の論理合成信号が与えられている。また、トランジスタＱ４のゲートには、ＮＡＮＤゲート５６を介して選択信号Ｓ１とＳ２の論理合成信号が与えられており、トランジスタＱ５のゲートには、インバータ５７とＮＯＲゲート５８を介して選択信号Ｓ１とＳ２の論理合成信号が与えられている。

図７において、レジスタ４８、４９は、それぞれ制御回路５１から出力される信号ＣＫ１、ＣＫ２に同期して、デジタルフィルタ６から出力されるＡ／Ｄ変換コードＦＤを保持するようになっている。制御回路５１は、入力処理回路４７に基準電圧Ｖref1を出力させ、その基準電圧Ｖref1のＡ／Ｄ変換コードＦＤが出力されるタイミングに合わせて信号ＣＫ１を出力するようになっている。同様に、制御回路５１は、入力処理回路４７に基準電圧Ｖref2を出力させ、その基準電圧Ｖref2のＡ／Ｄ変換コードＦＤが出力されるタイミングに合わせて信号ＣＫ２を出力するようになっている。正規化回路５０は、これらレジスタ４８、４９に保持されたＡ／Ｄ変換コードＴＤＲ１、ＴＤＲ２と、入力電圧ＶinのＡ／Ｄ変換コードＦＤとに基づいて正規化処理を行ない、最終的なＡ／Ｄ変換コードＡＤを出力するようになっている。

次に、本実施形態の作用について図９も参照しながら説明する。
制御回路５１は、信号ＰＡをＨレベルにした後、入力電圧Ｖinに対するＡ／Ｄ変換を開始する前に、ゼロ点に対応する基準電圧Ｖref1とフルスケールに対応する基準電圧Ｖref2とのＡ／Ｄ変換コードＦＤを得る。

すなわち、制御回路５１は、まず選択信号Ｓ１をＬレベル、選択信号Ｓ２をＨレベルにする。この時、選択回路５２において、アナログスイッチ５３とトランジスタＱ４がオフ、トランジスタＱ５がオンとなり、抵抗Ｒ３〜Ｒ５が上述した（１）式の関係を有する場合、入力処理回路４７から出力される電圧Ｖinは１．２５Ｖ（ゼロ点電圧）となる。制御回路５１は、この状態で第１の実施形態と同様にしてＡ／Ｄ変換を行い、デジタルフィルタ６から出力されるＡ／Ｄ変換コードＦＤが整定した時に、信号ＣＫ１を出力してそのＡ／Ｄ変換コードＦＤ（＝ＴＤＲ１）をレジスタ４８に保持させる。

続いて、制御回路５１は、選択信号Ｓ１、Ｓ２をともにＨレベルにする。この時、選択回路５２において、アナログスイッチ５３とトランジスタＱ５がオフ、トランジスタＱ４がオンとなり、抵抗Ｒ３〜Ｒ５が上述した（１）式の関係を有する場合、入力処理回路４７から出力される電圧Ｖinは３．７５Ｖ（フルスケール電圧）となる。制御回路５１は、この状態で第１の実施形態と同様にしてＡ／Ｄ変換を行い、デジタルフィルタ６から出力されるＡ／Ｄ変換コードＦＤが整定した時に、信号ＣＫ２を出力してそのＡ／Ｄ変換コードＦＤ（＝ＴＤＲ２）をレジスタ４９に保持させる。

その後、制御回路５１は、選択信号Ｓ１、Ｓ２をともにＬレベルにする。この時、選択回路５２において、アナログスイッチ５３がオン、トランジスタＱ４、Ｑ５がオフとなり、外部からの入力電圧ＶinについてのＡ／Ｄ変換が開始される。正規化回路５０は、次の（２）式を演算することにより正規化されたＡ／Ｄ変換コードＡＤを生成する。ここで、ｍはビット数である。
ＡＤ＝２^m×（ＦＤ−ＴＤＲ１）／（ＴＤＲ２−ＴＤＲ１） …（２）

図９は、正規化回路５０の入出力特性を示している。デジタルフィルタ６から出力されるＡ／Ｄ変換コードがＴＤＲ１の場合、正規化回路５０はＡ／Ｄ変換コード「００００Ｈ」を出力し、デジタルフィルタ６から出力されるＡ／Ｄ変換コードがＴＤＲ２の場合、正規化回路５０はＡ／Ｄ変換コード「ＦＦＦＦＨ」を出力する。デジタルフィルタ６から出力されるＡ／Ｄ変換コードがＦＤの場合、正規化回路５０はこれら２点を結んだ直線上におけるＡ／Ｄ変換コードＡＤとなる。

本実施形態によれば、ゼロ点、フルスケールに対応する基準電圧Ｖref1、Ｖref2のＡ／Ｄ変換コードＴＤＲ１、ＴＤＲ２を得て、入力電圧ＶinのＡ／Ｄ変換コードＦＤを正規化処理するので、温度変化や回路のばらつき等によりランプ波形電圧ＶＬの傾きやリングディレイライン４０のゲート遅延時間に設計値とのずれや変動が生じても、それらに影響されない高精度のＡ／Ｄ変換コードＡＤを得ることができる。また、本実施形態のＡ／Ｄ変換動作は第１の実施形態と同様であり、直線性誤差の少ないＡ／Ｄ変換コードＡＤを得ることができる。

（第３の実施形態）
図１０は本発明の第３の実施形態を示すものであり、第１の実施形態と異なる部分についてのみ説明する。本実施形態におけるパルス位相差符号回路５９には、第１の実施形態の構成におけるリングディレイライン４０に替えて、偶数（例えば１６）個の正転バッファ６０ａ（遅延ゲート）を用いて構成したリングディレイライン６０（パルス周回回路に相当）が使用されている。

ここで、正転バッファ６０ａは、２個の反転バッファの組み合わせによって構成されており、それらの内１つは、ＮＡＮＤゲート６０ｂと出力側の反転バッファ６０ｃの組み合わせとして、また別の１つは、ＮＡＮＤゲート６０ｄと入力側の反転バッファ６０ｃの組み合わせとして構成されている。従って、それらのトータルで１６段構成となっている。なお、ＮＡＮＤゲート６０ｂは、パルス周回動作の起動制御用であり、ＮＡＮＤゲート６０ｄは、リングディレイライン６０を周回するパルスのデューティ比を設定するものである。そして、パルスセレクタ６１（周回位置検出回路に相当）は、リングディレイライン６０におけるパルス信号の到達位置を示すデータを出力し、エンコーダ６２（周回位置検出回路に相当）は、そのデータを４ビットデータにエンコードして出力する。

斯様に構成された本実施形態によれば、リングディレイライン６０が偶数個の正転バッファで構成されていることで、第１の実施形態で用いた減算回路４５が不要となり、Ｄフリップフロップ４２の８ビットデータとエンコーダ６２から出力される４ビットデータとは、単に上位側８ビット、下位側４ビットとして連結してＤフリップフロップ１０に入力すればよくなる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ランプ波形電圧Ｖ１は、電源電圧ＶDDなどの基準電圧から一定の傾きで減少する電圧であってもよい。
サンプル・ホールド回路１５および電圧変換回路１６は、必要に応じて設ければよい。
各部のビット構成やサンプリング時間などは、個別の設計に応じて適宜変更して実施すればよい。

第２の実施形態において、基準電圧Ｖref1、Ｖref2は相異なっていればよく、それぞれゼロ点、フルスケールに対応していなくてもよい。また、３つ以上の基準電圧を設定し、各基準電圧に対するＡ／Ｄ変換コードと入力電圧Ｖin1に対するＡ／Ｄ変換コードＦＤとからＡ／Ｄ変換コードＡＤを演算してもよい。この構成によれば、回路中に非線形要素が入っていた場合において、２つの基準電圧を用いる場合に比べて高精度のＡ／Ｄ変換値を得ることができる。

本発明の第１の実施形態に係るＡ／Ｄ変換器の全体構成を示すブロック図 入力処理回路の回路構成を示す図 ランプ波形発生回路と電圧−時間変換回路の回路構成を示す図 パルス位相差符号化回路の回路構成を示す図 デジタルフィルタの具体構成例を示す図 入力電圧Ｖinおよび各信号の波形並びに各データの値を示す図 本発明の第２の実施形態に係る図１相当図 図２相当図 正規化回路の入出力特性を示す図 本発明の第３の実施形態に係る図４相当図

符号の説明

１、４６はＡ／Ｄ変換器（Ａ／Ｄ変換装置）、２、４７は入力処理回路、３はランプ波形発生回路、４は電圧−時間変換回路、５は符号化回路、６はデジタルフィルタ、８、５９はパルス位相差符号化回路、９は差分データ演算回路、１５はサンプル・ホールド回路、４０、６０はリングディレイライン（パルス周回回路）、４０ａは反転ゲート（ゲート）、４１はカウンタ、４２はＤフリップフロップ（保持回路）、４３、６１はパルスセレクタ（周回位置検出回路）、４４、６２はエンコーダ（周回位置検出回路）、４５は減算回路（データ合成回路）、５０は正規化回路、５２は選択回路（基準電圧生成回路）、６０ａは正転バッファ（ゲート）である。

Claims (5)

1. 一定の周期を有する変換制御信号に同期して基準電圧から一定の傾きで増加または減少するランプ波形電圧を発生するランプ波形発生回路と、
   前記ランプ波形電圧の発生時および前記ランプ波形電圧が変換対象である入力電圧に一致した時にそれぞれ第１信号および第２信号を出力する電圧−時間変換回路と、
   前記第１信号と第２信号との時間間隔を符号化したデジタルデータを出力する符号化回路と、
   この符号化回路から出力されるデジタルデータをフィルタリングしてＡ／Ｄ変換データを出力するデジタルフィルタとを備え、
   前記符号化回路は、パルス位相差符号化回路と差分データ演算回路とから構成され、
   前記パルス位相差符号化回路は、
   パルス信号が周回するように複数のゲートがリング状に連結されたパルス周回回路と、
   前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
   前記第１信号または第２信号が出力された時の前記カウンタのカウント値を保持する保持回路と、
   前記第１信号または第２信号が出力された時の前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを出力する周回位置検出回路と、
   前記保持回路から出力されるカウント値と前記周回位置検出回路から出力される周回位置データとを合成して符号化データを出力するデータ合成回路とから構成され、
   前記差分データ演算回路は、前記第１信号に対して得られた符号化データと前記第２信号に対して得られた符号化データとの差分により前記符号化したデジタルデータを出力するように構成されていることを特徴とするＡ／Ｄ変換装置。
2. 相異なる第１の基準電圧および第２の基準電圧を生成する基準電圧生成回路と、
   前記入力電圧、第１の基準電圧および第２の基準電圧のうち何れか１つを選択して出力する選択回路と、
   前記第１の基準電圧が選択されたときのＡ／Ｄ変換データと前記第２の基準電圧が選択されたときのＡ／Ｄ変換データとを用いて、前記入力電圧が選択されたときのＡ／Ｄ変換データを正規化する正規化回路とを備えていることを特徴とする請求項１記載のＡ／Ｄ変換装置。
3. 前記電圧−時間変換回路の前に、当該電圧−時間変換回路への入力電圧の電圧範囲が外部から与えられる入力電圧の電圧範囲に対し狭まるように電圧変換を行う入力処理回路を設けたことを特徴とする請求項１または２記載のＡ／Ｄ変換装置。
4. 前記入力処理回路は、サンプル・ホールド回路を備えていることを特徴とする請求項３記載のＡ／Ｄ変換装置。
5. 前記デジタルフィルタは、ＩＩＲ（Infinite Impulse Response）フィルタで構成されていることを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換装置。

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