JP4442508B2

JP4442508B2 - Ａ／ｄ変換装置

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Publication number: JP4442508B2
Application number: JP2005132209A
Authority: JP
Inventors: 智仁寺澤; 高元渡辺
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-04-28
Filing date: 2005-04-28
Publication date: 2010-03-31
Anticipated expiration: 2025-04-28
Also published as: US20060244649A1; DE102006019932B4; JP2006311284A; DE102006019932A1; US7268719B2

Description

本発明は、パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置に関する。

従来より、図５（ａ）に示すように、パルス信号を遅延させて出力する遅延ユニット２を複数個直列に接続することにより構成されたパルス遅延回路１０と、一定周期（周期Ｔｓ）の基準クロックＣＫ０に基づいて、互いに位相が異なるｍ個のサンプリングクロックＣＫ１〜ＣＫｍを発生させるクロック発生回路１１０と、基準クロックＣＫ０及びクロック発生回路１１が発生させるサンプリングクロックＣＫ１〜ＣＫｍの一つによって決まる一周期内にパルス遅延回路１０内でパルス信号ＰＡが通過した遅延ユニットの個数を検出し、その検出結果を表すｎビットの数値データＤＴ１〜ＤＴｍを出力するｍ個のパルス位置数値化部１２と、これら各パルス位置数値化部１２から出力されるｍ個の数値データＤＴ１〜ＤＴｍを加算することで「ｎ＋ｌｏｇ₂ ｍ」ビットの数値データＤＴＡを生成する加算器１４とを備えたパルス遅延型のＡ／Ｄ変換装置１が知られている（例えば、特許文献１参照。）。

このＡ／Ｄ変換装置１において、パルス遅延回路１０を構成する各遅延ユニット２は、インバータ等からなるゲート回路にて構成されており、各遅延ユニット２には、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧）Ｖｉｎが駆動電圧として印加されている。つまり、各遅延ユニット２の遅延時間が、アナログ入力信号Ｖｉｎの信号レベル（電圧レベル）に応じて変化し、その遅延時間は、アナログ入力信号Ｖｉｎの信号レベルが高いほど短くなる。

このため、パルス遅延回路１０にパルス信号ＰＡを入力して、パルス遅延回路１０内でパルス信号ＰＡを伝送させているときに、各パルス位置数値化部１２でサンプリングクロックＣＫ１〜ＣＫｍに同期して生成される数値データＤＴ１〜ＤＴｍは、夫々、アナログ入力信号Ｖｉｎの信号レベルに対応して変化し、アナログ入力信号Ｖｉｎの信号レベルが高い程、数値データＤＴ１〜ＤＴｍの値が大きくなる。つまり、各パルス位置数値化部１２では、アナログ入力信号ＶｉｎをＡ／Ｄ変換した数値データが得られることになる。

なお、図６に示すように、基準クロックＣＫ０の周期は、遅延ユニット２の遅延時間と比較して充分に長い（例えば、遅延ユニット２の遅延時間の数十倍以上）一定時間Ｔｓに設定されている。また、パルス遅延回路１０内での遅延ユニット２の接続段数は、各パルス位置数値化部１２において、基準クロックＣＫ０に同期して所定回数以上数値化動作を実行できるように、基準クロックＣＫ０の周期Ｔｓに比べて充分長い時間パルス信号を伝送できる段数に設定されている。

そして、各サンプリングクロックＣＫ１〜ＣＫｍは、基準クロックＣＫ０を遅延させることで生成され、その位相は、パルス遅延回路１０を構成する遅延ユニット２の遅延時間ＴｄをサンプリングクロックＣＫ１〜ＣＫｍの個数ｍで除算した単位時間△Ｔ（＝Ｔｄ／ｍ）だけ互いにずれている。つまり、サンプリングクロックＣＫ２〜ＣＫｍは、サンプリングクロックＣＫ１を基準に、単位時間△Ｔの整数倍の時間（１×△Ｔ、２×△Ｔ、…、(ｍ−１)×△Ｔ）だけ遅延したものとなる。

また、各パルス位置数値化部１２では、サンプリングクロックＣＫ１の立上がり（又は立下がり）エッジを数値化の共通開始タイミングｔ０として、その共通開始タイミングｔ０から、周期Ｔｓを経過した以降の各サンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）エッジまでのサンプリング時間中（Ｔｓ、Ｔｓ＋△Ｔ、Ｔｓ＋２×△Ｔ、…、Ｔｓ＋(ｍ−１)×△Ｔ）にパルス遅延回路１０内でパルス信号ＰＡが通過した遅延ユニット２の個数が数値化され、その数値化結果ＤＴ１〜ＤＴｍが加算器１４に入力される。

このため、アナログ入力信号Ｖｉｎの電圧レベルが一定であっても、各パルス位置数値化部１２の感度(換言すれば分解能)の違いによって、各パルス位置数値化部１２で得られる数値データＤＴ１〜ＤＴｍが異なる値となり、アナログ入力信号Ｖｉｎをより精度よくＡ／Ｄ変換することができる。

つまり、Ａ／Ｄ変換装置１では、各パルス位置数値化部１２におけるサンプリング時間が単位時間ΔＴずつずれているため、これら各パルス位置数値化部１２におけるアナログ入力信号Ｖｉｎから数値データＤＴｉ（ｉ＝１〜ｍ）への変換特性は、図７（ａ）に示すように、数値データＤＴｉ（ｉ＝１〜ｍ）の１ＬＳＢ当たりの電圧をＶｄとすると、Ｖｄ／ｍずつシフトしたものとなる。

そして、これら各パルス位置数値化部１２からの数値データＤＴ１〜ＤＴｍを加算して得られる数値データをＤＴＡとすると、アナログ入力信号Ｖｉｎから数値データＤＴＡへの変換特性は、図７（ｂ）に示すように、図７（ａ）に示す変換特性を加算したものとなり、アナログ入力信号Ｖｉｎの信号レベルがＶｄ／ｍ増加する毎に、数値データＤＴＡは１ＬＳＢずつ増加する特性を有する。

つまり、加算後の数値データＤＴＡは、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｍ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ₂ ｍ）分だけ高分解能となるため、アナログ入力信号Ｖｉｎを精度よくＡ／Ｄ変換できるのである。

ところで、この特許文献１に記載のＡ／Ｄ変換装置１において、クロック発生回路１１０は、図５（ｂ）に示すように、前段のインバータＩＮＶ０と、後段のインバータＩＮＶ１〜ＩＮＶｍとを用いて、基準クロックＣＫ０を遅延させたｍ種類のサンプリングクロックＣＫ１〜ＣＫｍを発生させるようにされている。

そして、各サンプリングクロックＣＫ１〜ＣＫｍを出力する後段のインバータＩＮＶ１〜ＩＮＶｍについては、各サンプリングクロックＣＫ１〜ＣＫｍの位相が互いにＴｄ／ｍ分だけずれるようにするために、各インバータＩＮＶ１〜ＩＮＶｍを構成するＰチャネルトランジスタ（ＦＥＴ）及びｎチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ、Ｌｎやトランジスタ幅Ｗｐ、Ｗｎ、即ち、トランジスタのサイズによって、インバータＩＮＶ１〜ＩＮＶｍの反転動作レベルを調整することにより、サンプリングクロックＣＫ１〜ＣＫｍの位相差に対応した遅延量を実現している。
特開２００４−７３８５号公報

しかし、このクロック発生回路１１０のように、各インバータＩＮＶ１〜ＩＮＶｍでの遅延量を、インバータＩＮＶ１〜ＩＮＶｍを構成するトランジスタのサイズにより調整するというアナログ的な手法を用いた場合、ＩＣ製造時のエッチング誤差などの影響で、全てのトランジスタを、それぞれ異なった所望の大きさに形成すること、ひいては、各インバータＩＮＶ１〜ＩＮＶｍでの遅延量を正確にΔＴずつ異ならせることは困難である。

その結果、各パルス位置数値化部１２におけるアナログ入力信号Ｖｉｎから数値データＤＴ１〜ＤＴｍへの変換特性が、正確にＶｄ／ｍずつシフトしたものとはならず、こらら数値データＤＴ１〜ＤＴｍを加算することによって得られる数値データＤＴＡの１ＬＳＢの大きさ（数値データＤＴＡを１ステップ変化させるのに要する電圧幅）にばらつきが生じてしまい、高精度な数値データ（Ａ／Ｄ変換結果）ＤＴＡを得ることができないという問題があった。

本発明は、上記問題点を解決するために、互いに位相の異なるサンプリングクロックを用いて取得した複数の数値データ（Ａ／Ｄ変換結果）を加算することで、数値データ（Ａ／Ｄ変換結果）の電圧分解能を向上させるＡ／Ｄ変換装置において、加算後の数値データの１ＬＳＢの大きさを均一にして、高精度なＡ／Ｄ変換データが得られるようにすることを目的とする。

上記目的を達成するためになされた本発明のＡ／Ｄ変換装置では、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を備え、クロック発生回路が、互いの位相が前記遅延ユニットの遅延時間の１／ｍ（ｍは２以上の整数）ずつ異なるｍ個のサンプリングクロックを発生させる。

すると、ｍ個のパルス位置数値化手段が、クロック発生回路にて生成されたｍ個のサンプリングクロックのいずれかに従って、そのサンプリングクロックの立上がり又は立下がりタイミングでパルス遅延回路内でのパルス信号の位置を夫々検出し、その検出したパルス信号の位置を数値化する。そして、加算手段が、各パルス位置数値化手段にて得られた数値データを加算し、その加算結果を、アナログ入力信号を表す数値データとして出力する。

但し、遅延ユニットは、ｍ×ｎ（ｎは正整数）段の反転回路からなり、また、クロック発生回路は、ｉ×ｎ段（ｉ＝１，２，…ｍ）の反転回路からなるｍ個の遅延ラインからなり、これら各遅延ラインの出力を、それぞれサンプリングクロックとしている。

このため、一つの反転回路での遅延時間をＴｐとすると、遅延ユニットの遅延時間Ｔｄは、ｍ×ｎ×Ｔｐとなり、また、単位時間をΔＴ＝Ｔｄ／ｍとすると、クロック発生回路を構成する各遅延ラインでの遅延時間は、ΔＴ（＝ｎ×Ｔｐ），２×ΔＴ（＝２×ｎ×Ｔｐ），…，ｍ×ΔＴ（＝ｍ×ｎ×Ｔｐ）となる。

つまり、本発明では、反転回路を構成するトランジスタのサイズを個々に調整するのではなく、同一の特性を有する反転回路の個数によって各遅延ラインでの遅延量、ひいてはサンプリングクロックの位相差を調整しているため、互いの位相が正確にΔＴ（＝Ｔｄ／ｍ）ずつシフトしたｍ個のサンプリングクロックを得ることができる。

その結果、パルス位置数値化手段が出力する数値データの１ＬＳＢ当たりの電圧をＶｄとすると、各パルス位置数値化手段のＡ／Ｄ変換特性は、正確にＶｄ／ｍずつシフトしたものとなり、これらを加算してなるＡ／Ｄ変換装置全体のＡ／Ｄ変換特性は、電圧がＶｄ／ｍだけ変化する毎に１ＬＳＢずつ増加するものとなる。

つまり、本発明によれば、複数のパルス位置数値化手段から得られる数値データを加算することで得られる高分解能の数値データは、１ＬＳＢの大きさが均一なものとなるため、高精度なＡ／Ｄ変換を実現することができる。

また、本発明によれば、加算するときにディザ効果を期待することなくそのまま加算した個数だけ精度が向上するため、どの環境下でも確実に電圧分解能精度向上が期待できる。

また、本発明によれば、パルス位置数値化手段の数（加算する数値データの数）を適宜設定することにより、任意の電圧分解能、及び任意のダイナミックレンジを得ることができる。

そして、本発明は、特に、微細化プロセスの進歩によって反転回路１段当たりの遅延時間がより短くなる等して、遅延ユニットを多くの反転回路で構成する必要がある場合に好適であり、遅延ユニットの数を増加させることなく、電圧分解能を大幅に向上させることができる。

更に、本発明において、パルス位置数値化手段は、サンプリングクロックに従ってパルス遅延回路を構成する各遅延ユニットの出力を保持する保持回路を少なくとも備えている。
そして、本発明では、遅延ユニットにおいて、遅延ユニットを構成する反転回路の数を規定するパラメータであるｎが奇数であるため、位相が単位時間ΔＴ（＝Ｔｄ／ｍ）だけずれたサンプリングクロックは、立上がりエッジと立下がりエッジ、或いは立下がりエッジと立上がりエッジといった、互いに異なるエッジ間のずれがΔＴとなる。

従って、このような関係を有するｍ個のサンプリングクロックを用いて、ｍ個のパルス位置数値化手段（特に保持回路）を、ΔＴずつずらして動作させるには、サンプリングクロックの立上がりエッジで動作するものと、サンプリングクロックの立下がりエッジで動作するものとを混在させる必要がある。

なお、本発明において、遅延ユニット及びクロック発生回路を構成する反転回路は、アナログ入力信号を駆動電圧として動作するように構成することが望ましい。
この場合、アナログ入力信号の電圧レベルが変化して、遅延ユニットを構成する反転回路の遅延時間（Ｔｐ）、ひいては遅延ユニット自体の遅延時間（Ｔｄ）が変化しても、これと同様にクロック発生回路を構成する反転回路の遅延時間も変化するため、各遅延ラインでの遅延量は、常に、遅延ユニットの遅延時間Ｔｄを１／ｍにした単位時間ΔＴの整数倍となり、１ＬＳＢの大きさがばらつくことを確実に防止できる。

なお、保持回路として、具体的には、サンプリングクロックの立ち上がり及び立ち下がり両エッジを用いて動作するマスタースレーブ型のラッチ回路を好適に用いることができる。

また、パルス遅延回路を、前記遅延ユニットをリング状に連結してリング遅延ラインにより構成すると共に、このリング遅延回路を周回した回数をカウントする周回数カウンタを追加して、パルス位置数値化手段は、サンプリングクロックの立上がり又は立下がりタイミングで、パルス遅延回路内でのパルス信号の位置と共に、周回数カウンタのカウント値を検出し、その検出したパルス信号の位置を数値化したデータを下位データ、その検出したカウント値を上位データとする数値データを生成するように構成してもよい。

この場合、数値データのビット数を一定とした場合、周回数カウンタのビット数を１ビット増やす毎に、パルス遅延回路を構成する遅延ユニットの段数を１／２に削減することができるため、回路規模を大幅に小型化することができる。

以下に本発明の実施形態を図面と共に説明する。
次に、図１は本発明が適用されたＡ／Ｄ変換装置の構成を表すブロック図である。
図１（ａ）に示すように、本実施例のＡ／Ｄ変換装置１は、従来装置１００と同様に、パルス遅延回路１０と、クロック発生回路１１と、ｍ個のパルス位置数値化部１２と、加算器１４とを備えている。

このうち、パルス遅延回路１０は、２ⁿ個の遅延ユニット２からなり、また、各遅延ユニット２は、図１（ｂ）に示すように、同一の特性を有するｍ×ｎ（本実施形態ではｎ＝１）個のインバータ（反転回路）ＩＮＶを直列接続することで構成されている。

また、クロック発生回路１１は、図１（ｃ）に示すように、基準クロックＣＫ０（周期Ｔｓ）を入力とするインバータＩＮＶ０と、このインバータＩＮＶ０の出力をそれぞれ異なった遅延量だけ遅延させるｍ個の遅延ラインＤＬ１〜ＤＬｍとを用いて、基準クロックＣＫ０を遅延させたｍ種類のサンプリングクロックＣＫ１〜ＣＫｍを発生させるようにされている。なお、遅延ラインＤＬｉ（ｉ＝１〜ｍ）は、遅延ユニット２を構成するものと同一の特性を有するｉ×ｎ個のインバータＩＮＶを直列接続することで構成されている。

このように構成されたクロック発生回路１１にて生成されるサンプリングクロックＣＫ１〜ＣＫｍは、図２に示すように、サンプリングクロックＣＫ１〜ＣＫｍの個数（パルス位置数値化部１２の個数）で遅延ユニット２の遅延時間Ｔｄを除算した単位時間ΔＴ（＝Ｔｄ／ｍ）ずつ位相が互いの位相が異なったものとなる。なお、本実施形態ではｎ＝１であるため、単位時間ΔＴはインバータＩＮＶの遅延時間Ｔｐに等しくなる。

また、位相が単位時間ΔＴだけ異なるサンプリングクロックＣＫｊ，ＣＫj+1 の間では、立上がりエッジと立下がりエッジ、或いは立下がりエッジと立上がりエッジといった、互いに異なるエッジ間のずれがΔＴとなる。なお、図２（ａ）は、サンプリングクロックＣＫ１の立上がりエッジを基準とした場合、図２（ｂ）は、サンプリングクロックＣＫ１の立下がりエッジを基準とした場合であり、いずれもｍが奇数の場合を示す。以下の説明では、図２（ａ）の場合を前提とする。

次に、ｍ個のパルス位置数値化部１２は、図３に示すように、夫々、対応するサンプリングクロックＣＫｉの所定エッジ（ｉが奇数の場合は立上がり、ｉが偶数の場合は立下がり）タイミングに同期して、パルス遅延回路１０内の各遅延ユニット２からの出力をラッチするラッチ回路２２と、ラッチ回路２２にてラッチされた各遅延ユニット２からの出力に基づき、パルス遅延回路１０内で遅延ユニット２からの出力がHighレベルからLow レベルに変化している位置（つまり、パルス遅延回路１０内でのパルス信号の到達位置）を検出するパルスセレクタ２４と、このパルスセレクタ２４による検出結果（パルス遅延回路１０内でのパルス信号の到達位置）をｎビットの数値データに変換するエンコーダ２６と、サンプリングクロックＣＫ１を動作クロックとするパルス位置数値化部１２のエンコーダ２６からの出力を、サンプリングクロックＣＫ１（又は基準クロックＣＫ０）の立上がりタイミングでラッチするラッチ回路３６と、エンコーダ２６から出力されている数値データとラッチ回路３６にラッチされている数値データとの偏差を求める減算器３８と、減算器３８の出力をサンプリングクロックＣＫ１（又は基準クロックＣＫ０）の立上がりタイミングでラッチし、これをｎビットの数値データＤＴ１〜ＤＴｍとして出力するラッチ回路３９と、から構成されている。

なお、ラッチ回路２２は、図４に示すように、４個のインバータと４個のアナログスイッチとで構成された周知のマスタスレーブ型ラッチ回路により構成され、サンプリングクロックＣＫｉの立上がりタイミングでデータをラッチする場合は、サンプリングクロックＣＫｉの立上がりエッジで、ｓｗ１がオン，ｓｗ２がオフし、その立下がりエッジでｓｗ１がオフ，ｓｗ２がオンするように動作し、逆に、サンプリングクロックＣＫｉの立下がりタイミングでデータをラッチする場合は、サンプリングクロックＣＫｉの立下がりエッジで、ｓｗ１がオン，ｓｗ２がオフし、その立上がりエッジでｓｗ１がオフ，ｓｗ２がオンするように設定されている。

このように構成されたパルス位置数値化部１２では、ラッチ回路２２が、サンプリングクロックＣＫｉの所定エッジのタイミングで、パルス遅延回路１０を構成する各遅延ユニット２の出力をラッチする。また、ラッチ回路３６が、サンプリングクロックＣＫ１（又は基準クロックＣＫ０）の立上がりタイミングで、先のサンプリングクロックＣＫ１の立上がりタイミングでラッチ回路２２にラッチされ、パルスセレクタ２４，エンコーダ２６を介して数値化されたデータをラッチする。

その結果、図２（ａ）に示すように、サンプリングクロックＣＫ１の立上がりエッジを数値化の共通開始タイミングｔ０として、その共通開始タイミングｔ０から周期Ｔｓを経過した以降のタイミングで現れる各サンプリングクロックＣＫｉの所定エッジまでのサンプリング時間中（Ｔｓ、Ｔｓ＋△Ｔ、Ｔｓ＋２×△Ｔ、…、Ｔｓ＋ｍ×△Ｔ）にパルス遅延回路１０内でパルス信号ＰＡが通過した遅延ユニット２の個数が数値化され、その数値データＤＴ１〜ＤＴｍが加算器１４に入力される。

そして、加算器１４では、数値データＤＴ１〜ＤＴｍを加算することで、Ａ／Ｄ変換結果としての数値データＤＴＡを生成する。
以上説明したように、本実施形態のＡ／Ｄ変換装置１では、サンプリングクロックＣＫ１〜ＣＫｍの位相、ひいては各パルス位置数値化部１２におけるサンプリング時間を、遅延ユニット２の遅延時間Ｔｄをパルス位置数値化部１２の個数ｍで除算した基準時間ΔＴずつずらすことにより、各パルス位置数値化部１２でのＡ／Ｄ変換特性がＶｄ／ｍずつシフトしたものとなるようにされている。

このため、こられ各パルス位置数値化部１２の数値データＤＴ１〜ＤＴｍを加算してなる数値データＤＴＡは、加算前の数値データＤＴ１〜ＤＴｍと比較して電圧分解能及びダイナミックレンジがｍ倍に向上したものとなり、アナログ入力信号Ｖｉｎを精度よくＡ／Ｄ変換することができる。

しかも、本実施形態のＡ／Ｄ変換装置１において、遅延ユニット２は、ｍ×ｎ（本実施形態ではｎ＝１）段のインバータＩＮＶからなり、また、クロック発生回路１１は、ｉ×ｎ段（ｉ＝１，２，…ｍ）のインバータＩＮＶからなるｍ個の遅延ラインＤＬ１〜ＤＬｍからなり、これら各遅延ラインＤＬ１〜ＤＬｍの出力を、それぞれサンプリングクロックＣＫ１〜ＣＫｍとしている。

つまり、インバータＩＮＶを構成するトランジスタのサイズを個々に調整するのではなく、同一の特性を有するインバータＩＮＶの個数によって各遅延ラインＤＬ１〜ＤＬｍでの遅延量、ひいてはサンプリングクロックの位相差を調整しているため、互いの位相が正確にΔＴ（＝Ｔｄ／ｍ）ずつシフトしたｍ個のサンプリングクロックＣＫ１〜ＣＫｍを得ることができる。

その結果、パルス位置数値化部１２が出力する数値データの１ＬＳＢ当たりの電圧をＶｄとして、各パルス位置数値化部１２のＡ／Ｄ変換特性は、正確にＶｄ／ｍずつシフトしたものとなり、これらを加算してなるＡ／Ｄ変換装置１全体のＡ／Ｄ変換特性は、電圧がＶｄ／ｍだけ変化する毎に１ＬＳＢずつ増加するものとなる。

つまり、本実施形態のＡ／Ｄ変換装置１によれば、複数のパルス位置数値化部１２から得られる数値データＤＴ１〜ＤＴｍを加算することで得られる高分解能の数値データＤＴＡは、１ＬＳＢの大きさが均一なものとなるため、高精度なＡ／Ｄ変換を実現することができる。

なお、本実施形態において、ｍ個のパルス位置数値化部１２がｍ個のパルス位置数値化手段、加算器１４が加算手段、ラッチ回路２２が保持回路に相当する。
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。

例えば、上記実施形態では、パルス遅延回路１０は、多数の遅延ユニット２を単に縦続接続するものとして説明したが、パルス遅延回路１０として、多数の遅延ユニット２をリング状に接続してなるリングディレイラインを用いると共に、リングディレイライン内でのパルス信号ＰＡの周回回数をカウントする周回数カウンタを設け、各パルス位置数値化部１２では、周回数カウンタからの出力を上位ビットデータとして取り込むようにしてもよい。

この場合、数値データＤＴ１〜ＤＴｍやＤＴＡのビット数を一定とした場合、周回数カウンタのビット数を１ビット増やす毎に、パルス遅延回路１０を構成する遅延ユニットの段数を１／２に削減することができるため、回路規模を大幅に小型化することができる。

また、上記実施形態では、パルス遅延回路１０や遅延ラインＤＬ１〜ＤＬｍを構成するインバータＩＮＶの数を規定するパラメータｎが１に設定されているが、これを２以上に設定してもよい。特に、パラメータｎを偶数に設定した場合には、各パルス位置数値化部１２を構成するラッチ回路２２として、サンプリングクロックＣＫｉの立上がりエッジ又は立下がりエッジのいずれかで動作するもののみを用いればよく、装置構成を簡易化することができる。

実施形態のＡ／Ｄ変換装置の構成を示すブロック図。サンプリングクロックの動作及び各パルス位置数値化部でのサンプリング時間を示すタイミング図。パルス位置数値化部の内部構成を示すブロック図。マスタスレーブ型ラッチ回路の構成を示す回路図。従来装置の構成を示すブロック図。従来装置の動作を説明するためのタイミング図。個々のパルス位置数値化部及びＡ／Ｄ変換装置全体のＡ／Ｄ変換特性を示すグラフ。

符号の説明

１…Ａ／Ｄ変換装置、２…遅延ユニット、１０…パルス遅延回路、１１…クロック発生回路、１２…パルス位置数値化部、１４…加算器、２２，３６，３９…ラッチ回路、２４…パルスセレクタ、２６…エンコーダ、３８…減算器、ＤＬ１〜ＤＬｍ…遅延ライン、ＩＮＶ…インバータ。

Claims

アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路と、
互いの位相が前記遅延ユニットの遅延時間の１／ｍ（ｍは２以上の整数）ずつ異なるｍ個のサンプリングクロックを発生させるクロック発生回路と、
該クロック発生回路が生成したサンプリングクロックの立上がり又は立下がりタイミングで前記パルス遅延回路内でのパルス信号の位置を夫々検出し、該検出したパルス信号の位置を数値化するｍ個のパルス位置数値化手段と、
該各パルス位置数値化手段にて得られた数値データを加算し、該加算結果を、前記アナログ入力信号を表す数値データとして出力する加算手段と、
を備えたＡ／Ｄ変換装置において、
前記遅延ユニットは、ｍ×ｎ（ｎは正整数且つ奇数）段の反転回路からなり、
前記クロック発生回路は、ｉ×ｎ段（ｉ＝１，２，…ｍ）の反転回路からなるｍ個の遅延ラインからなり、これら各遅延ラインの出力を、それぞれサンプリングクロックとし、前記パルス位置数値化手段は、前記サンプリングクロックに従って前記パルス遅延回路を構成する各遅延ユニットの出力を保持する保持回路を少なくとも備え、
前記パルス位置数値化手段を構成する保持回路は、前記サンプリングクロックの立上がりエッジで動作するものと、前記サンプリングクロックの立下がりエッジで動作するものとが混在することを特徴とするＡ／Ｄ変換装置。
前記遅延ユニット及び前記クロック発生回路を構成する反転回路は、前記アナログ入力信号を駆動電圧として動作することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
前記保持回路は、前記サンプリングクロックの立ち上がり及び立ち下がり両エッジを用いて動作するマスタースレーブ型のラッチ回路からなることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換装置。
前記パルス遅延回路は、前記遅延ユニットをリング状に連結してリング遅延ラインからなり、
前記リング遅延回路を周回した回数をカウントする周回数カウンタを備え、
前記パルス位置数値化手段は、前記サンプリングクロックの立上がり又は立下がりタイミングで、前記パルス遅延回路内でのパルス信号の位置と共に、前記周回数カウンタのカウント値を検出し、該検出したパルス信号の位置を数値化したデータを下位データ、該検出したカウント値を上位データとする数値データを生成することを特徴とする請求項１〜３のいずれかに記載のＡ／Ｄ変換装置。