JP6085523B2 - 半導体装置及び半導体装置の動作方法 - Google Patents

Description

本発明は、半導体装置に関し、例えばアナログ−デジタル変換を行う回路に好適に用いられる。

近年、携帯機器のような電子機器では小型化が進み、そのような電子機器に搭載される部品に対する小型化や省電力化の要求が高まっている。一方、情報処理技術の発展と共に、アナログ信号をデジタル信号へ変換するＡ／Ｄ変換器に対する高精度化の要求が高まっている。したがって、小型で高精度なＡ／Ｄ変換器が望まれている。

小型化が可能なＡ／Ｄ変換手法として、時間−デジタル変換技術（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ−Ｃｏｎｖｅｒｔｅｒ；ＴＤＣ）が知られている。例えば、特許第４５４５４３９号公報（対応国際公開ＷＯ０３０５０６３７（Ａ２））に電圧制御器が開示されている。この電圧制御器は、アナログ／デジタル変換器（ＡＤＣ）と、補償器（３００）と、変調器（４００）とを備える。アナログ／デジタル変換器（ＡＤＣ）は、アナログ入力をデジタル入力に変換する。補償器（３００）は、ルックアップテーブル（３０２）を含んでおり、デジタル誤差信号に基づいてデジタル制御信号（１５４）を確定する。変調器（４００）は、確定されたデジタル制御信号に応答して電源制御信号（１５６）を供給するように動作する。この電圧制御器は、スイッチング期間を有するスイッチング電力変換器の出力電圧を制御する。アナログ／デジタル変換器（ＡＤＣ）は、遅延セルアレイ（７４０）を含む遅延線アナログ／デジタル変換器（７００）を備える。該遅延セルアレイ（７４０）は、複数の遅延線セルを備える。スイッチング電力変換器のスイッチング期間毎に一回検知電圧をサンプリングするために、遅延線アナログ／デジタル変換器に接続された検知電圧源（１０８）が設けられる。遅延線アナログ／デジタル変換器に接続された基準電圧源（１０６）が設けられる。遅延線アナログ／デジタル変換器に接続されたテスト電圧源（７０４）が設けられる。検知電圧及び基準電圧を、スイッチング電力変換器のスイッチング期間と同期して、選択的に遅延線アナログ／デジタル変換器に供給するスイッチが設けられる。遅延線を通るテスト信号の伝播の程度を測定するための複数のタップ（７５２，７５４）が設けられる。較正器が設けられる。較正器は、基準電圧が遅延線アナログ／デジタル変換器に供給された場合の遅延線を通るテスト信号の伝播の程度と、検知電圧が遅延線アナログ／デジタル変換器に供給された場合の遅延線を通るテスト信号の伝播の程度との差を、スイッチング電力変換器のスイッチング期間内に確定する。そして、検知電圧と基準電圧との差を表すデジタル誤差信号を供給する。基準電圧が遅延線アナログ／デジタル変換器に供給された場合の遅延線を通るテスト信号の伝播の程度と、検知電圧が遅延線アナログ／デジタル変換器に供給された場合の遅延線を通るテスト信号の伝播の程度との差を、スイッチング電力変換器のスイッチング期間内に確定し、検知電圧と基準電圧との差を表すデジタル誤差信号を供給する較正器が設けられる。デジタル制御信号を確定するために、該デジタル誤差信号が補償器に提供される。遅延線アナログ／デジタル変換器の遅延セルの各々は、スイッチング電力変換器のスイッチング期間内にリセットされる。

関連する技術として、特許第４５７５４２０号公報（対応米国特許公報ＵＳ２００９１４６６３０（Ａ１））に半導体装置が開示されている。この半導体装置は、スイッチング電源回路と、デジタル制御回路と、デッドタイム設定回路とを備える。スイッチング電源回路は、直列に接続された２つの半導体スイッチング素子を有する。デジタル制御回路は、半導体スイッチング素子をオン／オフさせるためのスイッチングパルスを前記半導体スイッチング素子に供給する。デッドタイム設定回路は、２つの半導体スイッチング素子が共にオフとなるデッドタイムを設定する。デッドタイム設定回路は、遅延生成回路と、選択回路と、遅延調整回路とを有する。遅延生成回路は、初段から最終段にかけて遅延値が小さい順に直列に接続され互いに遅延値が異なり、遅延値の合計値が初段に入力するパルス信号の周期より小さい複数の遅延素子を有する。遅延生成回路は、前記パルス信号を初段から最終段へと順に伝達させて各遅延素子の出力信号の立ち上がりエッジを、パルス信号の立ち上がりエッジに対して遅延させ、パルス信号の周期を複数に分割するパルスエッジを生成する。選択回路は、各遅延素子の出力信号が入力され、出力信号の中から選択された１つの出力信号を前記デッドタイムを決める信号としてデジタル制御回路に出力する。遅延調整回路は、各遅延素子の出力信号の中から、スイッチングパルスのデューティ比を最小にする出力信号を選択して、選択回路に出力させる。

特許第４５４５４３９号公報 特許第４５７５４２０号公報

上記の電圧制御器のアナログ／デジタル変換器（ＡＤＣ）では、以下のような問題がある。アナログ／デジタル変換器（ＡＤＣ）に求められるＡ／Ｄ変換精度が高いほど、遅延セルアレイ（７４０）やフリップフロップ系列（７５０）の回路規模が大規模化し、アナログ／デジタル変換器（ＡＤＣ）全体の回路規模が大規模化してしまう。そのため、Ａ／Ｄ変換精度を高くするほど、回路面積が増加してしまい、回路規模の小型化や部品の小型化という要求に対応できない。

上記の電圧制御器のアナログ／デジタル変換器（ＡＤＣ）で、そのような問題が生じる理由は以下のとおりである。例えば、このアナログ／デジタル変換器（ＡＤＣ）が１０ビット精度の場合、遅延セルアレイ（７４０）の遅延セル及びフリップフロップ系列（７５０）のフリップフロップは、それぞれ２^１０＝１０２４個必要となる。そして、これらのフリップフロップの出力がそのままエンコーダ回路（７３０）の入力となり、ビット精度を高めている。そのため、このアナログ／デジタル変換器（ＡＤＣ）では、ビット精度を高めるほど、遅延セル及びフリップフロップの数が増加し、エンコーダ回路の面積が大きくなる。その結果、このアナログ／デジタル変換器（ＡＤＣ）では、ビット精度を高めるほど、回路規模が大規模化する。高精度なＡ／Ｄ変換を小規模の回路で行うことが可能な技術が望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態に係る半導体装置は、時間−デジタル変換技術（ＴＤＣ）を用いたＡ／Ｄ変換回路を備えている。そのＡ／Ｄ変換回路は、重み付けされた遅延量を有する複数段の遅延セルと、重み付けされたエンコーダとを備えている。そのエンコーダは、各段の遅延セルから出力される重み付け信号を、遅延セルの段数に対応した重み付けによりエンコードする。

前記一実施の形態によれば、高精度なＡ／Ｄ変換を小規模の回路で行うことができる。

図１は、第１の実施の形態に係るＡ／Ｄ変換器の構成例を示すブロック図である。 図２は、第１の実施の形態に係るＡ／Ｄ変換器の動作例を示すタイミングチャートである。 図３は、第１の実施の形態に係るＡ／Ｄ変換器を用いた場合でのアナログ入力信号をＡ／Ｄ変換出力信号へ変換する変換特性を示すグラフである。 図４は、第１の実施の形態における重み付けエンコーダの入力及びバイナリー変換エンコーダの入力とＡ／Ｄ変換出力信号２０６との真理値表である。 図５は、第２の実施の形態に係るＡ／Ｄ変換器の構成例を示すブロック図である。 図６は、第２の実施の形態に係るＡ／Ｄ変換器の動作例を示すタイミングチャートである。 図７Ａは、第２の実施の形態に係るＡ／Ｄ変換器を用い遅延セルの遅延量を小さくした場合でのアナログ入力信号をＡ／Ｄ変換出力信号へ変換する変換特性を示すグラフである。 図７Ｂは、第２の実施の形態に係るＡ／Ｄ変換器を用い遅延セルの遅延量を大きくした場合でのアナログ入力信号をＡ／Ｄ変換出力信号へ変換する変換特性を示すグラフである。 図８は、第３の実施の形態に係るＡ／Ｄ変換器の構成例を示すブロック図である。 図９は、第３の実施の形態に係るＡ／Ｄ変換器の動作例を示すタイミングチャートである。 図１０は、第４の実施の形態に係るＡ／Ｄ変換器の構成例を示すブロック図である。 図１１は、第５の実施の形態に係るＡ／Ｄ変換器を備える半導体装置としてのデジタル制御電源装置の構成例を示すブロック図である。 図１２は、第５の実施の形態に係るデジタル制御電源装置の演算処理を示すフローチャートである。 図１３は、第５の実施の形態に係るデジタル制御電源装置を用いた場合の平滑化出力電圧の過渡特性を示すグラフである。 図１４は、第５の実施の形態に係るデジタル制御電源装置を用いた場合のＡ／Ｄ変換器出力の過渡特性を示すグラフである。 図１５は、第６の実施の形態に係るＡ／Ｄ変換器を備える半導体装置としての無線通信の送受信装置の構成例を示すブロック図である。 図１６は、第６の実施の形態に係るＡ／Ｄ変換器における入力電圧の時間変化を示すグラフである。

以下、実施の形態に係る半導体装置及び半導体装置の動作方法に関して、添付図面を参照して説明する。

（第１の実施の形態）
本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の構成について説明する。図１は、本実施の形態に係るＡ／Ｄ変換器２００の構成例を示すブロック図である。Ａ／Ｄ変換器２００は、遅延セルアレイ２１０と、エンコーダ３１０とを具備している。

遅延セルアレイ２１０は、直列接続されたｎ個（ｎ段；ｎは２以上の自然数）の遅延セル２１１〜２２０を備えている。遅延セルアレイ２１０は、（基準）クロック信号２０２を入力とし、アナログ入力信号２０１を各段の遅延セル２１１、…、２２０の電源電圧としている。エンコーダ３１０は、遅延セルアレイ２１０の各段の遅延セル２１１、…、２２０の遅延セル出力信号２３１、…、２４０をエンコードして、Ａ／Ｄ変換出力信号２０６（デジタル出力信号）として出力する。ただし、ｎ個の遅延セル２１１〜２２０は、遅延セル２１１、…、２２０ごとに重み付けされた遅延量を有している。エンコーダ３１０は、遅延セルアレイ２１０の各段の遅延セル２１１、…、２２０の遅延セル出力信号２３１、…、２４０を、遅延セル２１１、…、２２０の段数に対応した重み付けによりエンコードする。

本実施の形態に係るｎ個の遅延セル２１１〜２２０は、遅延セル２１１、…、２２０ごとに重み付けされた遅延量を有している。言い換えると、ｎ個の遅延セル２１１〜２２０は、遅延セル２１１、…、２２０ごとに遅延量が異なっている（ただし、部分的には同一の遅延量を有しても良い）。したがって、遅延量の大きな遅延セルは、一つの遅延セルで、複数ビットに対応する遅延量を有することになる。ここで、１ビットに対応する遅延量を有する遅延セルを単位遅延セルと定義すると、複数ビットに対応する遅延量を有する遅延セルは、一つの遅延セルで、複数個の単位遅延セルと同等の機能を有することになる。よって、本実施の形態では、単位遅延セルだけでなく、遅延量の大きな遅延セルも併用することで、単位遅延セルだけを用いる場合と比較して、遅延セルの数を削減することができる。すなわち、遅延セルアレイ２１０の回路面積を削減することができる。また、遅延セル数の削減に伴い、エンコーダ３１０に入力される信号数が削減されるので、それら信号を処理する処理回路を削減することができる。それにより、本実施の形態では、エンコーダ３１０の回路面積を削減することができる。また、遅延セル数や処理回路数の削減に伴い、遅延セルアレイ２１０やエンコーダ３１０内の素子の数が削減される。それにより、本実施の形態では、消費電力を削減することができる。また、素子数が削減されたことに伴い、配置配線が容易になり、回路設計を容易に行うことができる。

以下では、１０ビット変換精度を有するＡ／Ｄ変換器２００を例として更に説明する。

遅延セルアレイ２１０は、直列に接続された遅延セル２１１〜２２０を備えている。遅延セル２１１〜２２０は、それぞれ異なる遅延量を有している。ただし、遅延セル２１１〜２２０の一部は、同一の遅延量を持っていても良い。例えば、遅延セル２１５が遅延量１を有する遅延セル（単位遅延セル）とする。遅延セル２１６は、遅延量１を有する遅延セルとする。遅延セル２１４と遅延セル２１７は、遅延セル２１５の３２倍の遅延量を有する遅延セルとする。遅延セル２１３と遅延セル２１８は、遅延セル２１５の６４倍の遅延量を有する遅延セルとする。遅延セル２１２と遅延セル２１９は、遅延セル２１５の１２８倍の遅延量を有する遅延セルとする。遅延セル２１１と遅延セル２２０は、遅延セル２１６の２５６倍の遅延量を有する遅延セルとする。ただし、本実施の形態において、各遅延セルの遅延量は一例であり、異なる他の遅延量を有していても良い。

遅延セル２１１は、アナログ入力信号２０１と、クロック信号２０２と、クロック信号２０２をインバータ２３０で論理的に反転させて生成される反転クロック信号２０４とを入力とし、遅延セル出力信号２３１を出力する。ただし、アナログ入力信号２０１及び反転クロック信号２０４は遅延セル２１１の電源ノードに入力される。クロック信号２０２は遅延セル２１１の入力ノードに入力される。クロック信号２０２を遅延セル２１１の遅延量で遅延させた遅延セル出力信号２３１は遅延セル２１１の出力ノードから出力される。

遅延セル２１２は、アナログ入力信号２０１と、反転クロック信号２０４と、遅延セル出力信号２３１を入力とし、遅延セル出力信号２３２を出力する。ただし、アナログ入力信号２０１及び反転クロック信号２０４は遅延セル２１２の電源ノードに入力される。遅延セル出力信号２３１は遅延セル２１２の入力ノードに入力される。遅延セル出力信号２３１を遅延セル２１２の遅延量で遅延させた遅延セル出力信号２３２は遅延セル２１２の出力ノードから出力される。

同様に、遅延セル２１３〜２２０（７０個）は、アナログ入力信号２０１と、反転クロック信号２０４と、それぞれ遅延セル出力信号２３２〜２３９とを入力とし、それぞれ遅延セル出力信号２３３〜２４０を出力する。ただし、アナログ入力信号２０１及び反転クロック信号２０４は遅延セル２１３〜２２０の電源ノードに入力される。遅延セル出力信号２３２〜２３９は、それぞれ遅延セル２１３〜２２０の入力ノードに入力される。遅延セル出力信号２３２〜２３９を遅延セル２１３〜２２０の遅延量で遅延させた遅延セル出力信号２３３〜２４０は、それぞれ遅延セル２１３〜２２０の出力ノードから出力される。

また、この図１の例では、記載が省略されているが、遅延セル２１５と遅延セル２１６との間には、６２個の遅延セルがある。したがって、遅延セルは、７２個設けられている。そして、遅延セル出力信号２３５と遅延セル出力信号２３６との間には、６２個の遅延セルに対応して、６２個の遅延セルの出力信号がある。したがって、遅延セルの出力信号は、７２個ある。遅延セル出力信号２３５〜遅延セル出力信号２３６の６４個の出力のうち、第Ｎ番目の出力を、遅延セル出力信号２３５−Ｎとも表記する。つまり、遅延セル出力信号２３５と遅延セル出力信号２３５−１とは同じ出力信号を示し、遅延セル出力信号２３６と遅延セル出力信号２３５−６４とは同じ信号を示している。

エンコーダ３１０は、ラッチアレイ２５０とラッチ信号エンコーダ３１１とを備えている。
ラッチアレイ２５０は、複数のフリップフロップ２５１〜２６０を備えている。複数のフリップフロップ２５１〜２６０の各々は、複数の遅延セル２１１〜２２０の各々に対応して設けられている。複数のフリップフロップ２５１〜２６０は、複数の遅延セル２１１〜２２０の遅延セル出力信号２３１〜２４０を、共通の遅延クロック信号２０５に応答してラッチする。また、この図１の例では、記載が省略されているが、フリップフロップ２５５とフリップフロップ２５６との間には、６２個のフリップフロップがある。したがって、フリップフロップは、遅延セルと同じく７２個設けられている。

ここで、遅延クロック信号２０５は、クロック信号２０２を遅延回路２２５で遅延させた信号である。遅延回路２２５は、基準電圧２０３を電源電圧として供給されている。遅延回路２２５の遅延量は、アナログ信号（アナログ入力信号２０１）が正しくデジタル信号（Ａ／Ｄ変換出力信号２０６）に変換できるように、予め設定されている。また、フリップフロップ２５１〜２６０は、遅延クロック信号２０５が同じタイミングで供給されるように遅延回路２２５から等距離に設置されている。

フリップフロップ２５１は遅延セル出力信号２３１をデータ入力とし、遅延クロック信号２０５をクロック入力とし、ラッチ信号２７１を出力する。同様にフリップフロップ２５２〜２６０（７１個）は、それぞれ遅延セル出力信号２３２〜２４０をデータ入力とし、遅延クロック信号２０５をクロック入力とし、それぞれラッチ信号２７２〜２８０を出力する。このように、フリップフロップ２５１〜２６０は、それぞれ遅延セル２１１〜２２０の直後に設けられることが好ましい。遅延セル２１１〜２２０からの遅延セル出力信号２３２〜２４０に対する配線遅延や寄生容量などの影響を抑制でき、フリップフロップ２５１〜２６０遅延セル出力信号２３１〜２４０を容易に適切なタイミングで受信することができるからである。

ラッチ信号エンコーダ３１１は、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数（遅延セル２１１から数えて第何番目にあるかを示す数）に対応した重み付けによりエンコードする。ラッチ信号エンコーダ３１１は、重み付けエンコーダ２９０と、バイナリー変換エンコーダ３００とを含んでいる。

重み付けエンコーダ２９０は、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数（遅延セル２１１から数えて第何番目にあるかを示す数）に対応した重み付けによりエンコードしたエンコード信号Ｑ１〜Ｑ１０２４を出力する。すなわち、重み付けエンコーダ２９０は、ラッチ信号２７１〜２８０を入力とし、エンコード信号Ｑ１〜Ｑ１０２４を出力する。重み付けの具体例については後述される。

バイナリー変換エンコーダ３００は、エンコード信号Ｑ１〜Ｑ１０２４をバイナリー変換して、１０ビットのＡ／Ｄ変換出力信号２０６を出力する。すなわち、バイナリー変換エンコーダ３００は、エンコード信号Ｑ１〜Ｑ１０２４を入力とし、Ａ／Ｄ変換出力信号２０６を出力する。

次に、本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の動作について説明する。図２は、本実施の形態に係るＡ／Ｄ変換器２００の動作例を示すタイミングチャートである。ここで、（ａ）はアナログ入力信号２０１、（ｂ）はクロック信号２０２、（ｃ）は遅延クロック信号２０５、（ｄ）は遅延セル出力信号２３１、（ｅ）は遅延セル出力信号２３２、（ｆ）は遅延セル出力信号２３３、（ｇ）は遅延セル出力信号２３４、（ｈ）は遅延セル出力信号２３５（＝２３５−１）、（ｉ）は遅延セル出力信号２３５−２０、（ｊ）は遅延セル出力信号２３５−２１、（ｋ）は遅延セル出力信号２３６（＝２３５−６４）、（ｌ）は遅延セル出力信号２３７、（ｍ）は遅延セル出力信号２３８、（ｎ）は遅延セル出力信号２３９、（ｏ）遅延セル出力信号２４０、（ｐ）はラッチ信号２７１〜２８０、（ｑ）は重み付けエンコーダ出力（エンコード信号Ｑ１〜Ｑ１０２４）、（ｒ）Ａ／Ｄ変換出力信号２０６、である。

図１で示していない外部の回路が、アナログ入力信号２０１をＡ／Ｄ変換器２００へ入力する（（ａ）参照）。アナログ入力信号２０１がセトリングした時間Ｔ０で、図１で示していない制御回路が、クロック信号２０２をＬｏｗレベルからＨｉｇｈレベルにする（（ｂ）参照）。それにより、クロック信号２０２が遅延セル２１１〜２２０を伝播する。その結果、遅延セル２１１〜２２０が、それぞれの遅延量に応じてクロック信号２０２を遅延した遅延セル出力信号２３１〜２４０を出力する（（ｄ）〜（ｏ）参照）。

遅延回路２２５は、クロック信号２０２を一定時間（ΔＴ＝Ｔ１−Ｔ０）だけ遅延した遅延クロック信号２０５を出力する（（ｂ）参照）。遅延回路２２５から等距離に配置されたフリップフロップ２５１〜２６０は、遅延クロック信号２０５の立ち上がり時間Ｔ１で、遅延セル出力信号２３１〜２４０をラッチして、ラッチ信号２７１〜２８０として出力する（（ｐ）参照）。

ラッチ信号２７１は、ｑ２５６として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７１は、２５６ビット分のデータに対応し、２５６ビット分の重みがあるとして取り扱われる。同様に、ラッチ信号２７２は、ｑ３８４として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７２は、１２８ビット分のデータに対応し、１２８ビット分の重みがあるとして取り扱われる。ラッチ信号２７３は、ｑ４４８として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７３は、６４ビット分のデータに対応し、６４ビット分の重みがあるとして取り扱われる。ラッチ信号２７４は、ｑ４８０として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７４は、３２ビット分のデータに対応し、３２ビット分の重みがあるとして取り扱われる。ラッチ信号２７５〜２７６（６４個のラッチ信号）は、それぞれｑ４８０〜ｑ５４４として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７５〜２７６（６４個のラッチ信号）は、それぞれ１ビット分のデータに対応し、１ビット分の重みがあるとして取り扱われる。ラッチ信号２７７は、ｑ５７６として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７７は、３２ビット分のデータに対応し、３２ビット分の重みがあるとして取り扱われる。ラッチ信号２７８は、ｑ６４０として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７８は、６４ビット分のデータに対応し、６４ビット分の重みがあるとして取り扱われる。ラッチ信号２７９は、ｑ７６８として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７８は、１２８ビット分のデータに対応し、１２８ビット分の重みがあるとして取り扱われる。ラッチ信号２８０は、ｑ１０２４として重み付けエンコーダ２９０に入力される。すなわち、ラッチ信号２７７は、２５６ビット分のデータに対応し、２５６ビット分の重みがあるとして取り扱われる。

図２の例では、ラッチ信号２７１〜２８０（重み付けエンコーダ２９０の入力となる７２ビットの信号）をバス表記でＶＡＬ１としており（（ｐ）参照）、次の信号となる。ただし、ここでは、Ａ／Ｄ変換出力信号２０６が「５０１（１０進数）」となる場合を例にして説明する。
（ｑ２５６、ｑ３８４、ｑ４４８、ｑ４８０、ｑ４８１、…、ｑ５０１、ｑ５０２、…、ｑ５４４、ｑ５７６、ｑ６４０、ｑ７６８、ｑ１０２４）＝（１１１１１…１０…０００００）

重み付けエンコーダ２９０は、ラッチ信号２７１〜２８０を、遅延セル２１１〜２２０に対応した重み付けによりエンコードして、エンコード信号Ｑ１〜Ｑ１０２４として出力する（（ｑ）参照）。

図２の例では、ラッチ信号２７１〜２８０を重み付けエンコードした結果であるエンコード信号Ｑ１〜Ｑ１０２４（重み付けエンコーダ２９０の出力である１０２４ビットの信号）をバス表記でＶＡＬ２としており（（ｑ）参照）、次の出力となる。
（Ｑ１、Ｑ２、…、Ｑ５０１、Ｑ５０２、…、Ｑ１０２３、Ｑ１０２４）＝（１１…１０…００）

バイナリー変換エンコーダ３００は、エンコード信号Ｑ１〜Ｑ１０２４をバイナリー変換して、１０ビットのＡ／Ｄ変換出力信号２０６を出力する（（ｒ）参照）。

図２の例では、エンコード信号Ｑ１〜Ｑ１０２４をバイナリー変換した結果であるＡ／Ｄ変換出力信号２０６（バイナリー変換エンコーダ３００の出力である１０ビットの信号）をバス表記でＶＡＬ３としており（（ｒ）参照）、次の出力となる。
Ａ／Ｄ変換出力信号２０６＝（０１１１１１０１０１）（＝５０１（１０進数））

次に、時間Ｔ２で、図１で示していない制御回路が、クロック信号２０２をＨｉｇｈレベルからＬｏｗレベルにする。その結果、遅延セル２１１〜２２０の全てがリセットされ、遅延セル出力信号２３１〜２４０は、Ｌｏｗレベルとなる。

全ての遅延セル２１１〜２２０がリセットされると、アナログ入力信号２０１が変化し入力される。その後は、時間Ｔ０からＴ２までの動作が繰り返される。

以上のようにして、本実施の形態に係るＡ／Ｄ変換器を備える半導体装置が動作する。

図３は、本実施の形態に係るＡ／Ｄ変換器２００を用いた場合でのアナログ入力信号２０１をＡ／Ｄ変換出力信号２０６へ変換する変換特性を示すグラフである。横軸はアナログ入力信号２０１（電圧）であり縦軸はＡ／Ｄ変換出力信号２０６（ビットコード）である。Ａ／Ｄ変換器２００のダイナミックレンジを０〜Ｖ_３とする。

このＡ／Ｄ変換器２００では、アナログ入力信号２０１の範囲がＡ（０〜Ｖ_１、Ｖ_２〜Ｖ_３）の場合、アナログ入力信号２０１をＡ／Ｄ変換出力信号２０６（デジタル信号）へ変換する変換特性が粗くなっている。一方、アナログ入力信号２０１の範囲がＢ（Ｖ_１〜Ｖ_２）の場合、変換特性が細かくなっている。すなわち、このＡ／Ｄ変換器２００は、Ｂの範囲については高い精度が必要であるが、Ａの範囲については高い精度が必要でない場合に適用可能なＡ／Ｄ変換器である。言い換えると、このＡ／Ｄ変換器２００は、Ｂ使用目的がＢの範囲でのＡ／Ｄ変換であり、Ａの範囲でのＡ／Ｄ変換は重要でない場合に適用可能なＡ／Ｄ変換器である。

つまり、このＡ／Ｄ変換器２００では、遅延セルの遅延量の精度は、Ａの範囲は粗くできる。そのため、小さい遅延量の遅延セルを多量に用いるのではなく、大きい遅延量の遅延セルを少数だけ用いることができる。それにより、遅延セルの数の削減が可能になり、遅延セルアレイ全体として回路面積を削減することができる。具体的には、本実施の形態の１０ビット精度のＡ／Ｄ変換器２００の場合、遅延セルの数を１０２４個から７２個へ削減できる。遅延セルの削減に伴い、フリップフロップの数を削減することが可能になり、ラッチアレイ全体として回路面積を削減することができる。具体的には、本実施の形態の１０ビット精度のＡ／Ｄ変換器２００の場合、フリップフロップの数を１０２４個から７２個へ削減できる。

図４は、本実施の形態における重み付けエンコーダ２９０の入力（ラッチ信号２７１〜２８０）及びバイナリー変換エンコーダ３００の入力（エンコード信号Ｑ１〜Ｑ１０２４）と、Ａ／Ｄ変換出力信号２０６との真理値表である。ただし、ｑＡは、ｑ４８２〜ｑ５４３の信号を示している。ｑＸは、その信号の０、又は、１を示している。ＱＢは、Ｑ４８２〜Ｑ５４３の信号を示している。ＱＸは、その信号の０、又は、１を示している。Ｘは、Ａ／Ｄ変換出力信号２０６が４８２〜５４３のいずれかのコードであることを示している。

ｑＡ、ＱＢ、ｑＸ、ＱＸ、Ｘの具体的例を示す。
Ｘ＝５０１であるとすると、そのときの重み付けエンコーダ２９０の入力は、ｑＡ：ｑ４８２〜ｑ５０１は、ｑＸ：「１」で、ｑＡ：ｑ５０２〜ｑ５４３は、ｑＸ：「０」となる。バイナリー変換エンコーダ３００の入力は、ＱＢ：Ｑ４８２〜Ｑ５０１は、ＱＸ：「１」で、ＱＢ：Ｑ５０２〜Ｑ５４３は、ＱＸ：「０」となる。
言い換えると、Ａ／Ｄ変換出力信号２０６：Ｘ＝５０１であるとき、以下のようになる。
（ｑ２５６、…、ｑ４８１、…、ｑ５０１、ｑ５０２、…、ｑ５４４、…、ｑ１０２４）
＝（１…１…１０…０…０）：７２ビット
（Ｑ１、…、Ｑ４８１、…、Ｑ５０１、Ｑ５０２、…、Ｑ５４４、…、Ｑ１０２４）
＝（１…１…１０…０…０）：１０２４ビット
Ａ／Ｄ変換出力信号２０６＝（０１１１１１０１０１）：１０ビット

Ａ／Ｄ変換出力信号２０６は、４８１〜５４４の範囲では、１コード刻みでの出力となる。一方、その他の範囲では、２コード刻み以上（この例では、最大２５６コード刻み）での粗い出力となる。したがって、出力するＡ／Ｄ変換コードの総数を非常に少なくすることができる。そのため、重み付けエンコーダ２９０とバイナリー変換エンコーダ３００を合わせて論理合成して回路を生成することにより、大幅な回路面積の削減が可能となる。

このとき、４８１〜５４４の範囲では、ビット精度の高い出力が可能である。一方、その他の範囲では、ビット精度の相対的に低い出力となる。このように、本実施の形態では、所望の範囲でのビット精度を高くし、それ以外の範囲でのビット精度を相対的に低くすることにより、所望の範囲でのビット精度を高くしつつ、全体として、大幅な回路面積の削減が可能となる。言い換えると、ダイナミックレンジを広く取る必要はあるが、高精度なＡ／Ｄ変換が必要な範囲が決まっている場合に、特に好適に利用できる。

なお、本実施の形態において、ビット精度の高い出力の範囲（例示：１コード刻みでの出力範囲）は、上述の例のようなダイナミックレンジの中心付近の箇所だけに限定されるものではない。例えば、後述されるように、ビット精度の高い出力の範囲は、ダイナミックレンジの中心からずれた箇所であっても良い。あるいは、ビット精度の高い出力の範囲は、ダイナミックレンジの端部付近の箇所であっても良いし、ダイナミックレンジの中で飛び飛びに複数箇所あっても良い。更に、本実施の形態において、ビット精度は、上述の例のようなダイナミックレンジの中心付近の箇所から両端付近へ徐々に低下する場合に限定されるものではない。例えば、ビット精度は、高と低のような二種類であっても良いし、高と中と低のような三種類であっても良いし、２倍刻みでなくても良い。

本実施の形態では、遅延セルやフリップフロップの回路面積の削減による効果と、重み付けエンコーダやバイナリー変換エンコーダの回路面積の削減による効果とを組み合わせると、単位遅延セルだけを用いる従来技術と比較して比べ、回路面積を９０％削減することができる。言い換えると、従来技術と比較して、回路面積を１／１０にすることができる。すなわち、高精度なＡ／Ｄ変換を小規模の回路で行うことができる。

また、本実施の形態では、遅延セルやフリップフロップの回路面積の削減や、重み付けエンコーダやバイナリー変換エンコーダの回路面積の削減に伴い、回路内の素子の数が削減される。それにより、回路の消費電力を削減することができる。また、素子数が削減されたことに伴い、配置配線が容易になり、回路設計を容易に行うことができる。

（第２の実施の形態）
本実施の形態に係るＡ／Ｄ変換器を備える半導体装置について説明する。本実施の形態では、初段（第１段）の遅延セル４１１の遅延量を可変にした点で、第１の実施の形態と相違している。以下、相違点について主に説明する。

本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の構成について説明する。図５は、本実施の形態に係るＡ／Ｄ変換器４００の構成例を示すブロック図である。このＡ／Ｄ変換器４００のうち、図１のＡ／Ｄ変換器２００同一のものは、同じ番号を振り、その説明を省略する。本実施の形態のＡ／Ｄ変換器４００は、遅延セルアレイ４１０と、エンコーダ３２０とを具備している。

遅延セルアレイ４１０は、直列に接続された遅延セル４１１、遅延セル２１２〜２２０を備えている。
遅延セル４１１は、遅延セルアレイ４１０における初段（第１段）の遅延セルである。遅延セル４１１は、アナログ入力信号２０１と、クロック信号２０２と、反転クロック信号２０４と、遅延量制御信号４０１（以下、ＤＳＥＬ４０１とも記す）を入力とし、遅延セル出力信号２３１を出力する。遅延セル４１１は、ＤＳＥＬ４０１により、その遅延量を変更可能である。言い換えると、ＤＳＥＬ４０１の値により、遅延セル４１１の遅延量を変更することができる。ＤＳＥＬ４０１は、例えば、外部の制御回路から入力される。なお、遅延セル４１１は、例えば、インバータ回路において、Ｐｃｈトランジスタと電源電圧との間に、可変抵抗素子を挿入したものを用いることができる。その可変抵抗素子の抵抗値を、ＤＳＥＬ４０１を用いて調整することで、インバータ回路のスルーレートを調整して、遅延時間を調整することができる。

エンコーダ３２０は、ラッチアレイ２５０とラッチ信号エンコーダ３２１とを備えている。ラッチ信号エンコーダ３２１は、重み付けエンコーダ４９０と、バイナリー変換エンコーダ３００とを含んでいる。
重み付けエンコーダ４９０は、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数に対応した重み付けによりエンコードしたエンコード信号Ｑ１〜Ｑ１０２４を出力する。ただし、遅延セル４１１におけるクロック信号２０２の遅延量は、ＤＳＥＬ４０１により変更可能である。そのため、遅延セル４１１の遅延量がＤＳＥＬ４０１により変更された場合には、後述されるようにラッチ信号２７１、…、２８０をエンコードするための重み付けも変更する必要がある。したがって、その場合には、重み付けエンコーダ４９０は、ＤＳＥＬ４０１に基づいて、重み付けを変更する。そして、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数に対応した変更済みの重み付けによりエンコードして、エンコード信号Ｑ１〜Ｑ１０２４として出力する。すなわち、重み付けエンコーダ２９０は、ラッチ信号２７１〜２８０と、ＤＳＥＬ４０１とを入力とし、エンコード信号Ｑ１〜Ｑ１０２４を出力する。

次に、本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の動作について説明する。図６は、本実施の形態に係るＡ／Ｄ変換器４００の動作例を示すタイミングチャートである。ここで、（ａ）はクロック信号２０２、（ｂ）は遅延セル４１１の遅延量が相対的に小さい場合における遅延セル出力信号２３１、（ｃ）は遅延セル４１１の遅延量が相対的に中程度の場合における遅延セル出力信号２３１、（ｄ）は遅延セル４１１の遅延量が相対的に大きい場合における遅延セル出力信号２３１、である。

本実施の形態では、アナログ入力信号２０１がある電圧（Ｖ０）で一定である場合、図６のようにＤＳＥＬ４０１により遅延セル４１１の遅延量がそれぞれｔｄ１、ｔｄ２、ｔｄ３と変化できるようにする。その場合、重み付けエンコーダ４９０は、ＤＳＥＬ４０１の遅延量に応じてオフセットを追加したエンコード信号Ｑ１〜Ｑ１０２４を出力する。例えば、遅延セル４１１の遅延量がｔｄ２の場合を、標準的な遅延量とする。その場合、ＤＳＥＬ４０１で示す遅延セル４１１の遅延量をｔｄ１と小さくしたときには、オフセットをマイナスのオフセットとする。一方、遅延量をｔｄ３と大きくしたときには、オフセットをプラスのオフセットとする。

具体的には、遅延セル４１１の遅延量がｔｄ２の場合、時間Ｔ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が１．４Ｖ（Ｖ_１）〜１．６Ｖ（Ｖ_２）の範囲と仮定する。そのとき、遅延セル４１１の遅延量をｔｄ１に小さくすると、アナログ入力信号２０１の電圧Ｖ０が同じ電圧範囲（１．４Ｖ〜１．６Ｖ）では、時間Ｔ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４を超えて伝播することになる。言い換えると、遅延セル４１１の遅延量をｔｄ１に小さくすると、時間Ｔ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が、例えば、１．３Ｖ（Ｖ_１１）〜１．５Ｖ（Ｖ_１２）の範囲となる（０．１Ｖ低下）。すなわち、Ａ／Ｄ変換器４００で検出されるアナログ入力電圧範囲は、全体として低電圧側にシフトすることになる。前述の例では、アナログ入力電圧範囲は、０．１Ｖ分低電圧側にシフトする。したがって、重み付けエンコーダ４９０は、ＤＳＥＬ４０１に基づいて、アナログ入力電圧範囲が低下することに対応して、ラッチ信号２７１〜２８０に関して、低電圧側にシフトした電圧に相当するコード量を減じる処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。前述の例では、重み付けエンコーダ４９０は、ＤＳＥＬ４０１に基づいて、ラッチ信号２７１〜２８０に関して、０．１Ｖに相当するコード量として３２コードを減じる処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。

同様に、遅延セル４１１の遅延量をｔｄ３に大きくすると、アナログ入力信号２０１の電圧Ｖ０が同じ電圧範囲（１．４Ｖ〜１．６Ｖ）では、時間Ｔ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４よりも手前までしか伝播しないことになる。言い換えると、遅延セル４１１の遅延量をｔｄ３に大きくすると、時間Ｔ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が、例えば、１．５Ｖ（Ｖ_２１）〜１．７Ｖ（Ｖ_２２）の範囲となる（０．１Ｖ上昇）。すなわち、Ａ／Ｄ変換器４００で検出されるアナログ入力電圧範囲は、全体として高電圧側にシフトすることになる。前述の例では、アナログ入力電圧範囲は、０．１Ｖ分高電圧側にシフトする。したがって、重み付けエンコーダ４９０は、ＤＳＥＬ４０１に基づいて、アナログ入力電圧範囲が上昇することに対応して、ラッチ信号２７１〜２８０に関して、高電圧側にシフトした電圧に相当するコード量を加える処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。前述の例では、重み付けエンコーダ４９０は、ＤＳＥＬ４０１に基づいて、ラッチ信号２７１〜２８０に関して、０．１Ｖに相当するコード量として３２コードを加える処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。

以上のことから、本実施の形態のＡ／Ｄ変換器４００について以下のように言うことができる。
遅延セル４１１の遅延量をｔｄ２としたときにＡ／Ｄ変換のビット精度が高い入力範囲が、Ｖ_ｍ２−ΔＶ_ｍ２〜Ｖ_ｍ２＋ΔＶ_ｍ２と仮定する。つまり、アナログ入力信号２０１としてＶ_ｍ２−ΔＶ_ｍ２〜Ｖ_ｍ２＋ΔＶ_ｍ２を入力すると、遅延セル２１５−１〜２１５−６４が切り替わることと等価である。言い換えると、アナログ入力信号２０１としてＶ_ｍ２−ΔＶ_ｍ２〜Ｖ_ｍ２＋ΔＶ_ｍ２を入力すると、遅延セル２１５−１〜２１５−６４にクロック信号２０２が達する。

遅延セル４１１の遅延量をｔｄ１に変化させると、その分（Δｔ＝ｔｄ２−ｔｄ１）だけ遅延量が小さくなるので、その分だけクロック信号２０２の伝播が早くなる。その結果、同じ入力範囲Ｖ_ｍ２−ΔＶ_ｍ２〜Ｖ_ｍ２＋ΔＶ_ｍ２では、クロック信号２０２は、遅延セル２１６（２１５−６４）よりも先へ伝播することになる。そのため、Ａ／Ｄ変換のビット精度が高い入力範囲は、Ｖ_ｍ２−ΔＶ_ｍ２〜Ｖ_ｍ２＋ΔＶ_ｍ２よりもクロック信号２０２の伝播が遅くなるような電圧範囲となる。言い換えれば、Ａ／Ｄ変換のビット精度が高い入力範囲を、低い電圧範囲に変更することができる。遅延セル４１１の遅延量ｔｄ１とすると、アナログ入力信号２０１の電圧範囲をＶ_ｍ１−ΔＶ_ｍ１〜Ｖ_ｍ１＋ΔＶ_ｍ１（ここで、Ｖ_ｍ１＜Ｖ_ｍ２）とすることができる。

一方、遅延セル４１１の遅延量をｔｄ３に変化させると、その分（Δｔ＝ｔｄ３−ｔｄ２）だけ遅延量が大きくなるので、その分だけクロック信号２０２の伝播が遅くなる。その結果、同じ入力範囲Ｖ_ｍ２−ΔＶ_ｍ２〜Ｖ_ｍ２＋ΔＶ_ｍ２では、クロック信号２０２は、遅延セル２１６（２１５−６４）よりも手前までしか伝播しないことになる。そのため、Ａ／Ｄ変換のビット精度が高い入力範囲は、Ｖ_ｍ２−ΔＶ_ｍ２〜Ｖ_ｍ２＋ΔＶ_ｍ２よりもクロック信号２０２の伝播が速くなるような電圧範囲となる。言い換えれば、Ａ／Ｄ変換のビット精度が高い入力範囲を、高い電圧範囲に変更することができる。遅延セル４１１の遅延量ｔｄ３とすると、アナログ入力信号２０１の電圧範囲をＶ_ｍ３−ΔＶ_ｍ３〜Ｖ_ｍ３＋ΔＶ_ｍ３（ここで、Ｖ_ｍ３＞Ｖ_ｍ２）とすることができる。

例えば、図３において、遅延セル２１１を遅延量ｔｄ２の遅延セル４１１と仮定する。その場合、Ｖ_１＝Ｖ_ｍ２−ΔＶ_ｍ２、Ｖ_２＝Ｖ_ｍ２＋ΔＶ_ｍ２であり、Ａ／Ｄ変換のビット精度が高いアナログ入力信号２０１の電圧範囲（Ｂ）はＶ１〜Ｖ２である。

図７Ａは、本実施の形態に係るＡ／Ｄ変換器４００を用い、遅延セル４１１の遅延量をｔｄ１とした場合でのアナログ入力信号２０１をＡ／Ｄ変換出力信号２０６へ変換する変換特性を示すグラフである。横軸はアナログ入力信号２０１であり縦軸はＡ／Ｄ変換出力信号２０６である。Ａ／Ｄ変換器４００のダイナミックレンジを０〜Ｖ_３とする。

このＡ／Ｄ変換器４００では、アナログ入力信号２０１の範囲がＡ（０〜Ｖ_１１、Ｖ_１２〜Ｖ_３）の場合、アナログ入力信号２０１をＡ／Ｄ変換出力信号２０６（デジタル信号）へ変換する変換特性が粗くなっている。一方、アナログ入力信号２０１の範囲がＢ（Ｖ_１１〜Ｖ_１２）の場合、変換特性が細かくなっている。すなわち、このＡ／Ｄ変換器４００は、Ｂの範囲については高い精度が必要であるが、Ａの範囲については高い精度が必要でない場合に適用可能なＡ／Ｄ変換器である。言い換えると、このＡ／Ｄ変換器２００は、使用目的がＢの範囲でのＡ／Ｄ変換であり、Ａの範囲でのＡ／Ｄ変換は重要でない場合に適用可能なＡ／Ｄ変換器である。この場合、Ｖ_１１＝Ｖ_ｍ１−ΔＶ_ｍ１、Ｖ_１２＝Ｖ_ｍ１＋ΔＶ_ｍ１であり、Ａ／Ｄ変換のビット精度が高いアナログ入力信号２０１の電圧範囲（Ｂ）はＶ_１１〜Ｖ_１２である。この電圧範囲は、図３の電圧範囲（Ｖ_１〜Ｖ_２）よりも低電圧側にシフトしている。

一方、図７Ｂは、本実施の形態に係るＡ／Ｄ変換器４００を用い、遅延セル４１１の遅延量をｔｄ３とした場合でのアナログ入力信号２０１をＡ／Ｄ変換出力信号２０６へ変換する変換特性を示すグラフである。横軸はアナログ入力信号２０１であり縦軸はＡ／Ｄ変換出力信号２０６である。Ａ／Ｄ変換器４００のダイナミックレンジを０〜Ｖ_３とする。

このＡ／Ｄ変換器４００では、アナログ入力信号２０１の範囲がＡ（０〜Ｖ_２１、Ｖ_２２〜Ｖ_３）の場合、アナログ入力信号２０１をＡ／Ｄ変換出力信号２０６（デジタル信号）へ変換する変換特性が粗くなっている。一方、アナログ入力信号２０１の範囲がＢ（Ｖ_２１〜Ｖ_２２）の場合、変換特性が細かくなっている。すなわち、このＡ／Ｄ変換器４００は、Ｂの範囲については高い精度が必要であるが、Ａの範囲については高い精度が必要でない場合に適用可能なＡ／Ｄ変換器である。言い換えると、このＡ／Ｄ変換器２００は、使用目的がＢの範囲でのＡ／Ｄ変換であり、Ａの範囲でのＡ／Ｄ変換は重要でない場合に適用可能なＡ／Ｄ変換器である。この場合、Ｖ_２１＝Ｖ_ｍ３−ΔＶ_ｍ３、Ｖ_２２＝Ｖ_ｍ３＋ΔＶ_ｍ３であり、Ａ／Ｄ変換のビット精度が高いアナログ入力信号２０１の電圧範囲（Ｂ）はＶ_２１〜Ｖ_２２である。この電圧範囲は、図３の電圧範囲（Ｖ_１〜Ｖ_２）よりも高電圧側にシフトしている。

本実施の形態では、遅延セル４１１の遅延量をｔｄ１に小さくすると、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が相対的に低くなる。したがって、高精度に測定したいアナログ入力信号２０１の電圧Ｖ０の電圧範囲が相対的に低い場合には、ＤＳＥＬ４０１により、遅延セル４１１の遅延量を小さくする。それにより、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の電圧範囲を低くすることができる。

一方、遅延セル４１１の遅延量をｔｄ３に大きくすると、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が相対的に高くなる。したがって、高精度に測定したいアナログ入力信号２０１の電圧Ｖ０の電圧範囲が相対的に高い場合には、ＤＳＥＬ４０１により、遅延セル４１１の遅延量を大きくする。それにより、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の電圧範囲を高くすることができる。

本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
また、上述されたように、本実施の形態では、遅延量制御信号（ＤＳＥＬ）４０１を追加することにより、Ａ／Ｄ変換のビット精度が高くなる、アナログ入力信号２０１の入力範囲を自在に変更することができる。それにより、電圧範囲の異なる種々のアナログ入力信号に対して、このＡ／Ｄ変換器４００を適用することが可能となる。

（第３の実施の形態）
本実施の形態に係るＡ／Ｄ変換器を備える半導体装置について説明する。本実施の形態では、フリップフロップ２５１〜２６０のクロック入力である遅延クロック信号２０５の出力タイミングを可変にした点で、第１の実施の形態と相違している。以下、相違点について主に説明する。

本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の構成について説明する。図８は、本実施の形態に係るＡ／Ｄ変換器５００の構成例を示すブロック図である。このＡ／Ｄ変換器５００のうち、図１のＡ／Ｄ変換器２００同一のものは、同じ番号を振り、その説明を省略する。本実施の形態のＡ／Ｄ変換器５００は、遅延セルアレイ２１０と、エンコーダ３３０とを具備している。

エンコーダ３３０は、ラッチアレイ２５０と遅延回路５２５とラッチ信号エンコーダ３３１とを備えている。遅延回路５２５は、クロック信号２０２を遅延させて、遅延クロック信号２０５として出力する。遅延回路５２５は、基準電圧２０３を電源電圧として、基準電圧回路遅延量制御信号５０１（以下、ＶＳＥＬ５０１とも記す）を制御信号として供給されている。遅延回路５２５におけるクロック信号２０２の遅延量は、ＶＳＥＬ５０１により変更可能である。すなわち、遅延回路５２５は、基準電圧２０３を電源とし、クロック信号２０２とＶＳＥＬ５０１を入力とし、遅延クロック信号２０５を出力する。なお、遅延セル５２５は、例えば、インバータ回路において、Ｐｃｈトランジスタと電源電圧との間に、可変抵抗素子を挿入したものを用いることができる。その可変抵抗素子の抵抗値を、ＶＳＥＬ５０１により調整することで、インバータ回路のスルーレートを調整して、遅延時間を調整することができる。

ラッチ信号エンコーダ３３１は、重み付けエンコーダ５９０と、バイナリー変換エンコーダ３００とを含んでいる。重み付けエンコーダ５９０は、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数に対応した重み付けによりエンコードしたエンコード信号Ｑ１〜Ｑ１０２４を出力する。ただし、遅延回路５２５の遅延量がＶＳＥＬ５０１により変更された場合には、後述されるようにラッチ信号２７１、…、２８０をエンコードするための重み付けも変更する必要がある。したがって、その場合には、重み付けエンコーダ５９０は、ＶＳＥＬ５０１に基づいて、重み付けを変更する。そして、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数に対応した変更済みの重み付けによりエンコードして、エンコード信号Ｑ１〜Ｑ１０２４として出力する。すなわち、重み付けエンコーダ５９０は、ラッチ信号２７１〜２８０と、ＶＳＥＬ５０１とを入力とし、エンコード信号Ｑ１〜Ｑ１０２４を出力する。

次に、本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の動作について説明する。図９は、本実施の形態に係るＡ／Ｄ変換器５００の動作例を示すタイミングチャートである。ここで、（ａ）はクロック信号２０２、（ｂ）は遅延回路５２５の遅延量が相対的に小さい場合における遅延クロック信号２０５、（ｃ）は遅延回路５２５の遅延量が相対的に中程度の場合における遅延クロック信号２０５、（ｄ）は遅延回路５２５の遅延量が相対的に大きい場合における遅延クロック信号２０５、である。

本実施の形態では、基準電圧２０３が一定であり、図９のようにＶＳＥＬ５０１により遅延回路５２５の遅延量がそれぞれｔｄ１１、ｔｄ１２、ｔｄ１３と変化できるようにする。その場合、重み付けエンコーダ５９０は、ＶＳＥＬ５０１の遅延量に応じてオフセットを追加したエンコード信号Ｑ１〜Ｑ１０２４を出力する。例えば、遅延回路５２５の遅延量がｔｄ１２の場合を、標準的な遅延量とする。その場合、ＶＳＥＬ５０１で示す遅延回路５２５の遅延量をｔｄ１１と小さくしたときには、オフセットをプラスのオフセットとする。一方、遅延量をｔｄ１３と大きくしたときには、オフセットをマイナスのオフセットとする。

具体的には、遅延回路５２５の遅延量がｔｄ１２の場合、遅延クロック信号２０５が時間Ｔ１でフリップフロップ２５１〜２６０に入力されると仮定する。また、クロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が１．４Ｖ〜１．６Ｖの範囲と仮定する。そのとき、遅延回路５２５の遅延量をｔｄ１１に小さくすると、遅延クロック信号２０５が時間Ｔ１−ΔＴ１でフリップフロップ２５１〜２６０に入力されることになる。そのため、アナログ入力信号２０１の電圧Ｖ０が同じ電圧範囲（１．４Ｖ〜１．６Ｖ）では、時間Ｔ１−ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４より手前までしか伝播しないことになる。言い換えると、遅延回路５２５の遅延量をｔｄ１１に小さくすると、時間Ｔ１−ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が、例えば、１．５Ｖ〜１．７Ｖの範囲となる（０．１Ｖ上昇）。すなわち、Ａ／Ｄ変換器５００で検出されるアナログ入力電圧範囲は、全体として高電圧側にシフトすることになる。前述の例では、アナログ入力電圧範囲は、０．１Ｖ分高電圧側にシフトする。したがって、重み付けエンコーダ５９０は、ＶＳＥＬ５０１に基づいて、アナログ入力電圧範囲が上昇することに対応して、ラッチ信号２７１〜２８０に関して、高電圧側にシフトした電圧に相当するコード量を加える処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。前述の例では、重み付けエンコーダ５９０は、ＶＳＥＬ５０１に基づいて、ラッチ信号２７１〜２８０に関して、０．１Ｖに相当するコード量として３２コードを加える処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。

同様に、遅延回路５２５の遅延量をｔｄ１３に大きくすると、遅延クロック信号２０５が時間Ｔ１＋ΔＴ１でフリップフロップ２５１〜２６０に入力されることになる。そのため、アナログ入力信号２０１の電圧Ｖ０が同じ電圧範囲（１．４Ｖ〜１．６Ｖ）では、時間Ｔ１＋ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４よりも先に伝播することになる。言い換えると、遅延回路５２５の遅延量をｔｄ１３に大きくすると、時間Ｔ１＋ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が、例えば、１．３Ｖ〜１．５Ｖの範囲となる（０．１Ｖ低下）。すなわち、Ａ／Ｄ変換器５００で検出されるアナログ入力電圧範囲は、全体として低電圧側にシフトすることになる。前述の例では、アナログ入力電圧範囲は、０．１Ｖ分低電圧側にシフトする。したがって、重み付けエンコーダ５９０は、ＶＳＥＬ５０１に基づいて、アナログ入力電圧範囲が低下することに対応して、ラッチ信号２７１〜２８０に関して、低電圧側にシフトした電圧に相当するコード量を減ずる処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。前述の例では、重み付けエンコーダ５９０は、ＶＳＥＬ５０１に基づいて、ラッチ信号２７１〜２８０に関して、０．１Ｖに相当するコード量として３２コードを減ずる処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。

以上のことから、本実施の形態のＡ／Ｄ変換器５００について以下のように言うことができる。
遅延回路５２５の遅延量をｔｄ１２としたときにＡ／Ｄ変換のビット精度が高い入力範囲が、Ｖ_ｍ１２−ΔＶ_ｍ１２〜Ｖ_ｍ１２＋ΔＶ_ｍ１２と仮定する。つまり、アナログ入力信号２０１としてＶ_ｍ１２−ΔＶ_ｍ１２〜Ｖ_ｍ１２＋ΔＶ_ｍ１２を入力すると、遅延セル２１５−１〜２１５−６４が切り替わるタイミングで、遅延クロック信号２０５がＬｏｗレベルからＨｉｇｈレベルへ立ち上がることと等価である。言い換えると、アナログ入力信号２０１としてＶ_ｍ１２−ΔＶ_ｍ１２〜Ｖ_ｍ１２＋ΔＶ_ｍ１２を入力すると、遅延クロック信号２０５の立ち上がりタイミングで、遅延セル２１５−１〜２１５−６４にクロック信号２０２が達する。

遅延回路５２５の遅延量をｔｄ１１に変化させると、その分（Δｔ１＝ｔｄ１２−ｔｄ１１）だけ遅延量が小さくなるので、その分だけ遅延クロック信号２０５の立ち上がりタイミングが早くなる。その結果、クロック信号２０２が遅延セル２１５−１〜２１５−６４に伝播される時間よりも早いタイミングで、遅延セル出力信号２３１〜２４０がラッチされることになる。そのため、Ａ／Ｄ変換のビット精度が高い入力範囲は、Ｖ_ｍ１２−ΔＶ_ｍ１２〜Ｖ_ｍ１２＋ΔＶ_ｍ１２よりもクロック信号２０２の伝播が早くなるような電圧範囲となる。言い換えれば、Ａ／Ｄ変換のビット精度が高い入力範囲を、高い電圧範囲に変更することができる。遅延回路５２５の遅延量ｔｄ１１とすると、アナログ入力信号２０１の電圧範囲をＶ_ｍ１１−ΔＶ_ｍ１１〜Ｖ_ｍ１１＋ΔＶ_ｍ１１（ここで、Ｖ_ｍ１１＞Ｖ_ｍ１２）とすることができる。この場合は、概念的には、図７Ｂに対応する。

一方、遅延回路５２５の遅延量をｔｄ１３に変化させると、その分（Δｔ１＝ｔｄ１３−ｔｄ１２）だけ遅延量が大きくなるので、その分だけ遅延クロック信号２０５の立ち上がりタイミングが遅くなる。その結果、クロック信号２０２が遅延セル２１５−１〜２１５−６４に伝播される時間よりも遅いタイミングで、遅延セル出力信号２３１〜２４０がラッチされることになる。そのため、Ａ／Ｄ変換のビット精度が高い入力範囲は、Ｖ_ｍ１２−ΔＶ_ｍ１２〜Ｖ_ｍ１２＋ΔＶ_ｍ１２よりもクロック信号２０２の伝播が遅くなるような電圧範囲となる。言い換えれば、Ａ／Ｄ変換のビット精度が高い入力範囲を、低い電圧範囲に変更することができる。遅延回路５２５の遅延量ｔｄ１３とすると、アナログ入力信号２０１の電圧範囲をＶ_ｍ１３−ΔＶ_ｍ１３〜Ｖ_ｍ１３＋ΔＶ_ｍ１３（ここで、Ｖ_ｍ１３＜Ｖ_ｍ１２）とすることができる。この場合は、概念的には、図７Ａに対応する。

本実施の形態では、遅延回路５２５の遅延量をｔｄ１１に小さくすると、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が相対的に高くなる。したがって、高精度に測定したいアナログ入力信号２０１の電圧Ｖ０の電圧範囲が相対的に高い場合には、ＶＳＥＬ５０１により、遅延回路５２５の遅延量を小さくする。それにより、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の電圧範囲を高くすることができる。

一方、遅延回路５２５の遅延量をｔｄ１３に大きくすると、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が相対的に低くなる。したがって、高精度に測定したいアナログ入力信号２０１の電圧Ｖ０の電圧範囲が相対的に低い場合には、ＶＳＥＬ５０１により、遅延回路５２５の遅延量を大きくする。それにより、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の電圧範囲を低くすることができる。

本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
また、上述されたように、本実施の形態では、基準電圧回路遅延量制御信号（ＶＳＥＬ）５０１を追加することにより、Ａ／Ｄ変換のビット精度が高くなる、アナログ入力信号２０１の入力範囲を自在に変更することができる。それにより、電圧範囲の異なる種々のアナログ入力信号に対して、このＡ／Ｄ変換器５００を適用することが可能となる。

（第４の実施の形態）
本実施の形態に係るＡ／Ｄ変換器を備える半導体装置について説明する。本実施の形態では、第３の実施の形態とは異なる方法で、フリップフロップ２５１〜２６０のクロック入力である遅延クロック信号２０５の出力タイミングを可変にした点で、第１の実施の形態と相違している。以下、相違点について主に説明する。

本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の構成について説明する。図１０は、本実施の形態に係るＡ／Ｄ変換器６００の構成例を示すブロック図である。このＡ／Ｄ変換器６００のうち、図１のＡ／Ｄ変換器２００同一のものは、同じ番号を振り、その説明を省略する。本実施の形態のＡ／Ｄ変換器６００は、遅延セルアレイ２１０と、エンコーダ３４０とを具備している。

エンコーダ３４０は、ラッチアレイ２５０と遅延回路６２５と電源電圧制御回路６３０とラッチ信号エンコーダ３４１とを備えている。遅延回路６２５は、クロック信号２０２を遅延させて、遅延クロック信号２０５として出力する。遅延回路６２５は、基準電圧２０３を電源電圧として供給されている。遅延回路６２５におけるクロック信号２０２の遅延量は、基準電圧２０３により変更可能である。すなわち、遅延回路６２５は、変更可能な基準電圧２０３を電源とし、クロック信号２０２を入力とし、遅延クロック信号２０５を出力する。

電源電圧制御回路６３０は、基準電圧２０３を遅延回路６２５の電源電圧として出力する。電源電圧制御回路６３０は、基準電圧２０３を上昇又は低下させることで、遅延回路６２５の遅延量を制御する。言い換えると、電源電圧制御回路６３０は、基準電圧２０３を増加又は低下させることで、遅延クロック信号２０５の出力タイミングを制御する。電源電圧制御回路６３０は、更に、基準電圧２０３の値を示す基準電圧通知信号６０１（以下、ＶＡ６０１とも記す）を出力する。

ラッチ信号エンコーダ３４１は、重み付けエンコーダ６９０と、バイナリー変換エンコーダ３００とを含んでいる。重み付けエンコーダ６９０は、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数に対応した重み付けによりエンコードしたエンコード信号Ｑ１〜Ｑ１０２４を出力する。ただし、遅延回路５２５の遅延量が基準電圧２０３により変更された場合には、後述されるようにラッチ信号２７１、…、２８０をエンコードするための重み付けも変更する必要がある。したがって、その場合には、重み付けエンコーダ６９０は、電源電圧制御回路６３０から出力されたＶＡ６０１に基づいて、重み付けを変更する。そして、ラッチアレイ２５０の各段のフリップフロップ２５１、…、２６０のラッチ信号２７１、…、２８０を、遅延セル２１１、…、２２０の段数に対応した変更済みの重み付けによりエンコードして、エンコード信号Ｑ１〜Ｑ１０２４として出力する。すなわち、重み付けエンコーダ６９０は、ラッチ信号２７１〜２８０と、ＶＡ６０１とを入力とし、エンコード信号Ｑ１〜Ｑ１０２４を出力する。

次に、本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の動作について説明する。
本実施の形態に係るＡ／Ｄ変換器６００では、電源電圧制御回路６３０が、基準電圧２０３を、例えば、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３（Ｖｒｅｆ１＞Ｖｒｅｆ２＞Ｖｒｅｆ３）と変更することができると仮定する。また、基準電圧２０３がＶｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３の場合、遅延回路６２５の遅延量がそれぞれｔｄ２１、ｔｄ２２、ｔｄ２３と変化するものと仮定する。

電源電圧制御回路６３０は、出力する基準電圧２０３の値に対応したＶＡ６０１を重み付けエンコーダ６９０へ出力する。重み付けエンコーダ６９０は、ＶＡ６０１に応じてオフセットを追加したエンコード信号Ｑ１〜Ｑ１０２４を出力する。例えば、ＶＡ６０１が基準電圧２０３＝Ｖｒｅｆ１を示していれば、オフセットをプラスのオフセットとする。一方、ＶＡ６０１が基準電圧２０３＝Ｖｒｅｆ３であることを示していれば、オフセットをマイナスのオフセットとする。

具体的には、電源電圧制御回路６３０が、基準電圧２０３をＶｒｅｆ２としたとき、遅延回路６２５の遅延量がｔｄ２２の場合、遅延クロック信号２０５が時間Ｔ１でフリップフロップ２５１〜２６０に入力されると仮定する。また、クロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が１．４Ｖ〜１．６Ｖの範囲と仮定する。そのとき、電源電圧制御回路６３０が、基準電圧２０３をＶｒｅｆ１としたとき、遅延回路６２５の遅延量は、ｔｄ２１（＜ｔｄ２２）に小さくなる。それにより、遅延クロック信号２０５が時間Ｔ１−ΔＴ１でフリップフロップ２５１〜２６０に入力されることになる。そのため、アナログ入力信号２０１の電圧Ｖ０が同じ電圧範囲（１．４Ｖ〜１．６Ｖ）では、時間Ｔ１−ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４より手前までしか伝播しないことになる。言い換えると、遅延回路６２５の遅延量がｔｄ２１に小さくなると、時間Ｔ１−ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が、例えば、１．５Ｖ〜１．７Ｖの範囲となる（０．１Ｖ上昇）。すなわち、Ａ／Ｄ変換器６００で検出されるアナログ入力電圧範囲は、全体として高電圧側にシフトすることになる。前述の例では、アナログ入力電圧範囲は、０．１Ｖ分高電圧側にシフトする。したがって、重み付けエンコーダ６９０は、ＶＡ６０１に基づいて、アナログ入力電圧範囲が上昇することに対応して、ラッチ信号２７１〜２８０に関して、高電圧側にシフトした電圧に相当するコード量を加える処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。前述の例では、重み付けエンコーダ６９０は、ＶＡ６０１に基づいて、ラッチ信号２７１〜２８０に関して、０．１Ｖに相当するコード量として３２コードを加える処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。

同様に、電源電圧制御回路６３０が、基準電圧２０３をＶｒｅｆ３としたとき、遅延回路６２５の遅延量は、ｔｄ２３（＞ｔｄ２２）に大きくなる。それにより、遅延クロック信号２０５が時間Ｔ１＋ΔＴ１でフリップフロップ２５１〜２６０に入力されることになる。そのため、アナログ入力信号２０１の電圧Ｖ０が同じ電圧範囲（１．４Ｖ〜１．６Ｖ）では、時間Ｔ１＋ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４よりも先に伝播することになる。言い換えると、遅延回路６２５の遅延量がｔｄ２３に大きくなると、時間Ｔ１＋ΔＴ１でクロック信号２０２が遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が、例えば、１．３Ｖ〜１．５Ｖの範囲となる（０．１Ｖ低下）。すなわち、Ａ／Ｄ変換器６００で検出されるアナログ入力電圧範囲は、全体として低電圧側にシフトすることになる。前述の例では、アナログ入力電圧範囲は、０．１Ｖ分低電圧側にシフトする。したがって、重み付けエンコーダ６９０は、ＶＡ６０１に基づいて、アナログ入力電圧範囲が低下することに対応して、ラッチ信号２７１〜２８０に関して、低電圧側にシフトした電圧に相当するコード量を減ずる処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。前述の例では、重み付けエンコーダ５９０は、ＶＡ６０１に基づいて、ラッチ信号２７１〜２８０に関して、０．１Ｖに相当するコード量として３２コードを減ずる処理を追加して、エンコード信号Ｑ１〜Ｑ１０２４を生成する。

以上のことから、本実施の形態のＡ／Ｄ変換器６００について以下のように言うことができる。
電源電圧制御回路６３０が基準電圧２０３をＶｒｅｆ２としたときにＡ／Ｄ変換のビット精度が高い入力範囲が、Ｖ_ｍ２２−ΔＶ_ｍ２２〜Ｖ_ｍ２２＋ΔＶ_ｍ２２と仮定する。つまり、アナログ入力信号２０１としてＶ_ｍ２２−ΔＶ_ｍ２２〜Ｖ_ｍ２２＋ΔＶ_ｍ２２を入力すると、遅延セル２１５−１〜２１５−６４が切り替わるタイミングで、遅延クロック信号２０５がＬｏｗレベルからＨｉｇｈレベルへ立ち上がることと等価である。言い換えると、アナログ入力信号２０１としてＶ_ｍ２２−ΔＶ_ｍ２２〜Ｖ_ｍ２２＋ΔＶ_ｍ２２を入力すると、遅延クロック信号２０５の立ち上がりタイミングで、遅延セル２１５−１〜２１５−６４にクロック信号２０２が達する。

電源電圧制御回路６３０が基準電圧２０３をＶｒｅｆ１に変化させると、遅延回路６２５での遅延量がｔｄ２１に小さくなる。それにより、その分（Δｔ２＝ｔｄ２２−ｔｄ２１）だけ遅延クロック信号２０５は、早いタイミングでＬｏｗレベルからＨｉｇｈレベルに立ち上がる。その結果、クロック信号２０２が遅延セル２１５−１〜２１５−６４に伝播される時間よりも早いタイミングで、遅延セル出力信号２３１〜２４０がラッチされることになる。そのため、Ａ／Ｄ変換のビット精度が高い入力範囲は、Ｖ_ｍ２２−ΔＶ_ｍ２２〜Ｖ_ｍ２２＋ΔＶ_ｍ２２よりもクロック伝播が早くなるような電圧範囲となる。言い換えれば、Ａ／Ｄ変換のビット精度が高い入力範囲を、高い電圧範囲に変更することができる。基準電圧２０３をＶｒｅｆ１とすると、アナログ入力信号２０１の電圧範囲をＶ_ｍ２１−ΔＶ_ｍ２１〜Ｖ_ｍ２１＋ΔＶ_ｍ２１（ここで、Ｖ_ｍ２１＞Ｖ_ｍ２２）とすることができる。この場合は、概念的には、図７Ｂに対応する。

一方、電源電圧制御回路６３０が基準電圧２０３をＶｒｅｆ３に変化させると、遅延回路６２５での遅延量がｔｄ２３に大きくなる。それにより、その分（Δｔ２＝ｔｄ２３−ｔｄ２２）だけ遅延クロック信号２０５は、遅いタイミングでＬｏｗレベルからＨｉｇｈレベルに立ち上がる。その結果、クロック信号２０２が遅延セル２１５−１〜２１５−６４に伝播される時間よりも遅いタイミングで、遅延セル出力信号２３１〜２４０がラッチされることになる。そのため、Ａ／Ｄ変換のビット精度が高い入力範囲は、Ｖ_ｍ２２−ΔＶ_ｍ２２〜Ｖ_ｍ２２＋ΔＶ_ｍ２２よりもクロック伝播が遅くなるような電圧範囲となる。言い換えれば、Ａ／Ｄ変換のビット精度が高い入力範囲を、低い電圧範囲に変更することができる。基準電圧２０３をＶｒｅｆ３とすると、アナログ入力信号２０１の電圧範囲をＶ_ｍ２３−ΔＶ_ｍ２３〜Ｖ_ｍ２３＋ΔＶ_ｍ２３（ここで、Ｖ_ｍ２３＜Ｖ_ｍ２２）とすることができる。この場合は、概念的には、図７Ａに対応する。

本実施の形態では、電源電圧制御回路６３０が基準電圧２０３をＶｒｅｆ１のように高くして、遅延回路６２５の遅延量をｔｄ２１に小さくすると、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が相対的に高くなる。したがって、高精度に測定したいアナログ入力信号２０１の電圧Ｖ０の電圧範囲が相対的に高い場合には、ＶＡ６０１により、基準電圧２０３を高くする。それにより、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の電圧範囲を高くすることができる。

一方、電源電圧制御回路６３０が基準電圧２０３をＶｒｅｆ３のように低くして、遅延回路６２５の遅延量をｔｄ２３に大きくすると、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の間に伝播するアナログ入力信号２０１の電圧Ｖ０が相対的に低くなる。したがって、高精度に測定したいアナログ入力信号２０１の電圧Ｖ０の電圧範囲が相対的に低い場合には、ＶＡ６０１により、基準電圧２０３を低くする。それにより、ビット精度が高いＡ／Ｄ変換が可能な遅延セル２１５−１〜２１５−６４の電圧範囲を低くすることができる。

本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
また、上述されたように、本実施の形態では、基準電圧通知信号（ＶＡ）６０１を追加することにより、Ａ／Ｄ変換のビット精度が高くなる、アナログ入力信号２０１の入力範囲を自在に変更することができる。それにより、電圧範囲の異なる種々のアナログ入力信号に対して、このＡ／Ｄ変換器６００を適用することが可能となる。

（第５の実施の形態）
本実施の形態に係るＡ／Ｄ変換器を備える半導体装置について説明する。本実施の形態では、第１乃至第４の実施の形態のいずれかに記載のＡ／Ｄ変換器をデジタル制御電源装置に適用している点で、第１乃至第４の実施の形態と相違している。以下、相違点について主に説明する。

本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の構成について説明する。図１１は、本実施の形態に係るＡ／Ｄ変換器９２８を備える半導体装置としてのデジタル制御電源装置９００の構成例を示すブロック図である。本実施の形態に係る半導体装置としてのデジタル制御電源装置９００は、出力トランジスタ９７０と、Ａ／Ｄ変換器９２８と、駆動回路９６０と、制御回路９８１とを具備している。

Ａ／Ｄ変換器９２８は、第１の実施の形態のＡ／Ｄ変換器２００、第２の実施の形態のＡ／Ｄ変換器４００、第３の実施の形態のＡ／Ｄ変換器５００、第４の実施の形態のＡ／Ｄ変換器６００のいずれかである。Ａ／Ｄ変換器９２８は、平滑化出力電圧９０２（アナログ入力信号２０１）を入力とし、制御回路９８１からクロック信号９２１と基準電圧９２２と制御信号９２５（ただしＡ／Ｄ変換器が４００、５００、６００の場合）を入力とし、Ａ／Ｄ変換出力信号９２３（２０６）を出力する。
制御回路９８１は、駆動回路９６０の動作を制御する。制御回路９８１は、Ａ／Ｄ変換出力信号９２３と出力目標値９１１とに基づいて、駆動回路９６０を制御するＰＷＭ信号９５１を出力し、クロック信号９２１と基準電圧９２２と制御信号９２５とを出力する。
駆動回路（Ｄｒｉｖｅｒ）９６０は、制御回路９８１から出力されたＰＷＭ信号９５１に基づいて、負荷（Ｌｏａｄ）１０００に接続された出力トランジスタ９７０を駆動するドライバ出力信号９６１を出力する。
出力トランジスタ（ＰＯＷＭＯＳ）９７０は、一端をＤＣ電源９０１に他端を負荷（Ｌｏａｄ）１０００に接続されている。出力トランジスタ（ＰＯＷＭＯＳ）９７０は、駆動回路９６０のドライバ出力信号９６１によりオン／オフを制御され、ドライバ出力信号９６１に対応するデジタル制御電源出力電圧９０３を出力する。デジタル制御電源出力電圧９０３は、インダクタ９７１及びコンデンサ９７２により平滑化され、平滑化出力電圧９０２となり、Ａ／Ｄ変換器９２８（２００、４００、５００、６００）の入力となる。

制御回路９８１は、出力目標値レジスタ９１０と、Ａ／Ｄ制御器９２０と、加算器９３０と、電源制御器９４０と、ＰＷＭ発生器９５０とを備えている。
出力目標値レジスタ９１０は、Ａ／Ｄ制御器９２０及び加算器９３０に、Ａ／Ｄ変換出力信号９２３（Ａ／Ｄ変換出力信号２０６）の出力目標値９１１を出力する。出力目標値９１１は、平滑化出力電圧９０２の目標値である。
Ａ／Ｄ制御器９２０は、出力目標値９１１に基づいて、クロック信号９２１（２０２）、基準電圧９２２（２０３）及び制御信号９２５（ＤＳＥＬ４０１、ＶＳＥＬ５０１、ＶＡ６０１）を出力する。特に、制御信号９２５については、出力目標値９１１を含む電圧範囲と遅延セル２１５〜２１６の電圧範囲とが概ね一致するように設定される。
加算器９３０は、出力目標値９１１とＡ／Ｄ変換出力信号９２３（２０６）とに基づいて、両者の差分を算出し、目標値差分信号９３１として出力する。
電源制御器９４０は、目標値差分信号９３１に基づいて、ＰＩＤなどの制御に基づいて算出された電源制御データ９４１を出力する。
ＰＷＭ発生器９５０は、電源制御データ９４１に基づいて、ＰＷＭ信号を生成し、ＰＷＭ信号９５１として出力する。

なお、デジタル制御電源装置は、ＡＤ変換器９２８及び制御回路９８１が一つの半導体チップに含まれていても良い。あるいは、ＡＤ変換器９２８、制御回路９８１及び駆動回路９６０が制御回路９８０として一つの半導体チップに含まれていても良い。あるいは、制御回路９８０及び出力トランジスタ９７０が一つの半導体チップに含まれていても良い。

本実施の形態に係るデジタル制御電源装置の動作について説明する。
図１２は、本実施の形態に係るデジタル制御電源装置の演算処理（動作）を示すフローチャートである。
まず、例えば外部の制御回路は、デジタル制御電源装置９００における各レジスタや設定値を初期状態に設定する（ステップＳ９０１）。次に、その制御回路は、出力目標値レジスタ９１０の出力目標値９１１として平滑化出力電圧９０２の目標値を設定する（ステップＳ９０２）。続いて、Ａ／Ｄ制御器９２０は、出力目標値９１１に応じて制御信号９２５を調整して出力する（ステップＳ９０３）。但し、制御信号９２５は、Ａ／Ｄ変換器９２８により変わる。第１の実施の形態のＡ／Ｄ変換器２００を用いる場合には、制御信号９２５は使用されない。第２の実施の形態のＡ／Ｄ変換器４００を用いる場合には、制御信号９２５はＤＳＥＬ４０１に対応する信号である。第３の実施の形態のＡ／Ｄ変換器５００を用いる場合には、制御信号９２５はＶＳＥＬ５０１に対応する信号である。第４の実施の形態のＡ／Ｄ変換器６００を用いる場合には、制御信号９２５はＶＡ６０１に対応する信号である。

Ａ／Ｄ変換器９２８は、制御信号９２５に基づいて遅延量を調整し、平滑化出力電圧９０２（アナログ入力信号２０１）とＡ／Ｄ制御器９２０で生成されたクロック信号９２１（２０２）及び基準電圧９２２（２０３）とに基づいて、Ａ／Ｄ変換を実施する。Ａ／Ｄ変換器９２８は、そのＡ／Ｄ変換の結果をＡ／Ｄ変換出力信号９２３（２０６）として出力する（ステップＳ９０４）。

加算器９３０は、出力目標値９１１とＡ／Ｄ変換出力信号９２３とに基づいて、２入力の符号付きの差分を求め、目標値差分信号９３１として出力する（ステップＳ９０５）。電源制御器９４０は、目標値差分信号９３１に基づいて、例えばＰＩＤ制御のようなデジタル演算やディジタルフィルタによる演算により、ＰＷＭ発生器９５０で発生させるＰＷＭ信号のデューティ値を算出する。そして、電源制御器９４０は、その演算結果を電源制御データ９４１としてＰＷＭ発生器９５０に出力する（ステップＳ９０６）。ＰＷＭ発生器９５０は、電源制御データ９４１で示されるデューティの値をＰＷＭ波形に変換し、ＰＷＭ信号９５１として駆動回路９６０へ出力する。駆動回路９６０は、ＰＷＭ信号９５１に基づいて、負荷となる出力トランジスタ９７０を駆動するドライバ出力信号９６１を生成し、出力トランジスタ９７０に出力する（ステップＳ９０７）。

出力トランジスタ９７０は、ドライバ出力信号９６１に対応するデジタル制御電源出力電圧９０３を出力する（ハイレベルの出力電圧は、ＤＣ電源９０１に依存する）。それにより、デジタル制御電源出力電圧９０３がインダクタ９７１及びコンデンサ９７２により平滑化された平滑化出力電圧９０２が出力電源電圧となり、Ａ／Ｄ変換器９２８の入力ともなる（ステップＳ９０８）。

次に、Ａ／Ｄ制御器９２０は、ステップＳ９０４からステップＳ９０８のシーケンスを終了するか否かを判断する（ステップＳ９０９）。シーケンスを終了しない場合（ステップＳ９０９：Ｎｏ）、ステップＳ９０４に戻り、シーケンスを終了する場合（ステップＳ９０９：Ｙｅｓ）、制御を終了する。

図１３は、本実施の形態に係るデジタル制御電源装置を用いた場合の平滑化出力電圧の過渡特性を示すグラフである。横軸は時間を示し、縦軸は平滑化出力電圧９０２を示している。また、図１４は、本実施の形態に係るデジタル制御電源装置を用いた場合のＡ／Ｄ変換器出力の過渡特性を示すグラフである。横軸は時間を示し、縦軸はＡ／Ｄ変換出力信号９２３を示している。この図の例では、Ａ／Ｄ変換出力信号９２３の期待値が５１２である場合を示している。

これらの図において、縦軸に並行な線は、Ａ／Ｄ変換器のサンプリング周期を示している。横軸の時間０は、最初に実施されるステップＳ９０４を示している。そして、サンプリング周期ごとにステップＳ９０４からステップＳ９０８が繰り返し実行される。

例えば、第２の実施の形態のＡ／Ｄ変換器４００では、サンプリング周期ごとに平滑化出力電圧９０２をサンプリングし、Ａ／Ｄ変換を行う。第２の実施の形態のＡ／Ｄ変換器４００は、ＤＳＥＬ４０１の遅延量が中（ｔｄ２）の場合、遅延セルアレイ２１０の遅延量の比を先頭から順に、２５６、１２８、６４、３２、１・・・１（６４個）、３２、６４、１２８、２５６としている。そのため、図１３の平滑化出力電圧９０２を入力とした場合のＡ／Ｄ変換出力信号９２３は、図１４に示すような変換特性を示しながら、目標値５１２に収束する。この場合、目標値付近の範囲においては、高いビット精度が必要であるが、それ以外の範囲では、それほど高いビット精度は必要ない。そのため、本実施の形態では、目標値付近の範囲でのビット精度を高くし、それ以外の範囲でのビット精度を相対的に低くすることにより、目標値付近の範囲でのビット精度を高くしつつ、全体として、大幅な回路面積の削減が可能となる。

本実施の形態において、このデジタル制御電源装置９００に第１乃至第４の実施の形態のいずれかのＡ／Ｄ変換器を適用することにより、従来のＴＤＣを用いたＡ／Ｄ変換器と比べ、Ａ／Ｄ変換器自体の面積が約９０％程度削減できる。その理由は、第１の実施の形態において説明したとおりである。また、このデジタル制御電源装置９００に第１乃至第４の実施の形態のいずれかのＡ／Ｄ変換器を適用することにより、Ａ／Ｄ変換器の素子数削減に伴い消費電力が削減され、デジタル制御電源装置として変換効率を高くすることができる。

（第６の実施の形態）
本実施の形態に係るＡ／Ｄ変換器を備える半導体装置について説明する。本実施の形態では、第１乃至第４の実施の形態のいずれかに記載のＡ／Ｄ変換器を無線通信の送受信装置に適用している点で、第１乃至第４の実施の形態と相違している。以下、相違点について主に説明する。

本実施の形態に係るＡ／Ｄ変換器を備える半導体装置の構成について説明する。図１５は、本実施の形態に係るＡ／Ｄ変換器１３００を備える半導体装置としての無線通信の送受信装置１１００の構成例を示すブロック図である。この図の例では、受信側の復調器までのみを示している。本実施の形態に係る半導体装置としての無線通信の送受信装置１１００は、アナログ受信部１２００と、Ａ／Ｄ変換器１３００と、復調器１４００とを具備している。

アナログ受信部１２００は、ＢＰＦ（Ｂａｎｄ−Ｐａｓｓ Ｆｉｌｔｅｒ）１２１０、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）１２２０、ＭＩＸ（Ｍｉｘｅｒ）１２３０、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）１２４０、ＬＰＦ（Ｌｏｗ−Ｐａｓｓ Ｆｉｌｔｅｒ）１２５０、ＶＧＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）１２６０を備えている。アナログ受信部１２００は、アンテナで受信された無線信号を処理して、ｐｏｓｉｔｉｖｅ側のアナログ受信信号とｎｅｇａｔｉｖｅ側のアナログ受信信号を出力する。

Ａ／Ｄ変換器１３００は、第１の実施の形態のＡ／Ｄ変換器２００、第２の実施の形態のＡ／Ｄ変換器４００、第３の実施の形態のＡ／Ｄ変換器５００、第４の実施の形態のＡ／Ｄ変換器６００のいずれかである。ただし、Ａ／Ｄ変換器１３００は、ｐｏｓｉｔｉｖｅ側とｎｅｇａｔｉｖｅ側との２系統を有している。ｐｏｓｉｔｉｖｅ側のＡ／Ｄ変換器１３００は、ｐｏｓｉｔｉｖｅ側のアナログ受信信号（アナログ入力信号２０１）をＡ／Ｄ変換して、ｐｏｓｉｔｉｖｅ側のＡ／Ｄ変換出力信号（２０６）として復調器１４００へ出力する。同様に、ｎｅｇａｔｉｖｅ側のＡ／Ｄ変換器１３００は、ｎｅｇａｔｉｖｅ側のアナログ受信信号（アナログ入力信号２０１）をＡ／Ｄ変換して、ｎｅｇａｔｉｖｅ側のＡ／Ｄ変換出力信号（２０６）として復調器１４００へ出力する。ただし、クロック信号（２０２）、基準電圧（２０３）及び制御信号（ＤＳＥＬ４０１（Ａ／Ｄ変換器４００）、ＶＳＥＬ５０１（Ａ／Ｄ変換器５００）、ＶＡ６０１（Ａ／Ｄ変換器６００））は、例えば、図示されない制御回路から供給される。

復調器１４００は、ｐｏｓｉｔｉｖｅ側のＡ／Ｄ変換出力信号（２０６）とｎｅｇａｔｉｖｅ側のＡ／Ｄ変換出力信号（２０６）とに基づいて、受信信号を復調する。

図１６は、本実施の形態に係るＡ／Ｄ変換器１３００における入力電圧の時間変化を示すグラフである。縦軸はＡ／Ｄ変換器１３００ヘのアナログ受信信号の入力電圧を示し、横軸は時間を示している。アナログ受信部１２００では、ＶＧＡ１２６０から出力されるアナログ受信信号の出力範囲が決まる。その出力範囲が、Ａ／Ｄ変換器１３００で高いビット精度が必要とされる電圧範囲となる。したがって、その電圧範囲が、Ａ／Ｄ変換器１３００におけるビット精度が高い入力範囲に対応するように、Ａ／Ｄ変換器１３００が設定（調整）されて使用される。このように、アナログ受信信号の出力範囲では高いビット精度が必要であるが、それ以外の範囲ではそれほど高いビット精度は必要ない。そのため、本実施の形態では、アナログ受信信号の出力範囲でのビット精度を高くし、それ以外の範囲でのビット精度を相対的に低くすることにより、所望の範囲でのビット精度を高くしつつ、全体として、大幅な回路面積の削減が可能となる。

本実施の形態において、この無線通信の送受信装置１１００に第１乃至第４の実施の形態のいずれかのＡ／Ｄ変換器を適用することにより、従来のＴＤＣを用いたＡ／Ｄ変換器と比べ、Ａ／Ｄ変換器自体の面積が約９０％程度削減できる。その理由は、第１の実施の形態において説明したとおりである。また、この無線通信の送受信装置１１００に第１乃至第４の実施の形態のいずれかのＡ／Ｄ変換器を適用することにより、Ａ／Ｄ変換器の素子数削減に伴い消費電力が削減されるので、特に携帯機器において電池消耗を抑制でき好ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

２００ 実施例１のＡ／Ｄ変換器
２０１ アナログ入力信号
２０２ クロック信号
２０３ 基準電圧
２０４ 反転クロック信号
２０５ 遅延クロック信号
２０６ Ａ／Ｄ変換器出力
２１０ 遅延セルアレイ
２１１〜２２０ 遅延セル
２２５ 遅延回路
２３０ インバータ
２３１〜２４０ 遅延セル出力信号
２５０ ラッチアレイ
２５１〜２６０ フリップフロップ
２７１〜２８０ ラッチ信号
２９０ 重み付けエンコーダ
３００ バイナリー変換エンコーダ
３１０ エンコーダ
３１１ ラッチ信号エンコーダ
３２０ エンコーダ
３２１ ラッチ信号エンコーダ
３３０ エンコーダ
３３１ ラッチ信号エンコーダ
３４０ エンコーダ
３４１ ラッチ信号エンコーダ
４００ 実施例２のＡ／Ｄ変換器
４０１ 遅延量制御信号（ＤＳＥＬ）
４１０ 遅延セルアレイ
４１１ 遅延セル
４９０ 重み付けエンコーダ
５００ 実施例３のＡ／Ｄ変換器
５０１ 基準電圧回路遅延量制御信号（ＶＳＥＬ）
５２５ 遅延回路
５９０ 重み付けエンコーダ
６００ 実施例４のＡ／Ｄ変換器
６０１ 基準電圧通知信号（ＶＡ）
６２５ 遅延回路
６３０ 電源電圧制御回路
６９０ 重み付けエンコーダ
７４０ セルアレイ
９００ デジタル電源制御回路
９０１ ＤＣ電源
９０２ 平滑化出力
９０３ デジタル制御電源出力
９１０ 出力目標値
９１１ 目標値
９２０ Ａ／Ｄ制御器
９２１ クロック信号
９２２ 基準電圧
９２３ Ａ／Ｄ変換器出力
９２５ 制御信号
９２８ Ａ／Ｄ変換器
９３０ 加算器
９３１ 目標値差分信号
９４０ 電源制御器
９４１ 電源制御データ
９５０ ＰＷＭ発生器
９５１ ＰＷＭ信号
９６０ Ｄｒｉｖｅｒ
９６１ ドライバ出力信号
９７０ ＰＯＷＭＯＳ
９７１ インダクタ
９７２ コンデンサ
９８０ 制御回路
９８１ 制御回路
１０００ 負荷（Ｌｏａｄ）
１２００ アナログ受信部
１２１０ ＢＰＦ
１２２０ ＬＮＡ
１２３０ ＭＩＸ
１２４０ ＰＬＬ
１２５０ ＬＰＦ
１２６０ ＶＧＡ
１３００ Ａ／Ｄ変換器
１４００ 復調器

Claims (12)

1. アナログ−デジタル変換回路を具備し、
   前記アナログ−デジタル変換回路は、
   直列接続されたｎ個（ｎは２以上の自然数）の遅延セルを備え、基準クロック信号を入力とし、アナログ入力信号を各段の遅延セルの電源電圧とする遅延セルアレイと、
   前記遅延セルアレイの各段の遅延セルの出力信号をエンコードして、デジタル出力信号として出力するエンコーダと
   を具備し、
   前記ｎ個の遅延セルは、遅延セルごとに重み付けされた遅延量を有し、
   前記エンコーダは、前記遅延セルアレイの各段の遅延セルの出力信号を、遅延セルの段数に対応した重み付けによりエンコードする
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記エンコーダは、
   前記ｎ個の遅延セルの出力信号を、共通の遅延クロック信号に応答してラッチするｎ個のフリップフロップを備えるラッチアレイと
   前記ラッチアレイの各段のフリップフロップのラッチ信号を、遅延セルの段数に対応した重み付けによりエンコードするラッチ信号エンコーダと
   を備える
   半導体装置。
3. 請求項２に記載の半導体装置において、
   前記ラッチ信号エンコーダは、
   前記ラッチアレイの各段のフリップフロップのラッチ信号を、遅延セルの段数に対応した重み付けによりエンコードしたエンコード信号を出力する重み付けエンコーダと、
   前記エンコード信号をバイナリー変換するバイナリー変換エンコーダと
   を含む
   半導体装置。
4. 請求項１に記載の半導体装置において、
   前記遅延セルアレイの第１段の遅延セルは、遅延量を制御する遅延量制御信号に応答して、前記第１段の遅延セルの遅延量を増加又は減少し、
   前記エンコーダは、前記遅延量制御信号に応答して、前記ｎ個の遅延セルの各々について、遅延セルの段数に対応した重み付けを変更する
   半導体装置。
5. 請求項２に記載の半導体装置において、
   前記遅延クロック信号の出力タイミングは変更可能であり、
   前記ラッチ信号エンコーダは、前記遅延クロック信号の出力タイミングの変更に応答して、前記ｎ個の遅延セルの各々について、遅延セルの段数に対応した重み付けを変更する
   半導体装置。
6. 請求項５に記載の半導体装置において、
   前記エンコーダは、前記遅延クロック信号を出力する遅延回路を更に備え、
   前記遅延回路は、前記遅延クロック信号の出力タイミングを制御する基準電圧回路遅延量制御信号に応答して、前記遅延クロック信号の出力タイミングを早める又は遅くし、
   前記ラッチ信号エンコーダは、前記基準電圧回路遅延量制御信号に応答して、前記ｎ個の遅延セルの各々について、遅延セルの段数に対応した重み付けを変更する
   半導体装置。
7. 請求項５に記載の半導体装置において、
   前記エンコーダは、
   前記遅延クロック信号を出力する遅延回路と、
   前記遅延クロック信号の出力タイミングを制御する基準電圧を、前記遅延回路の電源電圧として出力する電源電圧制御回路と
   を更に備え、
   前記ラッチ信号エンコーダは、前記基準電圧の大きさに対応した基準電圧通知信号に応答して、前記ｎ個の遅延セルの各々について、遅延セルの段数に対応した重み付けを変更する
   半導体装置。
8. 請求項１に記載の半導体装置において、
   出力トランジスタを駆動する駆動回路と、
   前記駆動回路を制御する制御回路と
   を更に具備し、
   前記アナログ−デジタル変換回路は、前記出力トランジスタの出力電圧を前記アナログ入力信号とし、前記デジタル出力信号を出力し、
   前記制御回路は、前記デジタル出力信号と出力目標値とに基づいて、前記駆動回路を制御する制御信号を出力する
   半導体装置。
9. 請求項１に記載の半導体装置において、
   アンテナで受信された無線信号を処理して、アナログ受信信号を出力するアナログ受信部と、
   復調器と
   を更に具備し、
   前記アナログ−デジタル変換回路は、前記アナログ受信信号を前記アナログ入力信号とし、前記デジタル出力信号を出力し、
   前記復調器は、前記デジタル出力信号を復調する
   半導体装置。
10. 半導体装置の動作方法であって、
    ここで、前記半導体装置は、アナログ−デジタル変換回路を具備し、
    前記アナログ−デジタル変換回路は、
    直列接続されたｎ個（ｎは２以上の自然数）の遅延セルを備える遅延セルアレイと、
    エンコーダと
    を備え、
    前記ｎ個の遅延セルが、遅延セルごとに重み付けされた遅延量を有し、
    前記半導体装置の動作方法は、
    前記遅延セルアレイが、基準クロック信号を入力とし、アナログ入力信号を各段の遅延セルの電源電圧として受け取るステップと、
    前記エンコーダが、前記遅延セルアレイの各段の遅延セルの出力信号を、遅延セルの段数に対応した重み付けによりエンコードして、デジタル出力信号として出力するステップと
    を具備する
    半導体装置の動作方法。
11. 請求項１０に記載の半導体装置の動作方法において、
    前記半導体装置は、
    駆動回路と、
    制御回路と
    を更に具備し、
    前記アナログ−デジタル変換回路が、出力トランジスタの出力電圧を前記アナログ入力信号とし、前記デジタル出力信号を出力するステップと、
    前記制御回路が、前記デジタル出力信号と出力目標値とに基づいて、前記駆動回路を制御する制御信号を出力するステップと、
    駆動回路が、出力トランジスタを駆動するステップと
    を具備する
    半導体装置の動作方法。
12. 請求項１０に記載の半導体装置の動作方法において、
    前記半導体装置は、
    アナログ受信部と、
    復調器と
    を更に具備し、
    前記アナログ受信部が、アンテナで受信された無線信号を処理して、アナログ受信信号を出力するステップと、
    前記アナログ−デジタル変換回路が、前記アナログ受信信号を前記アナログ入力信号とし、前記デジタル出力信号を出力するステップと、
    前記復調器が、前記デジタル出力信号を復調するステップと
    を具備する
    半導体装置の動作方法。

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