JP2007006368A - Ａ／ｄ変換回路 - Google Patents

Abstract

【課題】 ＣＭＯＳ製造プロセスの微細化に伴って相対的に増大する加工誤差や微細ゴミの影響を抑制し、特性の安定したＴＡＤ方式のＡ／Ｄ変換回路を提供する。
【解決手段】 パルス遅延回路を構成するトランジスタ（図２（ａ）参照）は、ラッチ＆エンコーダ１２を構成するトランジスタ（図２（ｂ）参照）と比較して、トランジスタ長（ゲートＧｐ，Ｇｎのパターン幅）Ｌを２倍（設計ルールの最小線幅の２倍）、トランジスタ幅も約２倍に設計する。但し、配線パターンとの接続点となるコンタクトウィンドＣｏは、いずれの回路でも最小線幅で形成し、このコンタクトウィンドＣｏのサイズにより大きさが規定されるドレインＤｐ，ＤｎやソースＳｐ，Ｓｎのパターン幅（トランジスタ長Ｌに沿った方向の幅）は、必要最小限の大きさとなるように設計する。
【選択図】 図２

Description

本発明は、半導体集積回路として構成されるＴＡＤ方式のＡ／Ｄ変換回路に関する。

従来より、全ての部分がデジタル回路により構成されたＴＡＤ方式のＡ／Ｄ変換回路が各種提案されている。
その一つとして、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数段直列接続したストレートディレイラインからなるパルス遅延回路を用いて構成され、パルス遅延回路内でのパルス信号の位置に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力するものが知られている（例えば、特許文献１参照。）。

また、回路規模を削減するため、ストレートディレイラインからなるパルス遅延回路の代わりに、遅延ユニットを複数段リング状に接続したリングディレイラインからなるパルス遅延回路と、パルス遅延回路を周回するパルス信号の周回数をカウントする周回数カウンタと用いて構成され、パルス遅延回路内でのパルス信号の位置と周回数カウンタでのカウント値に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力するものも知られている（例えば、特許文献２参照。）。

更に、特許文献１に記載のＡ／Ｄ変換回路を前提として、遅延ユニットの遅延時間の１／ｎ（ｎは２以上の整数）ずつ長さの異なる測定時間の間に、パルス信号が通過した遅延ユニットの段数に対応する数値データをそれぞれ生成するｎ個のパルス位置数値化回路を用いて構成され、これら各パルス位置数値化回路にて得られた数値データを加算した結果をＡ／Ｄ変換データとして出力することにより、高速化，高分解能化を図ったものも知られている（例えば、特許文献３参照。）。

これらＴＡＤ方式のＡ／Ｄ変換回路は、従来のＡ／Ｄ変換回路において必要不可欠なオペアンプ，抵抗，容量等といった微小アナログ電圧信号を扱うアナログ回路を全く必要とせず、安価なＣＭＯＳデジタル回路ＩＣ製造技術だけを用いて容易に製造することができる。

また、ＣＭＯＳデジタル回路の製造プロセス（微細加工技術）における設計ルールは、現在トランジスタ最小寸法（最小線幅等）が０．１μｍ（１００ｎｍ）を切り、９０ｎｍから６５ｎｍ、更に４５ｎｍとなっている。今後更に微細化は進み、近い将来には３０ｎｍ以下も可能となるものと見込まれている。そして、上述したように全てがデジタル回路で構成されたＴＡＤ方式のＡ／Ｄ変換回路は、このような最先端のＣＭＯＳ製造プロセスの適用が構造的に可能である。

また、論理演算（ＡＮＤ、ＯＲ等の論理回路動作）を行なうデジタル回路は、「０」と「１」のみを扱うスイッチング動作が要求され、「０．２」とか「０．３５」というような中間レベルの精度を出す必要はない。従って、デジタル回路では、加工誤差（エッチング加工バラツキ，マスクずれ等）や微細ゴミの影響により、トランジスタの仕上がりサイズ（ゲート等のパターン面積）にばらつきが生じて、トランジスタ毎の駆動能力に多少の差が生じたとしても、製品として問題なく使用することができる。このため、デジタル回路を扱うＣＭＯＳ製造プロセスでは、上述した最先端の技術であっても、アナログ回路を扱う製造プロセスと比較して、許容される加工誤差等が大きいのが一般的である。

なお、加工誤差や微細ゴミは、設計ルールが微細化される割合に比例して、小さくなるものではないため、これら加工誤差や微細ゴミが、トランジスタの仕上がりサイズ（ひいては駆動能力）に与える影響は、設計ルールが微細化するほど相対的に大きくなり、特に、０．３５μｍ設計ルールの次に来る０．１８μｍ未満の設計ルールでは、その影響は無視できないほどに大きい。

ここで、図１３は、（ａ）がＰチャネルトランジスタ（ＦＥＴ）とＮチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータゲート回路のパターンを示したパターン図、（ｂ）がＰチャネルトランジスタの部分の拡大図、（ｃ）が（ｂ）に対して、トランジスタ幅Ｗ及びトランジスタ長（ゲートＧのパターン幅）Ｌを１／２サイズにして示した説明図である。

図１３に示すように、ゲートＧのパターンが加工誤差によって一部欠けた場合、その欠損部分によって、ゲートＧの全有効面積（ドレインＤ，ソースＳに挟まれた領域）が減少する割合は、プロセスが微細化してトランジスタサイズ（トランジスタ幅Ｗやトランジスタ長Ｌ）が小さくなるほど、大きなものとなり、その結果、トランジスタの特性、特に駆動能力に大きな影響を与えることになる。
特開平５−２５９９０７号公報 特開２００４−７８３５号公報 特開２００４−３５７０３０号公報

ところで、ＴＡＤ方式Ａ／Ｄ変換回路を安定に動作させるには、図１４（ａ）に示すように、パルス遅延回路を構成する全ての遅延ユニットでの遅延を均一にして、パルスを均等な速度で遅延伝播させる必要がある。なお、図１４は、パルス遅延回路にパルス信号を入力した場合における各遅延ユニットの出力の変化を模式的に示した説明図であり、図中の（ｋ）はｋ段目の遅延ユニットの出力であることを示す。

しかし、加工誤差や微細ゴミの影響で、遅延ユニットを構成する各トランジスタの駆動能力に微妙な差が生じると、図１４（ｂ）に示すように、各遅延ユニットの遅延時間にばらつきが生じ、Ａ／Ｄ変換データの分解能（１ＬＳＢに対応する入力電圧幅）のバラツキ、即ち、微分非直線性誤差（ＤＮＬ）が大きくなってしまうという問題があった。

また特に、特許文献２に記載のＡ／Ｄ変換回路では、パルス遅延回路内でのパルス信号の位置を特定するタイミングと、周回数カウンタでのカウント値をラッチするタイミングとは、Ａ／Ｄ変換データの上位ビット（カウンタ出力データ）と下位ビット（パルス遅延位置データ）とのマッチングを保つために同時である必要があり、通常、同一のタイミング信号を用いて動作するように構成されている。

また、周回数カウンタは、通常、ビット間の動作遅延のない同期式カウンタで構成され、その同期式カウンタからなる周回数カウンタは、出力データ（カウント値）のビット数が増加するほど、クロックラインの負荷容量が増大する。この負荷容量は、周回数カウンタの動作を遅延させる要因となる。

そして、このような遅延が存在すると、上記タイミング信号によってパルス信号位置の特定が行われる前に、パルス遅延回路（通常、最終段の遅延ユニット）から周回数カウンタを駆動する動作クロックが出力されているにも関わらず、その動作クロックに従って周回数カウンタがカウントアップ動作をする前に、上記タイミング信号によってカウント値のラッチが行われてしまい、Ａ／Ｄ変換データの上位ビットと下位ビットとのマッチングがとれなくなってしまう場合がある。

このため、動作クロックの供給元となる遅延ユニットの駆動能力を補うために、動作クロックの供給ラインに駆動用バッファ回路を挿入すると共に、この駆動用バッファ回路によって動作クロックが遅延する分だけ周回数カウンタのカウント値をラッチするラッチ回路の動作も遅延するように、そのラッチ回路へのタイミング信号の供給ラインにも遅延用バッファ回路を挿入することが行われている。つまり、駆動用バッファ回路と遅延用バッファ回路とは遅延を均一にする必要がある。

しかし、製造プロセスの微細化が進むことによって相対的に大きくなった加工誤差や微細ゴミの影響で、駆動用バッファ回路や遅延用バッファ回路を構成する各トランジスタの駆動能力に差が生じると、両バッファ回路間に遅延差が生じ、上述したように、Ａ／Ｄ変換データの上位ビットと下位ビットとのマッチングがとれなくなってしまう場合があるという問題があった。

また、特許文献３に記載のＡ／Ｄ変換回路は、遅延ユニットでの遅延時間をＴｄとして、各パルス位置数値化回路の測定時間を、単位時間ΔＴ＝Ｔｄ／ｎずつ正確にずらす必要があり、そのために、単位時間ΔＴずつ位相がシフトしたサンプリングクロックを発生させる必要がある。

このサンプリングクロックの発生には、共通の基準クロックが入力されるｎ個のインバータゲート回路を用い、各インバータゲート回路のトランジスタサイズを調整して、インバータゲート回路のスイッチング電圧レベル、即ち信号レベルの反転タイミングを微妙に変化させることにより、互いの位相が単位時間ΔＴずつずれるようにされている。

つまり、このクロック発生回路も、製造プロセス微細化が進むことによって相対的に大きくなった加工誤差や微細ゴミの影響により、クロック発生回路を構成する各トランジスタの駆動能力に微妙な差が生じると、単位時間ΔＴだけ正しく位相をシフト（遅延）させることができず、その結果、各パルス位置数値化回路の出力を加算することで生成されるＡ／Ｄ変換データの分解能のバラツキ、即ち、微分非直線性誤差が大きくなってしまうという問題があった。

本発明は、上記問題点を解決するために、ＣＭＯＳ製造プロセスの微細化に伴って相対的に増大する加工誤差や微細ゴミの影響を抑制し、特性の安定したＴＡＤ方式のＡ／Ｄ変換回路を提供することを目的とする。

上記目的を達成するためになされた請求項１に記載の発明は、半導体集積回路として構成されるＡ／Ｄ変換回路であって、１又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路を備えている。

そして、符号化回路が、パルス遅延回路内でのパルス信号の位置に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する。

但し、遅延を均一にすべき複数の回路素子を含んだ部分回路である定遅延部分回路が、その定遅延部分回路以外の回路を構成するトランジスタよりサイズの大きいトランジスタを用いて構成されている。

また、請求項２に記載の発明は、半導体集積回路として構成されるＡ／Ｄ変換回路であって、１又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段リング状に接続してなるパルス遅延回路と、そのパルス遅延回路をパルス信号が周回した回数をカウントする周回数カウンタとを備えている。

そして、符号化回路が、パルス遅延回路内でのパルス信号の位置、及び周回数カウンタのカウント値に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する。

但し、遅延を均一にすべき複数の回路素子を含んだ部分回路である定遅延部分回路が、その定遅延部分回路以外の回路を構成するトランジスタよりサイズの大きいトランジスタを用いて構成されている。

つまり、請求項１及び請求項２に記載の発明によれば、定遅延部分回路を構成するトランジスタは、それ以外の回路を構成するトランジスタより、加工誤差や微細ゴミの影響を受けにくくなり、設計通りの特性を有したものとなる。その結果、トランジスタの駆動能力、ひいてはトランジスタを通過する信号の遅延時間を均一にすることができるため、特性の安定したＡ／Ｄ変換回路を得ることができ、また、製造時の歩留まりも向上させることができる。

なお、請求項２に記載のＡ／Ｄ変換回路において、周回数カウンタが、パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスの一つを動作クロックとして取り込む取込端に第１バッファ回路を備え、符号化回路が、周回数カウンタの出力をラッチするラッチ回路と、このラッチ回路を動作させるラッチパルスの取込端に設けられ、第１バッファ回路と同じ遅延を有する第２バッファ回路とを備えている場合、請求項３に記載のように、第１及び第２バッファ回路を定遅延部分回路とすることが望ましい。

この場合、第１バッファ回路を介して周回数カウンタに供給される動作クロックと、第２バッファ回路を介してラッチ回路に供給されるラッチパルスとのタイミングを精度良く一致させることができる。その結果、第１バッファ回路によって周回数カウンタの動作が遅延する分だけ、そのカウント値を取り込むラッチ回路の動作も、符号化回路の動作タイイングから遅延するため、ラッチ回路の出力から得られるＡ／Ｄ変換データの上位ビットと、符号化回路が生成するＡ／Ｄ変換データの下位ビットとの整合性を確保することができる。

また、請求項１〜３のいずれかに記載のＡ／Ｄ変換回路において、符号化回路が、遅延ユニットの遅延時間の１／ｎ（ｎは２以上の整数）ずつ互いの位相が異なるｎ個のサンプリングクロックを発生させるクロック発生回路と、クロック発生回路が発生させたサンプリングクロックに従って、遅延ユニットの遅延時間の１／ｎずつ長さの異なるｎ種類の測定時間の間に前記パルス信号が通過した遅延ユニットの段数に対応する数値データをそれぞれ生成するｎ個のパルス位置数値化回路と、該パルス位置数値化回路にて得られた数値データを加算し、その加算結果を、Ａ／Ｄ変換データとして出力する加算回路とを備えている場合、請求項４に記載のように、クロック発生回路を定遅延部分回路とすることが望ましい。

この場合、各パルス位置数値化回路の測定時間を、精度良く所望の長さ（遅延ユニットの遅延時間の１／ｎずつ異なった長さ）にすることができるため、各パルス位置数値回路にて得られた数値データを加算してなるＡ／Ｄ変換データの分解能のバラツキ、即ち微分非直線性誤差を小さく抑えることができる。

また、請求項１〜４のいずれかに記載のＡ／Ｄ変換回路では、請求項５に記載のように、パルス遅延回路を、定遅延部分回路とすることが望ましい。
この場合、パルス遅延回路を構成する多数の遅延ユニットのパルス遅延時間を、精度良く均一にすることができるため、Ａ／Ｄ変換の分解能のバラツキ、即ち、微分非直線性誤差を小さく抑えることができる。

また、パルス遅延回路は、Ａ／Ｄ変換回路全体（特に符号化回路）に対する面積比率が小さいため、パルス遅延回路のトランジスタサイズを大きくしても、Ａ／Ｄ変換回路全体からみた面積増加は僅かであり、コンパクトな回路のままで良好なＡ／Ｄ変換特性（微分非直線性）を確保することができる。

ところで、ＣＭＯＳデジタル回路では、デジタル動作安定化のためには、同一サイズのインバータゲート回路を用いて論理回路を構成し、インバータゲート回路のスイッチングレベルを同レベル化することが望まれる。

しかし、請求項５に記載のＡ／Ｄ変換回路のように、パルス遅延回路を構成するトランジスタ（ひいてはインバータゲート回路）のサイズを大きくした場合、このパルス遅延回路と符号化回路との間で、トランジスタのサイズ差（スイッチングレベル差）が大きいと、パルス遅延回路から遅延パルスを取り込む符号化回路の動作が不安定になる可能性がある。

そこで、このような場合には、請求項６に記載のように、符号化回路に、パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスの取込端のそれぞれに第３バッファ回路を設け、この第３バッファ回路を定遅延部分回路とすることが望ましい。

但し、その第３バッファ回路を構成するトランジスタのサイズは、請求項７に記載のように、遅延ユニットを構成するトランジスタのサイズ以下であること、即ち、パルス遅延回路を構成するトランジスタのサイズと、符号化回路を構成するトランジスタのサイズとの中間の大きさであることが望ましい。

このような第３バッファ回路を設けることにより、パルス遅延回路と符号化回路との間のトランジスタのサイズ差，スイッチングレベル差を、段階的に吸収することができ、その結果、回路動作の安定性を確保することができる。

また、符号化回路が複数のパルス位置数値化回路を用いて構成されている場合、第３バッファ回路を設けることで、遅延バッファの駆動能力を補うことができるため、符号化回路だけでなく、パルス遅延回路の動作が不安定となることも防止できる。

なお、定遅延部分回路を構成するトランジスタのサイズは、請求項８に記載のように、トランジスタ幅及びトランジスタ長のうち少なくとも一方が、該定遅延部分回路以外の回路を構成するトランジスタのサイズの２倍以上であることが望ましい。

一方を２倍以上とした場合には、加工誤差や微細ゴミの影響を１／２以下に、また、両方を２倍以上とした場合は、加工誤差や微細ゴミの影響を１／４以下にすることができる。

なお、トランジスタ幅やトランジスタ長以外の部分、例えば、トランジスタの特性に直接影響を及ぼすことのないコンタクトウインド等は、定遅延部分回路であっても、必要最小限の大きさとする（設計ルールの最小サイズを適用する）ことが望ましい。

このように、コンタクトウィンドを必要最小限の大きさとした場合、トランジスタのソースやドレインのパターン面積をゲートのパターン面積に対して、相対的に小さくすることができる。その結果、トランジスタの駆動能力を低下させる原因の一つである負荷容量（ドレイン容量）が軽減され、トランジスタを高速動作させることができる。特にパルス遅延回路の動作速度が向上すると、Ａ／Ｄ変換データの分解能が向上することになり、Ａ／Ｄ変換回路を高性能化することができる。

また、特にトランジスタ幅のみを２倍以上にした場合は、トランジスタの駆動能力を確保することができるだけでなく、トランジスタ長（即ち、ゲート長）を小さくできるため、加工誤差や微細ゴミの影響を抑えつつ、更なるトランジスタの高速化を図ることができる。

但し、トランジスタ幅を大きくし過ぎると、ゲートパターンの持つ抵抗が無視できなくなり、トランジスタ幅の大きさに見合った駆動能力を引き出すことが困難となる。
そこで、請求項９に記載のように、定遅延部分回路を構成するトランジスタのゲート形状を櫛歯状とすることで、ゲートパターンが持つ抵抗の増大を抑制しつつ、ゲートパターンの面積やトランジスタの駆動能力を確保するように構成してもよい。

また、請求項１０に記載のように、定遅延部分回路以外の回路を構成するトランジスタのサイズは、当該半導体集積回路の設計に適用する設計ルールで規定された最小サイズであることが望ましい。

この場合、半導体回路基板（ＩＣチップ）上におけるＡ／Ｄ変換回路の専有面積を必要最小限の大きさとすることができる。

以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１（ａ）は、本発明が適用されたＡ／Ｄ変換回路１の全体構成図である。

Ａ／Ｄ変換回路１は、図１（ａ）に示すように、パルス信号Ｐｉｎを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（Ｍは正整数）段縦続接続することにより構成されたパルス遅延回路１０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路１０内でのパルス信号Ｐｉｎの到達位置を検出（ラッチ）し、その検出結果を、パルス信号Ｐｉｎが通過した遅延ユニットＤＵが先頭から何段目にあるかを表す所定ビットのデジタルデータＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ１２とから構成されている。なお、図中において（１）（２）…で示す数値は、遅延ユニットＤＵの段数を示す。

また、パルス遅延回路１０を構成する各遅延ユニットＤＵは、図１（ｂ）に示すように、ＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続してなり、入力信号を遅延させて出力するバッファ回路として構成されている。

そして、各遅延ユニットＤＵには、バッファ１４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。従って、各遅延ユニットＤＵの遅延時間は、入力電圧Ｖｉｎの電圧レベルに対応した時間となり、サンプリングクロックＣＫＳの一周期、即ちサンプリング周期（測定時間）ＴＳ内にパルス遅延回路１０内でのパルス信号Ｐｉｎが通過する遅延ユニットＤＵの段数は、入力電圧Ｖｉｎの電圧レベルに比例したものとなる。

つまり、Ａ／Ｄ変換回路１では、初段の遅延ユニットＤＵにパルス信号Ｐｉｎを供給すると共に、このパルス信号Ｐｉｎの入力後、サンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳを供給すると、ラッチ＆エンコーダ３２からは、入力電圧Ｖｉｎの電圧レベルを表すデジタルデータＤＴが出力される。

ところで、Ａ／Ｄ変換回路１は、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。
但し、Ａ／Ｄ変換回路１のうち、論理演算回路であるラッチ＆エンコーダ１２は、当該半導体集積回路に適用するＣＭＯＳデジタル回路設計ルールの最小サイズ（例えば最小線幅が９０ｎｍ）で設計されたトランジスタを用いて構成され、また、各遅延ユニットＤＵでの遅延を均一にすべきパルス遅延回路１０は、ラッチ＆エンコーダ１２を構成するトランジスタより、大きなサイズに設計されたトランジスタを用いて構成されている。

ここで、図２（ａ）は、パルス遅延回路１０を構成する遅延ユニットＤＵのパターン、図２（ｂ）は、ラッチ＆エンコーダ１２を構成するインバータゲート回路のパターンを示すパターン図である。なお、インバータゲート回路において、Ｐｃｈトランジスタの方がＮｃｈトランジスタよりトランジスタ幅Ｗが長いのは、両トランジスタの駆動能力を揃えるためである。

図２に示すように、パルス遅延回路１０を構成するトランジスタは、ラッチ＆エンコーダ１２を構成するトランジスタと比較して、トランジスタ長（ゲートＧｐ，Ｇｎのパターン幅）Ｌが２倍（最小線幅の２倍）とされていると共に、トランジスタ幅Ｗも約２倍とされ、高い駆動力が得られるように設計されている。但し、配線パターンとの接続点となるコンタクトウィンドＣｏのサイズは、いずれの回路１０，１２でも最小線幅で形成され、このコンタクトウィンドＣｏのサイズにより大きさが規定されるドレインＤｐ，ＤｎやソースＳｐ，Ｓｎのパターン幅（トランジスタ長Ｌに沿った方向の幅）が、必要最小限の大きさとなるように設計されている。

このように構成されたＡ／Ｄ変換回路１では、パルス遅延回路１０を構成するトランジスタのサイズが、他の部分（ラッチ＆エンコーダ１２）を構成するトランジスタのサイズより大きいため、製造時に加工誤差が生じたり微細ゴミが付着する等したとしても、パルス遅延回路１０を構成するトランジスタでは、ゲートＧｐＧｎのパターン面積が設計値から外れてしまう割合が小さく、設計した所望の特性（駆動能力等）を得ることができる。

その結果、各遅延ユニットＤＵの遅延を精度よく均一に保たれるため、Ａ／Ｄ変換データの分解能のバラツキ、即ち微分非直線製誤差（ＤＮＬ）の小さい特性の安定したＡ／Ｄ変換回路１を提供することができ、更には、製造時の歩留まりも向上させることができる。

また、パルス遅延回路１０は、ラッチ＆エンコーダ１２と比較して、Ａ／Ｄ変換回路１全体の中で占める回路規模が小さいため、パルス遅延回路１０を構成するトランジスタのサイズを大きくしても、Ａ／Ｄ変換回路１全体から見れば、回路規模の増大を極めて小さく抑えることができる。

更に、パルス遅延回路１０を構成するトランジスタであっても、トランジスタの特性に直接影響を及ぼすことのないコンタクトウインド等は、必要最小限の大きさとする（設計ルールの最小サイズを適用する）ことにより、ドレインＤｐ，ＤｎやソースＳｐ，Ｓｎのパターン面積を、ゲートＧｐ，Ｇｎのパターン面積に対して相対的に小さくしている。その結果、トランジスタサイズが不必要に大きくなることを防止できるだけでなく、トランジスタの駆動能力を低下させる原因の一つであるドレイン容量（ドレインＤｐ，Ｄｎのパターン面積に比例）が軽減されるため、このトランジスタで構成された遅延ユニットＤＵの動作速度、ひいてはＡ／Ｄ変換データの分解能を向上させることができる。

なお、本実施形態では、ラッチ＆エンコーダ１２が符号化回路、パルス遅延回路１０が定遅延部分回路に相当する。
また、本実施形態では、パルス遅延回路１０を構成するトランジスタのトランジスタ長Ｌ及びトランジスタ幅Ｗを大きくすることで、加工誤差や微細ゴミの影響を軽減するのに必要なゲートＧｐ，Ｇｎのパターン面積を確保したが、図３（ａ）に示すように、トランジスタ長Ｌ（ゲートＧｐ，Ｇｎのパターン幅）を最小線幅とし、ゲートＧｐ，Ｇｎのパターン形状を櫛波状に形成したトランジスタを用いてもよい。但し、図３（ａ）は、パルス遅延回路１０を構成するインバータゲート回路のパターン、図３（ｂ）は、ラッチ＆エンコーダ１２を構成するインバータゲート回路のパターンを示すパターン図である。

この場合、トランジスタの動作速度に大きな影響を与えるトランジスタ長（ゲートＧｐ，Ｇｎのパターン幅）Ｌを小さく保ってトランジスタの高速動作を確保しつつ、加工誤差や微細ゴミの影響を軽減するのに必要なゲートＧｐ，Ｇｎのパターン面積を確保することができる。
［第２実施形態］
次に、第２実施形態について説明する。

図４は、本実施形態のＡ／Ｄ変換回路３の全体構成図である。
図４に示すように、Ａ／Ｄ変換回路３は、パルス信号Ｐｉｎを所定の遅延時間だけ遅延させて出力するＭ（＝２^a ：ａは正整数）個の遅延ユニットＤＵをリング状に連結することにより、パルス信号Ｐｉｎを周回させることができるリングディレイライン（ＲＤＬ）として構成されたパルス遅延回路３０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路３０内でのパルス信号Ｐｉｎの到達位置を検出（ラッチ）し、その検出結果を、パルス信号Ｐｉｎが通過した遅延ユニットＤＵが先頭から何段目にあるかを表すａビットのデジタルデータに変換して出力するラッチ＆エンコーダ３２とを備えている。

なお、パルス遅延回路３０は、初段の遅延ユニットＤＵは、一方の入力端子を起動用端子とするアンドゲート回路にて構成され、初段以外の他の遅延ユニットＤＵは、第１実施形態のものと同様に構成されている。そして、初段の遅延ユニットＤＵの起動用端子とは異なるもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状にされている。また、各遅延ユニットＤＵには、バッファ３４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。

また、Ａ／Ｄ変換回路３は、動作クロックＣＫＡに従ってカウント動作するｂ（ｂは正整数）ビットの同期式カウンタからなる周回数カウンタ３６と、周回数カウンタ３６によるカウント値をラッチパルスＬＰの立ち上がりタイミングでラッチするラッチ回路３８と、パルス遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）ＣＫＣを入力とし、出力を動作クロックＣＫＡとして周回数カウンタ３６に供給する駆動用バッファ回路３５と、サンプリングクロックＣＫＳを入力とし、出力をラッチパルスＬＰとしてラッチ回路３８に供給する遅延用バッファ回路３７とを備えている。

なお、駆動用バッファ回路３５は、ＣＭＯＳインバータゲート回路を複数段直列接続してなり、その最終段のインバータゲート回路は、周回数カウンタ３６のクロックラインの入力容量に対して十分な駆動能力を有する大きさに構成され、他のインバータゲート回路は、初段から最終段に向けて段階的に駆動能力が大きくなるように構成されている。

また、遅延用バッファ回路３７は、駆動用バッファ回路３５と同様に構成されており、駆動用バッファ回路３５での遅延時間と遅延用バッファ回路３７での遅延時間とが等しくなるようにされている。

このように構成されたＡ／Ｄ変換回路３では、ラッチ＆エンコーダ３２は、第１実施形態におけるラッチ＆エンコーダ３２と同様に動作する。周回数カウンタ３６は、動作クロックＣＫＡに従って、パルス遅延回路３０内でのパルス信号Ｐｉｎの周回回数をカウントし、ラッチ回路３８は、ラッチパルスＬＰに従って、周回数カウンタ３６のカウント値をラッチする。

また、周回数カウンタ３６は、駆動用バッファ回路３５を介して動作クロックＣＫＡが供給されるため、周回数カウンタ３６のビット数が多く、クロックラインの入力容量が大きい場合でも、安定した動作をする。

但し、周回数カウンタ３６の動作は、動作クロックＣＫＡが駆動用バッファ回路３５にて遅延する分だけ、パルス遅延回路３０が出力する周回クロックＣＫＣのタイミングより遅れ、また、ラッチ回路３８の動作も、ラッチパルスＬＰが遅延用バッファ回路３７にて遅延する分だけ、サンプリングクロックＣＫＳのタイミングより遅れる。

つまり、周回数カウンタ３６の動作が遅れる分だけ、カウント値のラッチタイミングも遅らせることにより、ラッチ回路３８がラッチパルスＬＰに従って周回数カウンタ３６のカウント値をラッチするタイミングと、ラッチ＆エンコーダ３２が、サンプリングクロックＣＫＳに従って、パルス遅延回路３０からの遅延パルス（各遅延ユニットＤＵの出力）をラッチするタイミングとの整合がとれるようにされている。

そして、パルス信号Ｐｉｎと、このパルス信号Ｐｉｎの入力後、予め設定されたサンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳとが入力されたＡ／Ｄ変換回路３は、ラッチ＆エンコーダ３２から出力されるａビットのデジタルデータを、入力電圧Ｖｉｎの電圧レベルを表す下位ビットデータ、ラッチ回路３８から出力されるｂビットのカウント値を、入力電圧Ｖｉｎの電圧レベルを表す上位ビットデータとするａ＋ｂビットのデジタルデータＤＴを出力する。

ところで、Ａ／Ｄ変換回路３は、第１実施形態のものと同様に、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。
そして、Ａ／Ｄ変換回路３のうち、ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８は、当該半導体集積回路に適用するＣＭＯＳデジタル回路設計ルールの最小サイズで設計されたトランジスタを用いて構成されている。また、各遅延ユニットＤＵでの遅延を均一にすべきパルス遅延回路３０、及び互いの遅延を同一にすべき駆動用バッファ回路３５と遅延用バッファ回路３７は、ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８を構成するトランジスタより大きなサイズに設計されたトランジスタを用いて構成されている。

なお、パルス遅延回路３０及び駆動用バッファ回路３５，遅延用バッファ回路３７に適用するトランジスタの具体的構成は、図２，３に示した第１実施形態の場合と同様である。

このように構成されたＡ／Ｄ変換回路３では、パルス遅延回路３０としてリングディレイラインを使用し、パルス遅延回路３０でのパルス信号Ｐｉｎの周回数を周回数カウンタ３６でカウントするようにされているため、パルス遅延回路３０を構成する遅延ユニットＤＵの段数を大幅に削減でき、回路規模を削減することができる。

また、Ａ／Ｄ変換回路３では、パルス遅延回路３０，駆動用バッファ回路３５，遅延用バッファ回路３７を構成するトランジスタのサイズが、他の部分（ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８）より大きいため、製造時に加工誤差が生じたり微細ゴミが付着する等したとしても、パルス遅延回路３０，駆動用バッファ回路３５，遅延用バッファ回路３７を構成するトランジスタでは、ゲートのパターン面積が設計値から外れてしまう割合が小さく、設計した所望の特性を得ることができる。

その結果、各遅延ユニットＤＵの遅延が精度よく均一に保たれるため、Ａ／Ｄ変換データの分解能のバラツキ、即ち微分非直線製誤差（ＤＮＬ）の小さい特性の安定したＡ／Ｄ変換回路３を提供することができると共に、駆動用バッファ回路３５と遅延用バッファ回路３７の遅延も精度よく一致するため、Ａ／Ｄ変換データの上位ビットと下位ビットとの整合性も確保することができ、更には、製造時の歩留まりも向上させることができる。

なお、本実施形態では、ラッチ＆エンコーダ３２及びラッチ回路３８が符号化回路、駆動用バッファ回路３５が第１バッファ回路、遅延用バッファ回路３７が第２バッファ回路に相当する。また、パルス遅延回路３０，駆動用バッファ回路３５，遅延用バッファ回路３７が定遅延部分回路に相当する。
［第３実施形態］
次に、第３実施形態について説明する。

図５は、第３実施形態のＡ／Ｄ変換回路５の全体構成図である。
図５に示すように、Ａ／Ｄ変換回路５は、第１実施形態におけるパルス遅延回路１０と全く同様に構成されたパルス遅延回路５０を備えている。但し、遅延ユニットＤＵの数は、Ｍ＝２^m（ｍは正整数）個であるものとする。

また、Ａ／Ｄ変換回路５は、第１実施形態におけるラッチ＆エンコーダ１２の代わりに、一定周期（周期Ｔｓ）の基準クロックＣＫ０に基づいて、互いの位相が異なるｎ（本実施形態ではｎ＝４）個のサンプリングクロックＣＫ１〜ＣＫｎを発生させるクロック発生回路５２と、基準クロックＣＫ０及びクロック発生回路５２が発生させるサンプリングクロックＣＫ１〜ＣＫｎの一つによって決まる測定周期内にパルス遅延回路５０内でパルス信号Ｐｉｎが通過した遅延ユニットの段数を検出し、その検出結果を表すｍビットの数値データＤＴ１〜ＤＴｎを出力する４個のパルス位置数値化回路５４と、これら各パルス位置数値化回路５４から出力されるｎ個の数値データＤＴ１〜ＤＴｎを加算することで「ｍ＋ｌｏｇ₂ ｎ」ビットの数値データＤＴＡを生成する加算回路５６とを備えている。

このうち、クロック発生回路５２は、図６（ａ）に示すように、基準クロックＣＫ０を入力とする前段のインバータゲート回路ＩＮＶ０と、インバータゲート回路ＩＮＶ０の出力をそれぞれの入力とする後段のインバータゲート回路ＩＮＶ１〜ＩＮＶｎとからなり、遅延ユニットＤＵの遅延時間Ｔｄをパルス位置数値化回路５４の個数ｎで除算した単位時間をΔＴ（＝Ｔｄ／ｎ）として、図６（ｂ）に示すように、各インバータゲート回路ＩＮＶｉ（ｉ＝１〜ｎ）は、基準クロックＣＫ０をｉ×ΔＴだけ遅延させたサンプリングクロックＣＫｉを発生させるように構成されている。

具体的には、図８に示すように、各サンプリングクロックＣＫｉを出力する後段の各インバータゲート回路ＩＮＶｉを構成するＰチャネルトランジスタ（ＦＥＴ）及びｎチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ、Ｌｎやトランジスタ幅Ｗｐ、Ｗｎ、即ち、トランジスタのサイズを調整することによって、図９に示すように、各インバータゲート回路ＩＮＶｉの反転動作レベルを調整することで、所望の遅延量を実現している。

また、各パルス位置数値化回路５４は、図６（ｂ）に示すように、サンプリングクロックＣＫ１と、いずれか一つのサンプリングクロックＣＫｉとに基づき、サンプリングクロックＣＫ１の立上がり（又は立下がり）エッジを数値化の共通開始タイミングｔ０として、その共通開始タイミングｔ０から、周期Ｔｓを経過した以降の各サンプリングクロックＣＫｉの立上がり（又は立下がり）エッジまでをサンプリング時間Ｔｓｉ（＝Ｔｓ＋(ｉ−１)×△Ｔ）として、そのサンプリング時間Ｔｓｉ中にパルス遅延回路１０内でパルス信号Ｐｉｎが通過した遅延ユニットＤＵの段数を数値化して、その数値化結果ＤＴｉを加算回路５６に入力する。

このため、各パルス位置数値化回路５４では、入力電圧Ｖｉｎが一定であっても、サンプリング時間Ｔｓｉ(換言すれば分解能)の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。

これは、サンプリング時間Ｔｓｉが単位時間ΔＴずつずれていることにより、各パルス位置数値化回路５４における入力電圧Ｖｉｎから数値データＤＴｉ（ｉ＝１〜ｎ）への変換特性が、図７に示すように、数値データＤＴｉ（ｉ＝１〜ｎ）の１ＬＳＢ当たりの電圧をＶｄとして、Ｖｄ／ｎずつシフトしたものとなることによる。

その結果、これら各パルス位置数値化回路５４からの数値データＤＴ１〜ＤＴｎを、加算回路５６が加算することで得られる数値データをＤＴＡは、入力電圧ＶｉｎがＶｄ／ｎ増加する毎に１ＬＳＢずつ増加する特性を有したものとなる。

つまり、加算後の数値データＤＴＡは、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ₂ ｎ）分だけ高分解能となる。

ところで、Ａ／Ｄ変換回路５は、第１及び第２実施形態のものと同様に、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。
そして、Ａ／Ｄ変換回路５のうち、パルス位置数値化回路５４，加算回路５６は、当該半導体集積回路に適用するＣＭＯＳデジタル回路設計ルールの最小サイズで設計されたトランジスタを用いて構成されている。また、遅延ユニットＤＵでの遅延を均一にすべきパルス遅延回路５０、及び各インバータゲート回路ＩＮＶ１〜ＩＮＶ４での遅延量を精度良く調整する必要のあるクロック発生回路５２は、パルス位置数値化回路５４及び加算回路５６を構成するトランジスタより大きなサイズに設計されたトランジスタを用いて構成されている。

なお、パルス遅延回路５０及びクロック発生回路５２に適用するトランジスタの具体的構成は、図２，３に示した第１実施形態の場合と同様である。
このように構成されたＡ／Ｄ変換回路５では、ｎ個のパルス位置数値化回路５４にて同時にＡ／Ｄ変換を実行し、その結果を足し合わせてＡ／Ｄ変換データを得ることにより、高分解能化しているため、測定時間を増加させる必要がなく、短時間で高分解能のＡ／Ｄ変換データを得ることができる。

また、Ａ／Ｄ変換回路５では、パルス遅延回路５０及びクロック発生回路５２を構成するトランジスタのサイズが、他の部分（パルス位置数値化回路５４，加算回路５６）より大きいため、製造時に加工誤差が生じたり微細ゴミが付着する等したとしても、パルス遅延回路５０，クロック発生回路５２を構成するトランジスタでは、ゲートのパターン面積等が設計値から外れてしまう割合が小さく、設計した所望の特性を得ることができる。

その結果、パルス遅延回路５０を構成する各遅延ユニットＤＵの遅延が精度よく均一に保たれると共に、各パルス位置数値化回路５４での測定時間が、精度良く単位時間ΔＴずつずれた所望の長さとなる。従って、各パルス位置数値回路５４にて得られた数値データを加算することで得られるＡ／Ｄ変換データの分解能のバラツキ、即ち微分非直線性誤差の小さい特性の安定したＡ／Ｄ変換回路５を提供することができ、更には、製造時の歩留まりも向上させることができる。

なお、本実施形態では、パルス遅延回路５０，クロック発生回路５２が定遅延部分回路に相当する。
また、本実施形態では、パルス位置数値化回路５４の個数ｎを４個とした場合を図示したが、より多くのパルス位置数値化回路を設けてもよい。なお、本実施形態の説明では理解を助けるため、遅延ユニットＤＵの数をM＝２^m（ｍは正整数と）したが、Ｍは正の整数としても問題ない。同様にパルス位置数値化回路５４の数であるｎについても正の整数としてよい。Ｍとｎを正整数としても上記説明と同様に高分解能化できることは明らかである。
［第４実施形態］
次に第４実施形態について説明する。

図１０は、本実施形態のＡ／Ｄ変換回路１ａの全体構成図である。
図１０に示すように、Ａ／Ｄ変換回路１ａは、第１実施形態のＡ／Ｄ変換回路１において、パルス遅延回路１０とラッチ＆エンコーダ１２との間に、遅延パルスの数と同数のインバータゲート回路ＩＮＶからなる仲介バッファ回路１１が設けられ、ラッチ＆エンコーダ１２が、パルス遅延回路１０からの遅延パルスを、それぞれ仲介バッファ回路１１を構成するインバータゲート回路ＩＮＶを介して取り込むように構成されている以外は、第１実施形態のＡ／Ｄ変換回路１と全く同様に構成されている。

そして、Ａ／Ｄ変換回路１ａは、パルス遅延回路１０に加えて仲介バッファ回路１１も、ラッチ＆エンコーダ１２を構成するトランジスタより大きなサイズに設計されたトランジスタを用いて構成されている。

但し、仲介バッファ回路１１のインバータゲート回路ＩＮＶを構成するトランジスタのサイズは、パルス遅延回路１０を構成するトランジスタ（更には、インバータゲート回路）のサイズと、ラッチ＆エンコーダ１２を構成するトランジスタ（更には、インバータゲート回路）のサイズとの中間の大きさにされている。

このように構成されたＡ／Ｄ変換回路１ａにおいて、仲介バッファ回路１１を構成するインバータゲート回路ＩＮＶは、遅延パルスを供給するパルス遅延回路１０と遅延パルスを取り込むラッチ＆エンコーダ１２とで、トランジスタのサイズが異なることに基づくインバータゲート回路のスイッチングレベルの差を、ドリフトを含めて軽減することになる。

その結果、動作条件（入力電圧Ｖｉｎのスパン、動作温度）の変化やトランジスタ閾値電圧Ｖthのバラツキや変動等に関わらず、遅延パルスをほぼ一定の状態でラッチ＆エンコーダ１２に取り込むことができ、Ａ／Ｄ変換回路１ａ全体の安定動作を確保することができる。

なお、本実施形態では、パルス遅延回路１０，仲介バッファ回路１１が定遅延部分回路に相当する。
また、本実施形態のＡ／Ｄ変換回路１ａでは、第１実施形態のＡ／Ｄ変換回路１に仲介バッファ回路１１を追加しているが、図１１に示すＡ／Ｄ変換回路５ａのように、複数のパルス位置数値化回路を有する第３実施形態のＡ／Ｄ変換回路５に、同様の仲介バッファ回路５１を設けてもよい。

この場合、パルス位置数値化回路５４の個数ｎが増加し、遅延パルスを供給する供給ラインの負荷容量が増大しても、駆動能力（サイズ）の大きなインバータゲート回路で構成した仲介バッファ回路５１を設けることで、安定動作を確保することができる。
［他の実施形態］
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。

例えば、上記実施形態では、パルス遅延回路１０，３０，５０を構成する遅延ユニットＤＵを、Ｐチャネルトランジスタ（ＦＥＴ）とＮチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続することで構成し、入力電圧Ｖｉｎを駆動電圧として各遅延ユニットＤＵに印加するものとして説明したが、図１２（ａ）に示すように、遅延ユニットＤＵを構成する各ＣＭＯＳインバータゲート回路ＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタの制御端子（ゲート）に、制御信号として、入力電圧Ｖｉｎを入力するようにしてもよい。

つまり、インバータＩＮＶ等のゲート回路は、直流電源から供給される駆動電流によっても、その動作時間が変化することから、その駆動電流を入力電圧Ｖｉｎに基づき制御するようにしても、上記と同様の効果を得ることができる。

また、この場合、入力電圧Ｖｉｎの入力インピーダンスが高くなるため、バッファ１４，３４を省略することができる。
また、パルス遅延回路１０，３０，５０を構成する遅延ユニットＤＵは、必ずしも２段のインバータゲート回路ＩＮＶで実現する必要はなく、図１２（ｂ）に示すように、１段のインバータゲート回路ＩＮＶで実現してもよいし、３段以上のインバータゲート回路ＩＮＶで実現してもよい。

（ａ）は第１実施形態のＡ／Ｄ変換回路の全体構成図、（ｂ）は遅延ユニットの詳細を示す回路図。 （ａ）は遅延ユニットのパターン図、（ｂ）はインバータゲート回路のパターン図。 （ａ）は櫛波状のゲートを有するトランジスタで構成されたインバータゲート回路のパターン図、（ｂ）は通常のインバータゲート回路のパターン図。 第２実施形態のＡ／Ｄ変換回路の全体構成図。 第３実施形態のＡ／Ｄ変換回路の全体構成図。 （ａ）はクロック発生回路を示す回路図、（ｂ）はサンプリングクロック及びパルス位置数値化回路の動作を説明するためのタイミング図。 Ａ／Ｄ変換特性を説明するためのグラフ。 クロック発生回路の詳細を示す回路図。 クロック発生回路の動作を説明するタイミング図。 第４実施形態のＡ／Ｄ変換回路の全体構成図。 変形例のＡ／Ｄ変換回路の全体構成図。 遅延ユニットの他の構成例を示す回路図。 加工誤差の影響を示すパターン図。 パルス遅延回路の動作を示すタイミング図。

符号の説明

１，１ａ，３，５，５ａ…Ａ／Ｄ変換回路、１０，３０，５０…パルス遅延回路、１１…仲介バッファ回路、１２，３２…ラッチ＆エンコーダ、１４…バッファ、３５…駆動用バッファ回路、３６…周回数カウンタ、３７…遅延用バッファ回路、３８…ラッチ回路、５１…仲介バッファ回路、５２…クロック発生回路、５４…パルス位置数値化回路、５６…加算回路、ＤＵ…遅延ユニット、ＩＮＶ…インバータゲート回路。

Claims (10)

1. １又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路と、
   該パルス遅延回路内での前記パルス信号の位置に基づいて、予め設定された測定時間の間に前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路と、
   を備え、半導体集積回路として構成されるＡ／Ｄ変換回路において、
   遅延を均一にすべき複数の回路素子を含んだ部分回路である定遅延部分回路が、該定遅延部分回路以外の回路を構成するトランジスタよりサイズの大きいトランジスタを用いて構成されていることを特徴とするＡ／Ｄ変換回路。
2. １又は複数のインバータゲート回路を直列接続してなり、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段リング状に接続してなるパルス遅延回路と、
   前記パルス遅延回路を前記パルス信号が周回した回数をカウントする周回数カウンタと、
   前記パルス遅延回路内での前記パルス信号の位置、及び前記周回数カウンタのカウント値に基づいて、予め設定された測定時間の間に前記パルス信号が通過した遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路と、
   を備え、半導体集積回路として形成されるＡ／Ｄ変換回路において、
   遅延を均一にすべき複数の回路素子を含んだ部分回路である定遅延部分回路が、該定遅延部分回路以外の回路を構成するトランジスタよりサイズの大きいトランジスタを用いて構成されていることを特徴とするＡ／Ｄ変換回路。
3. 前記周回数カウンタは、
   前記パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスの一つを動作クロックとして取り込む取込端に第１バッファ回路を備え、
   前記符号化回路は、
   前記周回数カウンタの出力をラッチするラッチ回路と、
   該ラッチ回路を動作させるラッチパルスの取込端に設けられ、前記第１バッファ回路と同じ遅延を有する第２バッファ回路と、
   を備え、
   前記第１及び第２バッファ回路を、前記定遅延部分回路としたことを特徴とする請求項２に記載のＡ／Ｄ変換回路。
4. 前記符号化回路は、
   前記遅延ユニットの遅延時間の１／ｎ（ｎは２以上の整数）ずつ互いの位相が異なるｎ個のサンプリングクロックを発生させるクロック発生回路と、
   該クロック発生回路が発生させたサンプリングクロックに従って、前記遅延ユニットの遅延時間の１／ｎずつ長さの異なるｎ種類の測定時間の間に前記パルス信号が通過した遅延ユニットの段数に対応する数値データをそれぞれ生成するｎ個のパルス位置数値化回路と、
   該パルス位置数値化回路にて得られた数値データを加算し、その加算結果を、Ａ／Ｄ変換データとして出力する加算回路と、
   を備え、
   前記クロック発生回路を、前記定遅延部分回路としたことを特徴とする請求項１〜３のいずれかに記載のＡ／Ｄ変換回路。
5. 前記パルス遅延回路を、前記定遅延部分回路としたことを特徴とする請求項１〜４のいずれかに記載のＡ／Ｄ変換回路。
6. 前記符号化回路は、前記パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスの取込端のそれぞれに第３バッファ回路を有し、
   該第３バッファ回路を、前記定遅延部分回路としたことを特徴とする請求項５のいずれかに記載のＡ／Ｄ変換回路。
7. 前記第３バッファ回路を構成するトランジスタのサイズは、前記遅延ユニットを構成するトランジスタのサイズ以下であることを特徴とする請求項６に記載のＡ／Ｄ変換回路。
8. 前記定遅延部分回路を構成するトランジスタのサイズは、トランジスタ幅及びトランジスタ長のうち少なくとも一方が、該定遅延部分回路以外の回路を構成するトランジスタのサイズの２倍以上であることを特徴とする請求項１〜７のいずれかに記載のＡ／Ｄ変換回路。
9. 前記定遅延部分回路を構成するトランジスタのゲート形状を、櫛歯状としたことを特徴とする請求項１〜７のいずれかに記載のＡ／Ｄ変換回路。
10. 前記定遅延部分回路以外の回路を構成するトランジスタのサイズは、当該半導体集積回路の設計に適用する設計ルールで規定された最小サイズであることを特徴とする請求項１〜９のいずれかに記載のＡ／Ｄ変換回路。

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