JP5201041B2 - パルス遅延回路の構成方法 - Google Patents
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Description
しかし、自動配置した場合、パルス遅延回路を構成する遅延ユニットの配置が整列するとは限らず、適当に配置されてしまうため、各遅延ユニット間の伝送遅延のばらつきが大きくなり、その結果、A/D変換回路や時間計測回路の変換値や計測値、デジタル制御発振回路が制御する周波数や位相の精度が劣化してしまうという問題があった。
また、遅延ユニット毎に設けられ該遅延ユニットの出力をラッチするラッチ回路は、対象セル列に隣接したセル列である隣接セル列に構成されると共に、各ラッチ回路は、それぞれ一つのロジックセルで実現されている。
そして、ラッチ回路の隣接セル列内での配置が、該ラッチ回路と対になる遅延ユニットの対象セル内での配置と同様なものとなるように、ラッチ回路は、隣接セル列を構成する各ロジックセルに割り当てられている。
ところで、パルス遅延回路が2m+1個の遅延ユニットで構成されたリングディレイラインからなる場合、例えば、請求項2に記載のように、連続するm+1個の遅延ユニットを、第1グループとして、一つおきのロジックセルに割り当て、残りの連続するm個の遅延ユニットを、第2グループとして、m+1個の遅延ユニットの間に一つずつ割り当ててもよい。
[第1実施形態]
<回路構成>
図1は、本実施形態に係る時間計測回路1の全体構成図である。
<FPGAの概要>
ここで、FPGAの概要について説明する。
本実施形態では、時間計測回路1をFPGAに実装する際に、遅延ユニットR1〜Rn、及び遅延ユニットの出力d1〜dnをそれぞれラッチするラッチ回路L1〜Lnについては、マニュアルで配置を設定する。
更に、遅延ユニットR1〜Rnが割り当てられたロジックセルを含む最小の電源供給単位には、その他の電源供給単位とは異なる電源系統が割り当てられる。
このように構成された時間計測回路1は、駆動電圧Vinを一定に保持(即ち、遅延ユニットR1〜Rnが割り当てられたロジックセルを含む電源供給単位とその他の電源供給単位とを区別することなく電源供給)して、計測用パルスPBを任意のタイミングで入力するようにして使用すれば、デジタルデータDTとして、起動用パルスPA及び計測用パルスPBで規定される時間間隔を表す時間計測データが得られる。
以上説明したように時間計測回路1によれば、遅延ユニットR間の伝送は、異セル列間伝送に統一されるため、各遅延ユニットR1〜Rnでの遅延Td1〜Tdnを均一なものとすることができる。その結果、時間計測回路1をFPGAによって実現しているにも関わらず、分解能が均一な時間計測結果を得ることができるものを確実に構成することができる。
次に第2実施形態について説明する。
本実施形態では、FPGA上における遅延ユニットR1〜Rn及びラッチ回路L1〜Lnの配置が、第1実施形態とは異なるだけであるため、この相違する点を中心に説明する。
図3は、FPGAにおけるロジックセルの構造の一部を模式的に示すと共に、遅延ユニットR1〜Rn及びラッチ回路L1〜Lnの配置をマニュアルで設定した結果を示す説明図である。
このように構成された時間計測回路1によれば、遅延ユニットR間の伝送は、同セル列内伝送に統一されるため、各遅延ユニットR1〜Rnでの遅延Td1〜Tdnを均一なものとすることができる。その結果、時間計測回路1をFPGAによって実現しているにも関わらず、分解能が均一な時間計測結果を得ることができるものを確実に構成することができる。
次に第3実施形態について説明する。
図4は、本実施形態に係る時間計測回路2の全体構成図である。
但し、パルス遅延回路20は、駆動電圧Vinに応じた遅延時間で信号を遅延させる遅延ユニットRを、n(nは正整数)段リング状に接続してなるリングディレイライン(RDL)として構成されている。なお、初段の遅延ユニットR1は、最終段の遅延ユニットRnの出力と起動用パルスPAの入力が可能なように、論理素子NANDで実現され、その他の遅延ユニットR2〜Rnは、論理素子NOTで実現される。
<FPGAへの実装>
図5は、FPGAにおけるロジックセルの構造の一部を模式的に示すと共に、遅延ユニットR1〜Rn及びラッチ回路L1〜Lnの配置をマニュアルで設定した結果を示す説明図である。但し、ここでは、n=7として説明する。
そこで、同セル列内伝送に関わる遅延ユニットR4,R5(これに合わせてR3,R6及びR2,R7も同様)の配置は、その間の遅延Td4が異セル列間伝送による遅延Td1〜Td3,Td5〜Td7と同程度となるように離して設定される。この設定は、FPGA開発ツールを使用してマニュアル配線を行う際に表示される回路素子間の遅延時間のシミュレーション値を参考にして行う。
このように構成された時間計測回路2によれば、遅延ユニットR間の伝送に、同セル列内伝送と異セル列間伝送とが混在することになるが、セル列CC内での遅延ユニットRの配置を調整することで同セル列内伝送での遅延を異セル列間伝送での遅延に合わせているため、各遅延ユニットR1〜R7での遅延を均一なものとすることができる。その結果、時間計測回路1をFPGAによって実現しているにも関わらず、分解能が均一な時間計測結果を得ることができるものを確実に構成することができる。
図6は、同セル列内伝送と異セル間伝送とが混在する他の配置例を示す説明図である。
[第4実施形態]
次に第4実施形態について説明する。
<FPGAへの実装>
図7は、FPGAにおけるロジックセルの構造の一部を模式的に示すと共に、遅延ユニットR1〜R9及びラッチ回路L1〜L9の配置をマニュアルで設定した結果を示す説明図である。
このように構成された時間計測回路2によれば、遅延ユニットR間の伝送は、同セル列内伝送に統一され、しかも、遅延ユニットRを実現する論理素子を適宜選択することによって、隣接セル間伝送での遅延が非隣接セル間伝送での遅延に近づくようにされているため、各遅延ユニットR1〜R9での遅延Td1〜Td9を均一なものとすることができる。その結果、時間計測回路1をFPGAによって実現しているにも関わらず、分解能が均一な時間計測結果を得ることができるものを確実に構成することができる。
図8は、単一のセル列CCで、RDLを実現する他の配置例を示す説明図である。
但し、ここではn=7として説明する。
次に、第5実施形態について説明する。
<回路構成>
図9(a)は、本実施形態に係るデジタル制御発振回路3の全体構成図である。
但し、発振制御回路32には、出力信号Poutの位相調整のために、リングオシレータ30を構成する遅延ユニットからの各出力d1〜dnのいずれかを選択するパルスセレクタが少なくとも設けられている。
図9(b)は、FPGAにおけるロジックセルの構造の一部を模式的に示すと共に、遅延ユニットR1〜R7及びパルスセレクタを構成する二者択一の選択回路S1〜S7の配置をマニュアルで設定した結果を示す説明図である。
一方セレクタは、セル列CC2に、遅延ユニットR1,R2の出力d1,d2のいずれかを選択して出力する選択回路S1、遅延ユニットR7の出力d7を常に出力するように構成された選択回路S4が割り当てられ、セル列CC4には、遅延ユニットR3,R4の出力d3,d4のいずれかを選択して出力する選択回路S2、遅延ユニットR5,R6の出力d5,d6のいずれかを選択して出力する選択回路S3が割り当てられ、セル列CC3には、選択回路S1,S2の出力d[1,2],d[3,4]のいずれかを選択して出力する選択回路S5、選択回路S3,S4の出力d[5,6],d[7,X]のいずれかを選択して出力する選択回路S6が割り当てられ、セル列CC1には、選択回路S5,S6の出力d[1:4],d[5:7]のいずれかを選択して出力する選択回路S7が割り当てられている。
このように構成されたデジタル制御発振回路3によれば、各遅延ユニットR1〜R7での遅延を均一なものとすることができるだけでなく、セレクタ(選択回路S1〜S7)によって選択された出力を、いずれの出力d1〜d7が選択された場合でも、均一な遅延で出力することができる。
次に第6実施形態について説明する。
<回路構成>
図10(a)は、本実施形態に係るクロック生成回路4の全体構成図である。
<FPGAへの実装>
このように構成されたクロック生成回路4は、FPGAに実装する際には、リングオシレータ40を構成する遅延ユニットR1〜Rnを、第4実施形態で示したように(図7,図8参照)、単一のセル列CCiに割り当てる。
<効果>
このように構成されたクロック生成回路4では、リングオシレータ40から符号化回路42及び発振制御回路46への出力d1〜dnの伝送遅延を均一且つ最小とすることができ、生成するクロック信号Poutの制御精度を最大限に向上させることができる。
図10(b)は、上述したクロック生成回路4において、発振制御回路46の代わりに、リングオシレータ40の出力d1〜dnに基づいて被測定信号PXの周期を表すデジタルデータD2生成する符号化回路48を設け、演算回路44の代わりに、符号化回路48のデジタルデータD2を符号化回路42のデジタルデータD1で除することで、被測定信号PXの周期が基準信号PBの周期の何倍であるかを表す値DOを出力する除算回路45を設けることで構成した周期測定回路5である。
以上本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施可能である。
Claims (4)
- 1列に配置された複数のロジックセルからなるセル列を複数有し、異なる前記セル列に属する前記ロジックセル間の伝送と同一の前記セル列に属する前記ロジックセル間の伝送とで伝送遅延が異なるプログラマブルロジックデバイス上に、パルス信号を遅延させて伝送する遅延ユニットを複数個接続してなるパルス遅延回路を構成するパルス遅延回路の構成方法であって、
前記パルス遅延回路は、前記遅延ユニットをリング状に接続してなるリングディレイラインからなり、
前記セル列の一つを対象セル列として、該対象セル列に前記パルス遅延回路を構成すると共に、前記パルス遅延回路を構成する各遅延ユニットは、それぞれ一つの前記ロジックセルで実現され、
前記パルス遅延回路を構成する遅延ユニットを、接続順で連続する複数の遅延ユニットによって各々が構成される第1グループと第2グループとに分け、
前記第1グループを構成する各遅延ユニットは、該遅延ユニットの接続順に、前記対象セル列を構成するロジックセルの配列方向に沿った一方向に並び且つ間隔を空けて配置され、前記第2グループを構成する各遅延ユニットは、該遅延ユニットの接続順に、前記一方向とは逆方向に並び且つ前記第1グループを構成する各遅延ユニットの間に配置されるように、前記対象セル列を構成する各ロジックセルに割り当てられ、
前記遅延ユニット毎に設けられ該遅延ユニットの出力をラッチするラッチ回路は、前記対象セル列に隣接したセル列である隣接セル列に構成されると共に、各ラッチ回路は、それぞれ一つの前記ロジックセルで実現され、
前記ラッチ回路の前記隣接セル列内での配置が、該ラッチ回路と対になる遅延ユニットの前記対象セル内での配置と同様なものとなるように、前記ラッチ回路は、前記隣接セル列を構成する各ロジックセルに割り当てられていることを特徴とするパルス遅延回路の構成方法。 - 前記パルス遅延回路は、2m+1個の前記遅延ユニットで構成され、
連続するm+1個の前記遅延ユニットを、前記第1グループとして、一つおきの前記ロジックセルに割り当て、残りの連続するm個の前記遅延ユニットを、前記第2グループとして、前記m+1個の遅延ユニットの間に一つずつ割り当てることを特徴とする請求項1に記載のパルス遅延回路の構成方法。 - 前記パルス遅延回路は、2m+1個の前記遅延ユニットで構成され、
連続するm+2個の前記遅延ユニットを、前記第1グループとして、一つおきの前記ロジックセルに割り当て、残りの連続するm−1個の前記遅延ユニットを、前記第2グループとして、前記m+2個の遅延ユニットのうち、両端に位置する2個を除くm個の遅延ユニットの間に一つずつ順番に割り当てることを特徴とする請求項1に記載のパルス遅延回路の構成方法。 - 前記遅延ユニットを、駆動電圧に応じて遅延量が変化するように構成し、
前記プログラマブルロジックデバイスが提供する複数の電源系統の一つを、前記パルス遅延回路の駆動電圧として割り当てることを特徴とする請求項1乃至請求項3のいずれかに記載のパルス遅延回路の構成方法。
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