JP3285173B2 - アナログデジタル混載集積回路のテスト回路 - Google Patents
アナログデジタル混載集積回路のテスト回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ回路部とデジ
タル回路部との間での、一方の出力側の回路部から出力
された入力信号ＩＮを他方の入力側の回路部へ入力する
信号経路にあって、前記入力信号ＩＮの論理状態をテス
トデータ出力信号ＴＤＯとしてモニタ可能とすると共
に、該入力信号ＩＮの論理状態を外部から入力されるテ
ストデータ入力信号ＴＤＩにて強制的に設定して、出力
信号ＯＵＴとして前記入力側回路部へ入力可能とするア
ナログデジタル混載集積回路のテスト回路に係り、特
に、外部からのテストデータの設定、又、設定されたテ
ストデータを被テスト回路へと入力するタイミングを、
外部からより容易にコントロールすることができるよう
にすることで、テスト作業能率を向上することができる
アナログデジタル混載集積回路のテスト回路に関する。
タル回路部との間での、一方の出力側の回路部から出力
された入力信号ＩＮを他方の入力側の回路部へ入力する
信号経路にあって、前記入力信号ＩＮの論理状態をテス
トデータ出力信号ＴＤＯとしてモニタ可能とすると共
に、該入力信号ＩＮの論理状態を外部から入力されるテ
ストデータ入力信号ＴＤＩにて強制的に設定して、出力
信号ＯＵＴとして前記入力側回路部へ入力可能とするア
ナログデジタル混載集積回路のテスト回路に係り、特
に、外部からのテストデータの設定、又、設定されたテ
ストデータを被テスト回路へと入力するタイミングを、
外部からより容易にコントロールすることができるよう
にすることで、テスト作業能率を向上することができる
アナログデジタル混載集積回路のテスト回路に関する。
【０００２】
【従来の技術】近年、集積度の向上やＣＰＵ（central
processing unit ）等の動作速度の向上等、半導体集積
回路の進歩には非常に目覚ましいものがある。又、この
ような半導体集積回路の進歩等に伴って、様々な情報処
理分野でデジタル回路技術が用いられるようになってい
る。例えば、機械等の制御や様々な信号処理等、従来ア
ナログ回路が用いられていたものがデジタル回路化され
ているものもある。
processing unit ）等の動作速度の向上等、半導体集積
回路の進歩には非常に目覚ましいものがある。又、この
ような半導体集積回路の進歩等に伴って、様々な情報処
理分野でデジタル回路技術が用いられるようになってい
る。例えば、機械等の制御や様々な信号処理等、従来ア
ナログ回路が用いられていたものがデジタル回路化され
ているものもある。
【０００３】又、半導体集積回路の１つのチップ上へ
と、アナログ回路部とデジタル回路部とを混載したもの
も多く用いられるようになっている。このようにアナロ
グ回路部とデジタル回路部とを１つに混載したものにつ
いては、アナログ回路部とデジタル回路部とを独立して
テストするものである。例えば、アナログ回路部からの
出力信号でデジタル回路部へと入力される信号につい
て、該信号に代わる信号を外部から入力しながら、該デ
ジタル回路部を個別にテストするのが一般的である。
と、アナログ回路部とデジタル回路部とを混載したもの
も多く用いられるようになっている。このようにアナロ
グ回路部とデジタル回路部とを１つに混載したものにつ
いては、アナログ回路部とデジタル回路部とを独立して
テストするものである。例えば、アナログ回路部からの
出力信号でデジタル回路部へと入力される信号につい
て、該信号に代わる信号を外部から入力しながら、該デ
ジタル回路部を個別にテストするのが一般的である。
【０００４】例えば、特開昭６３−７５６８０では、ア
ナログ回路部とデジタル回路部とを有するＬＳＩ（larg
e scale integrated circuit）において、１つのフ
リップフロップを用いた試験回路に関する技術が開示さ
れている。この技術は、アナログ回路部とデジタル回路
部とを有するＬＳＩにおいて、一方の回路部の出力と試
験用入力とを切換えて出力する第１のセレクタと、該第
１のセレクタの接続をラッチして試験用出力を発生する
フリップフロップと、前記一方の回路部の出力とフリッ
プフロップの出力とを切換えて他方の回路部に入力する
第２のセレクタとを備えるというものである。
ナログ回路部とデジタル回路部とを有するＬＳＩ（larg
e scale integrated circuit）において、１つのフ
リップフロップを用いた試験回路に関する技術が開示さ
れている。この技術は、アナログ回路部とデジタル回路
部とを有するＬＳＩにおいて、一方の回路部の出力と試
験用入力とを切換えて出力する第１のセレクタと、該第
１のセレクタの接続をラッチして試験用出力を発生する
フリップフロップと、前記一方の回路部の出力とフリッ
プフロップの出力とを切換えて他方の回路部に入力する
第２のセレクタとを備えるというものである。
【０００５】この特開昭６３−７５６８０によれば、ア
ナログ回路部とデジタル回路部との個別試験において、
両回路部のテスト信号をフリップフロップへと記憶する
ようにすることで、ＬＳＩの外部ピンを減少することが
できる。
ナログ回路部とデジタル回路部との個別試験において、
両回路部のテスト信号をフリップフロップへと記憶する
ようにすることで、ＬＳＩの外部ピンを減少することが
できる。
【０００６】
【発明が達成しようとする課題】しかしながら、前記特
開昭６３−７５６８０では、外部からのテストデータの
設定と、設定されたテストデータを被テスト回路へと入
力するタイミングとを、外部から十分にコントロールす
ることができず、このため、テスト作業を能率良くする
ことができなかった。
開昭６３−７５６８０では、外部からのテストデータの
設定と、設定されたテストデータを被テスト回路へと入
力するタイミングとを、外部から十分にコントロールす
ることができず、このため、テスト作業を能率良くする
ことができなかった。
【０００７】該特開昭６３−７５６８０については、Ｌ
ＳＩの外部ピンのうち、特にテストに用いるものを極力
減少するためには、該特開昭６３−７５６８０の明細書
第２図に示される如く、多数のテスト回路（インタフェ
イス回路）をカスケード接続し、外部からテストデータ
を順次シフトしながら入力するようにするものである。
このようにすることで、個々の前記テスト回路へと、複
数のテストデータを順次シフトしながら設定するもので
ある。
ＳＩの外部ピンのうち、特にテストに用いるものを極力
減少するためには、該特開昭６３−７５６８０の明細書
第２図に示される如く、多数のテスト回路（インタフェ
イス回路）をカスケード接続し、外部からテストデータ
を順次シフトしながら入力するようにするものである。
このようにすることで、個々の前記テスト回路へと、複
数のテストデータを順次シフトしながら設定するもので
ある。
【０００８】しかしながら、該特開昭６３−７５６８０
の明細書第１図あるいは第３図に示される如く、順次シ
フトしながら設定されるテストデータは、セレクタ１２
から被テスト回路へと常時出力されてしまう。このた
め、設定されたテストデータを被テスト回路へと入力す
るタイミングが、外部からコントロールすることができ
なかった。即ち、実際に内部回路をテストする以前に、
該テストに必要とするテストデータの設定中、該内部回
路の論理状態が変化してしまっていた。このため、所望
のテスト条件を成立させ、該テスト条件に基づいてテス
トを行うというテスト作業を行うことはほとんど不可能
であり、テスト作業能率が低下してしまうものであっ
た。
の明細書第１図あるいは第３図に示される如く、順次シ
フトしながら設定されるテストデータは、セレクタ１２
から被テスト回路へと常時出力されてしまう。このた
め、設定されたテストデータを被テスト回路へと入力す
るタイミングが、外部からコントロールすることができ
なかった。即ち、実際に内部回路をテストする以前に、
該テストに必要とするテストデータの設定中、該内部回
路の論理状態が変化してしまっていた。このため、所望
のテスト条件を成立させ、該テスト条件に基づいてテス
トを行うというテスト作業を行うことはほとんど不可能
であり、テスト作業能率が低下してしまうものであっ
た。
【０００９】本発明は、前記従来の問題点を解決するべ
くなされたもので、外部からのテストデータの設定、
又、設定されたテストデータを被テスト回路へと入力す
るタイミングを、外部からより容易にコントロールする
ことができるようにすることで、テスト作業能率を向上
することができるアナログデジタル混載集積回路のテス
ト回路を提供することを目的とする。
くなされたもので、外部からのテストデータの設定、
又、設定されたテストデータを被テスト回路へと入力す
るタイミングを、外部からより容易にコントロールする
ことができるようにすることで、テスト作業能率を向上
することができるアナログデジタル混載集積回路のテス
ト回路を提供することを目的とする。
【００１０】
【課題を達成するための手段】本発明は、アナログ回路
部とデジタル回路部との間での、一方の出力側の回路部
から出力された入力信号ＩＮを他方の入力側の回路部へ
入力する信号経路にあって、前記入力信号ＩＮの論理状
態をテストデータ出力信号ＴＤとしてモニタ可能とする
と共に、出力信号ＯＵＴの論理状態を外部から入力され
るテストデータ入力信号ＴＤ１にて強制的に設定して、
出力信号ＯＵＴとして前記入力側回路部へ入力可能とす
るアナログデジタル混載集積回路のテスト回路におい
て、外部から入力される入力データ選択信号ＳＥＬの論
理状態に従って、前記出力側回路部からの前記入力信号
ＩＮと、外部からの前記テストデータ入力信号ＴＤＩと
の、いずれか一方を択一選択する入力側マルチプレクサ
Ｍ１と、外部から入力されるテストデータクロック信号
ＴＣＫに従ったタイミングで、前記入力側マルチプレク
サＭ１が選択した信号を保持する入力側フリップフロッ
プＦＦ１と、前記入力データ選択信号ＳＥＬの論理状態
が、前記テストデータ入力信号ＴＤＩの選択状態から前
記入力信号ＩＮの選択状態へと変化するタイミングで、
前記入力側フリップフロップＦＦ１が出力する出力信号
Ｑ１を保持する出力側フリップフロップＦＦ２と、外部
から入力されるテストモード信号ＴＳＴの論理状態に従
って、前記入力信号ＩＮと、前記出力側フリップフロッ
プＦＦ２が出力する出力信号Ｑ２との、いずれか一方を
択一選択し、選択されたものを前記出力信号ＯＵＴとし
て出力する出力側マルチプレクサＭ２とを備え、又、前
記入力側フリップフロップＦＦ１が出力する前記出力信
号Ｑ１を、前記テストデータ出力信号ＴＤＯとして引き
出すようにし、該テストデータ出力信号ＴＤＯにて、前
記入力信号ＩＮの論理状態のモニタをも可能にしたこと
により、前記課題を達成したものである。
部とデジタル回路部との間での、一方の出力側の回路部
から出力された入力信号ＩＮを他方の入力側の回路部へ
入力する信号経路にあって、前記入力信号ＩＮの論理状
態をテストデータ出力信号ＴＤとしてモニタ可能とする
と共に、出力信号ＯＵＴの論理状態を外部から入力され
るテストデータ入力信号ＴＤ１にて強制的に設定して、
出力信号ＯＵＴとして前記入力側回路部へ入力可能とす
るアナログデジタル混載集積回路のテスト回路におい
て、外部から入力される入力データ選択信号ＳＥＬの論
理状態に従って、前記出力側回路部からの前記入力信号
ＩＮと、外部からの前記テストデータ入力信号ＴＤＩと
の、いずれか一方を択一選択する入力側マルチプレクサ
Ｍ１と、外部から入力されるテストデータクロック信号
ＴＣＫに従ったタイミングで、前記入力側マルチプレク
サＭ１が選択した信号を保持する入力側フリップフロッ
プＦＦ１と、前記入力データ選択信号ＳＥＬの論理状態
が、前記テストデータ入力信号ＴＤＩの選択状態から前
記入力信号ＩＮの選択状態へと変化するタイミングで、
前記入力側フリップフロップＦＦ１が出力する出力信号
Ｑ１を保持する出力側フリップフロップＦＦ２と、外部
から入力されるテストモード信号ＴＳＴの論理状態に従
って、前記入力信号ＩＮと、前記出力側フリップフロッ
プＦＦ２が出力する出力信号Ｑ２との、いずれか一方を
択一選択し、選択されたものを前記出力信号ＯＵＴとし
て出力する出力側マルチプレクサＭ２とを備え、又、前
記入力側フリップフロップＦＦ１が出力する前記出力信
号Ｑ１を、前記テストデータ出力信号ＴＤＯとして引き
出すようにし、該テストデータ出力信号ＴＤＯにて、前
記入力信号ＩＮの論理状態のモニタをも可能にしたこと
により、前記課題を達成したものである。
【００１１】
【作用】本発明は、前記特開昭６３−７５６８０等、ア
ナログ回路部とデジタル回路部との間での、一方の回路
部から他方の回路部への信号経路にあって用いられるテ
スト回路（前記特開昭６３−７５６８０ではインタフェ
イス回路と称するもの。以降、単にテスト回路と称す
る）について、設定されているテストデータに従って当
該テスト回路から強制的に設定される出力信号ＯＵＴを
入力する回路部（以降、被テスト回路と称する）へ影響
を与えずに、当該テスト回路へのテストデータの設定を
可能とすることが非常に重要である点に着目してなされ
たものである。
ナログ回路部とデジタル回路部との間での、一方の回路
部から他方の回路部への信号経路にあって用いられるテ
スト回路（前記特開昭６３−７５６８０ではインタフェ
イス回路と称するもの。以降、単にテスト回路と称す
る）について、設定されているテストデータに従って当
該テスト回路から強制的に設定される出力信号ＯＵＴを
入力する回路部（以降、被テスト回路と称する）へ影響
を与えずに、当該テスト回路へのテストデータの設定を
可能とすることが非常に重要である点に着目してなされ
たものである。
【００１２】従って、本発明においては、前記テスト回
路へのテストデータの設定作業と、テストデータに従っ
た被テスト回路への信号出力とを、より厳密に分離して
行えるようにしたものである。
路へのテストデータの設定作業と、テストデータに従っ
た被テスト回路への信号出力とを、より厳密に分離して
行えるようにしたものである。
【００１３】図１は、本発明の要旨を示す論理回路図で
ある。
ある。
【００１４】この図１に示されるテスト回路は、アナロ
グ回路部とデジタル回路部との間での信号経路に設けら
れる。即ち、アナログ回路部とデジタル回路部との間で
の、これらのうちの一方の出力側の回路部から出力され
た入力信号ＩＮを、これらのうちの他方の入力側の回路
部に入力する信号経路に設けられる。即ち、当該テスト
回路にあって、前記入力信号ＩＮは、アナログ回路側か
らの信号であっても、あるいはデジタル回路側からの信
号であってもよい。又、前記出力信号ＯＵＴは、アナロ
グ回路側への信号であっても、あるいはデジタル回路側
への信号であってもよい。又、該テスト回路は、前記入
力信号ＩＮの論理状態のモニタが可能となっていると共
に、該入力信号ＩＮの論理状態を、外部から入力される
テストデータ入力信号ＴＤＩにて強制的に設定して、出
力信号ＯＵＴとして前記入力側回路部へ入力することが
できるようになっている。
グ回路部とデジタル回路部との間での信号経路に設けら
れる。即ち、アナログ回路部とデジタル回路部との間で
の、これらのうちの一方の出力側の回路部から出力され
た入力信号ＩＮを、これらのうちの他方の入力側の回路
部に入力する信号経路に設けられる。即ち、当該テスト
回路にあって、前記入力信号ＩＮは、アナログ回路側か
らの信号であっても、あるいはデジタル回路側からの信
号であってもよい。又、前記出力信号ＯＵＴは、アナロ
グ回路側への信号であっても、あるいはデジタル回路側
への信号であってもよい。又、該テスト回路は、前記入
力信号ＩＮの論理状態のモニタが可能となっていると共
に、該入力信号ＩＮの論理状態を、外部から入力される
テストデータ入力信号ＴＤＩにて強制的に設定して、出
力信号ＯＵＴとして前記入力側回路部へ入力することが
できるようになっている。
【００１５】このような本発明のテスト回路は、主とし
て、入力側マルチプレクサＭ１と、入力側フリップフロ
ップＦＦ１と、出力側フリップフロップＦＦ２と、出力
側マルチプレクサＭ２とを備えるものである。
て、入力側マルチプレクサＭ１と、入力側フリップフロ
ップＦＦ１と、出力側フリップフロップＦＦ２と、出力
側マルチプレクサＭ２とを備えるものである。
【００１６】前記入力側マルチプレクサＭ１は、外部か
ら入力される入力データ選択信号ＳＥＬの論理状態に従
って、前記出力側回路部からの前記入力信号ＩＮと、外
部からの前記テストデータ入力信号ＴＤＩとの、いずれ
か一方を択一選択する。該テストデータ入力信号ＴＤＩ
は、外部から入力される信号であり、テスト者によっ
て、前記出力信号ＯＵＴを決定するテストデータを入力
する信号である。
ら入力される入力データ選択信号ＳＥＬの論理状態に従
って、前記出力側回路部からの前記入力信号ＩＮと、外
部からの前記テストデータ入力信号ＴＤＩとの、いずれ
か一方を択一選択する。該テストデータ入力信号ＴＤＩ
は、外部から入力される信号であり、テスト者によっ
て、前記出力信号ＯＵＴを決定するテストデータを入力
する信号である。
【００１７】又、前記入力データ選択信号ＳＥＬは、こ
のように、主として前記入力マルチプレクサＭ１を切り
替えるのに用いられる。即ち、前記入力側フリップフロ
ップＦＦ１へと保持され、前記テストデータ出力信号Ｔ
ＤＯとしてモニタしたり、あるいは前記出力側フリップ
フロップＦＦ２及び前記出力側マルチプレクサＭ２を経
て、前記出力信号ＯＵＴとして出力するものを選択す
る。又、前記入力データ選択信号ＳＥＬは、外部から入
力されるものであり、その論理状態はテスト者によって
設定されるものである。
のように、主として前記入力マルチプレクサＭ１を切り
替えるのに用いられる。即ち、前記入力側フリップフロ
ップＦＦ１へと保持され、前記テストデータ出力信号Ｔ
ＤＯとしてモニタしたり、あるいは前記出力側フリップ
フロップＦＦ２及び前記出力側マルチプレクサＭ２を経
て、前記出力信号ＯＵＴとして出力するものを選択す
る。又、前記入力データ選択信号ＳＥＬは、外部から入
力されるものであり、その論理状態はテスト者によって
設定されるものである。
【００１８】本発明はこれに限定されるものではない
が、この図１においては、例えば、前記入力データ選択
信号ＳＥＬがＨ状態の時、前記入力側マルチプレクサＭ
１において前記入力信号ＩＮが選択される。一方、該入
力データ選択信号ＳＥＬがＬ状態の際には、該入力側マ
ルチプレクサＭ１においては前記テストデータ入力信号
ＴＤＩが選択される。
が、この図１においては、例えば、前記入力データ選択
信号ＳＥＬがＨ状態の時、前記入力側マルチプレクサＭ
１において前記入力信号ＩＮが選択される。一方、該入
力データ選択信号ＳＥＬがＬ状態の際には、該入力側マ
ルチプレクサＭ１においては前記テストデータ入力信号
ＴＤＩが選択される。
【００１９】前記入力側フリップフロップＦＦ１は、外
部から入力されるテストデータクロック信号ＴＣＫに従
ったタイミングで、前記入力側マルチプレクサＭ１が選
択した信号を保持する。
部から入力されるテストデータクロック信号ＴＣＫに従
ったタイミングで、前記入力側マルチプレクサＭ１が選
択した信号を保持する。
【００２０】後述する実施例の如く、この図１に示され
るようなテスト回路が複数カスケード接続される場合、
即ち、当該テスト回路の前記テストデータ入力信号ＴＤ
Ｉが前段のテスト回路の前記テストデータ出力信号ＴＤ
Ｏへと接続するようにし、一方、当該テスト回路の前記
テストデータ出力信号ＴＤＯについては次段のテスト回
路の前記テストデータ入力信号ＴＤＩへと接続するよう
にした場合、前記入力側マルチプレクサＭ１を前記テス
トデータ入力信号ＴＤＩへと選択した際には、複数の前
記テスト回路にあって、複数の前記入力側フリップフロ
ップＦＦ１はシフトレジスタとして動作する。この時、
前記テストデータクロック信号ＴＣＫの入力に従って、
テストデータは順次シフトされる。
るようなテスト回路が複数カスケード接続される場合、
即ち、当該テスト回路の前記テストデータ入力信号ＴＤ
Ｉが前段のテスト回路の前記テストデータ出力信号ＴＤ
Ｏへと接続するようにし、一方、当該テスト回路の前記
テストデータ出力信号ＴＤＯについては次段のテスト回
路の前記テストデータ入力信号ＴＤＩへと接続するよう
にした場合、前記入力側マルチプレクサＭ１を前記テス
トデータ入力信号ＴＤＩへと選択した際には、複数の前
記テスト回路にあって、複数の前記入力側フリップフロ
ップＦＦ１はシフトレジスタとして動作する。この時、
前記テストデータクロック信号ＴＣＫの入力に従って、
テストデータは順次シフトされる。
【００２１】前記出力側フリップフロップＦＦ２は、前
記入力データ選択信号ＳＥＬの論理状態が、前記テスト
信号ＴＤＩの選択状態から前記入力信号ＩＮの選択状態
へと変化するタイミングで、前記入力側フリップフロッ
プＦＦ１が出力する出力信号Ｑ１を保持する。
記入力データ選択信号ＳＥＬの論理状態が、前記テスト
信号ＴＤＩの選択状態から前記入力信号ＩＮの選択状態
へと変化するタイミングで、前記入力側フリップフロッ
プＦＦ１が出力する出力信号Ｑ１を保持する。
【００２２】前記入力データ選択信号ＳＥＬの論理状態
が、前記テスト信号ＴＤＩの選択状態から前記入力信号
ＩＮの選択状態へと変化する時は、前述のように前記テ
ストデータクロック信号ＴＣＫに従ったタイミングでの
テストデータの設定が行える状態から、このようなテス
トデータの設定ができない状態へと変化するものであ
る。又、この時以降については、原則的に、設定された
テストデータに従って前記出力信号ＯＵＴを出力しなが
ら実際にテストを行うものとなる。
が、前記テスト信号ＴＤＩの選択状態から前記入力信号
ＩＮの選択状態へと変化する時は、前述のように前記テ
ストデータクロック信号ＴＣＫに従ったタイミングでの
テストデータの設定が行える状態から、このようなテス
トデータの設定ができない状態へと変化するものであ
る。又、この時以降については、原則的に、設定された
テストデータに従って前記出力信号ＯＵＴを出力しなが
ら実際にテストを行うものとなる。
【００２３】従って、本発明においては、前述のように
前記入力データ選択信号ＳＥＬが前記入力信号ＩＮの選
択状態へと変化するタイミングで、前記出力側フリップ
フロップＦＦ２が前記出力信号Ｑ１を保持するようにし
ている。このように、本発明においては、設計作業の手
順を配慮し、より能率良くできるようにされている。
前記入力データ選択信号ＳＥＬが前記入力信号ＩＮの選
択状態へと変化するタイミングで、前記出力側フリップ
フロップＦＦ２が前記出力信号Ｑ１を保持するようにし
ている。このように、本発明においては、設計作業の手
順を配慮し、より能率良くできるようにされている。
【００２４】前記出力側マルチプレクサＭ２は、外部か
ら入力されるテストモード信号ＴＳＴの論理状態に従っ
て、前記入力信号ＩＮと、前記出力側フリップフロップ
ＦＦ２が出力する出力信号Ｑ２との、いずれか一方を択
一選択し、選択されたものを前記出力信号ＯＵＴとして
出力するものである。該出力側マルチプレクサＭ２は、
被テスト回路が通常の動作を行う時、即ち本発明のテス
ト回路によるテストを行わない場合（但し、前記入力信
号ＩＮのモニタは可能）には、前記入力信号ＩＮと前記
出力信号ＯＵＴとを直結すべく、前記入力信号ＩＮを選
択する。一方、該出力側マルチプレクサＭ２は、本発明
のテスト回路によるテストを行う際には、前記出力側フ
リップフロップＦＦ２に保持されているテストデータに
従った論理状態を出力すべく、該出力側フリップフロッ
プＦＦ２が出力する前記出力信号Ｑ２を選択する。
ら入力されるテストモード信号ＴＳＴの論理状態に従っ
て、前記入力信号ＩＮと、前記出力側フリップフロップ
ＦＦ２が出力する出力信号Ｑ２との、いずれか一方を択
一選択し、選択されたものを前記出力信号ＯＵＴとして
出力するものである。該出力側マルチプレクサＭ２は、
被テスト回路が通常の動作を行う時、即ち本発明のテス
ト回路によるテストを行わない場合（但し、前記入力信
号ＩＮのモニタは可能）には、前記入力信号ＩＮと前記
出力信号ＯＵＴとを直結すべく、前記入力信号ＩＮを選
択する。一方、該出力側マルチプレクサＭ２は、本発明
のテスト回路によるテストを行う際には、前記出力側フ
リップフロップＦＦ２に保持されているテストデータに
従った論理状態を出力すべく、該出力側フリップフロッ
プＦＦ２が出力する前記出力信号Ｑ２を選択する。
【００２５】従って、このように信号を選択する当該出
力側マルチプレクサＭ２について、前記テストモード信
号ＴＳＴは、前記被テスト回路が通常の動作を行う通常
モードと、本発明によるテスト回路を活用したテストを
行うテストモードとを選択する信号である。本発明はこ
れに限定されるものではないが、例えば、この図１にお
いては、前記テストモード信号ＴＳＴがＨ状態となる
と、通常モードの状態となり、前記出力側マルチプレク
サＭ２は前記入力信号ＩＮを選択する。又、この図１で
は、前記テストモード信号ＴＳＴがＬ状態となると、テ
ストモードの状態として、前記出力側マルチプレクサＭ
２は前記出力側フリップフロップＦＦ２の出力する前記
出力信号Ｑ２を選択する。
力側マルチプレクサＭ２について、前記テストモード信
号ＴＳＴは、前記被テスト回路が通常の動作を行う通常
モードと、本発明によるテスト回路を活用したテストを
行うテストモードとを選択する信号である。本発明はこ
れに限定されるものではないが、例えば、この図１にお
いては、前記テストモード信号ＴＳＴがＨ状態となる
と、通常モードの状態となり、前記出力側マルチプレク
サＭ２は前記入力信号ＩＮを選択する。又、この図１で
は、前記テストモード信号ＴＳＴがＬ状態となると、テ
ストモードの状態として、前記出力側マルチプレクサＭ
２は前記出力側フリップフロップＦＦ２の出力する前記
出力信号Ｑ２を選択する。
【００２６】以下、本発明の作用を説明する。
【００２７】まず、被テスト回路のテストを行わない前
記通常モード時には、前述のとおり、前記テストモード
信号ＴＳＴから通常モードが入力され、前記入力信号Ｉ
Ｎと前記出力ＯＵＴとは直結される。この時、前記入力
側マルチプレクサＭ１、前記入力側フリップフロップＦ
Ｆ１及び前記出力側フリップフロップＦＦ２について
は、前記出力信号ＯＵＴへは影響を与えない状態とな
る。
記通常モード時には、前述のとおり、前記テストモード
信号ＴＳＴから通常モードが入力され、前記入力信号Ｉ
Ｎと前記出力ＯＵＴとは直結される。この時、前記入力
側マルチプレクサＭ１、前記入力側フリップフロップＦ
Ｆ１及び前記出力側フリップフロップＦＦ２について
は、前記出力信号ＯＵＴへは影響を与えない状態とな
る。
【００２８】この時、前記入力データ選択信号ＳＥＬに
て、前記入力側マルチプレクサＭ１を前記入力信号ＩＮ
の選択とすると、前記テストデータクロック信号ＴＣＫ
に従ったタイミングで、前記入力信号ＩＮの論理状態を
前記入力側フリップフロップＦＦ１へと保持させること
ができる。又、このように保持された前記入力信号ＩＮ
は、前記テストデータクロック信号ＴＣＫに従ったタイ
ミングで、前記テストデータ出力信号ＴＤＯからモニタ
することが可能となる。
て、前記入力側マルチプレクサＭ１を前記入力信号ＩＮ
の選択とすると、前記テストデータクロック信号ＴＣＫ
に従ったタイミングで、前記入力信号ＩＮの論理状態を
前記入力側フリップフロップＦＦ１へと保持させること
ができる。又、このように保持された前記入力信号ＩＮ
は、前記テストデータクロック信号ＴＣＫに従ったタイ
ミングで、前記テストデータ出力信号ＴＤＯからモニタ
することが可能となる。
【００２９】なお、このような通常モード時において、
前記入力データ選択信号ＳＥＬによって前記入力側マル
チプレクサＭ１が前記テストデータ入力信号ＴＤＩを選
択するようにすることもできる。このようにしたとして
も、前記出力信号ＯＵＴ、又被テスト回路へは全く影響
を与えない。このように通常モード時に前記入力側マル
チプレクサＭ１を前記テストデータ入力信号ＴＤＩの選
択をすることで、通常モード時であっても、前記テスト
データクロック信号ＴＣＫに従ったタイミングで、前記
テストデータ入力信号ＴＤＩからテストデータを設定す
ることができる。
前記入力データ選択信号ＳＥＬによって前記入力側マル
チプレクサＭ１が前記テストデータ入力信号ＴＤＩを選
択するようにすることもできる。このようにしたとして
も、前記出力信号ＯＵＴ、又被テスト回路へは全く影響
を与えない。このように通常モード時に前記入力側マル
チプレクサＭ１を前記テストデータ入力信号ＴＤＩの選
択をすることで、通常モード時であっても、前記テスト
データクロック信号ＴＣＫに従ったタイミングで、前記
テストデータ入力信号ＴＤＩからテストデータを設定す
ることができる。
【００３０】又、前記テストデータ入力信号ＴＤＩ及び
前記テストデータ出力信号ＴＤＯに関して複数の前記テ
スト回路がカスケード接続されている場合、前記テスト
データクロック信号ＴＣＫに従ったタイミングで、この
ような通常モード時にも、順次テストデータをシフトし
ながら設定することが可能である。
前記テストデータ出力信号ＴＤＯに関して複数の前記テ
スト回路がカスケード接続されている場合、前記テスト
データクロック信号ＴＣＫに従ったタイミングで、この
ような通常モード時にも、順次テストデータをシフトし
ながら設定することが可能である。
【００３１】次に、本発明のテスト回路を活用したテス
トモード時においては、まず、前記テストモード信号Ｔ
ＳＴをテストモードの論理状態とし、この論理状態に従
って、前記出力側マルチプレクサＭ２は前記出力側フリ
ップフロップＦＦ２の出力する前記出力信号Ｑ２を選択
する。
トモード時においては、まず、前記テストモード信号Ｔ
ＳＴをテストモードの論理状態とし、この論理状態に従
って、前記出力側マルチプレクサＭ２は前記出力側フリ
ップフロップＦＦ２の出力する前記出力信号Ｑ２を選択
する。
【００３２】このようなテストモード時に、被テスト回
路から得られる前記入力信号ＩＮのモニタは、前記入力
データ選択信号ＳＥＬの論理状態に従って前記入力側マ
ルチプレクサＭ１が前記入力信号ＩＮを選択することで
行われる。このように前記入力信号ＩＮを選択した後、
前記テストデータクロック信号ＴＣＫに従ったタイミン
グで、選択された入力信号ＩＮの論理状態を前記入力側
フリップフロップＦＦ１へと保持することができる。
又、このように保持されたものは、前記テストデータ出
力信号ＴＤＯとしてモニタすることができる。
路から得られる前記入力信号ＩＮのモニタは、前記入力
データ選択信号ＳＥＬの論理状態に従って前記入力側マ
ルチプレクサＭ１が前記入力信号ＩＮを選択することで
行われる。このように前記入力信号ＩＮを選択した後、
前記テストデータクロック信号ＴＣＫに従ったタイミン
グで、選択された入力信号ＩＮの論理状態を前記入力側
フリップフロップＦＦ１へと保持することができる。
又、このように保持されたものは、前記テストデータ出
力信号ＴＤＯとしてモニタすることができる。
【００３３】なお、複数の本発明のテスト回路を前記テ
ストデータ入力信号ＴＤＩと前記テストデータ出力信号
ＴＤＯとについてカスケード接続するようにした場合、
このように前記入力側フリップフロップＦＦ１へと保持
された前記入力信号ＩＮは、前記テストデータクロック
信号ＴＣＫに従ってタイミングで順次シフトしながらモ
ニタすることもできる。即ち、前記入力データ選択信号
ＳＥＬに従って前記入力側マルチプレクサＭ１を前記入
力信号ＩＮの選択とし、前記テストデータクロック信号
ＴＣＫに従ったタイミングで該入力信号ＩＮを前記入力
側フリップフロップＦＦ１へと保持する。この後、前記
入力側マルチプレクサＭ１を前記テストデータ入力信号
ＴＤＩの選択とし、前記テストデータクロック信号ＴＣ
Ｋに従ったタイミングで、保持された前記入力信号ＩＮ
を順次シフトしながらモニタするというものである。
ストデータ入力信号ＴＤＩと前記テストデータ出力信号
ＴＤＯとについてカスケード接続するようにした場合、
このように前記入力側フリップフロップＦＦ１へと保持
された前記入力信号ＩＮは、前記テストデータクロック
信号ＴＣＫに従ってタイミングで順次シフトしながらモ
ニタすることもできる。即ち、前記入力データ選択信号
ＳＥＬに従って前記入力側マルチプレクサＭ１を前記入
力信号ＩＮの選択とし、前記テストデータクロック信号
ＴＣＫに従ったタイミングで該入力信号ＩＮを前記入力
側フリップフロップＦＦ１へと保持する。この後、前記
入力側マルチプレクサＭ１を前記テストデータ入力信号
ＴＤＩの選択とし、前記テストデータクロック信号ＴＣ
Ｋに従ったタイミングで、保持された前記入力信号ＩＮ
を順次シフトしながらモニタするというものである。
【００３４】又、本発明のテスト回路を活用したテスト
を行うテストモード時に、外部から入力される前記テス
トデータ入力信号ＴＤＩにて、前記出力信号ＯＵＴの論
理状態を強制的に設定し、被テスト回路へと入力するこ
とも可能である。この前記出力信号ＯＵＴの強制設定の
際には、まず、前記入力データ選択信号ＳＥＬに従って
前記入力側マルチプレクサＭ１を前記テストデータ入力
信号ＴＤＩの選択とする。
を行うテストモード時に、外部から入力される前記テス
トデータ入力信号ＴＤＩにて、前記出力信号ＯＵＴの論
理状態を強制的に設定し、被テスト回路へと入力するこ
とも可能である。この前記出力信号ＯＵＴの強制設定の
際には、まず、前記入力データ選択信号ＳＥＬに従って
前記入力側マルチプレクサＭ１を前記テストデータ入力
信号ＴＤＩの選択とする。
【００３５】この後、前記テストデータクロック信号Ｔ
ＣＫに従ったタイミングで、前記テストデータ入力信号
ＴＤＩの論理状態を前記入力側フリップフロップＦＦ１
へと保持することができる。即ち、テスト時に前記出力
信号ＯＵＴを強制設定したい論理状態に従った、前記テ
ストデータ入力信号ＴＤＩの論理状態を、該入力側フリ
ップフロップＦＦ１へと保持することができる。
ＣＫに従ったタイミングで、前記テストデータ入力信号
ＴＤＩの論理状態を前記入力側フリップフロップＦＦ１
へと保持することができる。即ち、テスト時に前記出力
信号ＯＵＴを強制設定したい論理状態に従った、前記テ
ストデータ入力信号ＴＤＩの論理状態を、該入力側フリ
ップフロップＦＦ１へと保持することができる。
【００３６】又、一旦このように該入力側フリップフロ
ップＦＦ１へと保持されたテストデータは、前記テスト
信号ＴＤＩの選択状態となっている前記入力データ選択
信号ＳＥＬの論理状態を、前記入力信号ＩＮの選択状態
へと変化させることで、前記出力側フリップフロップＦ
Ｆ２へと保持させることができる。又、このように保持
された論理状態は、これに従って該出力側フリップフロ
ップＦＦ２の出力する前記出力信号Ｑ１の論理状態が変
化すると、テストモードとして前記出力信号Ｑ２を選択
している前記出力側マルチプレクサＭ２を経て、前記出
力信号ＯＵＴとして被テスト回路へと出力される。
ップＦＦ１へと保持されたテストデータは、前記テスト
信号ＴＤＩの選択状態となっている前記入力データ選択
信号ＳＥＬの論理状態を、前記入力信号ＩＮの選択状態
へと変化させることで、前記出力側フリップフロップＦ
Ｆ２へと保持させることができる。又、このように保持
された論理状態は、これに従って該出力側フリップフロ
ップＦＦ２の出力する前記出力信号Ｑ１の論理状態が変
化すると、テストモードとして前記出力信号Ｑ２を選択
している前記出力側マルチプレクサＭ２を経て、前記出
力信号ＯＵＴとして被テスト回路へと出力される。
【００３７】なお、このようなテストモード時での前記
出力信号ＯＵＴの強制設定の際、本発明のテスト回路が
複数カスケード接続されている場合、前記入力側マルチ
プレクサＭ１を前記テストデータ入力信号ＴＤＩの選択
としながら、前記テストデータクロック信号ＴＣＫに従
ったタイミングで、テストデータを順次シフトさせるこ
とも可能である。又、このようにテストデータを順次シ
フトしながら、それぞれのテスト回路の前記入力側フリ
ップフロップＦＦ１へと、所望の論理状態のテストデー
タが保持された後、該テストデータに従った論理状態を
前記出力信号ＯＵＴとして出力することができる。即
ち、前記テストデータ入力信号ＴＤＩの選択状態となっ
ている前記入力データ選択信号ＳＥＬを、前記入力信号
ＩＮの選択状態とすることで、それぞれの前記出力側フ
リップフロップＦＦ２及びそれぞれの前記出力側マルチ
プレクサＭ２を経て、設定されたテストデータに従った
論理状態を、それぞれの前記出力信号ＯＵＴとして出力
することができる。
出力信号ＯＵＴの強制設定の際、本発明のテスト回路が
複数カスケード接続されている場合、前記入力側マルチ
プレクサＭ１を前記テストデータ入力信号ＴＤＩの選択
としながら、前記テストデータクロック信号ＴＣＫに従
ったタイミングで、テストデータを順次シフトさせるこ
とも可能である。又、このようにテストデータを順次シ
フトしながら、それぞれのテスト回路の前記入力側フリ
ップフロップＦＦ１へと、所望の論理状態のテストデー
タが保持された後、該テストデータに従った論理状態を
前記出力信号ＯＵＴとして出力することができる。即
ち、前記テストデータ入力信号ＴＤＩの選択状態となっ
ている前記入力データ選択信号ＳＥＬを、前記入力信号
ＩＮの選択状態とすることで、それぞれの前記出力側フ
リップフロップＦＦ２及びそれぞれの前記出力側マルチ
プレクサＭ２を経て、設定されたテストデータに従った
論理状態を、それぞれの前記出力信号ＯＵＴとして出力
することができる。
【００３８】以上説明したとおり、本発明によれば、外
部からのテストデータの設定と、設定されたテストデー
タに従った論理状態を被テスト回路へと出力するタイミ
ングとを、より厳密に分離することができる。即ち、外
部からのテストデータの設定、又、設定されたテストデ
ータを被テスト回路へと入力するタイミングを、外部か
らより容易にコントロールすることができ、テスト作業
能率を向上することができる。従って、前記テストデー
タ入力信号ＴＤＩに従ったテストデータの選択の際、前
記出力信号ＯＵＴはこの影響を全く受けない。
部からのテストデータの設定と、設定されたテストデー
タに従った論理状態を被テスト回路へと出力するタイミ
ングとを、より厳密に分離することができる。即ち、外
部からのテストデータの設定、又、設定されたテストデ
ータを被テスト回路へと入力するタイミングを、外部か
らより容易にコントロールすることができ、テスト作業
能率を向上することができる。従って、前記テストデー
タ入力信号ＴＤＩに従ったテストデータの選択の際、前
記出力信号ＯＵＴはこの影響を全く受けない。
【００３９】これは、前記テストデータ入力信号ＴＤＩ
を前記入力側マルチプレクサＭ１が選択させるように制
御する前記入力データ選択信号ＳＥＬが、前記入力側フ
リップフロップＦＦ１の出力側に設けられた前記出力側
フリップフロップＦＦ２にも入力されているためであ
る。従って、前記テストデータ入力信号ＴＤＩによるテ
ストデータの設定の際には、該出力側フリップフロップ
ＦＦ２の前記出力信号Ｑ２の出力は変化しない。
を前記入力側マルチプレクサＭ１が選択させるように制
御する前記入力データ選択信号ＳＥＬが、前記入力側フ
リップフロップＦＦ１の出力側に設けられた前記出力側
フリップフロップＦＦ２にも入力されているためであ
る。従って、前記テストデータ入力信号ＴＤＩによるテ
ストデータの設定の際には、該出力側フリップフロップ
ＦＦ２の前記出力信号Ｑ２の出力は変化しない。
【００４０】なお、前記入力側フリップフロップＦＦ１
及び前記出力側フリップフロップＦＦ２は、前記図１に
示したような、文字通りのフリップフロップに限定され
るものではない。例えば、前記入力側フリップフロップ
ＦＦ１については、ラッチ回路であってもよい。又、複
数の本発明の適用されたテスト回路を前記テストデータ
入力信号ＴＤＩと前記テストデータ出力信号ＴＤＯにつ
いてカスケード接続する場合には、該入力側フリップフ
ロップＦＦ１は、前記テストデータクロック信号ＴＣＫ
に従ったタイミングでテストデータのシフトができるも
のであればよい。このようにカスケード接続する場合、
該入力側フリップフロップＦＦ１としては、例えば、マ
スタスレーブ型ラッチ回路を用いることができる。又、
前記出力側フリップフロップＦＦ２についても、後述す
る実施例の如く、ラッチ回路でも構成することができ
る。
及び前記出力側フリップフロップＦＦ２は、前記図１に
示したような、文字通りのフリップフロップに限定され
るものではない。例えば、前記入力側フリップフロップ
ＦＦ１については、ラッチ回路であってもよい。又、複
数の本発明の適用されたテスト回路を前記テストデータ
入力信号ＴＤＩと前記テストデータ出力信号ＴＤＯにつ
いてカスケード接続する場合には、該入力側フリップフ
ロップＦＦ１は、前記テストデータクロック信号ＴＣＫ
に従ったタイミングでテストデータのシフトができるも
のであればよい。このようにカスケード接続する場合、
該入力側フリップフロップＦＦ１としては、例えば、マ
スタスレーブ型ラッチ回路を用いることができる。又、
前記出力側フリップフロップＦＦ２についても、後述す
る実施例の如く、ラッチ回路でも構成することができ
る。
【００４１】
【実施例】以下、本発明の実施例を詳細に説明する。
【００４２】図２は、本発明が適用されたアナログデジ
タル混載回路のテスト回路の実施例の論理回路図であ
る。
タル混載回路のテスト回路の実施例の論理回路図であ
る。
【００４３】本実施例のテスト回路は、この図２に示さ
れる如く、前記図１に示した前記出力側フリップフロッ
プＦＦ２が、ラッチ回路ＦＦ２a となっている。このよ
うに、本発明の前記出力側フリップフロップＦＦ２は、
文字通りのフリップフロップに限定されるものではな
く、ラッチ回路であってもよい。
れる如く、前記図１に示した前記出力側フリップフロッ
プＦＦ２が、ラッチ回路ＦＦ２a となっている。このよ
うに、本発明の前記出力側フリップフロップＦＦ２は、
文字通りのフリップフロップに限定されるものではな
く、ラッチ回路であってもよい。
【００４４】又、この図２に示される如く、前記ラッチ
回路ＦＦ２a のゲートＧへと入力する信号を得るため、
論理ゲートＧ１〜Ｇ４が用いられている。前記論理ゲー
トＧ１〜Ｇ３は、いずれもインバータゲートであり、直
列接続されている。又、前記論理ゲートＧ４は、ＡＮＤ
論理ゲートである。
回路ＦＦ２a のゲートＧへと入力する信号を得るため、
論理ゲートＧ１〜Ｇ４が用いられている。前記論理ゲー
トＧ１〜Ｇ３は、いずれもインバータゲートであり、直
列接続されている。又、前記論理ゲートＧ４は、ＡＮＤ
論理ゲートである。
【００４５】これら論理ゲートＧ１〜Ｇ４によって、前
記入力データ選択信号ＳＥＬがＬ状態からＨ状態となる
立上り時に、前記インバータゲートＧ１〜Ｇ３の１つ分
の遅延時間の３倍のパルス幅のワンショットパルス信号
を生成している。このようなワンショットパルス信号を
前記ラッチ回路ＦＦ２a のそのゲートＧへと入力するこ
とで、前記ラッチ回路ＦＦ２a はほぼフリップフロップ
と同様の動作をしている。
記入力データ選択信号ＳＥＬがＬ状態からＨ状態となる
立上り時に、前記インバータゲートＧ１〜Ｇ３の１つ分
の遅延時間の３倍のパルス幅のワンショットパルス信号
を生成している。このようなワンショットパルス信号を
前記ラッチ回路ＦＦ２a のそのゲートＧへと入力するこ
とで、前記ラッチ回路ＦＦ２a はほぼフリップフロップ
と同様の動作をしている。
【００４６】なお、この図２に示される本実施例のテス
ト回路は、以上説明した前記ラッチ回路ＦＦ２a 及び前
記論理ゲートＧ１〜Ｇ４に関するもの以外には、前記図
１に示したものと同様のものとなっている。又、前記入
力データ選択信号ＳＥＬ及び前記テストモード信号ＴＳ
Ｔに従った制御、又前記テストデータ入力信号ＴＤＩ及
び前記テストデータ出力信号ＴＤＯとについてのテスト
データの設定や前記入力信号ＩＮのモニタ、更には、前
記入力信号ＩＮ及び前記出力信号ＯＵＴに関する被テス
ト回路に対する接続についても、本実施例のテスト回路
は、前記図１に示したものと同様である。
ト回路は、以上説明した前記ラッチ回路ＦＦ２a 及び前
記論理ゲートＧ１〜Ｇ４に関するもの以外には、前記図
１に示したものと同様のものとなっている。又、前記入
力データ選択信号ＳＥＬ及び前記テストモード信号ＴＳ
Ｔに従った制御、又前記テストデータ入力信号ＴＤＩ及
び前記テストデータ出力信号ＴＤＯとについてのテスト
データの設定や前記入力信号ＩＮのモニタ、更には、前
記入力信号ＩＮ及び前記出力信号ＯＵＴに関する被テス
ト回路に対する接続についても、本実施例のテスト回路
は、前記図１に示したものと同様である。
【００４７】図３は、本実施例のテスト回路を複数カス
ケード接続して用いた時の回路図である。
ケード接続して用いた時の回路図である。
【００４８】この図３において、合計n 個の本実施例の
テスト回路Ｔ１〜Ｔn が用いられている。これらテスト
回路Ｔ１〜Ｔn は、前記図２に示したものである。又、
これらテスト回路Ｔ１〜Ｔn は、それぞれの前記テスト
データ入力信号ＴＤＩと、それぞれの前記テストデータ
出力信号ＴＤＯとについて、カスケード接続されてい
る。
テスト回路Ｔ１〜Ｔn が用いられている。これらテスト
回路Ｔ１〜Ｔn は、前記図２に示したものである。又、
これらテスト回路Ｔ１〜Ｔn は、それぞれの前記テスト
データ入力信号ＴＤＩと、それぞれの前記テストデータ
出力信号ＴＤＯとについて、カスケード接続されてい
る。
【００４９】即ち、前記テスト回路Ｔ１の前記テストデ
ータ入力信号ＴＤＩには、外部からテストデータを入力
するテストデータＴＤ０が入力されている。前記テスト
回路Ｔ２の前記テストデータ入力信号ＴＤＩには、前記
テスト回路Ｔ１の前記テストデータ出力信号ＴＤＯから
出力されるテストデータＴＤ１が入力されている。この
ように順次カスケード接続され、前記テスト回路Ｔn の
前記テストデータ入力信号ＴＤＩには、前記テスト回路
Ｔ（n −１）の前記テストデータ出力信号ＴＤＯが出力
するテストデータＴＤ（n −１）が入力されている。更
に、該テスト回路Ｔn の前記テストデータ出力信号ＴＤ
Ｏからは、最終的に、テストデータＴＤn が出力されて
いる。
ータ入力信号ＴＤＩには、外部からテストデータを入力
するテストデータＴＤ０が入力されている。前記テスト
回路Ｔ２の前記テストデータ入力信号ＴＤＩには、前記
テスト回路Ｔ１の前記テストデータ出力信号ＴＤＯから
出力されるテストデータＴＤ１が入力されている。この
ように順次カスケード接続され、前記テスト回路Ｔn の
前記テストデータ入力信号ＴＤＩには、前記テスト回路
Ｔ（n −１）の前記テストデータ出力信号ＴＤＯが出力
するテストデータＴＤ（n −１）が入力されている。更
に、該テスト回路Ｔn の前記テストデータ出力信号ＴＤ
Ｏからは、最終的に、テストデータＴＤn が出力されて
いる。
【００５０】このようにカスケード接続されたそれぞれ
の前記テスト回路Ｔ１〜Ｔn には、いずれにも、前記入
力データ選択信号ＳＥＬ、前記テストモード信号ＴＳＴ
及びテストデータクロック信号ＴＣＫが並列に入力され
ている。又、被テスト回路のアナログ回路部から出力さ
れる入力信号Ｉ１〜Ｉn は、それぞれ、前記テスト回路
Ｔ１〜Ｔn の前記入力信号ＩＮに入力されている。一
方、被テスト回路のデジタル回路部へと出力される出力
信号Ｏ１〜Ｏn は、前記テスト回路Ｔ１〜Ｔn の、それ
ぞれの前記出力信号ＯＵＴから出力されている。
の前記テスト回路Ｔ１〜Ｔn には、いずれにも、前記入
力データ選択信号ＳＥＬ、前記テストモード信号ＴＳＴ
及びテストデータクロック信号ＴＣＫが並列に入力され
ている。又、被テスト回路のアナログ回路部から出力さ
れる入力信号Ｉ１〜Ｉn は、それぞれ、前記テスト回路
Ｔ１〜Ｔn の前記入力信号ＩＮに入力されている。一
方、被テスト回路のデジタル回路部へと出力される出力
信号Ｏ１〜Ｏn は、前記テスト回路Ｔ１〜Ｔn の、それ
ぞれの前記出力信号ＯＵＴから出力されている。
【００５１】なお、この図３に示される前記テスト回路
Ｔ１〜Ｔn は、前述のとおり、前記図２に示される本実
施例のテスト回路となっている。しかしながら、前記図
１に示したものをこの図３の前記テスト回路Ｔ１〜Ｔn
それぞれへと用いることも可能である。又、これらのみ
ならず、本発明が適用されたものであれば、この図３の
これらテスト回路Ｔ１〜Ｔn の如く、カスケード接続
し、テストデータやモニタとして読み取られた前記入力
信号ＩＮを順次シフトさせることが可能である。
Ｔ１〜Ｔn は、前述のとおり、前記図２に示される本実
施例のテスト回路となっている。しかしながら、前記図
１に示したものをこの図３の前記テスト回路Ｔ１〜Ｔn
それぞれへと用いることも可能である。又、これらのみ
ならず、本発明が適用されたものであれば、この図３の
これらテスト回路Ｔ１〜Ｔn の如く、カスケード接続
し、テストデータやモニタとして読み取られた前記入力
信号ＩＮを順次シフトさせることが可能である。
【００５２】図４は、本実施例のテスト回路を複数カス
ケード接続したものの動作を示すタイムチャートであ
る。
ケード接続したものの動作を示すタイムチャートであ
る。
【００５３】この図４においては、前記図３に示される
前記テストモード信号ＴＳＴと、前記テストデータクロ
ック信号ＴＣＫと、前記入力データ選択信号ＳＥＬとの
タイムチャートが示されている。又、この図４では、前
記図３に示される合計n 個の前記テスト回路Ｔ１〜Ｔn
について、その第１番目の前記テスト回路Ｔ１におけ
る、前記テストデータ入力信号ＴＤＩと、前記出力信号
Ｑ１と、前記出力信号Ｑ２とのタイムチャートが示され
ている。
前記テストモード信号ＴＳＴと、前記テストデータクロ
ック信号ＴＣＫと、前記入力データ選択信号ＳＥＬとの
タイムチャートが示されている。又、この図４では、前
記図３に示される合計n 個の前記テスト回路Ｔ１〜Ｔn
について、その第１番目の前記テスト回路Ｔ１におけ
る、前記テストデータ入力信号ＴＤＩと、前記出力信号
Ｑ１と、前記出力信号Ｑ２とのタイムチャートが示され
ている。
【００５４】このタイムチャートにおいて、まず時刻 t
1 では、前記テストモード信号ＴＳＴがＨ状態からＬ状
態となり、前記通常モードの状態からテストモードの状
態となる。これに伴って、前記図２に示される前記出力
側マルチプレクサＭ２は、前記出力側フリップフロップ
ＦＦ２が出力する前記出力信号Ｑ２を選択し、前記出力
信号ＯＵＴとして出力するようになる。該時刻 t1 か
ら、前記テストモード信号ＴＳＴが再びＨ状態となる時
刻 t5 までが、このようなテストモードである。
1 では、前記テストモード信号ＴＳＴがＨ状態からＬ状
態となり、前記通常モードの状態からテストモードの状
態となる。これに伴って、前記図２に示される前記出力
側マルチプレクサＭ２は、前記出力側フリップフロップ
ＦＦ２が出力する前記出力信号Ｑ２を選択し、前記出力
信号ＯＵＴとして出力するようになる。該時刻 t1 か
ら、前記テストモード信号ＴＳＴが再びＨ状態となる時
刻 t5 までが、このようなテストモードである。
【００５５】この時刻 t1 の時点では、前記入力データ
選択信号ＳＥＬはＬ状態であり、前記図２に示される前
記入力側マルチプレクサＭ１は、前記テストデータ入力
信号ＴＤＩを選択している。この時刻 t1 から後に、前
記テストデータ入力信号ＴＤＩから、合計３個のビット
データＡ〜Ｃが、前記テストデータクロック信号ＴＣＫ
のパルス信号１〜３の立上りに同期して順次入力され
る。入力されるこれらビットデータＡ〜Ｃは、このよう
な前記テストデータクロック信号ＴＣＫのパルス信号１
〜３の立上りのタイミングにて、前記図２に示される前
記入力側フリップフロップＦＦ１へと、順次保持されて
いく。このように各ビットデータＡ〜Ｃが順次保持され
シフトする様子は、この図４のタイムチャートの、前記
出力信号Ｑ１にて示されている。
選択信号ＳＥＬはＬ状態であり、前記図２に示される前
記入力側マルチプレクサＭ１は、前記テストデータ入力
信号ＴＤＩを選択している。この時刻 t1 から後に、前
記テストデータ入力信号ＴＤＩから、合計３個のビット
データＡ〜Ｃが、前記テストデータクロック信号ＴＣＫ
のパルス信号１〜３の立上りに同期して順次入力され
る。入力されるこれらビットデータＡ〜Ｃは、このよう
な前記テストデータクロック信号ＴＣＫのパルス信号１
〜３の立上りのタイミングにて、前記図２に示される前
記入力側フリップフロップＦＦ１へと、順次保持されて
いく。このように各ビットデータＡ〜Ｃが順次保持され
シフトする様子は、この図４のタイムチャートの、前記
出力信号Ｑ１にて示されている。
【００５６】この後、時刻 t2 にて、前記入力データ選
択信号ＳＥＬがＬ状態からＨ状態となり、前記テストデ
ータ入力信号ＴＤＩの選択から前記入力信号ＩＮの選択
へと変化する。この時刻 t2 から時刻 t4 までが、特
に、実際の前記被テスト回路のテストが行われる期間と
なる。
択信号ＳＥＬがＬ状態からＨ状態となり、前記テストデ
ータ入力信号ＴＤＩの選択から前記入力信号ＩＮの選択
へと変化する。この時刻 t2 から時刻 t4 までが、特
に、実際の前記被テスト回路のテストが行われる期間と
なる。
【００５７】このように被テスト回路のテストが開始さ
れる前記時刻 t2 において、前記入力側フリップフロッ
プＦＦ１には、最終的に前記ビットデータＣが保持され
ている。又、この時刻 t2 にて前記入力データ選択信号
ＳＥＬが立上ることで、前記ラッチ回路ＦＦ２a の前記
ゲートＧへとワンショットパルス信号が入力される。こ
れに伴って、前記ラッチ回路ＦＦ２a は、前記出力信号
Ｑ１を保持する。即ち、ビットデータＣを保持する。従
って、この時刻 t2 からやや遅れて、該ラッチ回路ＦＦ
２a の前記出力信号Ｑ２から、前記ビットデータＣが出
力されるようになる。該出力信号Ｑ２は、当該テスト回
路Ｔ１の前記出力信号ＯＵＴとして、又前記出力信号Ｏ
１として被テスト回路へと入力される。
れる前記時刻 t2 において、前記入力側フリップフロッ
プＦＦ１には、最終的に前記ビットデータＣが保持され
ている。又、この時刻 t2 にて前記入力データ選択信号
ＳＥＬが立上ることで、前記ラッチ回路ＦＦ２a の前記
ゲートＧへとワンショットパルス信号が入力される。こ
れに伴って、前記ラッチ回路ＦＦ２a は、前記出力信号
Ｑ１を保持する。即ち、ビットデータＣを保持する。従
って、この時刻 t2 からやや遅れて、該ラッチ回路ＦＦ
２a の前記出力信号Ｑ２から、前記ビットデータＣが出
力されるようになる。該出力信号Ｑ２は、当該テスト回
路Ｔ１の前記出力信号ＯＵＴとして、又前記出力信号Ｏ
１として被テスト回路へと入力される。
【００５８】従って、前記時刻 t1 から時刻 t2 までの
期間で、複数の前記テスト回路Ｔ１〜Ｔn それぞれに設
定されたビットデータは、この時刻 t2 にて、前記入力
データ選択信号ＳＥＬが立上ることによって、それぞれ
の前記出力信号ＯＵＴとして被テスト回路へと一斉に入
力される。従って、該入力データ選択信号ＳＥＬの立上
りが、被テスト回路へのテストデータの入力のトリガと
なる。
期間で、複数の前記テスト回路Ｔ１〜Ｔn それぞれに設
定されたビットデータは、この時刻 t2 にて、前記入力
データ選択信号ＳＥＬが立上ることによって、それぞれ
の前記出力信号ＯＵＴとして被テスト回路へと一斉に入
力される。従って、該入力データ選択信号ＳＥＬの立上
りが、被テスト回路へのテストデータの入力のトリガと
なる。
【００５９】前記時刻 t2 から前記時刻 t4 までの前記
被テスト回路の実際のテスト中、例えば時刻 t3 におい
て、テスト者の判断にて、前記テストデータクロック信
号ＴＣＫが入力される。これによって、前記入力信号Ｉ
１〜Ｉn が、それぞれ対応する前記テスト回路Ｔ１〜Ｔ
n の前記入力側フリップフロップＦＦ１へと取り込まれ
る。この図４のタイムチャートにおいては、第１番目の
前記テスト回路Ｔ１において、前記入力信号Ｉ１から被
テスト回路よりビットデータＢＩＮが取り込まれる様子
が示されている。
被テスト回路の実際のテスト中、例えば時刻 t3 におい
て、テスト者の判断にて、前記テストデータクロック信
号ＴＣＫが入力される。これによって、前記入力信号Ｉ
１〜Ｉn が、それぞれ対応する前記テスト回路Ｔ１〜Ｔ
n の前記入力側フリップフロップＦＦ１へと取り込まれ
る。この図４のタイムチャートにおいては、第１番目の
前記テスト回路Ｔ１において、前記入力信号Ｉ１から被
テスト回路よりビットデータＢＩＮが取り込まれる様子
が示されている。
【００６０】このように、前記入力信号Ｉ１〜Ｉn が取
り込まれた後、前記時刻 t4 にて、前記入力データ選択
信号ＳＥＬがＨ状態からＬ状態となる。該入力データ選
択信号ＳＥＬがＬ状態となることにより、前記テスト回
路Ｔ１〜Ｔn それぞれの前記入力側マルチプレクサＭ１
は、前記テストデータ入力信号ＴＤＩを選択することと
なる。
り込まれた後、前記時刻 t4 にて、前記入力データ選択
信号ＳＥＬがＨ状態からＬ状態となる。該入力データ選
択信号ＳＥＬがＬ状態となることにより、前記テスト回
路Ｔ１〜Ｔn それぞれの前記入力側マルチプレクサＭ１
は、前記テストデータ入力信号ＴＤＩを選択することと
なる。
【００６１】この後、前記テストデータクロック信号Ｔ
ＣＫからパルス信号５〜７が入力されると、前記テスト
回路Ｔ１〜Ｔn へと保持されている、前記入力信号Ｉ１
〜Ｉn から取り込まれたビットデータは順次シフトされ
る。従って、第１番目の前記テスト回路Ｔ１に取り込ま
れた前記ビットデータＢＩＮは、前記時刻 t4 の後に入
力される、n 個目の前記テストデータクロック信号ＴＣ
Ｋのパルス入力時に、前記テストデータＴＤn として外
部からモニタできるようになる。
ＣＫからパルス信号５〜７が入力されると、前記テスト
回路Ｔ１〜Ｔn へと保持されている、前記入力信号Ｉ１
〜Ｉn から取り込まれたビットデータは順次シフトされ
る。従って、第１番目の前記テスト回路Ｔ１に取り込ま
れた前記ビットデータＢＩＮは、前記時刻 t4 の後に入
力される、n 個目の前記テストデータクロック信号ＴＣ
Ｋのパルス入力時に、前記テストデータＴＤn として外
部からモニタできるようになる。
【００６２】なお、前記時刻 t4 以降、このように前記
テストデータクロック信号ＴＣＫから順次パルス信号を
入力し、モニタされるビットデータを順次シフトする
際、前記ラッチ回路ＦＦ２a が出力する前記出力信号Ｑ
２が変化せず常に一定となる。これは、前記入力データ
選択信号ＳＥＬがＬ状態のままであり、該ラッチ回路Ｆ
Ｆ２a の前記ゲートＧにはワンショットパルス信号が入
力されないためである。
テストデータクロック信号ＴＣＫから順次パルス信号を
入力し、モニタされるビットデータを順次シフトする
際、前記ラッチ回路ＦＦ２a が出力する前記出力信号Ｑ
２が変化せず常に一定となる。これは、前記入力データ
選択信号ＳＥＬがＬ状態のままであり、該ラッチ回路Ｆ
Ｆ２a の前記ゲートＧにはワンショットパルス信号が入
力されないためである。
【００６３】以上、前記図４のタイムチャートを用いて
説明したとおり、前記テストデータクロック信号ＴＣＫ
から順次パルス信号を入力しながら行うデータシフト、
即ちテストデータのシフトや、モニタされるビットデー
タのシフトの期間（時刻 t1から時刻 t2 までの期間
や、時刻 t4 以降の期間）と、実際に前記被テスト回路
をテストする期間（時刻 t2 から時刻 t4 までの期間）
とを、より厳密に分離することができる。
説明したとおり、前記テストデータクロック信号ＴＣＫ
から順次パルス信号を入力しながら行うデータシフト、
即ちテストデータのシフトや、モニタされるビットデー
タのシフトの期間（時刻 t1から時刻 t2 までの期間
や、時刻 t4 以降の期間）と、実際に前記被テスト回路
をテストする期間（時刻 t2 から時刻 t4 までの期間）
とを、より厳密に分離することができる。
【００６４】このため、例えば前記図４の時刻 t1 から
時刻 t2 までの期間や、例えば時刻t4 以降の期間、被
テスト回路に入力される前記出力信号Ｏ１〜Ｏn を変化
させることなくデータシフトすることができる。又、実
際の被テスト回路のテストにあたっては、前記入力デー
タ選択信号ＳＥＬの立上り（時刻 t2 ）にて、データシ
フトにて設定されたテストデータを、前記出力信号Ｏ１
〜Ｏn として一斉に出力することができる。このように
テストデータの出力のタイミングを、外部からより厳密
にコントロールすることができる。
時刻 t2 までの期間や、例えば時刻t4 以降の期間、被
テスト回路に入力される前記出力信号Ｏ１〜Ｏn を変化
させることなくデータシフトすることができる。又、実
際の被テスト回路のテストにあたっては、前記入力デー
タ選択信号ＳＥＬの立上り（時刻 t2 ）にて、データシ
フトにて設定されたテストデータを、前記出力信号Ｏ１
〜Ｏn として一斉に出力することができる。このように
テストデータの出力のタイミングを、外部からより厳密
にコントロールすることができる。
【００６５】又、このような実際の被テスト回路のテス
ト中、前記テストデータクロック信号ＴＣＫからパルス
信号を入力することで、前記入力信号Ｉ１〜Ｉn を所望
のタイミングでモニタすることができる。従って、本実
施例によれば、被テスト回路を能率良くテストすること
ができ、作業時間の短縮等を図ることが可能である。
ト中、前記テストデータクロック信号ＴＣＫからパルス
信号を入力することで、前記入力信号Ｉ１〜Ｉn を所望
のタイミングでモニタすることができる。従って、本実
施例によれば、被テスト回路を能率良くテストすること
ができ、作業時間の短縮等を図ることが可能である。
【００６６】
【発明の効果】以上説明したとおり、本発明によれば、
外部からのテストデータの設定、又、設定されたテスト
データを被テスト回路へと入力するタイミングを、外部
からより容易にコントロールすることができるようにす
ることで、テスト作業能率を向上することができるとい
う優れた効果を得ることができる。
外部からのテストデータの設定、又、設定されたテスト
データを被テスト回路へと入力するタイミングを、外部
からより容易にコントロールすることができるようにす
ることで、テスト作業能率を向上することができるとい
う優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明のアナログデジタル混載集積回路のテス
ト回路の要旨を示す論理回路図
ト回路の要旨を示す論理回路図
【図２】本発明が適用されたアナログデジタル混載回路
のテスト回路の実施例の論理回路図
のテスト回路の実施例の論理回路図
【図３】前記実施例を合計n 個カスケード接続したもの
を示す回路図
を示す回路図
【図４】前記実施例の動作を示すタイムチャート
Ｍ１…入力側マルチプレクサ Ｍ２…出力側マルチプレクサ ＦＦ１…入力側フリップフロップ ＦＦ２…出力側フリップフロップ ＴＳＴ…テストモード信号 ＳＥＬ…入力データ選択信号 ＴＤＩ…テストデータ入力信号 ＴＤＯ…テストデータ出力信号 ＴＣＫ…テストデータクロック信号 ＩＮ、Ｉ１〜Ｉn …入力信号 ＯＵＴ、Ｏ１〜Ｏn …出力信号 ＴＤ０〜ＴＤn …テストデータ t1 〜 t5 …時刻
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/66
Claims (1)
- 【請求項１】アナログ回路部とデジタル回路部との間で
の、一方の出力側の回路部から出力された入力信号ＩＮ
を他方の入力側の回路部へ入力する信号経路にあって、
前記入力信号ＩＮの論理状態をテストデータ出力信号Ｔ
Ｄとしてモニタ可能とすると共に、出力信号ＯＵＴの論
理状態を外部から入力されるテストデータ入力信号ＴＤ
１にて強制的に設定して、出力信号ＯＵＴとして前記入
力側回路部へ入力可能とするアナログデジタル混載集積
回路のテスト回路において、 外部から入力される入力データ選択信号ＳＥＬの論理状
態に従って、前記出力側回路部からの前記入力信号ＩＮ
と、外部からの前記テストデータ入力信号ＴＤＩとの、
いずれか一方を択一選択する入力側マルチプレクサＭ１
と、 外部から入力されるテストデータクロック信号ＴＣＫに
従ったタイミングで、前記入力側マルチプレクサＭ１が
選択した信号を保持する入力側フリップフロップＦＦ１
と、 前記入力データ選択信号ＳＥＬの論理状態が、前記テス
トデータ入力信号ＴＤＩの選択状態から前記入力信号Ｉ
Ｎの選択状態へと変化するタイミングで、前記入力側フ
リップフロップＦＦ１が出力する出力信号Ｑ１を保持す
る出力側フリップフロップＦＦ２と、 外部から入力されるテストモード信号ＴＳＴの論理状態
に従って、前記入力信号ＩＮと、前記出力側フリップフ
ロップＦＦ２が出力する出力信号Ｑ２との、いずれか一
方を択一選択し、選択されたものを前記出力信号ＯＵＴ
として出力する出力側マルチプレクサＭ２とを備え、 又、前記入力側フリップフロップＦＦ１が出力する前記
出力信号Ｑ１を、前記テストデータ出力信号ＴＤＯとし
て引き出すようにし、該テストデータ出力信号ＴＤＯに
て、前記入力信号ＩＮの論理状態のモニタをも可能にし
たことを特徴とするアナログデジタル混載集積回路のテ
スト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24775193A JP3285173B2 (ja) | 1993-10-04 | 1993-10-04 | アナログデジタル混載集積回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24775193A JP3285173B2 (ja) | 1993-10-04 | 1993-10-04 | アナログデジタル混載集積回路のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07104039A JPH07104039A (ja) | 1995-04-21 |
| JP3285173B2 true JP3285173B2 (ja) | 2002-05-27 |
Family
ID=17168128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24775193A Expired - Fee Related JP3285173B2 (ja) | 1993-10-04 | 1993-10-04 | アナログデジタル混載集積回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3285173B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002286806A (ja) | 2001-03-27 | 2002-10-03 | Mitsubishi Electric Corp | 半導体デバイスのスキャンテスト方式 |
-
1993
- 1993-10-04 JP JP24775193A patent/JP3285173B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 最小４本のシリアル・ラインでロジック・テストを実現するＪＴＡＧ，日経データプロ・マイクロプロセッサ１９９２年２月号，日本，日経ＢＰ社，７０１〜７１４頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104039A (ja) | 1995-04-21 |
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Legal Events
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