JP3340736B2 - 遅延欠陥試験方法と装置 - Google Patents

遅延欠陥試験方法と装置

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Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路、更に具体的に云えば、
集積回路間の遅延欠陥を試験する方法とその装置に関す
る。
従来の技術及び問題点 集積回路は信号通路相互接続部によって回路基板で相
互接続され、回路を形成する。回路動作の間、信号通路
相互接続部により集積回路は互いにデータを転送し、情
報を制御する。適切な回路動作のため、信号通路相互接
続部は、開路または短絡状態のような欠点から免れてい
なければならない。境界走査のような技術が、集積回路
の間の信号通路相互接続部の短絡または開路状態を試験
するのに、一般的に集積回路に取入れられる。
しかしながら、信号通路相互接続部における「遅延欠
陥」と呼ばれる時間に関する欠陥は、標準的な境界走査
技術では適切に試験されない。遅延欠陥は開路欠陥でも
短絡欠陥でもなく、また電気的にそのままの状態である
信号通路に存在し得る。信号が駆動ソースから受信ソー
スに伝搬するのに必要な時間が予定の時間を超過すると
きに、遅延欠陥が生じる。
境界試験方法は、集積回路間のワイヤ接続部の完全性
を試験するのに用いられても良いが、駆動集積回路の出
力バッファと受信集積回路の入力バッファの間に起こる
であろうタイミング遅延問題の試験には、効果的に用い
られない。信号通路時間遅延を試験するには、データは
一つの集積回路からの出力から印加されなければなら
ず、短時間でもう一つの集積回路の入力に標本化されな
ければならない。遅延試験を行う境界走査方法は、集積
回路の出力へのデータの印加と、付近の集積回路の入力
への出力の標本化の間の時間の長さのために、効果的で
ない。
例えば、提案されているIEEE境界走査標準では、デー
タが一つの集積回路から出力され、もう一つの集積回路
に標本化されるまでの間の試験クロックの最小数は１
1/2試験クロックである。10MHz試験クロック率におい
て、駆動集積回路と受信集積回路の間の組合せ論理遅延
は、遅延に関連する欠陥だと検出されるには、150ナノ
秒よりも大きくなければならない。このタイミング分解
能のレベルは、集積回路の間の信号通路相互接続部の組
合せ論理回路や他の種類の遅延欠陥を試験するには不適
切である。
従って本産業分野において、集積回路の間の遅延欠陥
を試験する方法と装置への必要が生じている。
問題点を解決するための手段及び作用 本発明では、従来の遅延欠陥試験装置に伴う欠点およ
び問題を実質的になくすまたは防ぐような遅延欠陥試験
方法及び装置が提供される。
本発明では、境界試験セルは特別な試験命令で発動さ
れ得るトグル・モードを含み、集積回路の出力境界に、
試験クロックの立下りまたは立上り端での論理状態の間
で移行を出力させる。同じ命令により、受信集積回路の
入力境界の境界試験セルが標本化モードにされ、試験ク
ロック入力の次の端で、受信集積回路の入力においてデ
ータを標本化させる。標本化されたデータは、出力信号
が予定の時間内で受信集積回路に伝搬されたかどうか決
定するため、検査され得る。
本発明のこの局面により、従来の技術に比べて幾つか
の利点が提供される。この方法を用いることにより、信
号通路遅延試験は、一つ試験クロックの立下り及び立上
り端の間の時限、即ち半分のクロック・サイクルに相当
する時限の間に行われても良い。例えば10MHzで、50％
の動作周期クロック入力では、50ナノ秒を越える信号通
路遅延が検出され得る。20MHzでは、25ナノ秒の遅延測
定が可能である。
この発明並びにその利点が更によく理解される様に、
次に図面について説明する。
実 施 例 この発明の好ましい実施例は第１図乃至第22図を参照
すれば最もよく理解されよう。種々の図面では、同様な
部分に同じ参照数字を用いている。
第１図は集積回路（IC）10のブロック図を示す。この
集積回路の周辺には、IC 10のアプリケーション論理回
路14を通るデータを制御並びに観測する為の試験セル12
a乃至12hが配置されている。集積回路10が、集積回路10
と他の集積回路の間の電気接続を行なう複数個のピン16
を持っている。例として、集積回路10は、入力信号IN1,
IN2,IN3,IN4を受取る４つのピン、及び出力信号OUT1,OU
T2,OUT3,OUT4を供給する４つのピンを持つものとして示
してある。チップに対するこの他の信号は、直列データ
入力（SDI）、制御バス17及び直列データ出力（SDO）を
含む。入力信号IN1−IN4が入力バッファ18に接続され
る。このバッファが夫々の試験セル12a乃至12dに対して
出力する。各々の試験セル12a乃至12hは、SDI １−８
及びSDO １−８と記したそれ自身の直列データ入力及
び直列データ出力を持っている。図示の形式では、IC
10に対するSDI入力が試験セル12aのSDI1に接続される。
この後のセル12b乃至12hのSDI入力が前のセルのSDOを受
取る。この為、SDO1がSDI2に接続され、SDO2がSDI3に接
続されると云う様になる。SDO8がIC10のSDOピンに接続
される。制御バス17が各々の試験セル12a乃至12fに並列
に接続されている。
各々の試験セルはデータ入力（DIN）及びデータ出力
（DOUT）を含む。入力試験セル12a乃至12dでは、DINが
夫々バッファ18の出力に接続され、DOUTがアプリケーシ
ョン論理回路14の入力に接続される。アプリケーション
論理回路14の入力は、入力IN1−IN4に対応して、IN1′
−IN4′と記されている。IN1′−IN4′は、試験構造を
設けなければ、チップに対する入力である。
アプリケーション論理回路14からの出力がOUT1′,OUT
2′,OUT3′,OUT4′と記されている。アプリケーション
論理回路の出力OUT1′−OUT4′が出力試験セル12e乃至1
2hのデータ入力（DIN）に接続される。出力試験セル12e
乃至12hのデータ出力（DOUT）が、OUT信号OUT1−OUT4に
対応する出力バッファ20に接続される。
試験セル12a乃至12hが、集積回路10内の非常に多数の
試験機能の基本となっている。SDIが試験セル12aからIC
10に入り、後続の各々のセル12b乃至12hに伝搬し、最
後にSDO8を介して試験セル12hから出力される。直列デ
ータ通路は、各々の試験セル12a乃至12hにデータをシフ
トさせ、その外へシフトさせる為に使われる。
制御バスが、試験の間、試験セル12a乃至12hの各々を
動作させる信号を供給するが、更に詳しいことは第２図
乃至第３図について説明する。試験モードにした時、試
験セル12a乃至12hは、IC 10に対する並びにそれからの
データの通常の流れを禁止する。試験モードでは、各々
の試験セル12a乃至12hが、その出力に付属する論理節を
制御し、その入力に付属する論理節を観測する。例え
ば、第１図で、４つの入力IN1−IN4に付属する試験セル
12a乃至12dは、IN1−IN4入力の論理レベルを観測すると
共に、IN1′−IN4′出力の論理レベルを制御することが
出来る。同様に、４つの出力に接続された試験セル12e
乃至12hがOUT1′−OUT4′入力の論理レベルを観測する
と共に、OUT1−OUT4出力の論理レベルを制御することが
出来る。
第２図には個々の試験セル12の詳しいブロック図が示
されている。試験セル12は３つのデータ入力、即ちデー
タ入力（DIN）、観測可能性データ入力（ODI）及び直列
データ入力（SDI）を持っている。データ出力（DOUT）
と直列データ出力（SDO）の２つのデータ出力がある。
制御バス17は、データ入力マルチプレクサ選択A,B、レ
ジスタ・クロック信号（CLK）、ラッチ付能（HOLD）及
びデータ出力マルチプレクサ選択（DMX）の５つの信号
を有する。
第１のマルチプレクサ22が、Ｄ形フリップフロップ24
の出力並びにＤ形ラッチ26の反転出力と共に、ODI及びS
DI信号を受取る。マルチプレクサ22の出力がフリップフ
ロップ24の入力に接続される。CLK信号がフリップフロ
ップのクロック入力に接続される。フリップフロップ24
の出力がラッチ26の入力に接続されると共に、SDO信号
を発生する。ラッチ26の出力が第２のマルチプレクサ28
の入力に、DIN信号と共に接続される。HOLD信号がラッ
チ付能に接続される。マルチプレクサ28の出力がDOUT信
号になる。マルチプレクサ28はDMX信号によって付能さ
れる。
動作について説明すると、４対１マルチプレクサ22
は、フリップフロップ24の入力を考えられる４つの源、
即ちODI、SDI、フリップフロップ24の出力又はラッチ26
の反転出力の内の１つから選ぶことが出来る様にする。
ラッチ26は、HOLD入力に印加された論理レベルに応じ
て、フリップフロップ24の出力を伝搬させるか又はその
現在の状態を保持する様に制御することが出来る。２対
１マルチプレクサ28は、DMX入力によって加えられた論
理レベルに応じて、DOUT出力をDIN入力又はラッチ26の
出力によって駆動することが出来る様にする。４対１マ
ルチプレクサ22、フリップフロップ24、ラッチ26及び２
対１のマルチプレクサの組合せにより、試験セル12は４
つの同期モード、即ち、ロード、シフト、トグル及び休
止モードで動作することが出来る。
ロード・モードでは、試験セル12がODI入力の論理状
態をマルチプレクサ22を介してＤ形フリップフロップ24
にクロックで送込む。ODI入力は、試験の間に観測すべ
き信号に結合されており、大抵の場合、ODI入力は、試
験セルのDIN入力に接続されているのと同じ境界信号に
取付けられている。然し、ODIは他の信号にも接続する
ことが出来る。ロード動作を行なう為、Ａ及びＢ入力が
予定のレベルにセットされ、ODI入力を４対１マルチプ
レクサ22を介してフリップフロップ24に接続することが
出来る様にする。通常、ラッチ26に対するHOLD入力は低
であり、ロード動作の間、ラッチの出力を強制的にその
現在の状態にとゞまらせる。
シフト・モードでは、試験セルがSDI入力の論理状態
をフリップフロップ24にクロックで通すと共に、この論
理状態をSDO出力から出力する。シフト・モードは境界
走査通路内にある試験セル12を一緒に接続して、境界走
査通路に直列データをシフトしたり、その外へシフトさ
せることが出来る様にする。境界走査形式では、試験セ
ルのSDI入力が、第１図に示す様に、先行する試験セル
のSDO出力に結合させる。シフト動作を行なわせる為、
Ａ及びＢ入力が予定のレベルにセットされ、SDI入力を
４対１マルチプレクサを介してフリップフロップ24に接
続することが出来る様にする。通常、ラッチ26に対する
HOLD入力は低に保たれ、シフト動作の間、ラッチの出力
を強制的に現在の状態にとゞまらせる。
トグル・モードでは、フリップフロップ24の出力が、
SDI又はODI入力の状態に関係なく、CLK入力の速度で、
２つの論理状態の間のトグル動作をする。この形式で
は、HOLD入力が高論理レベルに設定されて、ラッチ26を
付能し、Ａ及びＢ入力は、ラッチ26の反転出力がフリッ
プフロップ24に伝搬する様に設定される。この様に制御
入力が設定されると、フリップフロップ24の出力からラ
ッチ26の入力へ、並びにラッチ26の反転出力からフリッ
プフロップ24の入力へのフィードバック通路が形成され
る。ラッチ26の反転出力でデータが反転されるから、各
々のCLK入力で、フリップフロップ24に反対の論理状態
がクロック動作で形成され、トグル効果を生ずる。
休止モードでは、試験セルは、SDI又はODI入力の状態
に関係なく、CLKが作用している間、現在の状態にとゞ
まる。この形式では、フリップフロップ24の出力が４対
１マルチプレクサ22を通過する。従って、フリップフロ
ップ24の入力がその出力に接続され、ことごとくのクロ
ック入力で、フリップフロップ24の現在の状態がリフレ
ッシュされる様にする。
試験セル12は「正常」モード又は「試験」モードにす
ることが出来る。正常モードでは、試験セル12が、入力
（IN1−IN4）及び出力（OUT1−OUT4）がその中を自由に
伝搬するデータ通路を作る。正常モードは、DIN信号が
マルチプレクサ28を介してDOUTへ通過する様に、DMX信
号を設定することによって達成される。正常モードにあ
る間、試験セル12は、IC 10の通常の動作を乱せずに、
４つの同期モード（ロード、シフト、休止又はトグル）
のどのモードでも動作することが出来る。
Ａ及びＢ入力を介して制御信号を出して、試験セル12
にロード動作を実行させることが出来る。ロード動作に
より、試験セル12が、ODI入力に存在する論理レベルを
捕捉する。一旦データが捕捉されると、シフト動作を実
施することにより、それを試験セル12の外へシフトさせ
ることが出来る。ロード動作はCLK入力と同期して行な
われる。シフト動作の後、典型的には、試験セル12は休
止モードに復帰する。この能力により、試験セル12は、
ICの通常の動作中、ICの入力及び／又は出力境界信号を
標本化し、検査の為に、このサンプル・データを外へシ
フトさせることが出来る。通常の動作中に境界データを
標本化することが出来ることにより、試験セル12は、高
価な試験装置や外部の試験プローブを使わずに、配線板
上の多重ICの機能的な相互作用を検証することが出来
る。
やはり正常モードにある間、DMX入力を介して制御を
出して、試験セル12により、ICの通常の入力／出力境界
通路に予定の試験データ・ビットを挿入することが出来
る。挿入する試験データ・ビットがシフト動作によって
フリップフロップ24にシフトさせられる。ラッチ26に対
するHOLD入力が高に設定されて、フリップフロップの試
験データがラッチを通過して、２対１マルチプレクサ28
に入力される様にすることが出来る。試験データを挿入
する為、DMX入力は、マルチプレクサによってラッチ26
の出力からの試験データをDOUT出力へ伝搬させる様なレ
ベルに設定される。試験データが挿入された後、DMX入
力を切換えて、２対１マルチプレクサ28により通常のデ
ータをDINからDOUTへ伝搬させる。
通常の動作中に試験データを挿入することが出来るこ
とにより、試験セルは回路内にある１つ又は更に多くの
ICの通常の拳動を修正することが出来る。この挿入能力
の特定の１つの用途は、配線板の１つ又は更に多くのIC
の入力／出力境界に欠陥を伝搬させ、その欠陥を検出し
て補正することが出来るかどうかを調べることである。
通常の動作中に標本化及び挿入試験機能を実施する為に
は、試験セル12は条件の定められた時点で、制御バス17
から制御を受取らなければならない。
試験セル12は、IC 10の通常の動作を乱さずに、正常
モードにある間に自己試験を行なうことも出来る。シフ
ト動作を行なって、フリップフロップ24を既知の状態に
初期設定することが出来る。シフト動作の後、制御を出
して、試験セル12を1CLKの変化の間、トグル・モードに
入らせる。この変化の間、フリップフロップにはその状
態を反転したものがロードされる。このデータ反転の
後、もう１回のシフト動作を実施して、フリップフロッ
プ24の内容を再生し、反転動作を検証する。この試験
は、全体的な境界走査通路の完全さと共に、試験セルの
フリップフロップ24、４対１マルチプレクサ及びラッチ
26の夫々の組合せ動作を検証する。
試験モードでは、試験セル12はDIN入力からDOUT出力
への普通のデータの流れを禁止する。ラッチ26の出力が
DOUT出力に接続される様なレベルにDMX入力を設定する
ことにより、試験モードに入る。通常、試験モードに入
る前に、試験セル12は、シフト・パターンを介して、初
期試験パターンを出力するように準備されている。普
通、試験セル12は休止状態にあり、Ｄラッチに対するHO
LD入力が低に設定され、その現在の出力が保たれる様に
する。
試験モードにある間、ロード動作を実行し、試験セル
12がODI入力に存在する論理レベルを捕捉する様にする
ことが出来る。ロード動作はCLK入力と同期して行なわ
れる。ロード動作の間、HOLD入力を低に設定し、Ｄラッ
チが現在の状態にとゞまる様にする。同様に、DOUT出力
が現在の状態にとゞまる。これはラッチの出力によって
駆動されるからである。
ロード動作の後、シフト動作を行ない、試験セル12が
SDI入力からフリップフロップ24を通してSDO出力へデー
タをシフトするようにする。このシフト動作により、試
験セルが前のロード動作の間に捕捉したデータをシフト
して出すと共に、次の出力試験データをシフトして入れ
て、DOUT出力に印加する。シフト動作はCLK入力と同期
して行なわれる。シフト動作の間、HOLD入力は低に保
ち、ラッチ26の出力が現在の状態にとゞまる様にする。
同様に、DOUT出力か現在の状態にとゞまる。これは、そ
れがラッチの出力によって駆動されるからである。
ロード及びシフト動作シーケンスの後、試験セル12が
休止モードに復帰し、HOLD入力が高に設定され、ラッチ
26が、フリップフロップ24にある新しい出力試験データ
で更新される様にする。ラッチ26が更新されると、新し
い出力試験データがDOUT出力に印加される。更新動作の
後、HOLD入力を低に設定して、この後のロード及びシフ
ト動作の間、ラッチ26が現在の状態にとゞまる様にす
る。
HOLD、ロード、シフト及び更新／印加シーケンスが、
IC試験回路に付属する内部及び外部の論理素子の境界走
査試験の間繰返される。出力試験制御（即ち、ラッチ2
6）及び入力試験の観測及びシフト（即ち、フリップフ
ロップ24）に対して別個のメモリ素子を用意することに
より、試験セル12はICの内部論理回路と、ICの境界に取
付けられた外部の論理回路並びに／又は配線接続部を同
時に試験することが出来る。この特徴によって、試験時
間がかなり短縮される。
試験モードにある間、試験セル12はトグル動作を行な
うことが出来る。ラッチ26の出力が試験モードの間、DO
UT出力に結合されているから、トグル動作の実施する
時、DOOT出力はCLK入力の速度でトグル動作を行なわせ
ることが出来る。第２のＤフリップフロップの代りにＤ
ラッチを使う利点は、HOLD入力を高に設定することによ
り、ＤラッチはＤフリップフロップのＱ出力を伝搬させ
ることが出来ることである。トグル・モードは単純な試
験パターン発生器として、又はIC 10の出力バッファ20
のパラメータを測定する為に使うことが出来る。
第３図は１つの入力（IN）、１つの出力（OUT）、ア
プリケーション論理回路部分14、及び２つの試験セル12
i及び12jからなる境界走査通路を有するICの設計の略図
である。アプリケーション論理回路14に対する入力が試
験セル12iの２対１マルチプレクサ28の出力に接続され
ていて、IN′と記されている。アプリケーション論理回
路の出力はOUT′と記されており、試験セル12jのDIN及
びODI信号に接続されている。
IN入力が入力試験セル12iのDIN入力に入り、２対１マ
ルチプレクサ28を通過し、入力試験セルDOUT出力からI
N′を介してアプリケーション論理回路14に出力され
る。同様に、アプリケーション論理回路の出力OUT′
が、出力試験セル12jのDIN入力に入り、２対１マルチプ
レクサ28を通過し、出力試験セルのDOUT出力からOUTを
介してICの出力となる。入力試験セル12iのODI入力がIC
の入力（IN）に取付けられており、出力試験セル12jのO
DI入力がアプリケーション論理回路の出力（OUT′）に
取付けられている。ICのSDI入力が入力試験セルのSDI入
力に結合され、IC直列データ出力（SDO）が出力試験セ
ルのSDO出力に結合されている。直列データ通路が入力
試験セル12iの出力SDOと出力試験セル12jのSDI入力との
間に存在し、データをシフトさせる為の試験セルの間の
内部接続部を作っている。制御バス信号（A,B,CLK,HOLD
及びDMX）が両方の試験セル12i,12jに接続され、両方が
同期的に動作することが出来る様にしている。
正常モードでは、データがINから入力試験セル12iを
介してIN′へ流れ、アプリケーション論理回路14に流
れ、アプリケーション論理回路のOUT′から出力試験セ
ル12jを介してOUTへ流れる。次に例によって、試験セル
12i,12jが、通常の動作中、第３図のICの境界で標本化
及び挿入試験動作を行なう様にする為に、制御バス17を
介して出る制御信号のシーケンスについて説明する。
標本化動作シーケンス １）最初に両方の試験セルが正常モード及び休止モード
である。
−制御バス:DMX＝０、BA＝11、HOLD＝０、CLK＝活動状
態。
−（BAが４対１マルチプレクサ22に対して出される選ば
れた制御信号に等しい場合） −アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とどまる。
２）入力及び出力境界データを捕捉する為に1CLKの間ロ
ード・モードに入る。
−制御バス:DMX＝０、BA＝01、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップがそのODI入力
でクロック動作によって論理レベルになる。
３）捕捉データをシフトして出す為に2CLKの間シフト・
モードに入る。
−制御バス:DMX＝０、BA＝00、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップがSDI入力の論
理レベルにクロック動作で入る。
４）休止モードに入る。試験完了。
−制御バス:DMX＝０、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
試験データ挿入動作シーケンス １）最初に両方の試験セルは正常モード及び休止モード
にある。
−制御バス:DMX＝０、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
２）挿入すべき試験データをロードする為、2CLKの間シ
フト・モードに入る。
−制御バス:DMX＝０、BA＝00、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップがSDI入力の論
理レベルにクロック動作で入る。
３）休止モードに入り、両方の試験セルのＤラッチを挿
入すべき試験データで更新する。
−制御バス:DMX＝０、BA＝11、HOLD＝“0,1,0"、CLK＝
活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
４）休止モードにとゞまり、DMXを高に設定して試験デ
ータを挿入する。
−制御バス:DMX＝１、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力が入力試験セル
のＤラッチによって駆動される。
−ICのOUT出力が出力試験セルのＤラッチによって駆動
される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
５）休止モードにとゞまり、DMXを低に設定して試験デ
ータを取出し、試験を完了する。
−制御バス:DMX＝０、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
試験モードの間、試験セル12i及び12jを通る入力及び
出力データの普通の流れが禁止される。試験モードで
は、入力試験セル12iがアプリケーション論理回路のI
N′入力を制御して、ICに対するIN入力を観測する。同
様に、出力試験セル12jがIC 10からのOUT出力を制御し
て、アプリケーション論理回路からのOUT′出力を観測
する。次に例によって、試験セル12i及び12jに境界走査
試験及び出力バッファ・トグル動作を行なわせる為に、
制御バスを介して出る制御にシーケンスを説明する。
境界走査試験動作シーケンス １）最初両方の試験セルは正常モード及び休止モードに
ある。
−制御バス:DMX＝０、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
２）第１の出力試験パターンをシフトして入れる為に、
2CLKの間シフト・モードに入る。
−制御バス:DMX＝０、BA＝00、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップがSDI入力の論
理レベルにクロック動作で入る。
３）休止モードに入り、第１の出力試験パターンでＤラ
ッチを更新する。
−制御バス:DMX＝０、BA＝11、HOLD＝“0,1,0"、CLK＝
活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
４）休止モードにとゞまり、試験モードに入り、第１の
出力試験パターンを印加する。
−制御バス:DMX＝１、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力が入力試験セル
のＤラッチによって駆動される。
−ICのOUT出力が出力試験セルのＤラッチによって駆動
される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
５）入力及び出力境界データを捕捉する為に、1CLKの間
ロード・モードに入る。
−制御バス:DMX＝１、BA＝01、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力が入力試験セル
のＤラッチによって駆動される。
−ICのOUT出力が出力試験セルのＤラッチによって駆動
される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップがそのODI入力
の論理レベルにクロック動作で入る。
６）捕捉したデータをシフトして出すと共に、次の出力
テストパターンをシフトして入れる為に、2CLKの間、シ
フト・モードに入る。
−制御バス:DMX＝１、BA＝00、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力が入力試験セル
のＤラッチによって駆動される。
−ICのOUT出力が出力試験セルのＤラッチによって駆動
される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップがそのSDI入力
の論理レベルにクロック動作で入る。
７）休止モードに入り、Ｄラッチを更新して次の出力試
験パターンを印加する。
−制御バス:DMX＝１、BA＝11、HOLD＝“0,1,0"、CLK＝
活動。
−アプリケーション論理回路のIN′入力が入力試験セル
のＤラッチによって駆動される。
−ICのOUT出力が出力試験セルのＤラッチによって駆動
される。
−両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
８）境界試験が完了するまで、工程５乃至７を繰返し、
その後制御を出して、正常モード及び休止モード（工程
１）に復帰する。
出力バッファ・トグル動作シーケンス １）最初に両方の試験セルは正常モード及び休止モード
である。
−制御バス:DMX＝０、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
２）出力バッファ・トグル・パターンをシフトして入れ
る為に、2CLKの間シフト・モードに入る。
−制御バス:DMX＝０、BA＝00、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップがそのSDI入力
の論理レベルにクロック動作で入る。
３）休止モードに入り、出力試験パターンでＤラッチを
更新する。
−制御バス:DMX＝０、BA＝11、HOLD＝“0,1,0"、CLK＝
活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
４）休止モードにとゞまり、試験モードに入り、出力試
験パターンを印加する。
−制御バス:DMX＝１、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力が入力試験セル
のＤラッチによって駆動される。
−ICのOUT出力が出力試験セルのＤラッチによって駆動
される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
５）トグル・モードに入り、HOLD入力を高に設定し、ト
グル試験を開始する（Ｎ個のクロック入力に対し）。
−制御バス:DMX＝１、BA＝10、HOLD＝１、CLK＝活動。
−アプリケーション論理回路のIN′入力が入力試験セル
のＤラッチによって駆動される。
−ICのOUT出力が出力試験セルのＤラッチによって駆動
される。
−両方の試験セルのＤラッチがＤフリップフロップから
のデータをDOUT出力へ通過させる。
−両方の試験セルのＤフリップフロップがクロック動作
でＱ−Ｄラッチ出力を入れる。
６）休止モードに入り、HOLD及びDMX入力を低に設定
し、トグル試験を完了する。
−制御バス:DMX＝０、BA＝11、HOLD＝０、CLK＝活動。
−アプリケーション論理回路のIN′入力がICのIN入力に
よって駆動される。
−ICのOUT出力がアプリケーション論理回路のOUT′出力
によって駆動される。
−両方の試験セルのＤラッチが現在の状態にとゞまる。
−両方の試験セルのＤフリップフロップが現在の状態に
とゞまる。
注意：第３図で、トグル試験の間、入力試験セルのトグ
ル動作をしたくない場合、別個のHOLD入力を使って、出
力試験セルがトグル動作をする間、入力試験セルの出力
を強制的に静止状態にすることが出来る。同様に、別個
の制御（Ａ及びＢ）によって、出力試験セルがトグル動
作をしている間、入力試験セルを休止モードにすること
が出来る。
次に第4a図には、好ましい実施例の両方向試験セル30
のブロック図が示されている。両方向試験セル30は入力
／出力ピンと関連して使うことが出来、これを介して信
号が両方向に通ることが出来る。両方向セル30は第２図
に示す試験セル12を基本セルとして使い、両方向動作を
行なわせる為の追加の回路を設けてある。具体的に云う
と、両方向セル30が追加の３つのマルチプレクサ32,34,
36を有する。第１のマルチプレクサ32は２つの入力SYSG
（システム３状態付能）及びTSTG（試験３状態付能）を
有する。このマルチプレクサがSELG（付能選択）信号に
よって制御される。この信号が、２つの入力の一方を選
択する。第１のマルチプレクサ32の出力がOBG（出力バ
ッファ３状態付能）である。OBG信号がICの３状態出力
バッファの出力状態を制御する。
第２のマルチプレクサ34がDINA信号及びDINB信号と云
う２つの入力を受取る。マルチプレクサ34がマルチプレ
クサ32の出力、即ちOBG信号によって制御される。DINA
入力はICのアプリケーション論理回路14の出力であり、
DINB入力はI/Oバッファからの外部入力である。マルチ
プレクサ32からのOBG信号出力を使って、マルチプレク
サの34の入力を選択する。
第３のマルチプレクサ36は、DINAと、基本試験セル12
のラッチ26からの非反転出力（LQ）と云う２つの入力を
持っている。第３のマルチプレクサ36がDMX信号によっ
て制御される。
第２のマルチプレクサ34の出力が基本試験セル12のOD
I入力に接続される。第３のマルチプレクサ36の出力はD
OUTAと記されており、基本試験セル12からのDOUT信号が
DOUTBと記されている。
動作について説明すると、OBG出力が、SELG入力が低
である時、SYSG入力（正常モード３状態制御入力）によ
って駆動される。SELG入力が高である時、第１のマルチ
プレクサ32のOBG出力がTSTG入力（試験モード３状態制
御入力）によって駆動される。第4a図では、OBG信号の
低出力により、出力バッファが作動し、OBG信号の高出
力が出力バッファを３状態にすると仮定している。
第２のマルチプレクサ34が第１のマルチプレクサ32か
らのOBG出力によって制御される。第２のマルチプレク
サの目的は、２つのデータ入力DINA又はDINBの一方を基
本試験セルのODI入力に結合して、ロード動作の間、適
当な信号を標本化することが出来る様にすることであ
る。第２のマルチプレクサ34に対するDINA入力はアプリ
ケーション論理回路からの出力である。第２のマルチプ
レクサの選択入力OBGが低に設定されていて、アプリケ
ーション論理回路からの出力動作を示す時、DINA信号が
基本試験セル12のODI入力に結合され、ロード動作の
間、標本化することが出来る。第２のマルチプレクサの
選択入力OBGが高に設定されていて、アプリケーション
論理回路に対する入力動作を示す時、DINB信号が試験セ
ル12のODI入力に結合され、ロード動作の間、標本化す
ることが出来る。第３のマルチプレクサ36が試験セル12
にも送られるDMX信号によって制御される。試験セル12
のLQ出力が、試験セル12の内部にあるＤラッチ26の出力
である。LQ出力は、ロード及びシフト動作の間、DOUTA
出力信号を試験モードで一定に保持することが出来る様
にする。試験セル12及び第３のマルチプレクサ36に対す
るDMX入力が低に設定されている時、両方向セル30は正
常モードである。正常モードでは、DINA出力が第３のマ
ルチプレクサ36を通過し、セルのDOUTA出力から出力さ
れ、I/Oバッファの出力バッファ部分に対し、アプリケ
ーション論理回路14からの通常のデータ出力通路を設定
する。同様に、正常モードでは、DINB入力が試験セル12
の中にある２対１マルチプレクサ28を通過し、セルのDO
UTB出力から出力され、I/Oバッファの入力バッファ部分
からアプリケーション論理回路14への通常のデータ入力
通路を設定する。
試験セル12及び第３のマルチプレクサ36に対するDMX
入力が高に設定されている時、両方向試験セル30は試験
モードになる。試験モードでは、試験セルのLQ試験デー
タ出力が第３のマルチプレクサ36を通過し、セルのDOUT
A出力から出力され、試験セル12からI/Oバッファの出力
バッファ部分への試験データ出力通路を設定する。同様
に、試験モードにある時、内部試験セルのLQ試験データ
出力が試験セルの内部の２対１マルチプレクサ28を通過
し、試験セル12のDOUTB出力から出力され、試験セル12
からアプリケーション論理回路14へのデータ出力通路を
設定する。
第4b図には、両方向バッファ及びアプリケーション論
理回路14の間に接続された両方向試験セル30のブロック
図が示されている。データ出力動作を実施する時、出力
バッファ38がOBGによって付能される。正常モードで
は、アプリケーション論理回路14からのデータがDINA入
力から両方向試験セル30を通過し、DOUTA出力から出力
バッファ38に結合される。DOUTA出力は出力バッファ38
を通過して、I/Oピン40に印加される。試験モードで
は、両方向試験セル30に記憶されている試験データがDO
UTA出力を介して出力バッファに供給され、出力バッフ
ァ38を通過して、I/Oピン40に印加される。
データ入力動作を実施する時、出力バッファがOBG信
号により高インピーダンス状態になる。正常モードで
は、I/Oピン40からのデータが入力バッファ41及びDINB
入力を介して両方向試験セル30に入り、試験セル30を通
過し、DOUTB出力を介してアプリケーション論理回路に
印加される。試験モードでは、試験セル30に記憶されて
いる試験データがDOUTB出力からアプリケーション論理
回路に印加される。
第５図には試験セル12の特定の構成を示す回路図が示
されている。この構成はマルチプレクサ22,28、Ｄフロ
ップ24及びラッチ26を有する。
第１のマルチプレクサ22は独立の６つの入力信号を持
っている。SDI信号がカスケード接続の２つのインバー
タ108,110に入力される。その結果インバータ110から出
る出力が伝送ゲート112に入力される。伝送ゲートは、
Ｐチャンネル形トランジスタのソース及びドレインの両
方をＮチャンネル形トランジスタに結合することによっ
て形成される。伝送ゲート112の出力が伝送ゲート114の
出力並びに伝送ゲート116の入力に結合されている。同
様に、伝送ゲート116の出力が伝送ゲート122の出力及び
カスケード接続の１対のインバータ118,120の入力に結
合されている。インバータ120の出力がマルチプレクサ2
2の最終的な出力を表わす。
マルチプレクサ22に対するODI入力が伝送ゲート114に
接続されている。伝送ゲート114の出力が伝送ゲート112
の出力及び伝送ゲート116の入力に結合されている。
マルチプレクサ22に対する第３の入力がラッチ26の反
転出力である。この信号が伝送ゲート124に入力され
る。伝送ゲート124の出力が伝送ゲート126の出力及び伝
送ゲート122の入力に結合されている。
マルチプレクサ22に対する第４の入力がＤフリップフ
ロップ24の出力である。この信号が伝送ゲート126に入
力される。伝送ゲート126の出力が伝送ゲート124の出力
及び伝送ゲート122の入力に結合されている。この結果
伝送ゲート122から出る出力が伝送ゲート116の出力に結
合されている。
マルチプレクサ22の残りの２つの入力が、マルチプレ
クサ22の中にある種々の伝送ゲートに対する選択信号と
して作用する。先ず入力信号Ａがインバータ128に接続
される。インバータ128の出力がインバータ130の入力に
接続される。インバータ128の出力は更に伝送ゲート11
4,126のＰチャンネル形ゲートにも接続される。同じ出
力が伝送ゲート112,124のＮチャンネル形ゲートに接続
される。インバータ130の出力が伝送ゲート112,124のＰ
チャンネル形ゲート及び伝送ゲート114,126のＮチャン
ネル形ゲートに接続される。
マルチプレクサ22に対するＢ入力も選択信号として使
われる。Ｂ入力がインバータ132に接続される。インバ
ータ132の出力がインバータ134に接続される。更にイン
バータ132の出力が伝送ゲート122のＰチャンネル形ゲー
ト及び伝送ゲート116のＮチャンネル形ゲートに接続さ
れる。インバータ134の出力が伝送ゲート122のＮチャン
ネル形ゲート及び伝送ゲート116のＰチャンネル形ゲー
トに接続される。
Ｄフリップフロップ24がクロック入力CLK及びマルチ
プレクサ22の出力の両方に接続されている。Ｄフリップ
フロップ24の中では、クロック信号がインバータ140に
入力され、その出力を使ってＮチャンネル形トランジス
タ142のゲートを制御する。クロック信号はＮチャンネ
ル形トランジスタ144のゲートを制御する為にも使われ
る。Ｄフリップフロップ24のＤ入力がＮチャンネル形ト
ランジスタ142の第１のソース／ドレインに接続され
る。トランジスタ142の第２のソース／ドレインがイン
バータ146の入力に接続される。インバータ146の出力が
Ｎチャンネル形トランジスタ144の第１のソース／ドレ
インに接続されると共に、インバータ148の入力に接続
される。インバータ148の出力がインバータ146の入力に
接続される。トランジスタ144の第２のソース／ドレイ
ンがインバータ150の入力に接続される。インバータ150
の出力がインバータ152の入力及びインバータ154の入力
に接続される。インバータ154の出力がインバータ150の
入力に接続される。インバータ150の出力は伝送ゲート1
26の入力にも接続されている。インバータ152の出力が
Ｄフリップフロップ24の反転出力である。Ｄフリップフ
ロップ24の反転出力がインバータ156に入力される。イ
ンバータ156の出力が試験セルのSDO出力である。
Ｄフリップフロップ24の出力（インバータ150の出
力）がラッチ26のＤ入力に接続されている。この入力が
Ｎチャンネル形トランジスタ160の第１のソース／ドレ
インに接続される。Ｎチャンネル形トランジスタ160の
第２のソース／ドレインがインバータ162の入力に接続
される。ラッチ26の中では、インバータ162の出力がイ
ンバータ166の入力及びインバータ164の入力に接続され
ている。インバータ166の出力がインバータ162の入力に
接続されている。インバータ162の出力はラッチ26の反
転出力を表わす。前に述べた様に、この反転出力が伝送
ゲート124を介してマルチプレクサ22に接続される。イ
ンバータ164の出力がラッチ26の非反転出力を表わし、
これがマルチプレクサ28に接続されている。ラッチ26
は、Ｎチャンネル形トランジスタ160のベースに対する
保持電圧入力によって制御される。
試験セルの中にある第２のマルチプレクサ28はDIN、
インバータ164の出力及びDMXと云う３つの別々の入力を
持っている。DIN信号がＰチャンネル形トランジスタ170
及びＮチャンネル形トランジスタ172のそれぞれ一方の
ゲートに接続される。インバータ164の出力がＰチャン
ネル形トランジスタ182、Ｎチャンネル形トランジスタ1
84のゲートに接続される。DMX入力がＮチャンネル形ト
ランジスタ174,176,178のゲートとＰチャンネル形トラ
ンジスタ180のゲートに接続される。Ｎチャンネル形ト
ランジスタ178の第１のソース／ドレインがVCCに接続さ
れ、第２のソース／ドレインが節196に接続される。同
様に、Ｎチャンネル形トランジスタ176の第１のソース
／ドレインがアースに接続され、第２のソース／ドレイ
ンが節196に接続される。更に節196がＰチャンネル形ト
ランジスタ188のゲートとＮチャンネル形トランジスタ1
86のゲートに接続される。Ｐチャンネル形トランジスタ
188及び180の第１のソース／ドレインが結合され、VCC
に接続されている。Ｐチャンネル形トランジスタ188,18
0の第２のソース／ドレインが夫々Ｐチャンネル形トラ
ンジスタ182,170の第１のソース／ドレインに接続され
る。Ｐチャンネル形トランジスタ182,170の第２のソー
ス／ドレインが結合され、節194に接続される。Ｎチャ
ンネル形トランジスタ184,172の第１のソース／ドレイ
ンが結合され、節194に接続される。Ｎチャンネル形ト
ランジスタ184,172の第２のソース／ドレインが、夫々
Ｎチャンネル形トランジスタ174,186の第１のソース／
ドレインに接続される。Ｎチャンネル形トランジスタ17
4,186の第２のソース／ドレインがアースに接続され
る。節194がＮチャンネル形トランジスタ192,190のゲー
トに接続される。Ｎチャンネル形トランジスタ192の第
１のソース／ドレインがVCCに接続される。Ｎチャンネ
ル形トランジスタ192の第２のソース／ドレインがＮチ
ャンネル形トランジスタ190の第１のソース／ドレイン
に接続され、この組合せ信号が試験セルのDOUT信号を表
わす。Ｎチャンネル形トランジスタ190の第２のソース
／ドレインがアースに接続される。
この発明は観測能力データ入力（ODI）に高速性能を
持ち、シフト・データ入力（SDI）の保持時間をゼロに
保ち、SDIの設定時間を増加し、クロックの変化からSDO
出力までの伝搬の遅延を増加する。SDIの保持時間がゼ
ロであることにより、カスケード形式の場合の異常なデ
ータ伝搬の問題がなくなる。SDIの設定時間が大きいこ
と並びにクロックからＱまでの遅延を若干増加したこと
により、クロックのスキューの余裕を高め、こうして試
験セルの種々の部品の間のスキューによる伝搬誤差をな
くす。
直列データ入力を遅くし、こうして設定時間を長くす
る為に、第１のマルチプレクサ22には２つの弱いインバ
ータ108,110を使っている。こう云うインバータはSDI入
力にだけ使われるから、この方法により、ODI入力の性
能の低下が入り込むことはない。SDOへの出力通路に別
の２つのインバータ150,152を挿入して、クロックから
Ｑまでの伝搬遅延を若干長くする。SPICEの特徴づけに
より、この発明は最小／最大SDI設定が2/14ナノ秒、SDI
保持時間がゼロ、最小／最大クロック−Ｑ遅延が0.96/
5.96ナノ秒であることが判った。このデータから、最小
／最大のクロック・スキュー・マージンは2.96/19.96ナ
ノ秒になる。
この発明の試験セルは従来に較べて重要な利点を持
つ。第１に、この発明の試験セルは、全体的な試験時間
を短縮する為に、内部及び外部の境界試験を同時に実施
する為に使うことが出来る。第２に、試験セルは、親の
集積回路の通常の動作中、境界のデータを標本化し又は
データを挿入することが出来る。第３に、試験セルはフ
リーランニングの試験クロックと動作が同期している。
第４に、この発明は、パラメータの目安が得られる様に
する為、並びに境界試験を容易にする為、ICのアプリケ
ーション論理回路から独立に、ICの出力バッファのトグ
ル動作を行なわせる方法を提供する。第５に、この試験
セルは自己試験能力がある。
この発明の試験セル12の機能は、セル・ライブラリイ
を使うことよって高めることが出来る。このライブラリ
イには、追加の回路をIC 10に使われる１つ又は更に多
くの試験セル12に設けて、強化した試験回路にすること
が出来る。このような回路のライブラリイを設けて、回
路の設計技術者が特定のIC 10の注文設計が出来る様に
する。
第６図には、この発明の試験セル12と関連して、マス
ク可能な比較器論理回路部分200が示されている。マス
ク可能な比較器論理回路部分200は、ある条件に応答し
て試験を実施する為の比較試験の特徴を追加するもので
ある。
マスク可能な比較器論理回路部分200は、XORゲート20
2及びナンド・ゲート204を有する。XORゲート202は２つ
の入力を持ち、第１の入力が試験セル12に対するDIN及
びODI入力に接続され、第２の入力が予想データ（EXP
D）信号に接続されている。ナンド・ゲート204も２つの
入力を持ち、一方の入力がXORゲート202の出力に接続さ
れ、もう１つの入力が比較マスク（CMPMSK）信号に接続
されている。ナンド・ゲート204の出力が比較出力（CMP
OUT）信号である。
マスク可能な比較器論理回路部分200は、試験セル12
のDIN入力に現れる論理レベルを、EXPD入力に現れる予
定の論理レベルと比較する手段になる。DIN入力及びEXP
D入力の論理レベルが符合すれば、排他的オア・ゲート
の出力が低に駆動される。DIN入力及びEXPD入力の論理
レベルが符合しなければ、排他的オア・ゲートの出力は
高に駆動される。排他的オア・ゲートからの低レベル出
力（符合状態）により、ナンド・ゲートはCMPOUT出力を
介し高レベルを出力する。排他的オア・ゲート202から
の高レベル出力（符合せず）は、ナンド・ゲート204に
対するCMPMSK入力が低レベルでなければ、ナンド・ゲー
ト204にCMPOUT出力を介し低論理レベルを出力させる。
比較器論理回路部分200のCMPOUT出力が高論理レベル
であることは、この特定の試験セルを通過する入力又は
出力境界信号が予想状態に等しいことを示す。集積回路
のことごとくの入力及び出力信号に同様な試験セルを設
けると共に、種々の試験セルからの全てのCMPOUT信号が
高である状態を検出する論理回路を一緒に設けることに
より、集積回路の入力及び出力の範囲全体にわたって予
想した境界状態が発生したことを検出することが可能で
ある。
ある境界比較の用途では、集積回路の１つ又は更に多
くの入力並びに／又は出力の状態は無関係であることが
ある。こう云う場合、比較器論理回路部分200は強制的
に比較動作をマスクして、比較動作の結果に関係なく、
CMPOUT出力に高レベルを出力することが出来る。こう云
うことが出来ることにより、集積回路の設計の境界に沿
って、「ドントケア」比較状態を設定することが出来
る。ドントケア状態は、特定の試験セルのCMPMSKを低論
理レベルに設定することによって達成される。CMPMSK入
力に低レベルが印加された全ての試験セルは、そのCMPO
UT出力から高論理レベルを出力する。CMPOUT出力を強制
的に高にすることにより、ドントケア状態を持つ試験セ
ルは、集積回路の境界にある他の試験セルで行なわれて
いる比較の全体的な結果に影響しない。
ある用途では、試験セルは、試験を容易にする為に、
集積回路の境界に擬ランダム・パターン発生（PRPG）及
び／又は並列署名解析（PSA）能力を持つことが要求さ
れることがある。PRPGモードでは、直列接続した一連の
試験セルのDOUT出力から擬ランダム出力パターン・シー
ケンスを発生させることが出来る。PSAモードでは、直
列接続した一連の試験セルに、DIN入力に現れるデータ
を試験の為の「署名」に圧縮する様にすることが出来
る。
PSA試験論理を実施することが出来る好ましい構成の
ライブラリイ・セルが第７図に示されている。基本試験
セル12の入力及び出力は第２図について説明した信号で
ある。更に、PSA論理回路部分206がデータ・マスク（DA
TMSK）及びPSA付能（PSAENA）と云う２つの入力信号を
受取る。DATMSK及びPSAENA入力は制御バスの延長であ
る。
PSA論理回路部分206は排他的オア・ゲート208及び２
つのナンド・ゲート210,212で構成される。ナンド・ゲ
ート210がDATMSK信号とDIN入力信号とに接続されてい
る。ナンド・ゲート212がPSAENA信号とSDI信号とに接続
されている。ナンド・ゲート210,212の出力が排他的オ
ア・ゲート208の入力に接続される。排他的オア・ゲー
トの出力が基本試験セル12のODI入力に接続される。
PSA論理回路部分206を基本セル12に取付ける時、DIN
入力に対するODI入力の普通の接続を変更して、直接接
続にならない様にする。然し、ロード動作の間、ODI入
力を介して試験データを捕捉すると云う基本的な機能は
依然として有効であるが、PSA試験論理を介してロード
動作に対処する為には、次に述べる加算則及び信号の配
送が必要である。他の全ての機能（休止、シフト及びト
グル）並びにそれに必要なセル間の相互接続は同じまゝ
である。
基本的なロード動作を行なう為、論理回路部分206に
対するDATMSK及びPSAENA入力は夫々高及び低の論理レベ
ルに設定する。この状態では、PSA論理回路部分は、DIN
入力からナンド・ゲート210及び排他的オア・ゲート208
を通り、基本試験セル12のODI入力に至る配送通路を作
る。ロード動作を行なう時、試験セル12がPSA論理回路
部分206を通る配送チャンネルを介して、DIN入力の論理
レベルを捕捉する。
試験セルがPSA動作を行なうべき時、MSKDAT及びPSAEN
A入力が両方とも高論理レベルに設定され、基本試験セ
ル12に対する制御を出して、ロード動作を実施する。こ
の様にMSKDAT及びPSAENA入力が設定されると、PSA論理
回路部分206は、DIN及びSDI入力に存在する論理レベル
に対して排他的オア作用をし、その結果を試験セル12の
ODI入力に対して出力する。ロード動作の間、試験セル1
2がODI入力を標本化し、排他的オア動作の結果を記憶す
る。各々の試験セル12で実施される局部的な排他的オア
動作及びロード動作が、直列シフトの為の（即ち、１つ
のセルのSDIを別のセルのSDOに接続する）及び多項式フ
ィードバックの為の所要のセル間接続と共に、境界走査
署名解析構造を構成する基本となる。
PSA動作の間、PSA論理回路部分206が、排他的オア動
作に対するDIN入力の影響をマスクする手段になる。こ
のマスク動作は、PSAENA入力を高にしたまゝ、MSKDAT入
力を低に設定することによって行なわれる。MSKDAT入力
が低に設定されると、PSA論理回路部分206はSDI入力を
試験セル12のODI入力に結合し、前段のセルのSDO出力の
値だけが標本化され、試験セル12に記憶される。こう云
うことが出来ることによって、PSA動作の間、集積回路
の境界で、１つ又は更に多くの試験セルのDIN入力に付
属する信号をマスクすることが出来る。
PRPG動作を試験セルが行なう時、制御を出して、試験
セル12にSDI入力からSDO出力へのシフト動作を行なわせ
る。
PRPGの間、一連の試験セル12にデータをシフトさせ
て、擬ランダム出力パターンを発生させる。こうして得
られた擬ランダム・パターン発生出力は、走査通路の長
さと、走査通路内にある試験セル12の多項式フィードバ
ック接続とによって決定される。更に、試験セルに対す
るHOLD及びDMX入力を高に設定して、発生された試験信
号を試験セルのDOUT出力の外へ送出すことが出来る様に
する。
PRPG及び／又はPSAの試験特徴を持つ試験セルを使う
用途では、集積回路の境界にある試験セルの特定の群又
は範囲に合せて、試験セル12の間の多項式フィードバッ
ク接続の調節が出来る様にする為に、プログラム可能な
多項式タップを設けるのが有利である。この特徴を使う
利点は、（１）集積回路の設計に於ける試験セルの構成
が簡単になること、（２）外部多項式タップを追加する
必要がなくなること、（３）全ての必要な論理回路が各
々の試験セル12の中にあるから、集積回路の配置内での
試験セルの配置及び信号の配送が改善されることであ
る。
基本試験セル12、PSA論理回路部分206及びプログラム
可能な多項式タップ214で構成された試験回路の好まし
い例が第８図に示されている。試験セル12及びPSA論理
回路部分に対する入力及び出力は第７図に示すものと同
じである。プログラム可能な多項式タップ論理回路部分
214はこの他に２つの入力信号、即ち多項式タップ付能
（PTENA）及びフィードバック入力（FBI）と、追加の１
つの出力信号フィードバック出力（FBO）とを必要とす
る。PTENA信号が制御バスの延長である。FBI及びFBO信
号が、PRPG及び／又はPSA試験動作に要求される多項式
フィードバック回路を構成する為の、試験回路の間の相
互接続部となる。プログラム可能な多項式タップ論理部
分は排他的ノア・ゲート216及びナンド・ゲート218で構
成される。ナンド・ゲートが関連した試験セル12のSDO
出力とPTENA信号とを入力として受取る。排他的ノア・
ゲート216がナンド・ゲート218の出力とFBI信号を受取
る。排他的ノア・ゲート216の出力がFBO信号である。
PRPG又はPSAを実施するのに要求される重要な能力
は、走査通路内にある全ての又は選ばれた一群の試験回
路の論理状態の排他的オアに基づくフィードバック回路
を設けることである。このフィードバック回路の結果
が、走査通路の最初の試験回路に入力され、フィードバ
ック・ループを閉じる。第８図では、ナンド・ゲート21
8及び排他的ノア・ゲート216の組合せが、フィードバッ
ク回路にある特定の試験回路の論理状態を含めたり除外
したりすることが出来る様にする。
同様なプログラム可能な多項式タップ論理回路部分を
持つ試験回路は第9a図に示す様に相互接続することが出
来る。PRPG/PSA論理回路部分及びプログラム可能な多項
式タップ論理回路部分を持つ４つの試験回路220a乃至22
0dが、１次直列データ入力（PSDI）から１次直列データ
出力（PSDO）信号まで走査通路内に相互接続されてい
る。各々の試験セル220a乃至220dのプログラム可能な多
項式タップ論理回路は、後続の試験回路のFBO出力信号
が先行する試験回路のFBI入力に入力を供給する様に相
互接続されている。例えば、試験回路220cのFBOが試験
セル220bのFBIに接続されている。各々の試験回路220a
乃至220dに対するPTENA入力がPTENAバスから印加され
る。フィードバック選択（FBSEL）入力（制御バス17の
延長）が、第１の試験回路220aの入力にあるマルチプレ
クサ222を制御する。このマルチプレクサが試験回路220
aのSDI入力に供給する。最後の試験回路220dのFBI入力
が低論理レベルに結線され、最後の試験回路220dのプロ
グラム可能な多項式タップ論理回路に影響を持たない様
になっている。
通常のシフト動作の間、直列データがPSDIに入り、試
験セルを通って、PSDOから出て行く。PRPG又はPSAモー
ドにした時、第１の試験回路220aの入力にあるマルチプ
レクサ222が、フィードバック結果（FBR）信号を第１の
試験回路220aのSDI入力に接続される様に選択する。試
験回路220a乃至220dにあるプログラム可能な多項式タッ
プ論理回路が、FBI及びFBOの結線接続部と組合さって、
PRPG及びPSA動作に必要な排他的オア・フィードバック
回路を形成する。試験回路のPTENA入力が高であれば、
その試験回路220の試験セル12の論理状態がフィードバ
ック回路に含まれる。試験回路のPTENA入力が低であれ
ば、その試験回路の試験セル12の論理状態はフィードバ
ック回路に含まれない。
ある用途では、何れもPRPG/PSA及びプログラム可能な
多項式論理回路を持つ一連の試験セル12で構成された１
次走査通路を区間に仕切ることが必要になることがあ
る。１次走査通路の各々の区間は第9b図に示す様に構成
して、１次走査通路内に多数の局部的なPRPG/PSA試験機
能を持たせることが出来る。走査通路の各々の区間は第
9a図に示すフィードバック接続を持っていて、走査通路
のその区間にある適当な試験セル12が局部的なフィード
バック回路に含まれる様に選ぶことが出来る様にする。
各々の局部的なフィードバック回路のフィードバック結
果（FBR）が、マルチプレクサを介して、走査通路のあ
る区間にある第１の試験セル12まで結合される。
PSA試験論理回路は第４図の両方向試験セルにも含め
ることが出来る。PSA試験論理回路を含めると、一方向
の場合について述べたのと同じ利点が両方向試験セルに
得られる。
基本試験セル12、両方向マルチプレクサ論理回路及び
PSA論理回路部分206で構成された好ましい試験回路の例
が第10図に示されている。この試験回路に要求される入
力及び出力信号は、第４図及び第８図について述べたも
のと同じである。PSA論理回路を持つ両方向試験回路を
作るのに必要な唯一の変更は、PSA論理回路を挿入し
て、次の様な結線をすることである。（１）第２のマル
チプレクサ34のSELODI出力を第７図でDINに接続すると
示したPRPG/PSAナンド・ゲート210の入力に接続する。
（２）試験セルに付属するSDI入力を第７図に示すPRPG/
PSAナンド・ゲート212の入力に接続する。（３）PRPG/P
SA排他的オア・ゲート208の出力を試験セル12のODI入力
に接続する。
第11図はPRPG/PSA論理回路部分206及び多項式タップ
論理回路部分214の両方を持つ両方向試験回路を示す。
第11図の回路は第10図の回路と同一であって、更に、第
８図に示した様に、多項式タップ論理回路部分214が試
験セル12に接続されている。同様に、マスク可能な比較
論理回路を含む両方向試験回路とか、マスク可能な比較
論理回路、PRPG/PSA論理回路及び多項式タップ論理回路
を含む両方向試験回路と云う様に、ライブラリイ・セル
のこの他の組合せを両方向試験回路に利用することが出
来る。
この発明のセル・ライブラリイを第２図の基本試験セ
ル12に関連して説明したが、その考えは、別のアーキテ
クチュアを持つ基本試験セル12にも使うことが出来る。
ライブラリイ・セルは、種々の異なる集積回路試験構造
を構成する為に使うことの出来る様な、ある範囲のビッ
ト・スライス試験可否検査セルを集積回路の設計技術者
に提供する。ライブラリイ・セルの形で試験の解決策を
提供する利点は、（１）集積回路の設計で試験アーキテ
クチュアの構成が簡単になること、（２）自動化出来る
様な構造的な試験方法が得られること、（３）新しい集
積回路を設計する度に、特別の試験方式を構成する必要
がなくなること、（４）全ての必要な試験論理回路が試
験回路の中にあるから、試験アーキテクチュアの配置及
び信号の配送が改善されること、及び（５）その中から
所望の試験可否検査の特徴を選択することが出来る様な
基準を顧客に提供することである。
IC乃至システム・レベルの試験を容易にする為、レジ
スタ、ラッチ、バッファ又はトランシーバの様な標準的
使用部品を、試験セル12で構成された試験インターフェ
ース及び境界走査通路を含む様に設計することが出来
る。一層高い組立てレベルでの試験を簡単にする為に、
試験回路を標準的な部品で構成することは、ハードウエ
ア・システムの試験及び管理のコストを切下げる方法に
なる。
今日、配線板及びシステムの試験には、高価な試験装
置及び機械的なプローブ方式を使うことが必要である。
あるシステムの中にある配線板を試験する為には、試験
装置に対して試験の為のアクセスが出来る様にそれを取
外さなければならない。
直列試験インターフェースを介してアクセスが可能で
ある埋込みの試験回路を持つ標準的な部品であれば、試
験が簡単になる。この様な部品を用いる配線板の設計
は、それがシステム内にある間に、直列試験バスを介し
て試験することが出来る。更にこう云う装置は、一層簡
単で、一層コストの安い試験装置で試験を行なうことが
出来る様にする。更に、従来の配線板の設計では、部品
の密度の為に、回路のプローブ検査が物理的に出来ない
ことがある。この場合、部品内に埋込まれた試験回路を
介してしか、試験を行なうことが出来ない。
第12図は試験区切り装置226,228によって、組合せ論
理回路224を観測し且つ制御する場合を示す。試験区切
り装置226,228は、バッファ、ラッチ、レジスタ又はト
ランシーバの様な多数の周知の装置に基づくものであっ
てよい。例として、区切り装置226,228が８ビット・レ
ジスタであると仮定する。組合せ論理回路は回路内での
試験能力を持たない任意の数の回路で構成することが出
来る。
入力試験レジスタ226が、本来は組合せ論理回路に送
られる筈のデータを観測し、組合せ論理回路224を制御
する為に、データを出力することが出来る。出力試験レ
ジスタ228は組合せ論理回路224からのデータ出力を観測
して、本来は組合せ論理回路224の出力に接続される装
置に対する出力を制御することが出来る。入力試験レジ
スタ226が直列データを受取り、出力試験レジスタ228に
対して直列データを出力する。入力を観測して出力を制
御することにより、試験レジスタ226,228は、前に第１
図について述べたのと大体同じ様に、組合せ論理回路22
4を試験することが出来る。
第13図は１実施例の試験装置226を示す。データ入力D
0−D7が入力バッファ230を介して試験装置226に入力さ
れる。入力バッファ230の出力が入力試験回路レジスタ
（入力TCR）232に接続される。試験回路レジスタ232の
出力がレジスタ234に接続される。レジスタ234の出力が
出力試験回路レジスタ（出力TCR）236に接続される。出
力TCR 236の出力が出力バッファ238に接続され、これ
が出力データ信号Q0乃至Q7を発生する。試験セル240,24
2が装置の外側から制御信号を受取る。この場合、試験
セル242がクロック入力（CLK）を受取り、試験セル240
が制御入力（OC）を受取る。試験セル240の出力が３状
態動作の為、出力バッファ238に接続される。試験セル2
42の出力がレジスタ234のクロック入力に接続される。
試験装置236の外側からのSDI信号が、試験セル240、走
査側路レジスタ244及び命令レジスタ246に入る。走査デ
ータ通路が試験セル240、試験セル242、入力TCR 232及
び出力TCR 236を通る。出力TCR 236の直列データ出力
が、走査側路レジスタ244の出力と共にマルチプレクサ2
48に接続される。マルチプレクサ248は命令レジスタ246
から走査通路選択信号を受取る。マルチプレクサ248の
出力が、命令レジスタ246からの出力と共に、マルチプ
レクサ250に接続される。マルチプレクサ250は試験ポー
ト252からも選択信号を受取る。試験ポートが試験装置2
26の外側からMODE及びクロック（CLK）信号を受取り、
走査及び試験制御信号を出力する。命令レジスタ246は
試験セル240,242及びTCR232,236に対する試験制御信号
をも出力する。
試験レジスタに対する制御信号（CLK及びOC）入力が
例であって、特定の用途に対してこの他の信号を用いて
もよいことは云うまでもない。例えば、クリア信号又は
付能信号を試験セルを介して適当に設計したレジスタに
接続することが出来る。更にレジスタは、ラッチ、バッ
ファ、トランシーバ又はその他の装置を構成する適当な
回路に置換えてもよい。更に、制御及びデータI/O信号
の数は、装置の構成に応じて変えることが出来る。
試験装置226の走査構造は境界走査通路（試験セル24
0,242及びTCR 232,236を通る）、走査側路通路及び命
令走査通路を含む。MODE及びSCK入力を介して出された
走査アクセス・プロトコルは、直列データを境界又は側
路走査通路の中に、或いは命令レジスタの中に走査する
ことが出来る様にする。境界及び側路走査通路の間の選
択が、マルチプレクサ248に対する走査通路選択出力を
介して、命令レジスタにある現在の命令によって決定さ
れる。
TCR 232,236は、前に述べた様に、試験セル12を基本
とする複数個の試験回路で構成される。典型的には、TC
R 232,236はPRPG/PSA及び／又はプログラム可能な多項
式タップ論理回路部分を持つ複数個の試験回路で形成さ
れる。試験セル240,242は典型的には、追加の回路を持
たない基本試験セル12である。試験セル240,242及びTCR
232,236に対する制御回路は図面に示してないが、直列
データ・シフト及び試験回路の制御の為、各々のセルに
対して制御バスが接続される。
試験命令を命令レジスタ246の中に走査して、境界走
査論理回路によって試験動作を行なわせることが出来
る。試験を実施しない時、通常の動作命令が命令レジス
タ246に走査される。通常の動作命令の間、境界走査論
理回路は通常のI/O及び制御信号が境界走査論理回路を
自由に通ることが出来る様にする。
命令レジスタに「境界走査命令」を設けて、境界走査
通路（TCR 232,236及び試験セル240,242を通る）が内
部のI/O信号を制御する様にすることが出来る。この制
御は、境界走査セルのDMX入力を高論理レベルに設定す
ることによって行なわれる。このモードでは、MODE及び
SCK入力から外部制御を出して、境界走査通路が試験セ
ル240,242及びTCR 232,236のDIN入力にある論理レベル
を捕捉する様にすることが出来る。捕捉動作の間、試験
セル240,242及び入力TCR 232が、外部のデータ出力（D
0−D7）及び制御入力の状態を捕捉する。更に捕捉動作
の間、出力TCR 236が内部論理回路234の状態を捕捉す
る。データを捕捉した後、別の外部制御をMODE及びSCK
入力から入力して、境界走査通路により、検査の為に、
捕捉したデータをSDOピンを介してシフトして出させ
る。
捕捉したデータをシフトして出す間、試験制御パター
ンをSDI入力から境界走査通路にシフトして入れる。こ
の捕捉及びシフト動作の間、DOUTは、それに対するHOLD
入力が低に設定されている為に、現在の状態にとゞま
る。一定に保たれていない場合、出力に於ける波及効果
により、装置の出力に取付けた外部論理回路が狙うこと
がある。
境界走査通路に対してシフトして入れたり出したりす
る動作が完了した時、MODE及びSCK入力を介して別の外
部制御を入力して、あらかじめ設定した制御パターンを
種々の試験セルのラッチ26及びTCR 240,242,232,236か
ら印加することが出来る。境界走査通路の入力を捕捉
し、その後検査の為に捕捉したデータをシフトによって
出し、その間境界走査通路の出力から印加される次の試
験制御パターンをシフトによって入れる過程は、所望の
レベルの試験が完了するまで繰返される。こうして内部
論理回路、外部の結線接続部及び／又は隣接のICを同時
に試験することが出来る。
命令レジスタ242には「境界データ標本化命令」を設
けることが出来る。境界データ標本化命令は、SCK及びM
ODE入力によって境界走査通路が入力に存在する論理状
態を捕捉する間、データ及び制御が境界走査通路を自由
に通ることが出来る様にする。一旦境界のデータを捕捉
したら、SCK及びMODE入力から別の外部制御を出して、
境界走査通路に捕捉されたデータを検査の為にSDOピン
を介してシフトして出す様にさせる。
「出力を高インピーダンス状態に制御する命令」は、
出力バッファ（Q0−Q7）を高インピーダンス状態にする
ことが出来る様にする。出力は高インピーダンス状態に
あるが、入力は機能する状態にあり、データ及び制御入
力が依然として内部論理回路234に影響を及ぼす。この
命令の間、走査側路レジスタ（１個のフリップフロッ
プ）がSDI及びSDOピンに結合され、データ・レジスタ走
査動作の間、１ビット走査通路を試験装置内に形成す
る。
この命令の利点は、出力を３状態にすることであり、
これによって外部の試験プローブを印加して、出力を論
理１又は０に制御することが出来る。更に、走査側路フ
リップフロップを通る省略データ走査通路は、内部の走
査通路の長さを１ビットに短縮することが出来る様にす
る。
「境界出力を論理１又は０に制御する命令」は、試験
セル240,242及びTCR 232,236の出力からの予め走査さ
れた試験制御パターンを印加する為に、境界走査通路が
I/O信号を制御することが出来る様にする。この試験命
令を実施する前に、境界走査通路を走査して、命令によ
って印加する試験制御出力パターンを定める。この命令
の間、走査側路レジスタをSDI及びSDOピンに結合して、
データ・レジスタ走査動作の間、試験装置を通る１ビッ
ト走査通路を形成する。
この命令の利点は、組合せ論理回路224の様に、試験
装置の出力に接続された他の装置に対して試験が実施さ
れている間、試験装置が特定のパターンを出力すること
が出来る様にすることである。更に、命令の間、走査側
路フリップフロップを通る省略データ走査通路は、内部
の走査通路の長さを１ビットに短縮することが出来る様
にする。
入力及び出力TCR 232,236は、外部から印加されたSC
K入力と同期して動作する様に命令を加えて、別の試験
能力を持たせることが出来る。こう云う試験動作の利点
は、試験動作の間、走査を必要とせず、その為試験時間
がかなり短縮されることである。
第７図に関連してPSA動作を詳しく説明した。入力TCR
232は、それ自身で、又は出力TCR 236と一緒になっ
て、PSA動作を実施することが出来る。16ビット幅の署
名（８ビットTCRを仮定する）を作る様に一緒に使われ
る入力及び出力TCR 232,236を示す回路が第14図に示さ
れている。データ入力に現れるデータを入力TCR 232の
現在の状態と加算し、アンド・ゲート253から出力され
るPSA/PRPG試験クロック信号によって、入力TCR 232に
入れる。PSA動作の間、入力TCR 232はロード・モード
にし、出力TCR 236はシフト・モードにし、入力TCR 2
32に対する８ビットのシフト・レジスタ延長部として作
用する。入力TCR 232を出力TCR 236と組合せることに
より、８ビット・データ入力バスの16ビット幅の署名を
利用することが出来る。16ビットPSA回路を使うと、入
力TCR 232の中に圧縮して入れることが出来る入力デー
タ・パターンの数が255から65,535に増加する。PSA動作
の間、出力TCR 236からのデータ出力（Q0−Q7）は予定
のパターンに固定し、PSAの間の波及データが組合せ論
理回路224に伝搬しない様にする。
PSAに対するクロック動作は、第14図に示すゲート回
路によって行なわれる。PSA命令を用い、外部制御が試
験ポート252を休止状態にした時、ゲート信号は、アン
ド・ゲート253がSCK入力をTCR 232,236に通過すること
が出来る様に調節される。命令レジスタ246が、命令が
出た時、試験クロック付能信号を出力する。試験ポート
252が、非走査休止状態に入った時、同期信号を出力す
る。両方の付能信号が高に設定された時、外部のSCK
が、アンド・ゲート252を通過し、PSA/PRPG試験クロッ
クを発生する。
PSA命令の終りに、外部制御（SCK及びMODE）により、
試験ポート252はPSA/PRPG試験クロックを禁止し、新し
い命令が命令レジスタ246に走査される。走査通路が通
常の形式に戻った後、TCR 232,236に記憶されている署
名を検査の為に境界走査読取命令によって外へ走査する
ことが出来るが、これは後で説明する。
同様に、PRPG命令を命令レジスタ246に入れて、出力
パターンを発生させることが出来る。この場合も、TCR
232,236を組合せて、16ビット幅のパターンの発生を
行なわせ、８ビット出力パターンの数を拡大することが
出来る。16ビット形式は第14図に示すものと同様であ
る。PRPG動作の間、両方のTCRがシフト・モードにな
る。発生されるパターンが出力TCR236から出力される。
PRPGのクロック動作は、PSA命令について述べた所と同
じである。同様に、PRPG動作の終りに、新しい命令が命
令レジスタに走査され、試験クロック付能ビットをリセ
ットし、境界走査通路を普通の配送通路に構成し直す。
第15図に示す様に、PSA及びPRPGは同時に働かせるこ
とが出来る。この形式では、入力及び出力TCR 232,236
は組合せず、自己にフィードバックする。局部的なマル
チプレクサ254,256が夫々TCR 232,236に対する所要の
フィードバック接続をする。TCRはこの形式では一緒に
結合することが出来ないので、PSA及びPRPG動作は８ビ
ットに制限される。PSA及びPRPG動作に対するクロック
動作は、PSA命令について述べた所と同じである。
第15図の同時のPSA及びPRPG命令と同様な形で、同時
のPSA及び２進カウント・アップ・パターン出力命令を
実施することが出来る。この命令の間、入力TCR 232が
PSAを実施し、出力TCR 236が２進カウント・アップ・
パターンを出力する。PSA及び２進カウント・アップ・
パターン動作に対するクロック動作は、PSA命令につい
て述べた所と同一である。２進カウント・アップ・パタ
ーンは、メモリ試験の間、２進アドレス・パターンを供
給するのに役立つ。この命令の間、メモリ装置のアドレ
スは、一方の試験レジスタのTCR 236からのカウント・
アップ・パターンで刺激することが出来、そのデータ出
力が別の試験レジスタのTCR 232によって圧縮される。
同様な試験の使い方がPSA及びPRPG命令によって行なわ
れる。
第16図では、TCR 236の試験セル12がカウント付能論
理回路部分258に取付けられていて、２進カウント・ア
ップ・パターンをTCR 236から出力することが出来る様
にしていることが示されている。カウント付能論理回路
258は複数個のアンド・ゲート260で構成される。各々の
アンド・ゲート260が前のアンド・ゲートの出力を一方
の入力として受取り、関連する試験セル12からのDOUT信
号を他方の入力として受取る。第１のアンド・ゲート26
0が最初の２つの試験セル12からのDOUT信号を受取る。
各々のアンド・ゲート260の出力がインバータ261を通っ
て、次の試験セル12の一方のＡ選択ポートに接続され
る。TC2のＡ選択ポートがインバータ261を介してTC1のD
OUT信号を受ける。この構成では、TCR 236の最下位試
験セル12はトグル・モード（AB＝01）に設定され、先行
する試験セル12は、カウント付能論理回路から各々の試
験セル12のＡ入力に対する論理レベル出力に応じて、ト
グル・モード又は休止モード（AB＝11）の何れかで動作
する様に設定される。PSA/PRPG試験クロックが印加され
た時、全ての後続の試験セルが高論理レベルに設定され
ていれば、試験セル12がトグル動作をする。PSA/PRPG試
験クロックが印加された時、後続の試験セルが低論理レ
ベルに設定されていれば、試験セル12は現在の状態（休
止）にとゞまる。
試験セル12について前に説明したこの他の機能もこの
試験装置によって実施することが出来る。試験装置は、
前の走査動作の間に出力TCR 236に取込んだデータを、
各々のPSA/PRPG試験クロック・サイクルの間、真の出力
パターンとその補数の出力パターンの間でトグル動作を
行なわせることが出来る。このトグル動作が出来ること
は、装置の出力バッファの試験の際、並びに簡単な試験
パターン発生器としての配線板レベルで役立つ。トグル
動作に対するクロック動作はPSA命令について述べた所
と同一である。
境界走査通路を読取って、その内容を決定することが
出来る。この動作の間、試験装置は正常の動作モードに
とゞまる。この命令は、捕捉動作を実施しない点で、境
界走査及び境界データ標本化命令とは異なる。境界読取
命令を使って、PSA動作の結果を抽出することが出来
る。
第17図及び第18図では、本発明の信号通路遅延試験方
法とその装置が示される。第17図は二つの集積回路を含
む説明のための回路のブロック図であり、二つ集積回路
の間で信号通路遅延を決定することが望ましい。回路26
2は駆動集積回路264と受信集積回路266を含む（幾つか
の応用例では、一個の装置が駆動及び受信の両方の装置
であっても良いことに留意されたい）。駆動集積回路26
4は制御バス17と試験セル12の間に接続された試験イン
タフェース268を含む。試験セル12は出力バッファ20に
接続され、出力バッファ20からOUT信号が出力される。O
UT信号は遅延ソース270を通り、受信集積回路266に接続
される。遅延ソース270はまた受信集積回路266のIN入力
にも接続される。IN入力は入力バッファ18を通って、受
信集積回路266の試験セル12に接続される。受信集積回
路266の試験セル12はまた試験インタフェース268に接続
される。受信集積回路の試験インタフェース268はまた
制御バス17に接続される。前述のように、制御バスはク
ロック信号CLKを含む。
重要なことに駆動集積回路264の試験セル12には、CLK
信号に応じて反対の論理状態、即ち高と低の間でトグル
する能力がある。更に受信集積回路266の試験セル12に
は、CLK信号に応じて、その入力においてデータを標本
化する能力がある。集積回路264と266の夫々の試験イン
タフェース268に対する信号トグル／標本化命令入力
が、第１のクロック端で駆動集積回路264の出力をトグ
ルし、また次のクロック端で受信集積回路の入力を標本
化するのに用いられても良い。説明のため本発明の記述
では、トグル動作を開始するのに立上りクロック端が用
いられ、標本化動作を開始するのに立下りクロック端が
用いられている。しかしながら、立下り端のトグルと立
上り端の標本化も同様に用いられ得る。
これは、各試験インタフェース268に供給されるクロ
ック信号を適宜反転させることによって行い得る。
第18図では、駆動集積回路264と受信集積回路266の間
の総時間伝搬遅延を決定するタイミング信号が示されて
いる。CLK信号の立上り端272において、駆動集積回路26
4の試験セル12が論理状態の間で、即ち低論理状態から
高論理状態へ、または高論理状態から低論理状態へトグ
ルするように命令される。OUT信号の初期状態は、試験
セル12に適切なデータ値を記憶することによって、高ま
たは低論理値に設定されても良い。
OUT信号における論理状態の間の移行は、CLK信号の立
上り端272の僅かに後で、274において生じる。遅延ソー
ス270を通して伝搬した後、274における移行により、受
信集積回路266のIN信号が276において移行する。CLK信
号の立下り端278において、IN入力に存在する論理状態
は、受信集積回路266により標本化され、その試験セル1
2に記憶される。
従って総時間伝搬遅延は、立上り端272と立下り端278
の間の持続期間が基準伝搬遅延に等しいようにCLK信号
の周波数を設定することにより、所定の時間遅延に例え
られ得る。例えば25ナノ秒の基準伝搬遅延では、20MHz
の周波数が用いられ得る（50％動作周期を仮定して）。
立下り端278においてIN信号を標本化した後、受信集
積回路266の試験セル12の内容は、276におけるIN信号の
移行が、立下り端の前に起きるか、または後に起きるか
を決定するよう走査されても良い。276における移行が
立下り端278に先立って起こると、入力集積回路264と出
力集積回路266の間の総時間伝搬遅延は、基準伝搬遅延
を下回る。276における移行が立下り端278の後に起こる
と、総時間伝搬遅延は基準伝搬遅延を越え、遅延エラー
が動作中に起こるであろう。
幾つかの試験を行い、CLK信号の周波数を変えること
により、総時間伝搬遅延の非常に正確な決定がなされて
も良い。例えばもし移行276が立下り端278の後に起こる
ならば、第18図のCLK信号は増加されても良く、よって
立下り端は280で生じる。もし移行276が立下り端280に
先立って生じると、実際の総時間伝搬遅延は立下り端27
8と280の間で起こることが決定され得る。総時間伝搬遅
延のより正確な決定は、クロック周波数で回路を試験す
ることにより決定されても良く、よって立下り端は278
と280の間で生じる。
本発明はいかなる種類の信号通路遅延と関連して用い
られても良い。例えば遅延ソース270は二つの集積回路2
64と266の間に組合せ論理回路遅延と、オープン・コレ
クタ型の出力バッファと関連する遅延と、高いファン・
アウト・ロードを持つ出力バッファと関連する遅延を含
んでも良い。更に本発明は二つかそれ以上の集積回路と
関連して説明されてきたが、ボード対ボード、ボックス
対ボックス、またはシステム対システムのような、良く
定義されたいずれの論理ブロックの境界の間の遅延を試
験するのにも同様に使用され得る。
第19図はオープン・コレクタ出力と関連して用いられ
る本発明を示す。オープン・コレクタ出力では、高から
低への移行は、信号の能動プルダウンのために非常に速
く、一方受動プルアップ抵抗器のために、低から高への
移行は比較的に緩やかである。第19図ではオープン・コ
レクタ出力遅延測定を説明するタイミング信号が示され
る。CLK信号には282において立下り端があり、284にお
いてOUT信号に高から低へのトグルを起こす。そのすぐ
後（遅延が追加されないことを仮定して）、入力信号は
286において、高論理レベルから低論理レベルにトグル
する。287におけるCLK信号の次の立上り端において、IN
信号の状態は受信集積回路266の試験セル12に標本化さ
れる。
288におけるCLK信号の次の立下り端で、OUT信号は290
においてトグルする。結果としてIN信号は292において
トグルし、次第に高論理レベルに上昇する。CLK信号の
立上り端294において、IN信号の値は受信集積回路266で
標本化される。標本化値を走査することにより、低論理
レベルから高論理レベルへの移行が、所定の時間内に起
こったかどうか決定される。第18図に示されるように、
この場合違う同期のクロック・パルスを追加して提供す
るのが望ましいであろう。高から低への移行の試験にお
いては、100ナノ秒の同期でかまわないであろう。しか
しながら低から高への移行の試験においては、1000ナノ
秒のクロック同期が必要であろう。
一個の信号遅延測定が前述の例で説明されてきたが、
ここで説明された技術は、回路中の一個またはそれ以上
のICの間に内部接続されたいかなる数の入力及び出力信
号にも適用される。第20図においては、二個のIC290と2
91が、遅延ソース270により互いに接続されているのが
示される。この例は、多重出力（OUT1,OUT2,OUT3,OUT
n）信号がIC290により駆動され、遅延ソース270を通
り、多重入力（IN1,IN2,IN3,INn）に入り、IN291で受信
されることを除いて、第17図に示されるものと同様であ
る。また点線の信号通路は、回路中の他のICが入力信号
を遅延ソースに駆動し、また遅延ソースから出力を受け
る可能性を示す。第20図の回路の遅延試験手順は、多重
信号遅延通路が同時に試験されることを除いて、第17図
で説明されるものと同様である。
第21図では、IC設計の入力ピンと出力ピンの間のコア
論理回路を通って配送される信号通路の内部遅延に関連
する遅延測定技術が示される。IC入力における試験セル
12は、制御バス17に印加されたCLK入力の一端でトグル
するよう構成され、一方IC出力における試験セル12は、
CLK入力の次の反対端で標本化するよう構成される。内
部IC遅延試験の遅延試験手順は、第17図で説明されたも
のと同様である。この同じ方法が、主ICコア論理回路内
で副回路を介する遅延を測定するのに、ICコア論理回路
の内部でより低いレベルにおいて使用され得る。
ブール論理ゲートから成る遅延ソースの遅延測定技術
を用いるとき、論理ゲートの出力に変化をもたらすよう
な適切なトグル出力パターンを得るように、特別に注意
しなければならない。第22図では二個のIC292と293が、
一個の論理ANDゲート294の遅延ソースを介して互いに相
互接続される。この例では、試験されなければならない
ANDゲートを通る二つ遅延通路がある。第一の遅延通路
は、IC292のOUT1出力からIC293のIN入力までである。第
二の遅延通路は、IC292のOUT2からIC293のIN入力までで
ある。ANDゲートを通る両方の通路（OUT1からIN、OUT2
からIN）は、低から高及び高から低の両方の論理状態移
行を用いて、個々に試験されるべきである。
ANDゲートはANDゲート出力を影響する二つの入力（OU
T1とOUT2）を受けるので、遅延試験の間に一度に一方の
入力のみがトグルされ得る。他方の入力は、ブール論理
ゲートの出力に影響を及ぼさない論理状態に保たれなけ
ればならない。この例では、論理回路はAND関数なの
で、IC292からの非選択入力は論理高のレベルに設定さ
れ、また保たれなければならず、よってIC292からの選
択された入力は、標本化されるべきIC293の入力へ、AND
ゲートを介して論理状態をトグルする。ANDゲートを通
る遅延通路の一方が試験された後、IC292からの非選択
入力が選択になり、選択された入力が非選択になり、よ
って他のANDゲート信号通路を通る遅延試験が行われ得
る。
IC292のOUT1出力からIC293のIN入力まで信号通路にお
いて遅延試験が行われるとき、OUT2出力を駆動する試験
セル12が論理高を出力するようにロードされる。またOU
T2出力を駆動する試験セル12は制御を受け、休止状態に
止まり、よってCLK入力が制御バス17から印加されると
き、それは高論理状態を出力し続ける。OUT1出力を駆動
するセル12は予定の論理状態に設定され、CLK入力の一
端の間トグルするよう制御を受け、一方IN入力を受ける
IC293の試験セル12は、次の反対のCLK端でトグルされた
論理状態を標本化する。
遅延測定試験が、一方のANDゲート信号通路で完了し
た後、もう一方は通路が、第一の通路遅延試験で説明さ
れたのと同じ方法で、選択され試験される。第22図の回
路の遅延試験手順は、第17図で説明されたものと同様で
ある。
この発明を詳しく説明したが、特許請求の範囲によっ
て定められたこの発明の範囲内で、種々の変更を加える
ことが出来ることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１） 駆動装置と受信装置の間で伝搬遅延を試験する
方法において、 第一のクロック端に応じて駆動装置から既知の値に対
応する信号を出力し、 第二のクロック端に応じて受信装置の入力において信
号を標本化し、また、 標本化された入力を前記既知の値と比較し、前記信号
が前記第一及び第二のクロック端の間の時間周期内で、
受信装置に伝搬されたかどうかを決定することを含む方
法。
（２） （１）項に記載した方法において、前記出力段
階は、立上りクロック端に応じて前記駆動装置から既知
の値に対応する信号を出力する段階を含み、前記標本化
段階は、次の立下りクロック端に応じる受信装置の入力
において信号を標本化する段階を含む。
（３） （１）項に記載した方法において、前記出力段
階は、立下りクロック端に応じて前記駆動装置から既知
の値に対応する信号を出力する段階を含み、前記標本化
段階は、次の立下りクロック端に応じる受信装置の入力
において信号を標本化する段階を含む。
（４） （１）項に記載した方法において、前記出力段
階は、現在の論理電圧レベルと反対の論理電圧レベルの
間でトグルする段階を含む。
（５） （１）項に記載した方法は更に、前記受信装置
のメモリに前記標本化された入力を記憶する段階を含
む。
（６） （１）項に記載した方法は更に、既知に周波数
と動作周期のクロックと提供する段階を含む。
（７） （１）項に記載した方法は更に、比較段階に応
じてクロックの周波数を調整する段階を含み、よってク
ロックの周波数は、前記信号が前記受信装置に伝搬され
ていないと決定されれば減少し、前記信号が前記受信装
置に伝搬されていると決定されれば増加する。
（８） （１）項に記載した方法において、前記駆動装
置と前記受信装置は集積回路システムである。
（９） （１）項に記載した方法において、前記駆動装
置と前記受信装置は集積回路の副回路である。
（10） （１）項に記載した方法において、伝搬遅延は
一個かまたはそれ以上の論理ゲートに起因し、また前記
論理ゲートへの適当な信号を発生させる段階を含み、よ
って前記出力信号は結果として前記入力において移行す
る。
（11） 駆動装置と受信装置の間の伝搬遅延を試験する
装置において、 第一と第二の端を持つ複数のクロック・パルスを発生
するクロックを含み、 第一のクロック端に応じて前記駆動装置から既知の値
に対応する信号を出力する回路を含み、 前記第二のクロック端に応じて受信装置の入力におい
て信号を標本化する回路を含み、また、 前記標本化された入力を前記既知の値と比較し、前記
信号が前記第一と第二の端の間の時間周期内に、受信装
置に伝搬されたかどうかを決定する回路を含む装置。
（12） （11）項に記載した装置において、前記第一の
クロック端は立上りクロック端で、前記第二のクロック
端は立下りクロック端である。
（13） （11）項に記載した装置において、前記第一の
クロック端は立下りクロック端で、前記第二のクロック
端は立上りクロック端である。
（14） （11）項に記載した装置において、前記既知の
値は１または０に対応する論理値を含む。
（15） （11）項に記載した装置において、前記出力回
路は、論理値の間でトグルの動作可能な出力回路を含
む。
（16） （11）項に記載した装置は更に、前記受信装置
に信号が伝搬されたかどうかに応じて、前記クロックの
周波数を調節する回路を含む。
（17） （11）項に記載した装置において、前記駆動装
置及び前記受信装置は集積回路である。
（18） （11）項に記載した装置において、前記駆動装
置及び前記受信装置は集積回路基板である。
（19） （11）項に記載した方法において、伝搬遅延は
一個またはそれ以上の論理ゲートに起因し、また更に前
記論理ゲートに適切な信号を発生する回路を含み、よっ
て前記出力信号は結果として前記入力において移行す
る。
（20） 駆動装置と受信装置の間の伝搬遅延を試験する
方法において、 第一のクロック端に応じて前記駆動装置から各々の既
知の値に対応する複数の信号を出力し、 第二のクロック端に応じて受信装置の各々の入力にお
いて信号を標本化し、また、 標本化された入力を前記既知の値と比較し、前記第一
と第二のクロック端の間で時間周期内に、前記信号が受
信装置に伝搬されたかどうかを決定することを含む方
法。
（21） 駆動装置と受信装置の間の伝搬遅延を試験する
装置において、 第一と第二の端を持つ複数のクロック・パルスを発生
するクロックを含み、 第一のクロック端に応じて前記駆動装置から既知の値
に対応する複数の信号を出力する回路を含み、 前記第二のクロック端に応じて受信装置の各々の入力
において信号を標本化する回路を含み、また、 前記標本化された入力を前記既知の値と比較し、前記
信号が前記第一と第二の端の間の時間周期内に、受信装
置に伝搬されたかどうかを決定する回路を含む装置。
（22） 試験セル（12）が集積回路（10）において境界
走査試験を提供する。試験セル（12）は試験データの記
憶に二つのメモリ、即ちフリップ・フロップ（24）とラ
ッチ（26）を含む。第一のマルチプレクサ（22）は、複
数の入力の一つの選択的にフリップ・フロップ（24）に
接続する。ラッチ（26）の入力は、フリップ・フロップ
（24）の出力に接続されている。ラッチ（26）の出力は
マルチプレクサ（28）の一つの入力に接続され、マルチ
プレクサ（28）への第二の入力はデータ入力（DIN）信
号である。制御バス（17）はマルチプレクサ（22,2
8）、フリップ・フロップ（24）、及びラッチ（26）を
制御するように提供されている。試験セルにより、入力
データが観測され、同時に出力データが制御される。こ
の構造により、装置の間の伝搬遅延が決定される。駆動
装置（264）は第一のクロック端でその出力をトグルす
る。次のクロック端で、受信回路（266）はその入力を
標本化する。標本化された入力は第一と第二のクロック
端の間に信号が伝搬されたかどうかを決定するために、
走査され、またトグルされた値と比較され得る。
【図面の簡単な説明】
第１図は内部アプリケーション論理回路の境界に配置さ
れた試験セルを有する集積回路の回路図、第２図は第１
図の試験セルの好ましい実施例の回路図、第３図は集積
回路にある試験セルの間の相互接続を示す回路図、第4a
図は好ましい実施例の両方向試験セルの回路図、第4b図
は集積回路の内に設けられた第4a図の両方向試験セルの
回路図、第５図はこの発明の試験セルの１例を示す回路
図、第６図は比較論理回路を備えた基本試験セルで構成
される試験回路の回路図、第７図はPRPG/PSA論理回路を
備えた基本試験セルで構成される試験回路の回路図、第
８図はPRPG/PSA論理回路及びプログラム可能な多項式タ
ップ論理回路を備えた基本試験セルで構成される試験回
路の回路図、第9a図及び第9b図はプログラム可能な多項
式タップ論理回路を有する試験回路の間の接続を示す回
路図、第10図はPRPG/PSA試験回路を有する両方向試験セ
ルの回路図、第11図はPRPG/PSA試験回路及びプログラム
可能な多項式タップ回路を有する両方向試験セルの回路
図、第12図は標準的な組合せ論理回路に対する入力を観
測し且つそれからの出力を制御する為に試験装置を用い
た回路の回路図、第13図は第12図の試験装置の好ましい
実施例の回路図、第14図はPSA動作を実施する試験装置
の回路図、第15図は同時のPSA及びPRPG動作を実施する
試験装置の回路図、第16図は試験セルレジスタと共に用
いられるカウント付能論理回路の回路図、第17図は本発
明の信号通路遅延試験方法及び装置を用いる回路のブロ
ック図、第18図は本発明を説明するタイミング図、第19
図はオープン・コレクタ出力に固有の遅延を測定するの
に用いられる本発明を説明するタイミング図、第20図は
多重信号通路を試験する本発明のブロック図、第21図は
単一のICの副回路と関連して用いられる本発明を示す
図、第22図は論理ゲートを介する遅延を試験するのに用
いられる本発明を示す図。 主な符号の説明 10:集積回路 12:試験セル 14:アプリケーション論理回路 17:制御バス 22,28:マルチプレクサ 24:フリップ・フロップ 26:ラッチ
フロントページの続き (56)参考文献 特開 昭54−946（ＪＰ，Ａ) 特開 平１−119774（ＪＰ，Ａ) 特開 昭63−73170（ＪＰ，Ａ) 特開 昭63−172976（ＪＰ，Ａ) 特開 昭62−159244（ＪＰ，Ａ) 特開 昭64−43773（ＪＰ，Ａ) 特開 平１−138477（ＪＰ，Ａ) 特開 昭63−175780（ＪＰ，Ａ) 特許2556017（ＪＰ，Ｂ２) 特許2604606（ＪＰ，Ｂ２) 特許2561644（ＪＰ，Ｂ２) 特公 平７−69394（ＪＰ，Ｂ２) 特公 平８−7251（ＪＰ，Ｂ２) 特公 昭62−52264（ＪＰ，Ｂ２) 特公 平３−22949（ＪＰ，Ｂ２) 米国特許5056094（ＵＳ，Ａ) 米国特許4672307（ＵＳ，Ａ) 欧州特許402134（ＥＰ，Ｂ１) Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ 1987 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａ ｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ, Ｃ．Ｍａｕｎｄｅｒ ｅｔ ａｌ，”Ｂ ｏｕｎｄａｒｙ−Ｓｃａｎ Ａ Ｆｒａ ｍｅｗｏｒｋ ｆｏｒ ｓｔｒｕｃｔｕ ｒｅｄ ｄｅｓｉｇｎ ｆｏｒ ｔｅｓ ｔ” ｐ．714−723 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】駆動装置と受信装置の間で伝播遅延を試験
    する方法において、 周波数を変えることにより第１と第２のクロック端の間
    の時間周期が変更可能なクロック信号を用意し、 前記クロック信号の第一のクロック端に応じて駆動装置
    の境界走査回路から既知の値の対応する信号を出力し、 前記クロック信号の第二のクロック端に応じて受信装置
    の境界走査回路において信号を標本化し、また、 標本化された入力を前記既知の値と比較し、前記信号が
    前記第一と第二のクロック端の間の時間周期内で、受信
    装置に伝播されたかどうかの決定を複数の周波数により
    行うことを含む方法。
  2. 【請求項２】駆動装置と受信装置の間の伝播遅延を試験
    する装置において、 周波数を変えることにより第１と第２のクロック端の間
    の時間周期が変更可能であるクロックと、 前記クロックの第一のクロック端に応じて前記駆動装置
    から既知の値に対応する信号を出力する境界走査回路
    と、 前記クロックの第二のクロック端に応じて受信装置の入
    力において信号を標本化する境界走査回路と、 前記標本化された入力を前記既知の値と比較し、前記信
    号が前記クロックの前記第一と第二の端の間の時間周期
    内に、受信装置に伝播されたかどうかの決定を複数の周
    波数により行う回路と、を含む装置。
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