JPH04140677A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04140677A JPH04140677A JP2264619A JP26461990A JPH04140677A JP H04140677 A JPH04140677 A JP H04140677A JP 2264619 A JP2264619 A JP 2264619A JP 26461990 A JP26461990 A JP 26461990A JP H04140677 A JPH04140677 A JP H04140677A
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- 238000012360 testing method Methods 0.000 description 27
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 238000012067 mathematical method Methods 0.000 description 2
- 208000018747 cerebellar ataxia with neuropathy and bilateral vestibular areflexia syndrome Diseases 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318392—Generation of test inputs, e.g. test vectors, patterns or sequences for sequential circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/318385—Random or pseudo-random test pattern
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路に係り、特に内部論理回路の
自己診断を効率的に行うためにテスト容易化設計を採用
した集積回路に関する。
自己診断を効率的に行うためにテスト容易化設計を採用
した集積回路に関する。
（従来の技術）
近年、半導体集積回路技術の進歩により、論理回路の高
集積化が著しくなっている。論理回路の大規模高集積化
は、この論理回路を使用した各種装置の機能向上、軽量
化等の利点をもたらしているか、反面、論理回路自身の
テストおよびそのためのテストデータの作成を非常に困
難なものにしている。そこで、論理回路の設計段階にお
いて、テストを考慮した設計を採用した、いわゆるテス
ト容易化設計が次第に使われてきている。
集積化が著しくなっている。論理回路の大規模高集積化
は、この論理回路を使用した各種装置の機能向上、軽量
化等の利点をもたらしているか、反面、論理回路自身の
テストおよびそのためのテストデータの作成を非常に困
難なものにしている。そこで、論理回路の設計段階にお
いて、テストを考慮した設計を採用した、いわゆるテス
ト容易化設計が次第に使われてきている。
従来のテスト容易化設計においては、スキャンデザイン
システムと呼ばれる手法や、コンパクトテストシステム
と呼ばれる自己テスト用回路を付加する手法が一般的と
なりつつあり、以下、これらの手法について説明する。
システムと呼ばれる手法や、コンパクトテストシステム
と呼ばれる自己テスト用回路を付加する手法が一般的と
なりつつあり、以下、これらの手法について説明する。
スキャンデザインシステムとは、第７図に示すように、
集積回路内部の論理回路のうちのフリ、ツブフロップ（
Ｆ Ｆ）回路７４〜７６の状態を集積回路外部からスキ
ャンインにより直接に設定し、この設定データを組合せ
回路７３に入力して動作させ、動作後の組合せ回路の状
態をフリップフロップ回路７４〜７６に出力してスキャ
ンアウトすることにより観測できるようにし、故障検査
を容易にしたものである。換言すれば、フリップフロッ
プ回路７４〜７６の入出力を集積回路外部端子と見なす
ことにより、順序回路のテストを組合せ回路のテストに
置き換えてしまうものである。従って、スキャンデザイ
ンシステムを採用すれば、論理回路の接続関係から自動
的にテストパターンを生成することが可能になる。
集積回路内部の論理回路のうちのフリ、ツブフロップ（
Ｆ Ｆ）回路７４〜７６の状態を集積回路外部からスキ
ャンインにより直接に設定し、この設定データを組合せ
回路７３に入力して動作させ、動作後の組合せ回路の状
態をフリップフロップ回路７４〜７６に出力してスキャ
ンアウトすることにより観測できるようにし、故障検査
を容易にしたものである。換言すれば、フリップフロッ
プ回路７４〜７６の入出力を集積回路外部端子と見なす
ことにより、順序回路のテストを組合せ回路のテストに
置き換えてしまうものである。従って、スキャンデザイ
ンシステムを採用すれば、論理回路の接続関係から自動
的にテストパターンを生成することが可能になる。
しかし、上記したようなスキャンデザインシステムは、
付加するハードウェア量が多いという不利があり、テス
トする際に、フリップフロップ回路の段数によっては、
スキャンイン・スキャンアウトに時間がかかり過ぎ、全
体のテスト時間か長くなるという不利がある。
付加するハードウェア量が多いという不利があり、テス
トする際に、フリップフロップ回路の段数によっては、
スキャンイン・スキャンアウトに時間がかかり過ぎ、全
体のテスト時間か長くなるという不利がある。
なお、内部論理回路がブロック化されていて任意のブロ
ック毎にテストを行いたい場合には、簡単な回路構成お
よび少ない入出力ピン数の増加により、短時間でスキャ
ンイン・スキャンアウトを行い得るようにした半導体集
積回路装置が、本出願人の先願に係る特願昭６２−７８
５５１号（特開昭６３−２４３８９０号）により提案さ
れている。
ック毎にテストを行いたい場合には、簡単な回路構成お
よび少ない入出力ピン数の増加により、短時間でスキャ
ンイン・スキャンアウトを行い得るようにした半導体集
積回路装置が、本出願人の先願に係る特願昭６２−７８
５５１号（特開昭６３−２４３８９０号）により提案さ
れている。
一方、コンパクトテストシステムは、第８図に示すよう
に、排他的論理和ゲートを含むフィードバックループを
有する構成の循環型シフトレジスタ（Ｌｉｎｅａｒ Ｆ
ｅｅｄｂａｃｋ ５ｈｉｆ’ｔ Ｒｅｇｉｓｔｅｒ ；
Ｌ Ｆ Ｓ Ｒ）で代表される擬似乱数発生器８１に
よりテストベクトルを生成して論理回路８２に入力し、
この論理回路８２からの出力信号をデータ圧縮器８３に
より圧縮し、この圧縮結果を比較器８４により期待値と
比較して良否判定を行うものである。
に、排他的論理和ゲートを含むフィードバックループを
有する構成の循環型シフトレジスタ（Ｌｉｎｅａｒ Ｆ
ｅｅｄｂａｃｋ ５ｈｉｆ’ｔ Ｒｅｇｉｓｔｅｒ ；
Ｌ Ｆ Ｓ Ｒ）で代表される擬似乱数発生器８１に
よりテストベクトルを生成して論理回路８２に入力し、
この論理回路８２からの出力信号をデータ圧縮器８３に
より圧縮し、この圧縮結果を比較器８４により期待値と
比較して良否判定を行うものである。
このコンパクトテストシステムは、スキャンデザインシ
ステムに比べて付加するハードウェア量は少ないが、不
良解析には不向きである。
ステムに比べて付加するハードウェア量は少ないが、不
良解析には不向きである。
さらに、スキャンデザインシステムとコンパクトテスト
システムとを組合せたＢ Ｉ ＬＢＯ（Ｂｕｉｌｔ−Ｉ
ｎ Ｌｏｇｉｃ Ｂｌｏｃｋ ０ｂｓｅｒｖａｔｉｏｎ
）システムと呼ばれる手法の基本構成を第９図に示して
いる。
システムとを組合せたＢ Ｉ ＬＢＯ（Ｂｕｉｌｔ−Ｉ
ｎ Ｌｏｇｉｃ Ｂｌｏｃｋ ０ｂｓｅｒｖａｔｉｏｎ
）システムと呼ばれる手法の基本構成を第９図に示して
いる。
これは、マルチプレクサ９１、フリップフロップ（Ｆ
Ｆ）回路９２〜９５、排他的論理和ゲート９６を含むフ
ィードバックループ、ゲート回路９７１〜９７４．９８
１〜９８４．９９１〜９９４群を有する。そして、動作
モードとして、フリップフロップ回路９２〜９５をリセ
・ソトするリセットモード、フリップフロップ回路９２
〜０５の通常動作を行わせるノーマルラッチモード、フ
リップフロップ回路９２〜９５のスキャン動作を行わせ
るスキャンバスモード、フィートノ〈・ツクループによ
りフリップフロップ回路９２〜９５を循環型シフトレジ
スタとして用いて擬似乱数発生動作を行わせるＬＦＳＲ
モードの４モードを持ち、論理回路に対して各種のテス
トが可能になる。
Ｆ）回路９２〜９５、排他的論理和ゲート９６を含むフ
ィードバックループ、ゲート回路９７１〜９７４．９８
１〜９８４．９９１〜９９４群を有する。そして、動作
モードとして、フリップフロップ回路９２〜９５をリセ
・ソトするリセットモード、フリップフロップ回路９２
〜０５の通常動作を行わせるノーマルラッチモード、フ
リップフロップ回路９２〜９５のスキャン動作を行わせ
るスキャンバスモード、フィートノ〈・ツクループによ
りフリップフロップ回路９２〜９５を循環型シフトレジ
スタとして用いて擬似乱数発生動作を行わせるＬＦＳＲ
モードの４モードを持ち、論理回路に対して各種のテス
トが可能になる。
しかし、上記したようなりＩＬＢＯシステムは、擬似乱
数発生動作を行うＬＦＳＲか多段に及ぶ場合、既約多項
式等の数学的手法に依存するという煩雑さかある。
数発生動作を行うＬＦＳＲか多段に及ぶ場合、既約多項
式等の数学的手法に依存するという煩雑さかある。
（発明が解決しようとする課題）
上記したように従来のテスト容易化設計が採用された半
導体集積回路は、付加するノ＼−ドウエア量が多く、テ
ストする際にフリップフロップ回路の段数によってはス
キャンイン・スキャンアウトに時間がかかり過ぎて全体
のテスト時間が長くなるという問題、あるいは、不良解
析には不向きであるという問題、あるいは、擬似乱数発
生動作を行うＬＦＳＲが多段に及ぶ場合に既約多項式等
の数学的手法に依存するという煩雑さがあるという問題
がある。
導体集積回路は、付加するノ＼−ドウエア量が多く、テ
ストする際にフリップフロップ回路の段数によってはス
キャンイン・スキャンアウトに時間がかかり過ぎて全体
のテスト時間が長くなるという問題、あるいは、不良解
析には不向きであるという問題、あるいは、擬似乱数発
生動作を行うＬＦＳＲが多段に及ぶ場合に既約多項式等
の数学的手法に依存するという煩雑さがあるという問題
がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ブロック化されている内部論理回路に対して
、簡単な回路構成および少ない入出力ビン数の増加によ
り、短時間で擬似乱数データの設定を行なうことか可能
になり、論理回路ブロックのテストの容易化を図り得る
半導体集積回路を提供することにある。
の目的は、ブロック化されている内部論理回路に対して
、簡単な回路構成および少ない入出力ビン数の増加によ
り、短時間で擬似乱数データの設定を行なうことか可能
になり、論理回路ブロックのテストの容易化を図り得る
半導体集積回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明の半導体集積回路は、ｎ行×ｍ列分設けられた複
数個のフリップフロップ回路のうちの少なくとも１行分
のフリップフロップ回路は行方向シフトレジスタを構成
するようにそれぞれのスキャンイン端子からスキャンア
ウト端子の方向に直列に接続され、各列のフリップフロ
ップ回路はそれぞれ列方向シフトレジスタを構成するよ
うに接続され、上記１行のシフトレジスタの各段は制御
信号によりデータシフト方向が行方向または列方向に切
換えられるように構成されたフリ・ツブフロップ回路群
と、上記行方向シフトレジスタを選択的に循環型シフト
レジスタとして使用して擬似乱数データを発生する行方
向擬似乱数発生器と、上記各列のシフトレジスタの各段
との間でデータの入力および／あるいはデータの出力を
行うように接続されている論理回路ブロックとを具備す
ることを特徴とする。
数個のフリップフロップ回路のうちの少なくとも１行分
のフリップフロップ回路は行方向シフトレジスタを構成
するようにそれぞれのスキャンイン端子からスキャンア
ウト端子の方向に直列に接続され、各列のフリップフロ
ップ回路はそれぞれ列方向シフトレジスタを構成するよ
うに接続され、上記１行のシフトレジスタの各段は制御
信号によりデータシフト方向が行方向または列方向に切
換えられるように構成されたフリ・ツブフロップ回路群
と、上記行方向シフトレジスタを選択的に循環型シフト
レジスタとして使用して擬似乱数データを発生する行方
向擬似乱数発生器と、上記各列のシフトレジスタの各段
との間でデータの入力および／あるいはデータの出力を
行うように接続されている論理回路ブロックとを具備す
ることを特徴とする。
（作 用）
前記行方向擬似乱数発生器により乱数データを発生させ
た後にこの乱数データを各列の列方向シフトレジスタに
転送させる動作を繰り返すことにより、全てのフリップ
フロップ回路に乱数データを設定することが可能になる
。そして、このフッツブフロップ回路の乱数データを論
理回路ブロックに入力して論理回路ブロックを動作させ
た後に、論理回路ブロックのデータを各列の列方向シフ
トレジスタに取り込んだ後に前記行方向シフトレジスタ
を介して観測のために出力することか可能になる。
た後にこの乱数データを各列の列方向シフトレジスタに
転送させる動作を繰り返すことにより、全てのフリップ
フロップ回路に乱数データを設定することが可能になる
。そして、このフッツブフロップ回路の乱数データを論
理回路ブロックに入力して論理回路ブロックを動作させ
た後に、論理回路ブロックのデータを各列の列方向シフ
トレジスタに取り込んだ後に前記行方向シフトレジスタ
を介して観測のために出力することか可能になる。
この場合、内部論理回路がブロック化されているので、
簡単な回路構成および少ない入出力ビン数の増加により
、短時間でスキャンイン・スキャンアウトを行うことか
可能になる。しかも、ＢＩＬＢＯシステムと比べて擬似
乱数発生器の構成が簡略化されており、少ない段数の擬
似乱数発生器および少ないクロック数によって長大な乱
数を作成することが可能になり、スキャンデザインシス
テムと比べてスキャンイン・スキャンアウトを短時間で
行うことが可能になる。
簡単な回路構成および少ない入出力ビン数の増加により
、短時間でスキャンイン・スキャンアウトを行うことか
可能になる。しかも、ＢＩＬＢＯシステムと比べて擬似
乱数発生器の構成が簡略化されており、少ない段数の擬
似乱数発生器および少ないクロック数によって長大な乱
数を作成することが可能になり、スキャンデザインシス
テムと比べてスキャンイン・スキャンアウトを短時間で
行うことが可能になる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、第１実施例に係る半導体集積回路の一部を示
している。１１１〜ｌｎｍはｎ行×ｍ分の複数個のフリ
ップフロップ回路であり、行方向（図中横方向、Ｘ方向
）にｍ個、列方向（図中縦方向、Ｙ方向）にｎ個配列さ
れている。このフリップフロップ回路群のうちのある１
行（例えば１行目）のフリップフロップ回路１１１〜ｌ
１ｍは、スキャンイン端子からスキャンアウト端子の方
向に直列に接続されて行方向シフトレジスタを構成し、
各列のフリップフロップ回路（１１１〜］、 ｎ １
） （１，１２〜〕ｎ２） ・・・（１１ｍ〜ｌｎ
ｍ）はそれぞれ列方向シフトレジスタを構成するように
接続されている。この場合、上記１行目のシフトレジス
タの各段は制御信号（インヒビット信号ＩＮＨ）により
データシフト方向が行方向または列方向に切換えられる
ように構成されている。
している。１１１〜ｌｎｍはｎ行×ｍ分の複数個のフリ
ップフロップ回路であり、行方向（図中横方向、Ｘ方向
）にｍ個、列方向（図中縦方向、Ｙ方向）にｎ個配列さ
れている。このフリップフロップ回路群のうちのある１
行（例えば１行目）のフリップフロップ回路１１１〜ｌ
１ｍは、スキャンイン端子からスキャンアウト端子の方
向に直列に接続されて行方向シフトレジスタを構成し、
各列のフリップフロップ回路（１１１〜］、 ｎ １
） （１，１２〜〕ｎ２） ・・・（１１ｍ〜ｌｎ
ｍ）はそれぞれ列方向シフトレジスタを構成するように
接続されている。この場合、上記１行目のシフトレジス
タの各段は制御信号（インヒビット信号ＩＮＨ）により
データシフト方向が行方向または列方向に切換えられる
ように構成されている。
さらに、上記１行の行方向シフトレジスタを選択的に循
環型シフトレジスタとして使用して擬似乱数データを発
生する行方向擬似乱数発生器が設けられている。この行
方向擬似乱数発生器の一例としては、上記１行目のシフ
トレジスタの最終段出力と初段入力との間には排他的論
理和ケート１４を含むフィードバックループと、上記１
行目のシフトレジスタの初段のスキャンイン端子ＳＩ、
の入力データとしてスキャンイン端子Ｓｌからのスキャ
ンインデータ（テストデータンまたは上記フィードバッ
クループのゲート出力（フィードバックデータ）１０５
をモード切換え信号ＭＯＤＥに応じて切換え選択するマ
ルチプレクサ１０とを有し、上記１行目のシフトレジス
タの初段のスキャンデータ入力として上記フィードバッ
クループのゲート出力１０５を前記マルチプレクサ１０
により選択することにより循環型シフトレジスタ（ＬＦ
ＳＲ）を形成する。
環型シフトレジスタとして使用して擬似乱数データを発
生する行方向擬似乱数発生器が設けられている。この行
方向擬似乱数発生器の一例としては、上記１行目のシフ
トレジスタの最終段出力と初段入力との間には排他的論
理和ケート１４を含むフィードバックループと、上記１
行目のシフトレジスタの初段のスキャンイン端子ＳＩ、
の入力データとしてスキャンイン端子Ｓｌからのスキャ
ンインデータ（テストデータンまたは上記フィードバッ
クループのゲート出力（フィードバックデータ）１０５
をモード切換え信号ＭＯＤＥに応じて切換え選択するマ
ルチプレクサ１０とを有し、上記１行目のシフトレジス
タの初段のスキャンデータ入力として上記フィードバッ
クループのゲート出力１０５を前記マルチプレクサ１０
により選択することにより循環型シフトレジスタ（ＬＦ
ＳＲ）を形成する。
また、上記各列の列方向シフトレジスタの各段は論理回
路ブロック１１〜１ｎに対して入力データの設定および
出力データの取り込みを行うように接続されている。
路ブロック１１〜１ｎに対して入力データの設定および
出力データの取り込みを行うように接続されている。
なお、図中、１５はスキャンクロック（Ｓ Ｃ）信号線
、１６はシステムクロック（Ｃ，Ｋ）信号線、１７はイ
ンヒビット信号線、１８はモード信号線、１００はスキ
ャンイン信号線、１０１〜１０ｍはＸ方向スキャンバス
、１０４はスキャンアウト信号線、１０６〜１０８．１
１６〜１１８．１２６〜］２８はＹ方向スキャンパスで
ある。
、１６はシステムクロック（Ｃ，Ｋ）信号線、１７はイ
ンヒビット信号線、１８はモード信号線、１００はスキ
ャンイン信号線、１０１〜１０ｍはＸ方向スキャンバス
、１０４はスキャンアウト信号線、１０６〜１０８．１
１６〜１１８．１２６〜］２８はＹ方向スキャンパスで
ある。
さらに、上記集積回路のテストに際して以下のように制
御する手段が設けられている。即ち、まず、モード切換
え信号ＭＯＤＥによりマルチプレクサ１０を切換え制御
することにより、スキャンイン端子Ｓｌからスキャンイ
ン信号線１００を介して入力するスキャンインデータ（
テストデータ）をＸ方向スキャンバス１０１〜１０ｍを
通して横方向にスキャンし、１行目のシフトレジスタに
初期値を設定する。次に、モード切換え信号ＭＯＤＥに
よりマルチプレクサ１０を切換え制御することにより、
フィードバックループのゲート出力］０５を選択し、１
行目のシフトレジスタをＬＦＳＲとして動作させる。次
に、インヒビット信号ＩＮＨにより１行目のシフトレジ
スタのデータスキャン方向を転換させ、各列のシフトレ
ジスタにより縦方向のデータスキャンを行わせる。この
一連の制御により、ＬＦＳＲによって発生された乱数デ
ータを全てのフリップフロップ回路１１１〜ｌｎｍに設
定し、擬似乱数テストパターンとして論理回路ブロック
１１〜１ｎにそれぞれ入力させる。次に、論理回路ブロ
ック１１〜１ｎを動作させた後、論理回路ブロック１１
〜１ｎの出力を各列のシフトレジスタに取り込み、この
各列のシフトレジスタのデータを縦方向にスキャンして
１行目のシフトレジスタに設定した後、インヒビット信
号ＩＮＨにより１行目のシフトレジスタのデータスキャ
ン方向を転換して横方向にデータスキャンさせ、スキャ
ンアウト信号線１０４を介してスキャンアウト端子ＳＯ
から出力させる。
御する手段が設けられている。即ち、まず、モード切換
え信号ＭＯＤＥによりマルチプレクサ１０を切換え制御
することにより、スキャンイン端子Ｓｌからスキャンイ
ン信号線１００を介して入力するスキャンインデータ（
テストデータ）をＸ方向スキャンバス１０１〜１０ｍを
通して横方向にスキャンし、１行目のシフトレジスタに
初期値を設定する。次に、モード切換え信号ＭＯＤＥに
よりマルチプレクサ１０を切換え制御することにより、
フィードバックループのゲート出力］０５を選択し、１
行目のシフトレジスタをＬＦＳＲとして動作させる。次
に、インヒビット信号ＩＮＨにより１行目のシフトレジ
スタのデータスキャン方向を転換させ、各列のシフトレ
ジスタにより縦方向のデータスキャンを行わせる。この
一連の制御により、ＬＦＳＲによって発生された乱数デ
ータを全てのフリップフロップ回路１１１〜ｌｎｍに設
定し、擬似乱数テストパターンとして論理回路ブロック
１１〜１ｎにそれぞれ入力させる。次に、論理回路ブロ
ック１１〜１ｎを動作させた後、論理回路ブロック１１
〜１ｎの出力を各列のシフトレジスタに取り込み、この
各列のシフトレジスタのデータを縦方向にスキャンして
１行目のシフトレジスタに設定した後、インヒビット信
号ＩＮＨにより１行目のシフトレジスタのデータスキャ
ン方向を転換して横方向にデータスキャンさせ、スキャ
ンアウト信号線１０４を介してスキャンアウト端子ＳＯ
から出力させる。
なお、上記１行目のスキャンイン／アウト切換え型のフ
リップフロップ回路１１１〜ｌ１ｍは、それぞれ２つの
入力端子の一方を選択する入力選択部および２つの出力
端子の一方を選択する出力選択部を有し、この入力選択
部および出力選択部を上記制御信号ＩＮＨにより制御す
るように構成されている。具体的には、例えば第２図に
示すように、２系統のスキャンイン端子Ｓｌ、およびＳ
１２、アンドゲート２１．２２．２５．２６、オアゲー
ト２３、通常のスキャンデザイン用のフリップフロップ
回路２４、インバータ回路２７．２系統のスキャンアウ
ト端子Ｓ Ｏ１およびＳＯ２、インヒビット信号線２０
１．２系統のスキャンイン信号線２０２および２０３．
２系統のスキャンアウト信号線２０４および２０５が接
続されている。ここで、インヒビット信号ＩＮＨか“０
”の場合には、スキャンイン端子Ｓｌ、およびスキャン
アウト端子ＳＯ１か選択され、インヒビット信号ＩＮＨ
か“１“の場合には、スキャンイン端子ＳＩ２およびス
キャンアウト端子Ｓ０２か選択される。
リップフロップ回路１１１〜ｌ１ｍは、それぞれ２つの
入力端子の一方を選択する入力選択部および２つの出力
端子の一方を選択する出力選択部を有し、この入力選択
部および出力選択部を上記制御信号ＩＮＨにより制御す
るように構成されている。具体的には、例えば第２図に
示すように、２系統のスキャンイン端子Ｓｌ、およびＳ
１２、アンドゲート２１．２２．２５．２６、オアゲー
ト２３、通常のスキャンデザイン用のフリップフロップ
回路２４、インバータ回路２７．２系統のスキャンアウ
ト端子Ｓ Ｏ１およびＳＯ２、インヒビット信号線２０
１．２系統のスキャンイン信号線２０２および２０３．
２系統のスキャンアウト信号線２０４および２０５が接
続されている。ここで、インヒビット信号ＩＮＨか“０
”の場合には、スキャンイン端子Ｓｌ、およびスキャン
アウト端子ＳＯ１か選択され、インヒビット信号ＩＮＨ
か“１“の場合には、スキャンイン端子ＳＩ２およびス
キャンアウト端子Ｓ０２か選択される。
なお、他の行の各フリップフロップ回路１２１〜ｌｎｍ
は、１系統のスキャンイン端子ＳＩおよびスキャンアウ
ト端子ＳＯを有する通常のスキャンデザイン用のフリッ
プフロップ回路か用いられる。
は、１系統のスキャンイン端子ＳＩおよびスキャンアウ
ト端子ＳＯを有する通常のスキャンデザイン用のフリッ
プフロップ回路か用いられる。
上記第１実施例の集積回路によれば、１行目のシフトレ
ジスタの初段のスキャンデータ入力としてこの行のフィ
ードバックループのゲート出力を選択することにより形
成されるＬＦＳＲにより乱数データを発生させた後にこ
の乱数データを各列のシフトレジスタに転送させる動作
を繰り返し行わせることにより、全てのフリップフロッ
プ回路に乱数データを設定することが可能になる。そし
て、このフリップフロップ回路の乱数データを論理回路
ブロックに入力して論理回路ブロックを動作させた後に
、論理回路ブロックのデータをフリップフロップ回路に
取り込んた後に前記１行のシフトレジスタを介して出力
し、期待値との比較が可能になる。
ジスタの初段のスキャンデータ入力としてこの行のフィ
ードバックループのゲート出力を選択することにより形
成されるＬＦＳＲにより乱数データを発生させた後にこ
の乱数データを各列のシフトレジスタに転送させる動作
を繰り返し行わせることにより、全てのフリップフロッ
プ回路に乱数データを設定することが可能になる。そし
て、このフリップフロップ回路の乱数データを論理回路
ブロックに入力して論理回路ブロックを動作させた後に
、論理回路ブロックのデータをフリップフロップ回路に
取り込んた後に前記１行のシフトレジスタを介して出力
し、期待値との比較が可能になる。
この場合、内部論理回路がブロック化されているので、
簡単な回路構成および少ない入出力ビン数の増加により
、短時間でスキャンイン・スキャンアウトを行うことが
可能になる。しかも、ＢＩＬＢＯシステムと比べてＬＦ
ＳＲ構成が簡略化されており、少ない段数のＬＦＳＲお
よび少ないクロック数によって長大な乱数を作成するこ
とが可能になり、スキャンデザインシステムと比べてス
キャンイン・スキャンアウトを短時間で行うことが可能
になる。また、現用回路および予備回路のように多重化
された論理回路ブロックのテストを行なう際にも少ない
クロック数でテストすることができる。
簡単な回路構成および少ない入出力ビン数の増加により
、短時間でスキャンイン・スキャンアウトを行うことが
可能になる。しかも、ＢＩＬＢＯシステムと比べてＬＦ
ＳＲ構成が簡略化されており、少ない段数のＬＦＳＲお
よび少ないクロック数によって長大な乱数を作成するこ
とが可能になり、スキャンデザインシステムと比べてス
キャンイン・スキャンアウトを短時間で行うことが可能
になる。また、現用回路および予備回路のように多重化
された論理回路ブロックのテストを行なう際にも少ない
クロック数でテストすることができる。
第３図は、第２実施例に係る半導体集積回路の一部を示
しており、第１実施例と比べて、■２行目以降の各行の
フリップフロップ回路３２１〜３２ｍ５・・・ ３ｎｌ
〜３ｎｍも１行目のフリップフロップ回路３１１〜３１
ｍと同様に、スキャンイン端子からスキャンアウト端子
の方向に直列に接続されてシフトレジスタを構成し、制
御信号ＩＮＨによりデータシフト方向が行方向または列
方向に切換えられるように構成されたフリップフロップ
回路が用いられている点、■各行のシフトレジスタに対
応して排他的論理和ゲート３４１〜３４ｎを含むフィー
ドバックループおよびマルチプレクサ３０１〜ＢＯｎが
設けられている点、■各行のシフトレジスタの初段のス
キャンデータ入力としてそれぞれ対応する行のフィード
バックループのゲート出力３０５１〜３０５ｎを選択す
ることにより形成されるＬＦＳＲにより乱数データを発
生させることにより、全てのフリップフロップ回路に乱
数データを設定する制御手段を有する点が異なり、その
他は同じである。なお、図中、３１〜３ｎは論理回路ブ
ロック、３５はスキャンクロック（ＳＣ）信号線、３６
はシステムクロック（ＣＫ）信号線、３７はインヒビッ
ト信号線、３８はモード信号線、３００１〜３００ｎは
スキャンイン信号線、３１１ｐ〜３１ｍｐ、３２１ｐ〜
３２ｍｐ、３ｎｌｐ〜３ｎｍｐはＸ方向スキャンバス、
３０４１〜３０４ｎはスキャンアウト信号線、３１１ｐ
ｙ〜３ｎｌｐｙ、３１２ｐｙ〜３ｎ２ｐｙ、３１ｍｐｙ
〜３ｎｍｐｙはＹ方向スキャンバス、Ｍ ＯＤ Ｅ １
〜Ｍ ＯＤ Ｅ ｎはモード切換え信号である。
しており、第１実施例と比べて、■２行目以降の各行の
フリップフロップ回路３２１〜３２ｍ５・・・ ３ｎｌ
〜３ｎｍも１行目のフリップフロップ回路３１１〜３１
ｍと同様に、スキャンイン端子からスキャンアウト端子
の方向に直列に接続されてシフトレジスタを構成し、制
御信号ＩＮＨによりデータシフト方向が行方向または列
方向に切換えられるように構成されたフリップフロップ
回路が用いられている点、■各行のシフトレジスタに対
応して排他的論理和ゲート３４１〜３４ｎを含むフィー
ドバックループおよびマルチプレクサ３０１〜ＢＯｎが
設けられている点、■各行のシフトレジスタの初段のス
キャンデータ入力としてそれぞれ対応する行のフィード
バックループのゲート出力３０５１〜３０５ｎを選択す
ることにより形成されるＬＦＳＲにより乱数データを発
生させることにより、全てのフリップフロップ回路に乱
数データを設定する制御手段を有する点が異なり、その
他は同じである。なお、図中、３１〜３ｎは論理回路ブ
ロック、３５はスキャンクロック（ＳＣ）信号線、３６
はシステムクロック（ＣＫ）信号線、３７はインヒビッ
ト信号線、３８はモード信号線、３００１〜３００ｎは
スキャンイン信号線、３１１ｐ〜３１ｍｐ、３２１ｐ〜
３２ｍｐ、３ｎｌｐ〜３ｎｍｐはＸ方向スキャンバス、
３０４１〜３０４ｎはスキャンアウト信号線、３１１ｐ
ｙ〜３ｎｌｐｙ、３１２ｐｙ〜３ｎ２ｐｙ、３１ｍｐｙ
〜３ｎｍｐｙはＹ方向スキャンバス、Ｍ ＯＤ Ｅ １
〜Ｍ ＯＤ Ｅ ｎはモード切換え信号である。
この第２実施例によれば、任意の各行毎に１行目と同様
に直接にスキャンイン・スキャンアウトおよびＬＦＳＲ
動作が可能になっている。従って、論理回路ブロックの
故障解析の際には、高速に論理回路ブロック毎に観測す
ることが可能なスキャンデザイン回路としても動作する
。
に直接にスキャンイン・スキャンアウトおよびＬＦＳＲ
動作が可能になっている。従って、論理回路ブロックの
故障解析の際には、高速に論理回路ブロック毎に観測す
ることが可能なスキャンデザイン回路としても動作する
。
第４図は、第３実施例に係る半導体集積回路の一部を示
しており、ｎ行×ｍ列分設けられた複数個のフリップフ
ロップ回路のうちの１行目のフリップフロップ回路４１
１〜４１ｍ１最終列のフリップフロップ回路４１ｍ〜４
ｎｍは示しているか、２行目以降の１列目乃至（最終列
−１）列目のフリップフロップ回路の図示を省略してい
る。この第３実施例は、第１実施例と比べて、■ある１
列（例えば最終列）のレジスタに対しても、排他的論理
和ゲート４０３ｍを含む列シフトレジスタ用フィードバ
ックループおよびマルチプレクサ４０ｍを有し、上記最
終列のシフトレジスタを選択的に循環型シフトレジスタ
ＬＦＳＲとして使用して擬似乱数データを発生する列方
向擬似乱数発生器が設けられている点、■１行目のシフ
トレジスタの初段のスキャンデータ入力としてこの行の
フィードバックループのゲート出力４１ｍｐｘを選択す
ることにより形成されるＬＦＳＲにより乱数を発生させ
た後にこの乱数を各列のシフトレジスタに転送させる動
作を繰り返し、さらに、最終列のシフトレジスタの初段
のスキャンデータ入力として列シフトレジスタ用フィー
ドバックループのゲート出力４０３ｍｐを選択すること
により形成されるＬＦＳＲにより乱数を発生させること
により、全てのフリップフロップ回路に乱数データを設
定する制御手段を有する点が異なり、その他は同じであ
る。
しており、ｎ行×ｍ列分設けられた複数個のフリップフ
ロップ回路のうちの１行目のフリップフロップ回路４１
１〜４１ｍ１最終列のフリップフロップ回路４１ｍ〜４
ｎｍは示しているか、２行目以降の１列目乃至（最終列
−１）列目のフリップフロップ回路の図示を省略してい
る。この第３実施例は、第１実施例と比べて、■ある１
列（例えば最終列）のレジスタに対しても、排他的論理
和ゲート４０３ｍを含む列シフトレジスタ用フィードバ
ックループおよびマルチプレクサ４０ｍを有し、上記最
終列のシフトレジスタを選択的に循環型シフトレジスタ
ＬＦＳＲとして使用して擬似乱数データを発生する列方
向擬似乱数発生器が設けられている点、■１行目のシフ
トレジスタの初段のスキャンデータ入力としてこの行の
フィードバックループのゲート出力４１ｍｐｘを選択す
ることにより形成されるＬＦＳＲにより乱数を発生させ
た後にこの乱数を各列のシフトレジスタに転送させる動
作を繰り返し、さらに、最終列のシフトレジスタの初段
のスキャンデータ入力として列シフトレジスタ用フィー
ドバックループのゲート出力４０３ｍｐを選択すること
により形成されるＬＦＳＲにより乱数を発生させること
により、全てのフリップフロップ回路に乱数データを設
定する制御手段を有する点が異なり、その他は同じであ
る。
なお、図中、４０１は１行目のシフトレジスタ用のマル
チプレクサ、４４１は１行目のフィードバックループの
排他的論理和ゲート、４０５１は１行目のフィードバッ
クループのゲート出力、ＳｌｌおよびＳｏｌは１行目の
スキャンイン端子およびスキャンアウト端子、４００１
はスキャンイン信号線、４１１ｐ〜４ ＩｍｐはＸ方向
スキャンバス、４０４１はスキャンアウト信号線、４１
ｍｐｘ 〜４１ｎｍｐはＹ方向スキャンバス、４８１．
４８ｍはモード信号線、ＭＯＤＥＩは１行目のシフトレ
ジスタ用のモード切換え信号、ＭＯＤＥｌｍは最終列の
シフトレジスタ用のモード切換え信号である。
チプレクサ、４４１は１行目のフィードバックループの
排他的論理和ゲート、４０５１は１行目のフィードバッ
クループのゲート出力、ＳｌｌおよびＳｏｌは１行目の
スキャンイン端子およびスキャンアウト端子、４００１
はスキャンイン信号線、４１１ｐ〜４ ＩｍｐはＸ方向
スキャンバス、４０４１はスキャンアウト信号線、４１
ｍｐｘ 〜４１ｎｍｐはＹ方向スキャンバス、４８１．
４８ｍはモード信号線、ＭＯＤＥＩは１行目のシフトレ
ジスタ用のモード切換え信号、ＭＯＤＥｌｍは最終列の
シフトレジスタ用のモード切換え信号である。
この第３実施例によれば、最終列のシフトレジスタは、
モード切換信号ＭＯＤＥ１ｍにより最終列のマルチプレ
クサ４０ｍを制御して最終段出力または列シフトレジス
タ用フィードバックループのゲート出力４０３ｍｐを切
換選択することにより、ＬＦＳＲ動作が可能になってい
る。これにより、縦方向にも擬似乱数を発生させること
が可能になり、第］実施例よりも良質の擬似乱数テスト
パターンが得られる。
モード切換信号ＭＯＤＥ１ｍにより最終列のマルチプレ
クサ４０ｍを制御して最終段出力または列シフトレジス
タ用フィードバックループのゲート出力４０３ｍｐを切
換選択することにより、ＬＦＳＲ動作が可能になってい
る。これにより、縦方向にも擬似乱数を発生させること
が可能になり、第］実施例よりも良質の擬似乱数テスト
パターンが得られる。
第５図は、第４実施例に係る半導体集積回路の一部を示
しており、ｎ行×ｍ列分設けられた複数個のフリップフ
ロップ回路のうちの１行目のフリップフロップ回路５１
１〜５１ｍ１最終列のフリップフロップ回路５１ｍ〜５
ｎｍは示しているが、２行目以降の１列目乃至（最終列
−１）列目のフリップフロップ回路の図示を省略してい
る。この第４実施例は、第１実施例と比べて、■２行目
以降の各行のフリップフロップ回路も１行目のフリップ
フロップ回路と同様に、スキャンイン端子がらスキャン
アウト端子の方向に直列に接続されてシフトレジスタを
構成し、制御信号ＩＮＨＣ図示せず）によりデータシフ
ト方向が行方向または列方向に切換えられるフリップフ
ロップ回路が用いられている点、■各行のシフトレジス
タに対応して排他的論理和ゲート５０２１〜５０２ｎ
（図示せず）を含むフィードバックループおよびマルチ
プレクサ５０１１〜５０１ｎが設けられている点、■各
列のシフトレジスタに対応して排他的論理和ケート５０
３１ （図示せず）〜５０３ｍを含む列シフトレジスタ
用フィードバックループおよびマルチプレクサ５ｏ１（
図示せず）〜５０ｍが設けられている点が異なり、その
他は同じである。
しており、ｎ行×ｍ列分設けられた複数個のフリップフ
ロップ回路のうちの１行目のフリップフロップ回路５１
１〜５１ｍ１最終列のフリップフロップ回路５１ｍ〜５
ｎｍは示しているが、２行目以降の１列目乃至（最終列
−１）列目のフリップフロップ回路の図示を省略してい
る。この第４実施例は、第１実施例と比べて、■２行目
以降の各行のフリップフロップ回路も１行目のフリップ
フロップ回路と同様に、スキャンイン端子がらスキャン
アウト端子の方向に直列に接続されてシフトレジスタを
構成し、制御信号ＩＮＨＣ図示せず）によりデータシフ
ト方向が行方向または列方向に切換えられるフリップフ
ロップ回路が用いられている点、■各行のシフトレジス
タに対応して排他的論理和ゲート５０２１〜５０２ｎ
（図示せず）を含むフィードバックループおよびマルチ
プレクサ５０１１〜５０１ｎが設けられている点、■各
列のシフトレジスタに対応して排他的論理和ケート５０
３１ （図示せず）〜５０３ｍを含む列シフトレジスタ
用フィードバックループおよびマルチプレクサ５ｏ１（
図示せず）〜５０ｍが設けられている点が異なり、その
他は同じである。
なお、図中、５０５１は１行目のフィードバックループ
のゲート出力、５０３ｍｐは最終列のフィードバックル
ープのゲート出力、Ｓ１１〜ＳＩｎはスキャンイン端子
、８０１〜Ｓｏｎはスキャンアウト端子、５００１〜５
００ｎはスキャンイン信号線、５１１ｐ〜３１ｍｐはＸ
方向スキャンバス、５０４１〜５０４ｎはスキャンアウ
ト信号線、５１ｍｐｘ、５１ｍｐｙ、５２ｍｐ。
のゲート出力、５０３ｍｐは最終列のフィードバックル
ープのゲート出力、Ｓ１１〜ＳＩｎはスキャンイン端子
、８０１〜Ｓｏｎはスキャンアウト端子、５００１〜５
００ｎはスキャンイン信号線、５１１ｐ〜３１ｍｐはＸ
方向スキャンバス、５０４１〜５０４ｎはスキャンアウ
ト信号線、５１ｍｐｘ、５１ｍｐｙ、５２ｍｐ。
５ｎｍｐはＹ方向スキャンバス、５０８１〜５０８ｍ、
５８ｍはモード信号線、ＭＯＤＥＩ〜Ｍ ＯＤ Ｅ ｎ
は各行のモード切換え信号である。
５８ｍはモード信号線、ＭＯＤＥＩ〜Ｍ ＯＤ Ｅ ｎ
は各行のモード切換え信号である。
この第４実施例によれば、任意の各行毎に１行目と同様
に直接にスキャンイン・スキャンアウトおよびＬＦＳＲ
動作が可能になっており、任意の各列で縦方向のデータ
シフト動作だけでなくＬＦＳＲ動作も可能になっている
。なお、各列のシフトレジスタは、データ出力の際のデ
ータ圧縮装置として使用することが可能であり、その際
は各行のスキャンデータ出力を必ずしも全て使用する必
要はない。
に直接にスキャンイン・スキャンアウトおよびＬＦＳＲ
動作が可能になっており、任意の各列で縦方向のデータ
シフト動作だけでなくＬＦＳＲ動作も可能になっている
。なお、各列のシフトレジスタは、データ出力の際のデ
ータ圧縮装置として使用することが可能であり、その際
は各行のスキャンデータ出力を必ずしも全て使用する必
要はない。
第６図は、第５実施例に係る半導体集積回路の一部を示
しており、第１実施例と比べて、シフトレジスタと論理
回路ブロック６１〜６ｎとの接続関係か異なり、その他
は同じである。ここで、６１１〜６１５はフリップフロ
ップ回路、６０は１行目のシフトレジスタ用のマルチプ
レクサ、６４は１行目のフィードバックループに含まレ
ル排他的論理和ゲートを示しているが、全てのフリップ
フロップ回路のクロック入力端子、１行目のシフトレジ
スタ用のモード切換え信号、１行目のシフトレジスタ用
のインヒビット信号の図示を省略している。なお、図中
、６００はスキャンイン信号線、６０４はスキャンアウ
ト信号線である。
しており、第１実施例と比べて、シフトレジスタと論理
回路ブロック６１〜６ｎとの接続関係か異なり、その他
は同じである。ここで、６１１〜６１５はフリップフロ
ップ回路、６０は１行目のシフトレジスタ用のマルチプ
レクサ、６４は１行目のフィードバックループに含まレ
ル排他的論理和ゲートを示しているが、全てのフリップ
フロップ回路のクロック入力端子、１行目のシフトレジ
スタ用のモード切換え信号、１行目のシフトレジスタ用
のインヒビット信号の図示を省略している。なお、図中
、６００はスキャンイン信号線、６０４はスキャンアウ
ト信号線である。
即ち、第１実施例では、各行のシフトレジスタの相互間
に論理回路ブロック１１〜１ｎが接続され、各行のシフ
トレジスタと論理回路ブロック１１〜１ｎとの間でデー
タの入力および出力を行っているが、第５実施例では、
各列のシフトレジスタの相互間に論理回路ブロック６１
〜６ｎが接続され、この論理回路ブロック６］〜６ｎか
各列のシフトレジスタとの間でデータの入力または出力
を行っている。
に論理回路ブロック１１〜１ｎが接続され、各行のシフ
トレジスタと論理回路ブロック１１〜１ｎとの間でデー
タの入力および出力を行っているが、第５実施例では、
各列のシフトレジスタの相互間に論理回路ブロック６１
〜６ｎが接続され、この論理回路ブロック６］〜６ｎか
各列のシフトレジスタとの間でデータの入力または出力
を行っている。
この第５実施例によれば、まず、初期値か１行目のシフ
トレジスタにスキャンイン入力する。この後、１行目の
シフトレジスタをＬＦＳＲ動作に切り換えて擬似乱数を
設定する。次に、データシフト方向を縦方向に変換し、
これと同時に、１行目のシフトレジスタを再びＬＰＳＲ
動作に切り換えて擬似乱数を設定する。このような一連
の動作を繰り返しながら、全てのフリップフロップ回路
および論理回路ブロックに擬似乱数を設定する。
トレジスタにスキャンイン入力する。この後、１行目の
シフトレジスタをＬＦＳＲ動作に切り換えて擬似乱数を
設定する。次に、データシフト方向を縦方向に変換し、
これと同時に、１行目のシフトレジスタを再びＬＰＳＲ
動作に切り換えて擬似乱数を設定する。このような一連
の動作を繰り返しながら、全てのフリップフロップ回路
および論理回路ブロックに擬似乱数を設定する。
次に、論理回路ブロックを動作させ、この論理回路ブロ
ックの出力を全てのフリップフロップ回路に出力し、こ
のフリップフロップ回路のデータシフト方向を制御しな
がらスキャンアウト端子から出力することにより観測が
可能になる。
ックの出力を全てのフリップフロップ回路に出力し、こ
のフリップフロップ回路のデータシフト方向を制御しな
がらスキャンアウト端子から出力することにより観測が
可能になる。
［発明の効果］
上述したように本発明によれば、ブロック化されている
内部論理回路に対して、簡単な回路構成および少ない入
出力ピン数の増加により、短時間で擬似乱数データの設
定を行なうことが可能になり、論理回路ブロックのテス
トの容易化を図りｉ４る半導体集積回路を実現すること
かできる。
内部論理回路に対して、簡単な回路構成および少ない入
出力ピン数の増加により、短時間で擬似乱数データの設
定を行なうことが可能になり、論理回路ブロックのテス
トの容易化を図りｉ４る半導体集積回路を実現すること
かできる。
第１図は本発明の第１実施例に係る半導体集積回路の一
部を示すブロック図、第２図は第１図中の１行目のフリ
ップフロップ回路のうちの１個分を取り出して内部構成
の一例を示す回路図、第３図は本発明の第２実施例に係
る半導体集積回路の一部を示すブロック図、第４図は本
発明の第３実施例に係る半導体集積回路の一部を示すブ
ロック図、第５図は本発明の第４実施例に係る半導体集
積回路の一部を示すブロック図、第６図は本発明の第５
実施例に係る半導体集積回路の一部を示すブロック図、
第７図は従来のスキャンデザインシステムを示すブロッ
ク図、第８図は従来のコンパクトテストシステムを示す
ブロック図、第９図は従来のＢ Ｉ ＬＢＯシステムの
基本構造を示すブロック図である。 １１１〜 ｌｎｍ、３２１ 〜３ｎｍ、４１１〜４ｎｍ
、５１１ 〜５ｎｍ、６１１ 〜６ｎｍ ・・・フリッ
プフロップ回路、Ｓｉ２、Ｓｒ１・・・スキャンイン端
子、Ｓｏ、 ５０２・・・スキャンアウト端子、］
０．３０１〜３０ｎ、４０１．４０ｍ。 ５０］］〜５０１ｎ、５０ｍ、６ｏ・・・マルチプレク
サ、１４．３４１〜３４ｎ、４０３ｍ、４４１．５０２
］、５０３ｍ、６４・・・排他的論理和ゲート、１１〜
１．ｎ、３１〜３ｎ、６１〜６ｎ・・・論理回路ブロッ
ク、ＭＯＤＥ、ＭＯＤＥ １〜ＭＯＤＥｎ。 Ｍ ＯＤ Ｅ １ ｍ・・・モード切換え信号、ＩＮＨ
・・・データシフト方向切換え制御信号。
部を示すブロック図、第２図は第１図中の１行目のフリ
ップフロップ回路のうちの１個分を取り出して内部構成
の一例を示す回路図、第３図は本発明の第２実施例に係
る半導体集積回路の一部を示すブロック図、第４図は本
発明の第３実施例に係る半導体集積回路の一部を示すブ
ロック図、第５図は本発明の第４実施例に係る半導体集
積回路の一部を示すブロック図、第６図は本発明の第５
実施例に係る半導体集積回路の一部を示すブロック図、
第７図は従来のスキャンデザインシステムを示すブロッ
ク図、第８図は従来のコンパクトテストシステムを示す
ブロック図、第９図は従来のＢ Ｉ ＬＢＯシステムの
基本構造を示すブロック図である。 １１１〜 ｌｎｍ、３２１ 〜３ｎｍ、４１１〜４ｎｍ
、５１１ 〜５ｎｍ、６１１ 〜６ｎｍ ・・・フリッ
プフロップ回路、Ｓｉ２、Ｓｒ１・・・スキャンイン端
子、Ｓｏ、 ５０２・・・スキャンアウト端子、］
０．３０１〜３０ｎ、４０１．４０ｍ。 ５０］］〜５０１ｎ、５０ｍ、６ｏ・・・マルチプレク
サ、１４．３４１〜３４ｎ、４０３ｍ、４４１．５０２
］、５０３ｍ、６４・・・排他的論理和ゲート、１１〜
１．ｎ、３１〜３ｎ、６１〜６ｎ・・・論理回路ブロッ
ク、ＭＯＤＥ、ＭＯＤＥ １〜ＭＯＤＥｎ。 Ｍ ＯＤ Ｅ １ ｍ・・・モード切換え信号、ＩＮＨ
・・・データシフト方向切換え制御信号。
Claims (10)
- （１）ｎ行×ｍ列分設けられた複数個のフリップフロッ
プ回路のうちのある１行分のフリップフロップ回路は行
方向シフトレジスタを構成するようにそれぞれのスキャ
ンイン端子からスキャンアウト端子の方向に直列に接続
され、各列のフリップフロップ回路はそれぞれ列方向シ
フトレジスタを構成するように接続され、上記１行のシ
フトレジスタの各段は制御信号によりデータシフト方向
が行方向または列方向に切換えられるように構成された
フリップフロップ回路群と、 上記１行の行方向シフトレジスタを選択的に循環型シフ
トレジスタとして使用して擬似乱数データを発生する行
方向擬似乱数発生器と、 上記各列の列方向シフトレジスタの各段との間でデータ
の入力および／あるいはデータの出力を行うように接続
されている論理回路ブロックとを具備することを特徴と
する半導体集積回路。 - （２）前記行方向擬似乱数発生器により乱数データを発
生させた後にこの乱数データを各列の列方向シフトレジ
スタに転送させる動作を繰り返し行なわせることにより
、全てのフリップフロップ回路に乱数データを設定する
制御手段を有することを特徴とする請求項１記載の半導
体集積回路。 - （３）ｎ行×ｍ列分設けられた複数個のフリップフロッ
プ回路の全ての行のフリップフロップ回路はそれぞれ行
方向シフトレジスタを構成するようにそれぞれのスキャ
ンイン端子からスキャンアウト端子の方向に直列に接続
され、各列のフリップフロップ回路はそれぞれ列方向シ
フトレジスタを構成するように接続され、上記各行のシ
フトレジスタの各段は制御信号によりデータシフト方向
が行方向または列方向に切換えられるように構成された
フリップフロップ回路群と、 上記各行の行方向シフトレジスタをそれぞれ選択的に循
環型シフトレジスタとして使用して擬似乱数データを発
生する行方向擬似乱数発生器と、上記各列の列方向シフ
トレジスタの各段との間でデータの入力および／あるい
はデータの出力を行うように接続されている論理回路ブ
ロックとを具備することを特徴とする半導体集積回路。 - （４）前記各行の行方向擬似乱数発生器によりそれぞれ
乱数データを発生させることにより、全てのフリップフ
ロップ回路に乱数データを設定する制御手段を有するこ
とを特徴とする請求項３記載の半導体集積回路。 - （５）ｎ行×ｍ列分設けられた複数個のフリップフロッ
プ回路のうちのある１行分のフリップフロップ回路は行
方向シフトレジスタを構成するようにそれぞれのスキャ
ンイン端子からスキャンアウト端子の方向に直列に接続
され、各列のフリップフロップ回路はそれぞれ列方向シ
フトレジスタを構成するように接続され、上記１行のシ
フトレジスタの各段は制御信号によりデータシフト方向
が行方向または列方向に切換えられるように構成された
フリップフロップ回路群と、 上記１行の行方向シフトレジスタを選択的に循環型シフ
トレジスタとして使用して擬似乱数データを発生する行
方向擬似乱数発生器と、 ある１列の列方向シフトレジスタを選択的に循環型シフ
トレジスタとして使用して擬似乱数データを発生する列
方向擬似乱数発生器と、 上記各列の列方向シフトレジスタの各段との間でデータ
の入力および／あるいはデータの出力を行うように接続
されている論理回路ブロックとを具備することを特徴と
する半導体集積回路。 - （６）前記行方向擬似乱数発生器により乱数データを発
生させた後にこの乱数を各列の列方向シフトレジスタに
転送すさせ動作を繰り返し行なわせ、さらに、前記列方
向擬似乱数発生器により乱数データを発生させることに
より、全てのフリップフロップ回路に乱数データを設定
する制御手段を有することを特徴とする請求項５記載の
半導体集積回路。 - （７）ｎ行×ｍ列分設けられた複数個のフリップフロッ
プ回路の全ての行のフリップフロップ回路はそれぞれ行
方向シフトレジスタを構成するようにそれぞれのスキャ
ンイン端子からスキャンアウト端子の方向に直列に接続
され、各列のフリップフロップ回路はそれぞれ列方向シ
フトレジスタを構成するように接続され、上記各行のシ
フトレジスタの各段は制御信号によりデータシフト方向
が行方向または列方向に切換えられるように構成された
フリップフロップ回路群と、 上記各行の行方向シフトレジスタをそれぞれ選択的に循
環型シフトレジスタとして使用して擬似乱数データを発
生する行方向擬似乱数発生器と、上記各列の列方向シフ
トレジスタをそれぞれ選択的に循環型シフトレジスタと
して使用して擬似乱数データを発生する列方向擬似乱数
発生器と、上記各列の列方向シフトレジスタの各段との
間でデータの入力および／あるいはデータの出力を行う
ように接続されている論理回路ブロックとを具備するこ
とを特徴とする半導体集積回路。 - （８）前記行方向擬似乱数発生器は、前記行方向シフト
レジスタの最終段出力と初段入力との間に設けられた排
他的論理和ゲートを含むフィードバックループと、上記
行方向シフトレジスタの初段のスキャンデータ入力とし
てスキャンインデータまたは上記フィードバックループ
のフィードバックデータを切換え選択するマルチプレク
サとを有し、上記行方向シフトレジスタの初段のスキャ
ンデータ入力として上記フィードバックループのフィー
ドバックデータを前記マルチプレクサにより選択するこ
とにより循環型シフトレジスタを形成することを特徴と
する請求項１または３または５または７記載の半導体集
積回路。 - （９）前記列方向擬似乱数発生器は、前記列方向シフト
レジスタの最終段出力と初段入力との間に設けられた排
他的論理和ゲートを含むフィードバックループと、上記
列方向シフトレジスタの初段のスキャンデータ入力とし
て上記シフトレジスタの最終段出力または上記フィード
バックループのフィードバックデータを切換え選択する
マルチプレクサとを有し、上記列方向シフトレジスタの
初段のスキャンデータ入力として上記フィードバックル
ープのフィードバックデータを前記マルチプレクサによ
り選択することにより循環型シフトレジスタを形成する
ことを特徴とする請求項５または７記載の半導体集積回
路。 - （１０）前記スキャンイン端子からスキャンアウト端子
の方向に直列に接続されてシフトレジスタを構成すると
共に制御信号によりデータシフト方向が行方向または列
方向に切換えられるように構成されたフリップフロップ
回路は、２つの入力端子の一方を選択する入力選択部お
よび２つの出力端子の一方を選択する出力選択部を有し
、この入力選択部および出力選択部を上記制御信号によ
り制御することを特徴とする請求項１または３または５
または７記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264619A JPH04140677A (ja) | 1990-10-01 | 1990-10-01 | 半導体集積回路 |
| US07/767,799 US5390189A (en) | 1990-10-01 | 1991-09-30 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264619A JPH04140677A (ja) | 1990-10-01 | 1990-10-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04140677A true JPH04140677A (ja) | 1992-05-14 |
Family
ID=17405848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264619A Pending JPH04140677A (ja) | 1990-10-01 | 1990-10-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5390189A (ja) |
| JP (1) | JPH04140677A (ja) |
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| US5390189A (en) | 1995-02-14 |
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