JP2001035196A - 故障解析機能を備えた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＡＭ内のメモリセルの故障を検出した場
合、その故障の種類を判定することは困難であった。 【解決手段】 比較制御回路６が制御信号ＣＡ＜＞，Ｄ
Ｃ＜＞等に従ってメモリセル群３４〜３７内の単一ビッ
ト、所定のロウ、所定のビット、あるいは所定パターン
のメモリセルを選択する比較制御信号ＣＣＭＰを生成
し、コンパレータ２９２を備えたＳＦＦ２〜５へ出力
し、アドレス信号が入力され、テスト対象メモリセルか
らデータが読み出された場合のみ、コンパレータ２９２
はデータと期待値との間での比較動作を実行させ、比較
結果を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置内のＲＡＭ等の記憶回路に対してテストを実施し、
詳細な故障解析を行う故障解析機能を備えた半導体集積
回路装置に関するものである。

【０００２】

【従来の技術】半導体集積回路装置を構成する記憶回路
部に対する従来のテスト回路としては、例えば、特開平
８−９４７１８号公報（米国特許ＵＳＰＮｏ．５８１５
５１２）に開示されているものがある。

【０００３】図２９は、記憶回路であるＲＡＭの従来の
テスト用スキャンフリップフロップ（ＳＦＦ）を示す回
路図であり、図において、２９１はスキャンフリップフ
ロップ、２９２はスキャンフリップフロップ２９１内に
組み込まれているコンパレータである。このコンパレー
タ２９２は、ＲＡＭ等の記憶回路からの出力と既設定の
期待値との間で比較を行い、得られた比較結果を出力す
る。２９３は、コンパレータ２９２から出力された比較
結果を保持するフリップフロップ（ＦＦ）である。

【０００４】図３０は、従来のテスト回路を備えた記憶
回路としてのＲＡＭを示すブロック図であり、図におい
て、３０１は記憶回路であるＲＡＭ、２９１はスキャン
フリップフロップであり、４個（４ビット）のスキャン
フリップフロップ２９１が直列に接続されＲＡＭ３０１
のテスト用スキャンパスを構成している。このスキャン
フリップフロップ２９１の構成は、図２９に示したもの
と同じである。

【０００５】図３１は、テスト対象のＲＡＭ３０１を示
す構成図であり、３２ワード、４ビットのＲＡＭを示し
ている。図において、ＷＤは書き込みドライバー回路、
ＳＡはセンスアンプ、３１１，３１２はそれぞれＹアド
レスデコーダ、Ｘアドレスデコーダ（Ｙ−Ｄｅｃｏｄｅ
ｒ、Ｘ−Ｄｅｃｏｄｅｒ）、３１３はカラムセレクタ
（ＣＯＬ−ＳＥＬ）、３１４はそれぞれが３２個のメモ
リセルからなるメモリセル群（Ｇ０〜Ｇ３）である。

【０００６】また、ＤＩ＜＞はデータ入力端子を介して
入力される入力データ信号、ＤＯ＜＞はデータ出力端子
を介してＲＡＭの外部へ出力される出力データ信号、Ａ
＜＞（ＸＡ＜＞，ＹＡ＜＞）はアドレス端子を介して入
力されるアドレス信号、ＷＥはライトイネーブル制御端
子を介して入力されるライトイネーブル信号である。

【０００７】一般に、図３１に示すように、１ビットの
データ入出力に対応するメモリセル群は２次元配列（４
×８）で構成されている。図３１に示すＲＡＭ３０１内
のメモリセルは、Ｘアドレス（ＸＡ＜２＞，ＸＡ＜１
＞，ＸＡ＜０＞）およびＹアドレス〈ＹＡ＜１＞，ＹＡ
＜０＞）により選択される。

【０００８】図３１に示したＲＡＭ３０１の構成では、
メモリセル群３１４（Ｇ０〜Ｇ３）のそれぞれは３２
（＝４×８）個のメモリセルから構成されており、各メ
モリセルには０から３１までのアドレスが付与されてい
る。例えば、アドレス信号ＸＡ＜２＞＝１，ＸＡ＜１＞
＝０，ＸＡ＜０＞＝１，ＹＡ＜１＞＝１，およびＹＡ＜
０＞＝０の場合、Ｘデコーダ３１２の出力Ｘ５が活性化
され、各カラムセレクタ３１３の出力Ｙ２が選択され
る。その結果、各メモリセル群３１４（Ｇ０〜Ｇ３）の
２２番地のメモリセルが選択される。

【０００９】次に動作について説明する。ＲＡＭ３０１
では、メモリセル群３１４（Ｇ０〜Ｇ３）から読み出さ
れた４ビット分のデータ出力信号ＤＯ＜０＞，ＤＯ＜１
＞，ＤＯ＜２＞，ＤＯ＜３＞が、それぞれ対応するスキ
ャンパスのスキャンフリップフロップ２９１へ出力され
る。

【００１０】ＲＡＭ３０１のテストを実行する場合、以
下の手順でテストが実施される。先ず、ＲＡＭ３０１の
テスト実行開始前に、制御信号ＴＭ＝０，ＳＭ＝１に設
定する。そして、この状態で、最上段のスキャンフリッ
プフロップ２９１のＳＩ端子を介して、信号ＳＩＤＩ＝
１（図２９に示すスキャンフリップフロップ（ＳＦＦ）
では信号ＳＩ）を入力する。

【００１１】図３０に示した従来例では、スキャンフリ
ップフロップ２９１は直列に４個つながっているので、
データをシリアル入力して、全てのスキャンフリップフ
ロップ２９１に値１を設定する場合４クロック必要であ
る。その結果、各スキャンフリップフロップ２９１の端
子ＳＯを介して出力される出力信号ＳＯＤＯは、それぞ
れ、ＳＯ＜０＞＝１，ＳＯ＜１＞＝１，ＳＯ＜２＞＝
１，ＳＯ＜３＞＝１となる。

【００１２】次に、制御信号ＴＭおよびＳＭを、ＴＭ＝
１，ＳＭ＝１に設定する。この状態で、ＲＡＭ３０１の
全アドレスに対してテストを実行する。即ち、ＲＡＭ３
０１に対するテスト用データの書き込みや読み出しを実
行しながら、期待値ＥＸＰ及び比較制御信号ＣＭＰ（例
えば、ＣＭＰ＝１でコンパレータ２９２へ比較動作の実
行を指示する）を適切に制御する。

【００１３】その結果、ＲＡＭ３０１内のメモリセルに
故障があれば、期待値ＥＸＰとＲＡＭ３０１のメモリセ
ルから読み出されたデータ出力端子ＤＯ＜＞の値とが異
なるので、スキャンフリップフロップ２９１内のコンパ
レータ（図２９におけるコンパレータ２９２に相当す
る）の出力が０になり、対応するスキャンフリップフロ
ップ２９１は、クロックＴに同期して０にリセットされ
る。

【００１４】例えば、ＲＡＭ３０１内のメモリセルから
読み出されたデータ出力信号ＤＯ＜２＞に対応するスキ
ャンフリップフロップ２９１（ＳＦＦ〈２〉）で故障が
検出された場合、そのスキャンフリップフロップから出
力される信号は、ＳＯ＜２＞＝０になる。他のスキャン
フリップフロップからの出力される信号は、ＳＯ＜０＞
＝１，ＳＯ＜１＞＝１，ＳＯ＜３＞＝１を保持する。

【００１５】次に、制御信号ＴＭおよびＳＭを、ＴＭ＝
０，ＳＭ＝１に設定し、最後段のスキャンフリップフロ
ップ２９１の出力端子ＳＯを介して外部へ、テスト結果
ＳＯ＜０＞をシフトアウトする。テスト結果がシリアル
に外部へ出力される場合、出力信号ＳＯ＜０＞はシリア
ル出力データＳＯＤＯとなる。

【００１６】

【発明が解決しようとする課題】従来の半導体集積回路
は、以上のように構成されていたので、メモリセル群Ｇ
３のテスト結果はスキャンフリップフロップ（ＳＦＦ）
＜３＞に、メモリセル群Ｇ２のテスト結果はスキャンフ
リップフロップ（ＳＦＦ）＜２＞に、メモリセル群Ｇ１
のテスト結果はスキャンフリップフロップ（ＳＦＦ）＜
１＞に、そしてメモリセル群Ｇ０のテスト結果はスキャ
ンフリップフロップ（ＳＦＦ）＜０＞へ格納される。

【００１７】従って、故障が検出された場合に、故障の
詳細、つまり、故障モードが、メモリセルの単一ビット
故障か、ビット・ライン故障か、ワード・ライン故障の
いずれであるかを診断することは困難であるという課題
があった。この発明は上記のような課題を解決するため
になされたもので、ＲＡＭ等の記憶回路部に対して効率
良くテストを実施し、詳細な故障の解析を容易に実行可
能な故障解析機能を備えた半導体集積回路装置を得るこ
とを目的とする。

【００１８】

【課題を解決するための手段】この発明に係る故障解析
機能を備えた半導体集積回路は、複数のメモリセル群を
備え、アドレス信号で指定された各メモリセル群内のメ
モリセルに格納されたデータを読み出し出力する記憶回
路と、前記複数のメモリセル群に対応して設けられ、前
記メモリセル内から読み出されたデータと予め設定され
ている期待値とを比較するコンパレータを含み、互いに
直列に接続された複数のスキャンフリップフロップから
構成され比較結果を出力するスキャンパスと、前記アド
レス信号および制御信号を入力し、前記アドレス信号で
指定されたメモリセルが、前記制御信号に基づいて指定
される少なくとも１つ以上のメモリセルからなるメモリ
セルグループの範囲内である場合にのみ、読み出された
前記データと前記期待値との間の比較動作を実行させる
ための比較制御信号を生成し、生成した前記比較制御信
号を前記複数のスキャンフリップフロップのそれぞれに
出力する比較制御回路とを備えたことを特徴とするもの
である。

【００１９】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、特定の単一ア
ドレスで指定されるメモリセルのみに関して比較動作を
実行させることを指示する比較制御信号を、複数のスキ
ャンフリップフロップへ出力することを特徴とするもの
である。

【００２０】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、特定の単一ア
ドレスで指定されるメモリセル以外のメモリセルに関し
て、比較動作を実行させることを指示する比較制御信号
を、複数のスキャンフリップフロップへ出力することを
特徴とするものである。

【００２１】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、各メモリセル
群において、１つのワード線に対応するメモリセルグル
ープに属するメモリセルに関して比較動作を実行させる
ことを指示する比較制御信号を、複数のスキャンフリッ
プフロップへ出力することを特徴とするものである。

【００２２】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、各メモリセル
群の全ワード線数未満の複数のワード線で指定されるメ
モリセルグループに属するメモリセルに関して比較動作
を実行させることを指示する比較制御信号を、複数のス
キャンフリップフロップへ出力することを特徴とするも
のである。

【００２３】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が生成し出力する
比較制御信号により指定される比較動作対象のメモリセ
ルからなるメモリセルグループは、隣接する複数のワー
ド線で指定されるメモリセルグループであることを特徴
とするものである。

【００２４】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、隣接する複数
のワード線以外のワード線に対応するメモリセルグルー
プに属するメモリセルに関して比較動作を実行させるこ
とを指示する比較制御信号を、複数のスキャンフリップ
フロップへ出力することを特徴とするものである。

【００２５】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、各メモリセル
群において、１つのビット線に対応するメモリセルグル
ープに属するメモリセルに関して比較動作を実行させる
ことを指示する比較制御信号を、複数のスキャンフリッ
プフロップへ出力することを特徴とするものである。

【００２６】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、各メモリセル
群において、複数のビット線に対応するメモリセルグル
ープに属するメモリセルに関して比較動作を実行させる
ことを指示する比較制御信号を、複数のスキャンフリッ
プフロップへ出力することを特徴とするものである。

【００２７】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が生成し出力する
比較制御信号により指定される比較動作対象のメモリセ
ルからなるメモリセルグループは、隣接する複数のビッ
ト線で指定されるメモリセルグループであることを特徴
とするものである。

【００２８】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が生成し出力する
比較制御信号により指定される比較動作対象のメモリセ
ルからなるメモリセルグループは、隣接する複数のビッ
ト線以外のビット線で指定されるメモリセルグループで
あることを特徴とするものである。

【００２９】この発明に係る故障解析機能を備えた半導
体集積回路においては、比較制御回路が、各メモリセル
群において、チェッカボード模様状の１つ置き毎のメモ
リセルで比較動作を実行させることを指示する比較制御
信号を、複数のスキャンフリップフロップへ出力するこ
とを特徴とするものである。

【００３０】この発明に係る故障解析機能を備えた半導
体集積回路においては、各スキャンフリップフロップに
備えられたコンパレータでの比較結果を入力し、前記比
較結果に応じて、比較制御回路から出力されるところの
比較制御信号が指定するメモリセルを変更するための制
御信号を生成し、前記比較制御回路へ出力し、前記メモ
リセルでの比較動作を繰り返し実行するように制御する
繰返し制御回路をさらに備えたことを特徴とするもので
ある。

【００３１】この発明に係る故障解析機能を備えた半導
体集積回路においては、スキャンパスを構成する複数の
スキャンフリップフロップにおける隣接するスキャンフ
リップフロップから出力された比較結果をＡＮＤ演算す
る複数のＡＮＤ回路からなる第１段のＡＮＤ回路群と、
前記第１段のＡＮＤ回路群の所定のＡＮＤ回路の出力を
ＡＮＤ演算する第２段のＡＮＤ回路とをさらに備えたこ
とを特徴とするものである。

【００３２】この発明に係る故障解析機能を備えた半導
体集積回路においては、記憶回路および比較制御回路
へ、同時にかつシリアルにアドレス信号を供給するシフ
トレジスタを備えたことを特徴とするものである。

【００３３】この発明に係る故障解析機能を備えた半導
体集積回路においては、シフトレジスタが、アドレス信
号のＸアドレス信号およびＹアドレス信号のそれぞれに
対応して設けられていることを特徴とするものである。

【００３４】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
故障解析機能を備えた半導体集積回路装置を示すブロッ
ク図であり、図において、１はＲＡＭ（記憶回路）、２
〜５はスキャンフリップフロップ（ＳＦＦ）であり、４
個のスキャンフリップフロップ２〜５が直列に接続さ
れ、ＲＡＭ１のテスト用スキャンパスを構成している。
このスキャンフリップフロップ２〜５のそれぞれの構成
は、図２９に示したものと同じである。

【００３５】６は、半導体集積回路装置内に設けられて
いる、例えば、セルフテストコントローラ（図示せ
ず）、あるいはＣＰＵ等で生成され送信されてくる制御
信号ＤＣ＜＞（Ｄｏｎ‘ｔ Ｃａｒｅ）、ＣＡ＜＞（Ｃ
ａｒｅ Ａｄｄｒｅｓｓ）、Ａ＜＞（ＸＡ＜＞，ＹＡ＜
＞）（Ａｄｄｒｅｓｓ）、ＣＩＮＶ（Ｃａｒｅ Ｉｎｖ
ｅｒｔ）、およびＣＭＰ（Ｃｏｍｐａｒｅ）に基づい
て、スキャンフリップフロップ２〜５内のコンパレータ
（図２９に示したコンパレータ２９２に相当する）にお
ける比較動作を制御するための比較制御信号ＣＣＭＰを
生成し、スキャンフリップフロップ２〜５へ出力する比
較制御回路である。

【００３６】図２は、図１に示した半導体集積回路装置
内の比較制御回路６の構成を示す回路図である。図２に
示すように、この比較制御回路６は、各アドレスＸＡ＜
２＞（Ａ＜４＞），ＸＡ＜１＞（Ａ＜３＞），ＸＡ＜０
＞（Ａ＜２＞），ＹＡ＜１＞（Ａ＜１＞），ＹＡ＜０＞
（Ａ＜０＞）毎に設けられたＮＸＯＲ回路２１，ＯＲ回
路２２、および、Ｘアドレス、Ｙアドレス毎のＡＮＤ演
算を行うＡＮＤ回路２３、そして、Ｘアドレス、Ｙアド
レスの演算結果のＡＮＤ演算を行うＡＮＤ回路２４、制
御信号ＣＩＮＶとＡＮＤ回路２４の出力とのＮＸＯＲ演
算を行うＸＯＲ回路２５、制御信号ＣＭＰとのＡＮＤ演
算を行うＡＮＤ回路２６から構成されている。

【００３７】このように、比較制御回路６は、Ｘアドレ
スおよびＹアドレスを含むアドレス信号Ａ＜４＞〜Ａ＜
０＞、制御信号ＣＡ＜４＞〜ＣＡ＜０＞およびＤＣ＜４
＞〜ＤＣ＜０＞の各組み合わせに対応して設けられた複
数段のＮＸＯＲ回路２１およびＯＲ回路２２、そしてＡ
ＮＤ回路２３、ＸＯＲ回路２５、ＡＮＤ回路２６から構
成されている。

【００３８】図３は、テスト対象の記憶回路としてのＲ
ＡＭ１の構成を示すブロック図であり、図３１に示した
ものと同様に３２ワード、４ビットのＲＡＭを示してい
る。図において、ＷＤは書き込みドライバー回路、ＳＡ
はセンスアンプ、３１、３２はそれぞれＹアドレスデコ
ーダ（Ｙ−Ｄｅｃｏｄｅｒ）、Ｘアドレスデコーダ（Ｘ
−Ｄｅｃｏｄｅｒ）、３３はカラムセレクタ（ＣＯＬ−
ＳＥＬ）、３４〜３７はメモリセル群である。

【００３９】Ｇ３０〜Ｇ３３は選択されたメモリセルグ
ループを示しているが、図３では、各メモリセル群３４
〜３７内の１個のメモリセル（２４番）のみが選択され
ている。ＤＩ＜＞はデータ入力端子を介して入力される
入力データ信号、ＤＯ＜＞はデータ出力端子を介してＲ
ＡＭ１の外部へ出力される出力データ信号、Ａ＜＞（Ｘ
Ａ＜＞，ＹＡ＜＞）はアドレス端子を介して入力される
アドレス信号、ＷＥはライトイネーブル制御端子を介し
て入力されるライトイネーブル信号である。

【００４０】次に動作について説明する。図２に示す比
較制御回路６では、アドレス信号ＸＡ＜２＞（Ａ＜４
＞）、制御信号ＣＡ＜４＞,ＤＣ＜４＞のグループに関
し、ＮＸＯＲ回路２１が、アドレス信号ＸＡ＜２＞（Ａ
＜４＞）と制御信号ＣＡ＜４＞とのＮＸＯＲ演算を行
い、ＯＲ回路２２が、得られた演算結果と制御信号ＤＣ
＜４＞との間のＯＲ演算を行う。

【００４１】同様に、他のアドレス信号ＸＡ＜１＞，Ｘ
Ａ＜０＞，ＹＡ＜１＞，ＹＡ＜０＞に関しても同様の演
算を行い、得られたＯＲ演算結果に対してのＡＮＤ演算
をＡＮＤ回路２３が実行し、Ｘアドレス、Ｙアドレスの
それぞれのＡＮＤ回路２３からの出力のＡＮＤ演算をＡ
ＮＤ回路２４が実行する。そして、ＡＮＤ回路２４と制
御信号ＣＩＮＶとのＸＯＲ演算をＸＯＲ回路２５で実行
する。そして最後に、ＸＯＲ回路２５の出力と制御信号
ＣＭＰとのＡＮＤ演算をＡＮＤ回路２６にて実行し、得
られた論理演算結果は、比較制御信号ＣＣＭＰとして、
各スキャンフリップフロップ２〜５へ出力される。

【００４２】次に、図３に示すＲＡＭ１内のメモリセル
のテスト動作を説明する。ＲＡＭ１と比較制御回路６へ
は、同じアドレス信号ＡＡ＜４：０＞（＝Ａ＜４：０
＞）が出力される。ＲＡＭ１を構成する各メモリセル群
３４〜３７内の各メモリセルから読み出された４ビット
分のデータ出力信号ＤＯ＜３＞，ＤＯ＜２＞，ＤＯ＜１
＞，ＤＯ＜０＞が、それぞれ対応するスキャンパスのス
キャンフリップフロップ２〜５へ出力される。

【００４３】ＲＡＭ１内のメモリセルのテストを実行す
る場合、以下の手順でテストが実施される。先ず、ＲＡ
Ｍ１のメモリセルのテスト実行開始前に、制御信号ＴＭ
＝０およびＳＭ＝１と設定する。そして、この状態で、
最上段のスキャンフリップフロップ２の入力端子ＳＩか
ら入力データＳＯＤＯ＝１を入力する。

【００４４】図１に示すように、スキャンフリップフロ
ップ２〜５は直列に４個接続されたスキャンパスを構成
しているので、全てのスキャンフリップフロップ２〜５
に値１を設定する場合、４クロック必要である。その結
果、各スキャンフリップフロップ２〜５の出力端子ＳＯ
から出力される信号ＳＯ＜＞は、それぞれ、ＳＯ＜３＞
＝１，ＳＯ＜２＞＝１，ＳＯ＜１＞＝１，ＳＯ＜０＞＝
１となる。

【００４５】次に、制御信号ＴＭ，ＳＭをＴＭ＝１，Ｓ
Ｍ＝１に設定する。この状態で、ＲＡＭ１内の各メモリ
セルのテストを実行する。即ち、比較制御信号ＣＣＭＰ
の値を適切に制御して、ＲＡＭ１に対するテスト用デー
タの書き込み、読み出しを実行して期待値ＥＸＰと比較
する。

【００４６】その結果、ＲＡＭ１内のメモリセルに故障
があれば、期待値ＥＸＰとＲＡＭ１内のメモリセルから
読み出されたデータ出力端子ＤＯ＜＞の値とが異なるの
で、スキャンフリップフロップ２〜５内のコンパレータ
（図２９におけるコンパレータ２９２）の出力が０とな
り、対応するスキャンフリップフロップ２〜５がクロッ
クＴに同期して０にリセットされる。

【００４７】例えば、ＲＡＭ１内の選択されたメモリセ
ルから読み出されたデータ出力信号ＤＯ＜２＞に対応す
るスキャンフリップフロップ３（ＳＦＦ〈２〉）で故障
が検出された場合、そのスキャンフリップフロップ３か
ら出力される出力信号はＳＯ＜２＞＝０になる。他のス
キャンフリップフロップ２，４，５から出力される出力
信号は、ＳＯ＜３＞＝１，ＳＯ＜１＞＝１，ＳＯ＜０＞
＝１を保持する。

【００４８】次に、制御信号ＴＭ，ＳＭをＴＭ＝０，Ｓ
Ｍ＝１に設定し、最後段のスキャンフリップフロップ５
のシリアル出力端子から、テスト結果ＳＯ＜＞を外部へ
シリアルにシフトアウトする。外部のＬＳＩテスト装置
（図示せず）がテスト結果を観察して故障解析を行う。

【００４９】ところで、図１に示す実施の形態１の故障
解析機能を備えた半導体集積回路装置では、ＲＡＭ１と
比較制御回路６に対して、同じアドレス信号ＡＡ＜４：
０＞（Ａ＜４：０＞）が与えられる。そして、セルフテ
ストコントローラ（図示せず）から比較制御回路６へ供
給される制御信号ＣＭＰは、ＲＡＭ１内の全メモリセル
を指定する信号であるが、アドレス信号ＡＡ＜４：０＞
（Ａ＜４：０＞）、制御信号ＣＡ＜４：０＞およびＤＣ
＜４：０＞の値に従って、比較制御回路６は、選択され
たメモリセルから読み出されたデータと期待値との間の
比較動作のみを指示する比較制御信号ＣＣＭＰを生成
し、生成した比較制御信号ＣＣＭＰをスキャンフリップ
フロップ（ＳＦＦ）２〜５へ出力する。

【００５０】以下では、実施の形態１の故障解析機能を
備えた半導体集積回路装置の故障解析の動作を説明す
る。尚、以下の説明において、例えば、制御信号ＣＡ＜
４：０＞＝ａｂｃｄｅは、ＣＡ＜４＞＝ａ，ＣＡ＜３＞
＝ｂ，ＣＡ＜２＞＝ｃ，ＣＡ＜１＞＝ｄ，ＣＡ＜０＞＝
ｅを意味する。すなわち、信号名＜開始ビット番号：終
了ビット番号＞という表現を用いる。また、図３に示し
たＲＡＭ１内の各メモリセル群３４〜３７を構成する３
２個のメモリセルに付与した番号０〜３１は、二進法表
記のアドレス信号Ａ＜４：０＞を、十進法表記で示した
ものである。例えば、アドレス信号Ａ＜４：０＞＝１１
０００で指定されるメモリセルは２４番のメモリセル
（メモリセルグループＧ３０〜Ｇ３３）となる。さら
に、アドレス信号Ａ＜４＞はＸＡ＜２＞に、Ａ＜３＞は
ＸＡ＜１＞に、Ａ＜２＞はＸＡ＜０＞に、Ａ＜１＞はＹ
Ａ＜１＞に、そして、Ａ＜０＞はＹＡ＜０＞に対応す
る。上記した内容は、以下に説明する全実施の形態の説
明で共通の事項である。

【００５１】図３に示したＲＡＭ１内の２４番のみを含
むメモリセルグループＧ３０〜Ｇ３３を選択する場合、
セルフテストコントローラ（図示せず）は、制御信号Ｃ
Ａ＜４：０＞＝１１０００，ＤＣ＜４：０＞＝００００
０，およびＣＩＮＶ＝０を生成し、比較制御回路６へ出
力する。

【００５２】次に、比較制御回路６は、制御信号ＣＡ＜
４：０＞＝１１０００（二進法表示）が２４番（十進法
表示）のメモリセルを示しているので、メモリセルのア
ドレス信号ＸＡ＜＞（Ａ＜＞）が２４番のメモリセルを
指定している場合のみに比較制御信号ＣＣＭＰを生成
し、生成した比較制御信号ＣＣＭＰをスキャンフリップ
フロップ（ＳＦＦ）２〜５へ出力する。

【００５３】これにより、各スキャンフリップフロップ
（ＳＦＦ）２〜５内のコンパレータは、２４番のメモリ
セルから読み出されたデータと期待値とを比較する。例
えば、両データが異なる値であった場合、対応するスキ
ャンフリップフロップ２〜５はクロックＴに同期して０
にリセットされる。

【００５４】このように、セルフテストコントローラ
（図示せず）から出力される制御信号ＣＡ＜＞およびＤ
Ｃ＜＞に基づいて、各メモリセル群３４〜３７内の特定
のメモリセルを選択し、このメモリセルに故障が存在す
るか否かの判断を行うことができる。

【００５５】尚、上記した制御信号ＣＡ＜＞、ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、値が１の制御信号ＣＩＮＶ（ＣＩＮＶ＝１）を比
較制御回路６へ供給すれば、２４番以外の３１個のメモ
リセルに対する比較動作をスキャンフリップフロップ
（ＳＦＦ）２〜５で実行することができる。この場合、
特定の（２４番）メモリセル以外のメモリセル内に故障
が存在するか否かのテストを実行することができる。

【００５６】次に、ＲＡＭ１内において、別のメモリセ
ルグループを選択する場合を説明する。図４は、ＲＡＭ
１内の選択されたメモリセルグループＧ４０〜Ｇ４３を
示すブロック図である。図において、選択された各メモ
リセルグループは２４番〜２７番からなる４個のメモリ
セルで構成される。

【００５７】期待値との比較動作を行う対象のメモリセ
ルとして、図４に示すメモリセルグループＧ４０〜Ｇ４
３を選択する場合、セルフテストコントローラ（図示せ
ず）は、制御信号ＣＡ＜４：０＞＝１１０ＸＸ（二進法
表示、Ｘは値が０，１いずれでもよいことを示す），Ｄ
Ｃ＜４：０＞＝０００１１，およびＣＩＮＶ＝０を生成
し、比較制御回路６へ出力する。このＤＣ＜４：０＞の
値は、ＹＡ＜ｉ＞対応のＤＣ＜ｉ＞を１に設定する。例
えば、ＤＣ＜４：０＞＝０００１１では、ＤＣ＜１＞＝
１なので、ＹＡ＜１＞＝１，ＤＣ＜０＞＝１となるの
で、カラムセレクタの全Ｙ０〜Ｙ３が選択され、結果と
して、各メモリセル群Ｇ４０〜Ｇ４３の２４番地〜２７
番地の１列のメモリセル群が選択されることとなる。

【００５８】従って、比較制御回路６は、各メモリセル
群３４〜３７へ出力されるアドレス信号ＸＡ＜＞（Ａ＜
＞）が、２４番〜２７番のメモリセルを指定している場
合に、比較制御信号ＣＣＭＰを生成し、生成した比較制
御信号ＣＣＭＰをスキャンフリップフロップ（ＳＦＦ）
２〜５へ出力する。これにより、各スキャンフリップフ
ロップ（ＳＦＦ）２〜５内のコンパレータは、２４番〜
２７番のメモリセルから読み出されたデータと期待値と
を比較する。例えば、両データが異なる値であった場
合、対応するスキャンフリップフロップ２〜５はクロッ
クＴに同期して０にリセットされる。

【００５９】このように、セルフテストコントローラ
（図示せず）から出力される制御信号ＣＡ＜＞およびＤ
Ｃ＜＞に基づいて、各メモリセル群３４〜３７内の１列
のメモリセルグループ、即ち、１つのワード線に対応す
る（１つのＸアドレス＝Ｘ６で示される）メモリセルグ
ループＧ４０〜Ｇ４３を選択し、このメモリセルに故障
が存在するか否かの判断を行うことができる。

【００６０】尚、上記した制御信号ＣＡ＜＞，ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、値が１の制御信号ＣＩＮＶ（ＣＩＮＶ＝１）を比
較制御回路６へ供給すれば、２４番〜２７番以外のメモ
リセルに対する比較動作をスキャンフリップフロップ
（ＳＦＦ）２〜５で実行することができる。この場合、
特定のメモリセル（２４番〜２７番）以外のメモリセル
内に故障が存在するか否かのテストを実行することがで
きる。

【００６１】次に、ＲＡＭ１内において、別のメモリセ
ルグループを選択する場合を説明する。図５は、ＲＡＭ
１内の選択されたメモリセルグループＧ５０〜Ｇ５３を
示すブロック図である。図において、選択された各メモ
リセルグループは１６番〜２３番からなる８個のメモリ
セルで構成される。

【００６２】期待値との比較動作を行う対象のメモリセ
ルとして、図５に示すメモリセルグループＧ５０〜Ｇ５
３を選択する場合、セルフテストコントローラ（図示せ
ず）は、制御信号ＣＡ＜４：０＞＝１０ＸＸＸ（二進法
表示、Ｘは値が０，１いずれでもよいことを示す），Ｄ
Ｃ＜４：０＞＝００１１１，およびＣＩＮＶ＝０を生成
し、比較制御回路６へ出力する。このＤＣ＜４：０＞の
値は、ＹＡ＜ｉ＞対応のＤＣ＜ｉ＞を１に設定する。例
えば、ＤＣ＜４：０＞＝０００１１では、ＤＣ＜１＞＝
１なので、ＹＡ＜１＞＝１，ＤＣ＜０＞＝１となるの
で、カラムセレクタの全Ｙ０〜Ｙ３が選択され、結果と
して、１６番地〜２３番地で示される２列のメモリセル
グループ（２つのワード線に対応するメモリセルグルー
プ）が選択されることとなる。

【００６３】従って、比較制御回路６は、各メモリセル
群３４〜３７へ出力されるアドレス信号ＸＡ＜＞（Ａ＜
＞）が１６番〜２３番のメモリセルを指定している場合
に、比較制御信号ＣＣＭＰを生成し、生成した比較制御
信号ＣＣＭＰをスキャンフリップフロップ（ＳＦＦ）２
〜５へ出力する。これにより、各スキャンフリップフロ
ップ（ＳＦＦ）２〜５内のコンパレータは、１６番〜２
３番のメモリセルから読み出されたデータと期待値とを
比較する。例えば、両データが異なる値であった場合、
対応するスキャンフリップフロップ２〜５はクロックＴ
に同期して０にリセットされる。

【００６４】このように、セルフテストコントローラ
（図示せず）から出力される制御信号ＣＡ＜＞およびＤ
Ｃ＜＞に基づいて、各メモリセル群３４〜３７内の２列
のメモリセルグループ、即ち、２つのＸアドレスＸ４，
Ｘ５で示されるメモリセルグループＧ５０〜Ｇ５３を選
択し、このメモリセルに故障が存在するか否かの判断を
行うことができる。

【００６５】尚、上記した制御信号ＣＡ＜＞，ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、値が１の制御信号ＣＩＮＶ（ＣＩＮＶ＝１）を比
較制御回路６へ供給すれば、１６番〜２３番以外のメモ
リセルに対する比較動作をスキャンフリップフロップ
（ＳＦＦ）２〜５で実行することができる。この場合、
特定のメモリセル（１６番〜２３番）以外のメモリセル
内に故障が存在するか否かのテストを実行することがで
きる。

【００６６】次に、ＲＡＭ１内において、別のメモリセ
ルグループを選択する場合を説明する。図６は、ＲＡＭ
１内の選択されたメモリセルグループＧ６０〜Ｇ６３を
示すブロック図である。図において、選択された各メモ
リセルグループは１６番〜３１番からなる１６個のメモ
リセル（各メモリセル群の半数のメモリセル）で構成さ
れる。

【００６７】期待値との比較動作を行う対象のメモリセ
ルとして、図６に示すメモリセルグループＧ６０〜Ｇ６
３を選択する場合、セルフテストコントローラ（図示せ
ず）は、制御信号ＣＡ＜４：０＞＝１ＸＸＸＸ（二進法
表示、Ｘは値が０，１いずれでもよいことを示す），Ｄ
Ｃ＜４：０＞＝０１１１１，およびＣＩＮＶ＝０を生成
し、比較制御回路６へ出力する。即ち、ＸＡ＜２＞＝１
のアドレスで示されるメモリセル１６〜３１（全メモリ
セルの半数）に対してのみ比較動作を行うことを指示す
る比較制御信号ＣＣＭＰを、比較制御回路６は各スキャ
ンフリップフロップ（ＳＦＦ）２〜５へ出力する。その
後の動作は、図３〜図５で説明した例と同じなので、こ
こでは説明を省略する。

【００６８】尚、上記した制御信号ＣＡ＜＞，ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、値が１の制御信号ＣＩＮＶ（ＣＩＮＶ＝１）を比
較制御回路６へ供給すれば、１６番〜３１番以外のメモ
リセルに対する比較動作をスキャンフリップフロップ
（ＳＦＦ）２〜５で実行することができる。この場合、
特定のメモリセル（１６番〜３１番）以外のメモリセル
内に故障が存在するか否かのテストを実行することがで
きる。

【００６９】次に、ＲＡＭ１内において、別のメモリセ
ルグループを選択する場合を説明する。図７は、ＲＡＭ
１内の選択されたメモリセルグループＧ７０〜Ｇ７３を
示すブロック図である。図において、選択された各メモ
リセルグループは２，６，１０，１４，１８，２２，２
６，３０番からなる８個のメモリセルで構成される。

【００７０】期待値との比較動作を行う対象のメモリセ
ルとして、図７に示すメモリセルグループＧ７０〜Ｇ７
３を選択する場合、セルフテストコントローラ（図示せ
ず）は、制御信号ＣＡ＜４：０＞＝ＸＸＸ１０（二進法
表示、Ｘは値が０，１いずれでもよいことを示す），Ｄ
Ｃ＜４：０＞＝１１１００，およびＣＩＮＶ＝０を生成
し、比較制御回路６へ出力する。即ち、ＹＡ＜１：０＞
＝１０（二進法表示）のアドレスで示されるメモリセル
２，６，１０，１４，１８，２２，２６，３０番に対し
てのみ比較動作を行うことを指示する比較制御信号ＣＣ
ＭＰを、比較制御回路６は各スキャンフリップフロップ
（ＳＦＦ）２〜５へ出力する。その後の動作は、図３〜
図５で説明した例と同じなので、ここでは説明を省略す
る。

【００７１】尚、上記した制御信号ＣＡ＜＞，ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、値が１の制御信号ＣＩＮＶ（ＣＩＮＶ＝１）を比
較制御回路６へ供給すれば、２，６，１０，１４，１
８，２２，２６，３０番以外のメモリセルに対する比較
動作をスキャンフリップフロップ（ＳＦＦ）２〜５で実
行することができる。この場合、特定のメモリセル２，
６，１０，１４，１８，２２，２６，３０番以外のメモ
リセル内に故障が存在するか否かのテストを実行するこ
とができる。

【００７２】次に、ＲＡＭ１内において、別のメモリセ
ルグループを選択する場合を説明する。図８は、ＲＡＭ
１内の選択されたメモリセルグループＧ８０〜Ｇ８３を
示すブロック図である。図において、選択された各メモ
リセルグループは２，３，６，７，１０，１１，１４，
１５，１８，１９，２２，２３，２６，２７，３０，３
１番からなる１６個のメモリセル（全メモリセルの半
数）で構成される。

【００７３】期待値との比較動作を行う対象のメモリセ
ルとして、図８に示すメモリセルグループＧ８０〜Ｇ８
３を選択する場合、セルフテストコントローラ（図示せ
ず）は、制御信号ＣＡ＜４：０＞＝ＸＸＸ１Ｘ（二進法
表示、Ｘは値が０，１いずれでもよいことを示す），Ｄ
Ｃ＜４：０＞＝１１１０１，およびＣＩＮＶ＝０を生成
し、比較制御回路６へ出力する。即ち、ＹＡ＜１＞＝１
（二進法表示）のアドレスで示されるメモリセル２，
３，６，７，１０，１１，１４，１５，１８，１９，２
２，２３，２６，２７，３０，３１番に対してのみ比較
動作を行うことを指示する比較制御信号ＣＣＭＰを、比
較制御回路６は各スキャンフリップフロップ（ＳＦＦ）
２〜５へ出力する。その後の動作は、図３〜図５で説明
した例と同じなので、ここでは説明を省略する。

【００７４】尚、上記した制御信号ＣＡ＜＞，ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、値が１の制御信号ＣＩＮＶ（ＣＩＮＶ＝１）を比
較制御回路６へ供給すれば、２，３，６，７，１０，１
１，１４，１５，１８，１９，２２，２３，２６，２
７，３０，３１番以外のメモリセルに対する比較動作を
スキャンフリップフロップ（ＳＦＦ）２〜５で実行する
ことができる。この場合、特定のメモリセル（即ち、半
数のメモリセル）２，３，６，７，１０，１１，１４，
１５，１８，１９，２２，２３，２６，２７，３０，３
１番以外のメモリセル内に故障が存在するか否かのテス
トを実行することができる。

【００７５】次に、ＲＡＭ１内において、別のメモリセ
ルグループを選択する場合を説明する。図９は、ＲＡＭ
１内の選択されたメモリセルグループＧ９０〜Ｇ９３を
示すブロック図である。図において、選択された各メモ
リセルグループは０〜３，８〜１１，１６〜１９，２４
〜２７番からなる縦網模様状の１６個のメモリセル（全
メモリセルの半数）で構成される。

【００７６】期待値との比較動作を行う対象のメモリセ
ルとして、図９に示すメモリセルグループＧ９０〜Ｇ９
３を選択する場合、セルフテストコントローラ（図示せ
ず）は、制御信号ＣＡ＜４：０＞＝ＸＸ０ＸＸ（二進法
表示、Ｘは値が０，１いずれでもよいことを示す），Ｄ
Ｃ＜４：０＞＝１１０１１，およびＣＩＮＶ＝０を生成
し、比較制御回路６へ出力する。即ち、ＸＡ＜０＞＝１
（二進法表示）のアドレスで示される縦網模様状のメモ
リセル０〜３，８〜１１，１６〜１９，２４〜２７番に
対してのみ比較動作を行うことを指示する比較制御信号
ＣＣＭＰを、比較制御回路６は各スキャンフリップフロ
ップ（ＳＦＦ）２〜５へ出力する。その後の動作は、図
３〜図５で説明した例と同じなので、ここでは説明を省
略する。従って、上記のテストで故障が検出されなかっ
た場合は、ＸＡ＜０＞＝１のワード線に関して故障がな
いと診断できる。

【００７７】尚、上記した制御信号ＣＡ＜＞，ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、制御信号ＣＩＮＶ（＝１）を比較制御回路６へ供
給すれば、０〜３，８〜１１，１６〜１９，２４〜２７
番以外のメモリセルに対する比較動作をスキャンフリッ
プフロップ（ＳＦＦ）２〜５で実行することができる。
この場合、特定のメモリセル（即ち、半数のメモリセ
ル）０〜３，８〜１１，１６〜１９，２４〜２７番以外
のメモリセル内に故障が存在するか否かのテストを実行
することができる。

【００７８】次に、ＲＡＭ１内において、別のメモリセ
ルグループを選択する場合を説明する。図１０は、ＲＡ
Ｍ１内の選択されたメモリセルグループＧ１００〜Ｇ１
０３を示すブロック図である。図において、選択された
各メモリセルグループは１，５，９，１３，１７，２
１，２５，２９番および３，７，１１，１５，１９，２
３，２７，３１番からなる横網模様状の１６個のメモリ
セル（全メモリセルの半数）で構成される。

【００７９】期待値との比較動作を行う対象のメモリセ
ルとして、図１０に示すメモリセルグループＧ１００〜
Ｇ１０３を選択する場合、セルフテストコントローラ
（図示せず）は、制御信号ＣＡ＜４：０＞＝ＸＸＸＸ１
（二進法表示、Ｘは値が０，１いずれでもよいことを示
す），ＤＣ＜４：０＞＝１１１１０、およびＣＩＮＶ＝
０を生成し、比較制御回路６へ出力する。即ち、ＹＡ＜
０＞＝１（二進法表示）のアドレスで示される横網模様
状のメモリセル１，５，９，１３，１７，２１，２５，
２９番および３，７，１１，１５，１９，２３，２７，
３１番に対してのみ比較動作を行うことを指示する比較
制御信号ＣＣＭＰを、比較制御回路６は各スキャンフリ
ップフロップ（ＳＦＦ）２〜５へ出力する。その後の動
作は、図３〜図５で説明した例と同じなので、ここでは
説明を省略する。従って、上記のテストで故障が検出さ
れなかった場合は、ＹＡ＜０＞＝１のビット線に関して
故障がないと診断できる。

【００８０】尚、上記した制御信号ＣＡ＜＞，ＤＣ＜＞
の値のままで、セルフテストコントローラ（図示せず）
から、制御信号ＣＩＮＶ（＝１）を比較制御回路６へ供
給すれば、１，５，９，１３，１７，２１，２５，２９
番および３，７，１１，１５，１９，２３，２７，３１
番以外のメモリセルに対する比較動作をスキャンフリッ
プフロップ（ＳＦＦ）２〜５で実行することができる。
この場合、特定のメモリセル（即ち、半数のメモリセ
ル）１，５，９，１３，１７，２１，２５，２９番およ
び３，７，１１，１５，１９，２３，２７，３１番以外
のメモリセル内に故障が存在するか否かのテストを実行
することができる。尚、上記では、３２ワード、４ビッ
トのＲＡＭ１の場合について説明したが、この発明はこ
れに限定されるものではなく、ワード数やビットが他の
構成の場合に関しても適用でき同様の効果を得ることが
できる。

【００８１】以上のように、この実施の形態１によれ
ば、セルフテストコントローラ（図示せず）等から供給
される制御信号ＣＡ＜＞，ＤＣ＜＞，ＣＭＰ等を基にし
て、比較制御回路６が、ＲＡＭ１内の少なくとも１つ以
上のメモリセルから成るメモリセルグループを選択し、
アドレス信号が、選択したメモリセルを示す場合にのみ
期待値との比較を実行させる制御を行う比較制御信号Ｃ
ＣＭＰをスキャンフリップフロップ（ＳＦＦ）２〜５へ
供給するようにしたので、特定のメモリセルの故障（単
一ビット故障）、ビットライン故障、ワードライン故障
等の様々な故障モードについて故障診断および解析を行
うことができる。

【００８２】実施の形態２．図１１は、この発明の実施
の形態２による故障解析機能を備えた半導体集積回路装
置における比較制御回路の構成を示す回路図であり、図
において、６０は比較制御回路、１１０はＸアドレスと
Ｙアドレスとの論理演算結果のＸＯＲ演算を行うＸＯＲ
回路である。そして、１１１は、制御信号ＣＨＫに基づ
いて、ＸＯＲ回路１１０の出力とＡＮＤ回路２４の出力
とのいずれかを選択するゲートである。その他の構成は
図２に示した比較制御回路６のものと同じなので、ここ
ではその説明を省略する。

【００８３】次に動作について説明する。図１１に示す
比較制御回路６０は、セルフテストコントローラ（図示
せず）で生成され送信されてきた制御信号ＣＨＫが０の
場合は、図２で示した比較制御回路６と同じ動作を行
う。

【００８４】制御信号ＣＨＫが１の場合は、ＸＯＲ回路
１１０で、Ｘアドレスに対応して設けられているＡＮＤ
回路２３から出力されたＸアドレスの論理演算結果と、
Ｙアドレスに対応して設けられているＡＮＤ回路２３か
ら出力されたＹアドレスの論理演算結果との間のＸＯＲ
演算が、ＸＯＲ回路１１０により行われ、得られた演算
結果は、制御信号ＣＨＫが１の場合にのみゲート１１１
で選択される。次に、ＸＯＲ回路２５は、ゲート１１１
で選択された演算結果と制御信号ＣＩＮＶとの間のＸＯ
Ｒ演算を実行する。そして、ＡＮＤ回路２６は、ＸＯＲ
回路２５から出力されるＸＯＲ演算結果と制御信号ＣＭ
Ｐとの間のＡＮＤ演算を実行し、得られたＡＮＤ演算結
果は、比較制御信号ＣＣＭＰとしてスキャンフリップフ
ロップ（ＳＦＦ）２〜５へ供給される。

【００８５】図１２は、ＲＡＭ１においてメモリセルグ
ループを選択した場合を示すブロック図である。例え
ば、期待値との比較動作を行う対象のメモリセルとし
て、図１２に示す格子模様状のメモリセルグループＧ１
２０〜Ｇ１２３を選択する場合、セルフテストコントロ
ーラ（図示せず）は、制御信号ＣＡ＜４：０＞＝ＸＸ１
Ｘ０（二進法表示、Ｘは値が０，１いずれでもよいこと
を示す），ＤＣ＜４：０＞＝１１０１０，ＣＨＫ＝１，
およびＣＩＮＶ＝０を生成し、比較制御回路６へ出力す
る。そして、比較制御回路６は、格子模様状のメモリセ
ル０，２，５，７，８，１０，１３，１５，１６，１
８，２１，２３，２４，２６，２９，３１番に対しての
み比較動作を行うことを指示する比較制御信号ＣＣＭＰ
を各スキャンフリップフロップ（ＳＦＦ）２〜５へ出力
する。その後の動作は、図３〜図５で説明した例と同じ
なので、ここでは説明を省略する。

【００８６】次にセルフテストコントローラ（図示せ
ず）は、制御信号ＣＩＮＶを反転させて（ＣＩＮＶ＝
１）、比較制御回路６へ供給し０，２，５，７，８，１
０，１３，１５，１６，１８，２１，２３，２４，２
６，２９，３１番以外のメモリセルに対する比較動作を
スキャンフリップフロップ（ＳＦＦ）２〜５で実行させ
る。

【００８７】その結果、ＣＩＮＶ＝０の時にメモリセル
の故障が検出されずに、ＣＩＮＶ＝１の時にメモリセル
の故障が検出された場合、１つ以上のメモリセルのビッ
ト不良が存在し、故障がワード線不良や、ビット線不良
でないことが判断できる。

【００８８】つまり、ワード線不良やビット線不良の場
合は配線の不良であり、隣接する２つのビット（メモリ
セル）の不良を含むものである。この場合、制御信号Ｃ
ＩＮＶが０でも１でも、故障有りと判断される。従っ
て、制御信号ＣＩＮＶが０か１のいずれか一方の値の時
に故障有りと判断された場合（他方では故障なしと判断
された場合）、ワード線不良やビット線不良では無いと
判断することができる。尚、上記では、３２ワード、４
ビットのＲＡＭ１の場合について説明したが、この発明
はこれに限定されるものではなく、ワード数やビットが
他の構成の場合に関しても適用でき同様の効果を得るこ
とができる。

【００８９】以上のように、この実施の形態２によれ
ば、比較制御回路６０内に、ＸアドレスとＹアドレスと
の一致結果のＮＸＯＲ演算を行うＸＯＲ回路１１０およ
びゲート１１１を設けたので、セルフテストコントロー
ラ（図示せず）等から供給される制御信号ＣＡ＜＞，Ｄ
Ｃ＜＞，ＣＭＰ等を基にして、比較制御回路６が、ＲＡ
Ｍ１内のメモリセルグループを選択し、アドレス信号
が、選択したメモリセルを示す場合にのみ期待値との比
較を実行させる制御を行う比較制御信号ＣＣＭＰをスキ
ャンフリップフロップ（ＳＦＦ）２〜５へ供給するよう
にしたので、ワード線不良やビット線不良の故障モード
について故障診断および解析を行うことができる。

【００９０】実施の形態３．図１３は、この発明の実施
の形態３による故障解析機能を備えた半導体集積回路装
置における比較制御回路の構成を示す回路図であり、図
において、６００は比較制御回路、１３１，１３２は後
述する制御信号ＳＸおよびＳＹを入力し、Ｘアドレス、
Ｙアドレスに対応して設けられたＡＮＤ回路、ＣＨＫは
セルフテストコントローラ（図示せず）で生成され、比
較制御回路６００へ供給される制御信号である。２１１
は、Ｘアドレス、Ｙアドレスに対応して設けられた３入
力のＮＸＯＲ回路であり、それぞれ、１入力としてＡＮ
Ｄ回路１３１，１３２の出力を入力する他は、図１１に
示したＮＸＯＲ回路２１と同じである。また、その他の
構成要素は図１１に示した比較制御回路６０のものと同
じなので、ここではその説明を省略する。

【００９１】次に動作について説明する。図１３に示す
比較制御回路６００は、制御信号ＳＸが０およびＳＹが
０の場合は、図１１で示した比較制御回路６０と同じ動
作を行う。

【００９２】Ｘアドレス、Ｙアドレスに対するＡＮＤ回
路２３までの論理演算に関しては図１１に示した実施の
形態２における比較制御回路６０の場合と同じである。
次に、ＸＯＲ回路１１０で、ＸアドレスとＹアドレスと
の一致結果がＸＯＲ演算され、演算結果は、制御信号Ｃ
ＨＫが１の場合にゲート１１１で選択される。そして、
ＸＯＲ回路２５において、ゲート１１１で選択された演
算結果と制御信号ＣＩＮＶと間のＸＯＲ演算が実行さ
れ、ＡＮＤ回路２６において、ＸＯＲ演算結果と制御信
号ＣＭＰとの間のＡＮＤ演算が行われる。そして、ＡＮ
Ｄ回路２６から出力されるＡＮＤ演算結果は、比較制御
信号ＣＣＭＰとして、スキャンフリップフロップ（ＳＦ
Ｆ）２〜５へ供給される。

【００９３】図１４は、実施の形態３による故障解析機
能を備えた半導体集積回路装置を構成するＲＡＭにおい
て、メモリセルグループＧ１４０〜Ｇ１４３を選択した
場合を示すブロック図であり、図において、１０はメモ
リセルの配置がスクランブル（Ｘ０，Ｘ１，Ｘ３，Ｘ
２，Ｘ４，Ｘ５，Ｘ７，Ｘ６）されたＲＡＭ、３１１は
Ｙアドレスデコーダ、３２１はＸアドレスデコーダ、３
３３はカラムセレクタ、３４１，３５１，３６１，３７
１はメモリセル群である。

【００９４】例えば、期待値との比較動作を行う対象の
メモリセルとして、図１４に示すような、Ｘアドレスが
スクランブル（Ｘ０，Ｘ１，Ｘ３，Ｘ２，Ｘ４，Ｘ５，
Ｘ７，Ｘ６）されたＲＡＭ１０におけるメモリセル等の
故障解析を行う場合、制御信号ＳＸを１に設定する。

【００９５】そして、メモリセルグループＧ１４０〜Ｇ
１４３を選択する場合、セルフテストコントローラ（図
示せず）は、制御信号ＳＸ＝１，制御信号ＣＡ＜４：０
＞＝ＸＸ０ＸＸ（二進法表示、Ｘは値が０，１いずれで
もよいことを示す），ＤＣ＜４：０＞＝１１０１１，Ｃ
ＨＫ＝０，およびＣＩＮＶ＝０を生成し、比較制御回路
６００へ出力する。

【００９６】その結果、Ｘアドレスがスクランブルされ
たＲＡＭ１０における縦縞模様状の半数のメモリセル０
〜３，１２〜１５，１６〜１９，２８〜３１番に対して
のみ比較動作を行うことを指示する比較制御信号ＣＣＭ
Ｐを、比較制御回路６は各スキャンフリップフロップ
（ＳＦＦ）２〜５へ出力する。その後の動作は、図３〜
図５で説明した例と同じなので、ここでは説明を省略す
る。

【００９７】このように、メモリセルの配置がスクラン
ブルされた、即ち、Ｘアドレスがスクランブル（Ｘ０，
Ｘ１，Ｘ３，Ｘ２，Ｘ４，Ｘ５，Ｘ７，Ｘ６）されたＲ
ＡＭ１０においても、図９に示したＲＡＭ１内のメモリ
セルグループＧ９０〜Ｇ９３で示される縦縞模様のメモ
リセルグループと同様に、縦縞模様状の半数のメモリセ
ル０〜３，１２〜１５，１６〜１９，２８〜３１番を選
択して故障解析を行うことができる。

【００９８】また、セルフテストコントローラ（図示せ
ず）は制御信号ＣＩＮＶを反転させて（ＣＩＮＶ＝１）
比較制御回路６へ供給して、０〜３，１２〜１５，１６
〜１９，２８〜３１番以外のメモリセルに対する比較動
作をスキャンフリップフロップ（ＳＦＦ）２〜５で実行
させることもできる。

【００９９】図１５は、Ｘアドレスがスクランブル（Ｘ
０，Ｘ１，Ｘ３，Ｘ２，Ｘ４，Ｘ５，Ｘ７，Ｘ６）され
たＲＡＭ１０において、他のメモリセルグループを選択
した場合を示すブロック図である。例えば、期待値との
比較動作を行う対象のメモリセルとして、図１５に示す
ような、メモリセルグループＧ１５０〜Ｇ１５３を選択
する場合、セルフテストコントローラ（図示せず）は、
制御信号ＳＸ＝０、ＳＹ＝０、制御信号ＣＡ＜４：０＞
＝ＸＸ０ＸＸ（二進法表示、Ｘは値が０，１いずれでも
よいことを示す），ＤＣ＜４：０＞＝１１０１１，ＣＨ
Ｋ＝０，およびＣＩＮＶ＝０を生成し、比較制御回路６
００へ出力する。

【０１００】その結果、Ｘアドレスがスクランブルされ
たＲＡＭ１０における、ワード数２本文の太い縦縞模様
状の半数のメモリセルを含む０〜３，８〜１１，１６〜
１９，２４〜２７番に対してのみ比較動作を行うことを
指示する比較制御信号ＣＣＭＰを、比較制御回路６は各
スキャンフリップフロップ（ＳＦＦ）２〜５へ出力す
る。その後の動作は、図３〜図５で説明した例と同じな
ので、ここでは説明を省略する。

【０１０１】このように、メモリセルの配置がスクラン
ブルされた、即ち、Ｘアドレスがスクランブル（Ｘ０，
Ｘ１，Ｘ３，Ｘ２，Ｘ４，Ｘ５，Ｘ７，Ｘ６）されたＲ
ＡＭ１０においても、ワード線２本分の太い縦縞模様を
含む半数のメモリセルを選択して故障解析を実行するこ
とができる。

【０１０２】また、セルフテストコントローラ（図示せ
ず）は制御信号ＣＩＮＶを反転させて（＝１）比較制御
回路６へ供給することで、０〜３，８〜１１，１６〜１
９，２４〜２７番以外のメモリセルに対する比較動作を
スキャンフリップフロップ（ＳＦＦ）２〜５で実行させ
ることもできる。

【０１０３】図１６は、ＲＡＭ１０において他のメモリ
セルグループを選択した場合を示すブロック図である。
例えば、期待値との比較動作を行う対象のメモリセルと
して、図１６に示すような、メモリセルグループＧ１６
０〜Ｇ１６３を選択する場合、セルフテストコントロー
ラ（図示せず）は、制御信号ＳＸ＝０，ＳＹ＝１，制御
信号ＣＡ＜４：０＞＝ＸＸＸＸ０（二進法表示、Ｘは値
が０，１いずれでもよいことを示す），ＤＣ＜４：０＞
＝１１１１０，ＣＨＫ＝０，およびＣＩＮＶ＝０を生成
し、比較制御回路６００へ出力する。

【０１０４】その結果、Ｙアドレスがスクランブル（Ｙ
０，Ｙ１，Ｙ３，Ｙ２）されたＲＡＭ１０における、横
縞模様状の半数のメモリセル０，４，１２，８，１６，
２０，２８，２４番および３，７，１５，１１，１９，
２３，３１，２７番に対してのみ比較動作を行うことを
指示する比較制御信号ＣＣＭＰを、比較制御回路６００
は各スキャンフリップフロップ（ＳＦＦ）２〜５へ出力
する。その後の動作は、図３〜図５で説明した例と同じ
なので、ここでは説明を省略する。

【０１０５】また、セルフテストコントローラ（図示せ
ず）は制御信号ＣＩＮＶを反転させて（＝１）比較制御
回路６００へ供給することで、０，４，１２，８，１
６，２０，２８，２４番および３，７，１５，１１，１
９，２３，３１，２７番以外のメモリセルに対する比較
動作をスキャンフリップフロップ（ＳＦＦ）２〜５で実
行させることもできる。

【０１０６】図１７は、他のメモリセルグループを選択
した場合のＲＡＭ１００を示すブロック図であり、図に
おいて、３３４はＸアドレスがスクランブルされた（Ｘ
０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ７，Ｘ６）ＲＡ
Ｍ１００に対するＸアドレスデコーダである。このＸア
ドレスのスクランブルは、図１４〜１６に示したＲＡＭ
１０の場合と異なっている。

【０１０７】期待値との比較動作を行う対象のメモリセ
ルとして、図１７に示すような、メモリセルグループＧ
１７０〜Ｇ１７３を選択する場合、セルフテストコント
ローラ（図示せず）は、制御信号ＳＸ＝１，ＳＹ＝０，
制御信号ＣＡ＜４：０＞＝ＸＸ０ＸＸ（二進法表示、Ｘ
は値が０，１いずれでもよいことを示す），ＤＣ＜４：
０＞＝１１０１１，ＣＨＫ＝０，およびＣＩＮＶ＝０を
生成し、比較制御回路６００へ出力する。

【０１０８】その結果、Ｘアドレスがスクランブルされ
た（Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ７，Ｘ
６）ＲＡＭ１００における、横縞模様状の半数のメモリ
セル０，４，１２，８，１６，２０，２８，２４番およ
び３，７，１５，１１，１９，２３，３１，２７番に対
してのみ比較動作を行うことを指示する比較制御信号Ｃ
ＣＭＰを、比較制御回路６００は各スキャンフリップフ
ロップ（ＳＦＦ）２〜５へ出力する。その後の動作は、
図３〜図５で説明した例と同じなので、ここでは説明を
省略する。尚、上記では、３２ワード、４ビットのＲＡ
Ｍ１０，１００の場合について説明したが、この発明は
これに限定されるものではなく、ワード数やビットが他
の構成の場合に関しても適用でき同様の効果を得ること
ができる。

【０１０９】また、セルフテストコントローラ（図示せ
ず）は制御信号ＣＩＮＶを反転させて（＝１）比較制御
回路６００へ供給することで、０，４，１２，８，１
６，２０，２８，２４番および３，７，１５，１１，１
９，２３，３１，２７番以外のメモリセルに対する比較
動作をスキャンフリップフロップ（ＳＦＦ）２〜５で実
行させることもできる。

【０１１０】以上のように、この実施の形態３によれ
ば、比較制御回路６００内に、制御信号ＳＸおよびＳＹ
のＡＮＤ演算を行うＡＮＤ回路１３１，１３２を設けた
ので、セルフテストコントローラ（図示せず）等から供
給される制御信号ＣＡ＜＞，ＤＣ＜＞，ＳＸ，ＳＹ，Ｃ
ＭＰ等を基にして、比較制御回路６００が、Ｘアドレ
ス、ＹアドレスがスクランブルされたＲＡＭ１０，１０
０内の所定のメモリセルグループを選択し、アドレス信
号が、選択したメモリセルを示す場合にのみ期待値との
比較を実行させる制御を行う比較制御信号ＣＣＭＰをス
キャンフリップフロップ（ＳＦＦ）２〜５へ供給するよ
うにしたので、所望するワード線不良やビット線不良の
故障モードについて故障診断および解析を行うことがで
きる。

【０１１１】実施の形態４．図１８は、この発明の実施
の形態４による故障解析機能を備えた半導体集積回路装
置を示すブロック図であり、図において、１８１，１８
２はシフトレジスタである。その他の構成は、図１に示
す実施の形態１の故障解析機能を備えた半導体集積回路
装置と同じものであるので、ここではその説明を省略す
る。

【０１１２】次に動作について説明する。図１に示す故
障解析機能を備えた半導体集積回路装置において、アド
レス信号ＡＡ＜４：０＞は、パラレルに比較制御回路
６，６０，６００およびＲＡＭ１，１０，１００へ供給
されていた。しかし、図１８に示すように、アドレス信
号ＡＡ＜４：０＞を、順次、シリアルに入力して出力す
るシフトレジスタ１８１，１８２を設けても同様の効果
を得ることができる。この場合、シフトレジスタ１８
１，１８２で同時にシフト動作を実行すれば、比較制御
回路とＲＡＭに対して同じアドレス信号を供給すること
ができる。

【０１１３】尚、シフトレジスタ１８１，１８２は、ス
キャンパスにおける直列シフトレジスタで構成しても良
い。

【０１１４】以上のように、この実施の形態４によれ
ば、シフトレジスタ１８１，１８２を設け、アドレス信
号ＡＡ＜４：０＞をシリアルに比較制御回路およびＲＡ
Ｍへ供給するようにしたので、テストに必要とする端子
数を削減することができる。

【０１１５】実施の形態５．図１９は、この発明の実施
の形態５による故障解析機能を備えた半導体集積回路装
置を示すブロック図であり、図において、１９１，１９
２はＸアドレスのシフトレジスタ、１９３，１９４はＹ
アドレスのシフトレジスタである。その他の構成は図１
に示す実施の形態１の故障解析機能を備えた半導体集積
回路装置と同じものであるので、ここではその説明を省
略する。

【０１１６】次に動作について説明する。図１８に示し
た故障解析機能を備えた半導体集積回路装置では、Ｘア
ドレスとＹアドレスとの両方を、１つの直列シフトレジ
スタ１８１，１８２により比較制御回路およびＲＡＭへ
同時に供給しているが、図１９に示すように、Ｘアドレ
ス専用の直列シフトレジスタ１９１および１９２と、Ｙ
アドレス専用の直列シフトレジスタ１９３および１９４
をそれぞれ独立に設け、比較制御回路およびＲＡＭへシ
リアルにアドレスを供給しても同様の効果を得ることが
できる。

【０１１７】以上のように、この実施の形態５によれ
ば、シフトレジスタ１９１，１９２，１９３，１９４を
設け、アドレス信号ＡＡ＜４：０＞のＸアドレス、Ｙア
ドレスをシリアルに比較制御回路およびＲＡＭへ供給す
るようにしたので、テストに必要とする端子数を削減す
ることができる。

【０１１８】実施の形態６．図２０は、この発明の実施
の形態６による故障解析機能を備えた半導体集積回路装
置を示す回路図であり、特に、単一ビット故障（シング
ルビット故障）のアドレスを検索するための繰返し制御
回路を示した回路図であり、セルフテストコントローラ
に相当するものであり、バイナリサーチのアルゴリズム
により故障アドレスを検索するものである。図におい
て、２００は繰返し制御回路、２０１はシリアルの制御
信号ＳＩＤＣを入力し、シリアルの制御信号ＳＯＤＣを
出力する５段構成のシフトレジスタ、２０２はシリアル
の制御信号ＳＩＣＡを入力し、シリアルの制御信号ＳＯ
ＣＡを出力する５段構成のシフトレジスタである。この
制御信号ＳＯＤＣは、図１に示した比較制御回路６に出
力される制御信号ＤＣ＜＞となり、また、ＳＯＣＡは比
較制御回路６へ出力される制御信号ＣＡ＜＞となる。

【０１１９】図２１は、図２０に示した制御回路内のシ
フトレジスタ２０１の構成を示す回路図であり、図２２
は、図２０に示した制御回路内のシフトレジスタ２０２
の構成を示す回路図である。

【０１２０】次に動作について説明する。 （１）先ず、制御信号ＳＩＤＣ＝０，ＳＥＴＤＣ＝１，
およびＳＭＤＣ＝０の状態で、クロックＴを１回与えて
制御信号ＤＣ＜＞の全てを１に設定する。この時、Ｂ＜
４：０＞＝１００００となる。

【０１２１】（２）次に、制御信号ＲＳＴＣＡ＝１，Ｓ
ＭＣＡ＝０の状態で、クロックＴを１回与えて、制御信
号ＣＡ＜＞の全てを０に設定する（ＣＡ＜４：０＞＝０
００００）。

【０１２２】（３）次に、図１に示した半導体集積回路
装置内のＲＡＭ１のメモリセルのテストを実行し、テス
ト結果を示すパス・フェイルの値を、フラグ情報である
制御信号ＰＦＦＬＡＧとして設定する。パス・フェイル
の値とは、１がパスを示し、テスト対象の単一ビットで
故障は無いことを意味する。０はフェイルであり、テス
ト対象の単一ビットで故障が存在することを示す。この
制御信号ＰＦＦＬＡＧの生成に関しては後述する。

【０１２３】（４）そして、制御信号ＳＩＤＣ＝０，Ｓ
ＥＴＤＣ＝０，ＳＭＤＣ＝１，ＲＳＴＣＡ＝０，ＳＭＣ
Ａ＝０の状態で、クロックＴを繰返し制御回路２００へ
１回与える。

【０１２４】（５）次に、制御信号ＤＣ＜４：０＞＝０
００００に対する上記（４）の動作が終了するまで、上
記（３）および（４）の動作を繰り返す。上記の動作に
より、故障アドレスが求まる。

【０１２５】尚、上記（５）の動作の後で、シフトレジ
スタ２０２を動作させて、故障アドレスをＳＯＣＡ端子
からシリアルに読み出すこともできる。この時、ＳＩＣ
Ａ端子には、半導体集積回路装置上の他のシフトレジス
タのデータを入力してもよい。

【０１２６】以上のように、この実施の形態６によれ
ば、繰返し制御回路２００を設け、制御信号ＤＣ＜＞お
よびＣＡ＜＞を比較制御回路６へ出力し、ＲＡＭ１内の
単一ビットでのテスト結果をフラグ情報ＰＦＦＬＡＧと
して入力するように構成したので、ＲＡＭ１内のメモリ
セルの故障アドレスをバイナリサーチすることができ
る。

【０１２７】実施の形態７．図２３は、この発明の実施
の形態７による故障解析機能を備えた半導体集積回路装
置の、特に、フラグ信号生成回路の構成を示すブロック
図であり、図において、２３０は、例えば、図１に示し
たＲＡＭ１およびスキャンフリップフロップ２〜５から
なるテスト回路付きのＲＡＭである半導体集積回路装
置、２３１はＲＡＭでのテスト結果を示すパス・フェイ
ルの値、即ち、１はパスであり故障なしを意味し、ま
た、０はフェイルであり故障があることを示すフラグ信
号ＰＦＦＬＡＧを発生するフラグ信号生成回路である。

【０１２８】次に動作について説明する。フラグ信号生
成回路２３１は、半導体集積回路装置２３０内のＲＡＭ
から出力されたテスト結果を示す信号ＳＯＤＯを、端子
ＳＯＤＯを介して入力し、フラグ信号ＰＦＦＬＡＧを生
成する。

【０１２９】（１）先ず、制御信号ＳＥＴＰＡＳＳによ
り、フラグ信号ＰＦＦＬＡＧを１に設定する（つまりビ
ット故障の異常なしを示すパスを意味する）。 （２）ＲＡＭ内のメモリセルのテストを実行する。 （３）ＳＯＤＯ端子からＲＡＭのテスト結果を読み出し
ながら、有効なデータに関しては制御信号ＩＮＨ＝０に
設定するように制御して、故障の有無を検出する。故障
があれば、フラグ信号ＰＦＦＬＡＧ＝０（フェイル）に
変化する。故障がなければ、フラグ信号ＰＦＦＬＡＧ＝
１（パス）を維持する。

【０１３０】図２４は、フラグ信号生成回路の他の構成
を示す回路図であり、図において、２４０はＲＡＭでの
テスト結果を示すパス・フェイルの値、即ち、１はパス
であり故障なしを意味し、また、０はフェイルであり故
障があることを示すフラグ信号ＰＦＦＬＡＧを発生する
フラグ信号生成回路としてのＡＮＤ回路（フラグ信号生
成回路、第１段のＡＮＤ回路）である。

【０１３１】図２４に示すフラグ信号生成回路としての
ＡＮＤ回路２４０は、スキャンフリップフロップ２〜５
から出力される信号Ｑ＜３：０＞を入力してＡＮＤ演算
を行い、制御信号ＰＦＦＬＡＧを生成する。

【０１３２】図２５は、フラグ信号生成回路の他の構成
を示す回路図であり、図において、２５０〜２５２はＡ
ＮＤ回路（フラグ信号生成回路、第１段のＡＮＤ回路）
である。ＡＮＤ回路２５２は、スキャンフリップフロッ
プ２，３から出力される信号Ｑ＜３＞とＱ＜２＞との間
のＡＮＤ演算を行う。ＡＮＤ回路２５１は、ＡＮＤ回路
２５２の出力とスキャンフリップフロップ４から出力さ
れる信号Ｑ＜３＞との間のＡＮＤ演算を行う。そして、
ＡＮＤ回路２５０は、ＡＮＤ回路２５１の出力とスキャ
ンフリップフロップ５から出力される信号Ｑ＜３＞との
間のＡＮＤ演算を行う。

【０１３３】このように、図２５に示すフラグ信号生成
回路は、直列接続されたＡＮＤ回路２５０〜２５２から
構成され、フラグ信号ＰＦＦＬＡＧを生成する。

【０１３４】図２６は、フラグ信号生成回路の他の構成
を示す回路図であり、図において、２６０はＡＮＤ回路
（フラグ信号生成回路、第２段のＡＮＤ回路）である。
その他の構成は図２５に示したものと同じである。

【０１３５】図２６に示すフラグ信号生成回路は、図２
５に示したＡＮＤ回路２５０〜２５２の構成に加えて、
ＡＮＤ回路２５２と２５０との出力のＡＮＤ演算を行う
ＡＮＤ回路２６０をさらに設けたものである。従って、
図２５に示した構成と比較して、ゲートの遅延段数を小
さくできるので、テスト結果の検出を高速化できるとい
う利点がある。

【０１３６】図２７は、図２６に示したフラグＰＦＦＬ
ＡＧを生成するフラグ信号生成回路の概念を、データが
８ビットのＲＡＭに拡張した場合であり、フラグ信号Ｐ
ＦＦＬＡＧを生成するフラグ信号生成回路としてのＡＮ
Ｄ回路の部分を示している。尚、故障解析機能を備えた
半導体集積回路装置であるＲＡＭやスキャンフリップフ
ロップは図示していない。

【０１３７】図２７の（ａ）は、直列接続されたＡＮＤ
回路２７０〜２７６（フラグ信号生成回路、第１段のＡ
ＮＤ回路）の構成を示しており、８ビットのＲＡＭ（図
示せず）に対応して設けられた８個のスキャンフリップ
フロップ（図示せず）からの信号Ｑ＜＞と、上段のＡＮ
Ｄ回路からの出力との間のＡＮＤ演算を行う。

【０１３８】具体的には、ＡＮＤ回路２７６は、８個直
列に接続されたスキャンフリップフロップからなるスキ
ャンパスにおける最上段のスキャンフリップフロップ
（図示せず）の信号Ｑ＜７＞と、その次のスキャンフリ
ップフロップの信号Ｑ＜６＞との間のＡＮＤ演算を実行
する。そして、ＡＮＤ回路２７５は、ＡＮＤ回路２７６
の出力と、さらに次段のスキャンフリップフロップの信
号Ｑ＜５＞との間のＡＮＤ演算を実行する。その他のＡ
ＮＤ回路２７４〜２７０も同様のＡＮＤ演算を実行す
る。

【０１３９】図２７の（ｂ）は、（ａ）に示したフラグ
信号生成回路を構成するＡＮＤ回路２７０〜２７６に加
えて、ＡＮＤ回路２７６，２７４，２７２，２７０の出
力のＡＮＤ演算を行うＡＮＤ回路２７７（フラグ信号生
成回路、第２段のＡＮＤ回路）をさらに設けた構成を示
している。この構成の場合、ＡＮＤ回路３段分の遅延
で、フラグ信号ＰＦＦＬＡＧを生成することができる。
図２７の（ａ）に示した構成では、ＡＮＤ回路２７０の
出力をフラグ信号ＰＦＦＬＡＧとするので、７段分の遅
延が発生する。従って、（ａ）の構成より高速動作を行
うことができる。

【０１４０】図２７の（ｃ）は、ＡＮＤ回路２７０と２
７４との出力のＡＮＤ演算を行うＡＮＤ回路２７８（フ
ラグ信号生成回路、第２段のＡＮＤ回路）をさらに設け
た構成を示しており、この構成の場合、ＡＮＤ回路５段
分の遅延で、フラグ信号ＰＦＦＬＡＧを生成することが
できる。このようなＡＮＤ回路５段分の遅延が許容でき
る場合は、（ｂ）の構成と比較して、入力数の少ないＡ
ＮＤ回路でＡＮＤ回路２７８を構成することができる。

【０１４１】図２７の（ｄ）は、ＡＮＤ回路２７１と２
７４と、スキャンパスの最後段のスキャンフリップフロ
ップからの信号Ｑ＜０＞との間のＡＮＤ演算を行うＡＮ
Ｄ回路２７９（フラグ信号生成回路、第２段のＡＮＤ回
路）をさらに設けた構成を示しており、このような構成
によりフラグ信号ＰＦＦＬＡＧを生成することも可能で
ある。

【０１４２】図２８は、直列接続された２つのグループ
のＡＮＤ回路２８０〜２８２，２８４〜２８６（フラグ
信号生成回路、第１段のＡＮＤ回路）の構成を示してお
り、８ビットのＲＡＭ（図示せず）に対応して設けられ
た８個のスキャンフリップフロップ（図示せず）からの
信号Ｑ＜＞と、上段のＡＮＤ回路からの出力との間のＡ
ＮＤ演算を行う。

【０１４３】具体的には、ＡＮＤ回路２８６は、８個直
列に接続されたスキャンフリップフロップからなるスキ
ャンパスにおける最上段のスキャンフリップフロップ
（図示せず）の信号Ｑ＜７＞と、次段のスキャンフリッ
プフロップの信号Ｑ＜６＞との間のＡＮＤ演算を実行す
る。そして、ＡＮＤ回路２８５は、ＡＮＤ回路２８６の
出力と、スキャンフリップフロップの信号Ｑ＜５＞との
間のＡＮＤ演算を実行する。そして、ＡＮＤ回路２８４
は、ＡＮＤ回路２８５の出力と、スキャンフリップフロ
ップの信号Ｑ＜４＞との間のＡＮＤ演算を実行する。

【０１４４】次に、ＡＮＤ回路２８２は、４段目のスキ
ャンフリップフロップの信号Ｑ＜３＞と、スキャンフリ
ップフロップの信号Ｑ＜２＞との間のＡＮＤ演算を実行
する。そして、ＡＮＤ回路２８１は、ＡＮＤ回路２８２
の出力と、スキャンフリップフロップの信号Ｑ＜１＞と
の間のＡＮＤ演算を実行する。最後に、ＡＮＤ回路２８
０は、ＡＮＤ回路２８１の出力と、スキャンフリップフ
ロップの信号Ｑ＜０＞との間のＡＮＤ演算を実行する。

【０１４５】図２８の（ｂ）は、（ａ）に示したフラグ
信号生成回路を構成するＡＮＤ回路２８０〜２８２，２
８４〜２８６に加えて、ＡＮＤ回路２８６，２８４，２
８２，２８０の出力のＡＮＤ演算を行うＡＮＤ回路２８
７（フラグ信号生成回路、第２段のＡＮＤ回路）をさら
に設けた構成を示している。この構成の場合、ＡＮＤ回
路３段分の遅延で、フラグ信号ＰＦＦＬＡＧを生成する
ことができるので、（ａ）の構成より高速動作を行うこ
とができる。

【０１４６】図２７の（ｃ）は、ＡＮＤ回路２８０と２
８４との出力のＡＮＤ演算を行うＡＮＤ回路２８８（フ
ラグ信号生成回路、第２段のＡＮＤ回路）をさらに設け
た構成を示しており、この構成の場合、ＡＮＤ回路３段
分の遅延で、フラグ信号ＰＦＦＬＡＧを生成することが
できる。このようなＡＮＤ回路３段分の遅延が許容でき
る場合は、（ｂ）の構成と比較して、入力数の少ないＡ
ＮＤ回路でＡＮＤ回路２８８を構成することができる。

【０１４７】以上のように、この実施の形態７によれ
ば、第１段、第２段からなるＡＮＤ回路を用いてフラグ
信号生成回路を構成したので、フラグ信号ＰＦＦＬＡＧ
を高速に生成することができ、ＲＡＭの故障解析を効率
よく実行することができる。

【０１４８】

【発明の効果】以上のように、この発明によれば、セル
フテストコントローラ等から供給される制御信号ＣＡ＜
＞，ＤＣ＜＞，ＣＭＰ等を基にして、比較制御回路が、
記憶回路内の単一メモリセル、１つ以上のメモリセル、
所定のビット、所定のロウ、あるいはＸアドレス、Ｙア
ドレスがスクランブルされたメモリセルから成るメモリ
セルグループを選択し、アドレス信号が選択したメモリ
セルを示す場合にのみ期待値との比較を実行させる指示
を行う比較制御信号を生成し、コンパレータを備えたス
キャンフリップフロップへ供給するように構成したの
で、特定のメモリセルの故障（単一ビット故障）や、ビ
ットライン故障、ワードライン故障等の様々な故障モー
ドについて故障診断および解析を行うことができるとい
う効果がある。

【０１４９】この発明によれば、シフトレジスタを設
け、アドレス信号を同時にかつシリアルに比較制御回路
および記憶回路へ供給するように構成したので、テスト
に必要とする端子数を削減できるという効果がある。

【０１５０】この発明によれば、繰返し制御回路を設
け、制御信号ＤＣ＜＞およびＣＡ＜＞を比較制御回路へ
出力し、記憶回路内の単一ビットでのテスト結果をフラ
グ情報ＰＦＦＬＡＧとして入力するように構成したの
で、記憶回路内のメモリセルの故障アドレスをバイナリ
サーチすることができるという効果がある。

【０１５１】この発明によれば、第１段、第２段からな
るＡＮＤ回路を用いてフラグ信号生成回路を設けるよう
に構成したので、フラグ信号ＰＦＦＬＡＧを高速に生成
することができ、記憶回路の故障解析を効率よく実行す
ることができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路を示すブロック図である。

【図２】 図１に示した半導体集積回路装置内の比較制
御回路の構成を示す回路図である。

【図３】 図１に示した半導体集積回路装置内のＲＡＭ
の構成を示すブロック図である。

【図４】 ＲＡＭにおいて選択されたメモリセルグルー
プを示すブロック図である。

【図５】 ＲＡＭにおいて選択されたメモリセルグルー
プを示すブロック図である。

【図６】 ＲＡＭにおいて選択されたメモリセルグルー
プを示すブロック図である。

【図７】 ＲＡＭにおいて選択されたメモリセルグルー
プを示すブロック図である。

【図８】 ＲＡＭにおいて選択されたメモリセルグルー
プを示すブロック図である。

【図９】 ＲＡＭにおいて選択されたメモリセルグルー
プを示すブロック図である。

【図１０】 ＲＡＭにおいて選択されたメモリセルグル
ープを示すブロック図である。

【図１１】 この発明の実施の形態２による故障解析機
能を備えた半導体集積回路装置内の比較制御回路を示す
回路図である。

【図１２】 図１１に示した半導体集積回路装置内のＲ
ＡＭの構成を示すブロック図である。

【図１３】 この発明の実施の形態３による故障解析機
能を備えた半導体集積回路装置内の比較制御回路を示す
回路図である。

【図１４】 図１３に示した半導体集積回路装置内のＲ
ＡＭの構成を示すブロック図である。

【図１５】 ＲＡＭにおいて選択されたメモリセルグル
ープを示すブロック図である。

【図１６】 ＲＡＭにおいて選択されたメモリセルグル
ープを示すブロック図である。

【図１７】 ＲＡＭにおいて選択されたメモリセルグル
ープを示すブロック図である。

【図１８】 この発明の実施の形態４による故障解析機
能を備えた半導体集積回路装置を示すブロック図であ
る。

【図１９】 この発明の実施の形態５による故障解析機
能を備えた半導体集積回路装置を示すブロック図であ
る。

【図２０】 この発明の実施の形態６による故障解析機
能を備えた半導体集積回路装置を示すブロック図であ
る。

【図２１】 図２０に示した制御回路内のシフトレジス
タの構成を示す回路図である。

【図２２】 図２０に示した制御回路内のシフトレジス
タの構成を示す回路図である。

【図２３】 この発明の実施の形態７による故障解析機
能を備えた半導体集積回路装置内のフラグ信号生成回路
の構成を示すブロック図である。

【図２４】 フラグ信号生成回路の他の構成を示すブロ
ック図である。

【図２５】 フラグ信号生成回路の他の構成を示すブロ
ック図である。

【図２６】 フラグ信号生成回路の他の構成を示すブロ
ック図である。

【図２７】 フラグ信号生成回路の他の構成を示すブロ
ック図である。

【図２８】 フラグ信号生成回路の他の構成を示すブロ
ック図である。

【図２９】 記憶回路としてのＲＡＭの従来のテスト用
スキャンフリップフロップを示す回路図である。

【図３０】 従来のテスト回路を備えたＲＡＭを示すブ
ロック図である。

【図３１】 テスト対象のＲＡＭを示す構成図である。

【符号の説明】

１，１０，１００ ＲＡＭ（記憶回路）、２〜５ スキ
ャンフリップフロップ、６，６０，６００ 比較制御回
路、３１，３１１ Ｙアドレスデコーダ、３２，３２
１，３３４ Ｘアドレスデコーダ、３３，３３３ カラ
ムセレクタ、３４〜３７，３４１，３５１，３６１，３
７１ メモリセル群、１８１，１８２，１９１〜１９４
シフトレジスタ、２００ 繰返し制御回路、２３１
フラグ信号生成回路、２４０，２５０〜２５２，２７０
〜２７６，２８０〜２８２，２８４〜２８６ ＡＮＤ回
路（フラグ信号生成回路、第１段のＡＮＤ回路）、２６
０，２７７〜２７９，２８７，２８８ ＡＮＤ回路（フ
ラグ信号生成回路、第２段のＡＮＤ回路）。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセル群を備え、アドレス信
   号で指定された各メモリセル群内のメモリセルに格納さ
   れたデータを読み出し、出力する記憶回路と、 前記複数のメモリセル群に対応して設けられ、前記メモ
   リセル内から読み出されたデータと予め設定されている
   期待値とを比較するコンパレータを含み、互いに直列に
   接続された複数のスキャンフリップフロップから構成さ
   れ比較結果を出力するスキャンパスと、 前記アドレス信号および制御信号を入力し、前記アドレ
   ス信号で指定されたメモリセルが、前記制御信号に基づ
   いて指定される少なくとも１つ以上のメモリセルからな
   るメモリセルグループの範囲内である場合にのみ、読み
   出された前記データと前記期待値との間の比較動作を実
   行させるための比較制御信号を生成し、生成した前記比
   較制御信号を前記複数のスキャンフリップフロップのそ
   れぞれに出力する比較制御回路とを備えたことを特徴と
   する故障解析機能を備えた半導体集積回路装置。
2. 【請求項２】 比較制御回路は、特定の単一アドレスで
   指定されるメモリセルのみに関する比較動作を実行させ
   ることを指示する比較制御信号を、複数のスキャンフリ
   ップフロップへ出力することを特徴とする請求項１記載
   の故障解析機能を備えた半導体集積回路装置。
3. 【請求項３】 比較制御回路は、特定の単一アドレスで
   指定されるメモリセル以外のメモリセルに関して比較動
   作を実行させることを指示する比較制御信号を、複数の
   スキャンフリップフロップへ出力することを特徴とする
   請求項１記載の故障解析機能を備えた半導体集積回路装
   置。
4. 【請求項４】 比較制御回路は、各メモリセル群におい
   て、１つのワード線に対応するメモリセルグループに属
   するメモリセルに関して比較動作を実行させることを指
   示する比較制御信号を、複数のスキャンフリップフロッ
   プへ出力することを特徴とする請求項１記載の故障解析
   機能を備えた半導体集積回路装置。
5. 【請求項５】 比較制御回路は、各メモリセル群の全ワ
   ード線数未満の複数のワード線で指定されるメモリセル
   グループに属するメモリセルに関して比較動作を実行さ
   せることを指示する比較制御信号を、複数のスキャンフ
   リップフロップへ出力することを特徴とする請求項１記
   載の故障解析機能を備えた半導体集積回路装置。
6. 【請求項６】 比較制御回路が生成し出力する比較制御
   信号により指定される比較動作対象のメモリセルからな
   るメモリセルグループは、隣接する複数のワード線で指
   定されるメモリセルグループであることを特徴とする請
   求項５記載の故障解析機能を備えた半導体集積回路装
   置。
7. 【請求項７】 比較制御回路は、隣接する複数のワード
   線以外のワード線に対応するメモリセルグループに属す
   るメモリセルに関して比較動作を実行させることを指示
   する比較制御信号を、複数のスキャンフリップフロップ
   へ出力することを特徴とする請求項５記載の故障解析機
   能を備えた半導体集積回路装置。
8. 【請求項８】 比較制御回路は、各メモリセル群におい
   て、１つのビット線に対応するメモリセルグループに属
   するメモリセルに関して比較動作を実行させることを指
   示する比較制御信号を、複数のスキャンフリップフロッ
   プへ出力することを特徴とする請求項１記載の故障解析
   機能を備えた半導体集積回路装置。
9. 【請求項９】 比較制御回路は、各メモリセル群におい
   て、複数のビット線に対応するメモリセルグループに属
   するメモリセルに関して比較動作を実行させることを指
   示する比較制御信号を、複数のスキャンフリップフロッ
   プへ出力することを特徴とする請求項１記載の故障解析
   機能を備えた半導体集積回路装置。
10. 【請求項１０】 比較制御回路が生成し出力する比較制
    御信号により指定される比較動作対象のメモリセルから
    なるメモリセルグループは、隣接する複数のビット線で
    指定されるメモリセルグループであることを特徴とする
    請求項９記載の故障解析機能を備えた半導体集積回路装
    置。
11. 【請求項１１】 比較制御回路が生成し出力する比較制
    御信号により指定される比較動作対象のメモリセルから
    なるメモリセルグループは、隣接する複数のビット線以
    外のビット線で指定されるメモリセルグループであるこ
    とを特徴とする請求項９記載の故障解析機能を備えた半
    導体集積回路装置。
12. 【請求項１２】 比較制御回路は、各メモリセル群にお
    いて、チェッカボード模様状の１つ置き毎のメモリセル
    に関して比較動作を実行させることを指示する比較制御
    信号を、複数のスキャンフリップフロップへ出力するこ
    とを特徴とする請求項１記載の故障解析機能を備えた半
    導体集積回路装置。
13. 【請求項１３】 各スキャンフリップフロップに備えら
    れたコンパレータでの比較結果を入力し、前記比較結果
    に応じて、比較制御回路から出力されるところの比較制
    御信号が指定するメモリセルを変更するための制御信号
    を生成し、前記比較制御回路へ出力し、前記メモリセル
    での比較動作を繰り返し実行するように制御する繰返し
    制御回路をさらに備えたことを特徴とする請求項１記載
    の故障解析機能を備えた半導体集積回路装置。
14. 【請求項１４】 スキャンパスを構成する複数のスキャ
    ンフリップフロップにおける隣接するスキャンフリップ
    フロップから出力された比較結果をＡＮＤ演算する複数
    のＡＮＤ回路からなる第１段のＡＮＤ回路群と、前記第
    １段のＡＮＤ回路群の所定のＡＮＤ回路の出力をＡＮＤ
    演算する第２段のＡＮＤ回路とをさらに備えたことを特
    徴とする請求項１記載の故障解析機能を備えた半導体集
    積回路装置。
15. 【請求項１５】 記憶回路および比較制御回路へ、同時
    にかつシリアルにアドレス信号を供給するシフトレジス
    タを備えたことを特徴とする請求項１記載の故障解析機
    能を備えた半導体集積回路装置。
16. 【請求項１６】 シフトレジスタは、アドレス信号のＸ
    アドレス信号およびＹアドレス信号のそれぞれに対応し
    て設けられていることを特徴とする請求項１５記載の故
    障解析機能を備えた半導体集積回路装置。