JPH09115298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09115298A JPH09115298A JP7271171A JP27117195A JPH09115298A JP H09115298 A JPH09115298 A JP H09115298A JP 7271171 A JP7271171 A JP 7271171A JP 27117195 A JP27117195 A JP 27117195A JP H09115298 A JPH09115298 A JP H09115298A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップに占めるメモリテスト回路の面積を減
少させる。 【解決手段】 アドレス発生回路２１Ａはシフトレジス
タ２８を備える。出力するアドレスデータＡＤをシフト
レジスタ２８に記憶する。メモリテスト回路メモリセル
アレイの行または列を指定するＸアドレス及びＹアドレ
スのうちの一方のビット数が同じで他方が異なる複数の
メモリ回路は、ビット数が同じアドレスの下位ビットが
入力端子に近く記憶されるようにスキャンパスへデータ
を与える。アドレス発生回路２１ＡのＸＯＲゲート２７
Ａはシフトレジスタ２８の所定のレジスタに記憶されて
いるデータＸ０，Ｙ０からＲＡＭ３１，３２に書き込む
ための書込データＤＩを生成する。
少させる。 【解決手段】 アドレス発生回路２１Ａはシフトレジス
タ２８を備える。出力するアドレスデータＡＤをシフト
レジスタ２８に記憶する。メモリテスト回路メモリセル
アレイの行または列を指定するＸアドレス及びＹアドレ
スのうちの一方のビット数が同じで他方が異なる複数の
メモリ回路は、ビット数が同じアドレスの下位ビットが
入力端子に近く記憶されるようにスキャンパスへデータ
を与える。アドレス発生回路２１ＡのＸＯＲゲート２７
Ａはシフトレジスタ２８の所定のレジスタに記憶されて
いるデータＸ０，Ｙ０からＲＡＭ３１，３２に書き込む
ための書込データＤＩを生成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置の故障を検査するためのメ
モリテスト回路に関する。
関し、特に、半導体記憶装置の故障を検査するためのメ
モリテスト回路に関する。
【０００２】
【従来の技術】図１６は例えば、特開平３−５９８９７
号公報に記載されているメモリセルアレイ（ＥＰＲＯＭ
セル）１とその中のセルを選択するためのＸデコーダ２
とＹデコーダ３を有する半導体記憶装置の構成を示す図
である。メモリセルアレイ１上のセルは、アドレスデー
タＡ０，Ａ１，Ａ２をＹデコーダ３でデコードし、アド
レスデータＡ３，Ａ４，Ａ５をＸデコーダ２でデコード
することにより選択される。
号公報に記載されているメモリセルアレイ（ＥＰＲＯＭ
セル）１とその中のセルを選択するためのＸデコーダ２
とＹデコーダ３を有する半導体記憶装置の構成を示す図
である。メモリセルアレイ１上のセルは、アドレスデー
タＡ０，Ａ１，Ａ２をＹデコーダ３でデコードし、アド
レスデータＡ３，Ａ４，Ａ５をＸデコーダ２でデコード
することにより選択される。
【０００３】図１７は、図１６のメモリセルアレイ１に
配置されたメモリセルに仮想的に各メモリセルに異なる
番号を付して区別できるように表示した概念図である。
ＥＰＲＯＭの基本的なテストとしては、全ビットが消去
されていることを確認した後にチェッカボードパターン
を書き込み、さらにその後に、全ビットのデータを読み
出してＥＰＲＯＭセルの隣接セル間の相互作用がないこ
とを検査するというものがある。図１７において、数字
または数字とアルファベットが丸で囲まれたセルには、
例えば“１”が書き込まれ、その他のセルには“０”が
書き込まれて、メモリセルアレイ１はチェッカボードパ
ターンが書き込まれた状態となっている。
配置されたメモリセルに仮想的に各メモリセルに異なる
番号を付して区別できるように表示した概念図である。
ＥＰＲＯＭの基本的なテストとしては、全ビットが消去
されていることを確認した後にチェッカボードパターン
を書き込み、さらにその後に、全ビットのデータを読み
出してＥＰＲＯＭセルの隣接セル間の相互作用がないこ
とを検査するというものがある。図１７において、数字
または数字とアルファベットが丸で囲まれたセルには、
例えば“１”が書き込まれ、その他のセルには“０”が
書き込まれて、メモリセルアレイ１はチェッカボードパ
ターンが書き込まれた状態となっている。
【０００４】チェッカボードパターンをメモリセルアレ
イ１に書き込むためには、単純に奇数アドレス又は偶数
アドレスだけを選択して書き込みを行えばよいというも
のではない。Ｘデコーダ２で選択されるアドレスに応じ
てＹデコーダ２が選択するアドレスが偶数か奇数のどち
らかに分かれる。
イ１に書き込むためには、単純に奇数アドレス又は偶数
アドレスだけを選択して書き込みを行えばよいというも
のではない。Ｘデコーダ２で選択されるアドレスに応じ
てＹデコーダ２が選択するアドレスが偶数か奇数のどち
らかに分かれる。
【０００５】ところで、メモリ回路の種類は上記のＥＰ
ＲＯＭとは異なるが、特定用途向けＩＣ（ＡＳＩＣ）等
に搭載されるＲＡＭ（Random Access Memory）の入出力
ピンは、通常、ロジック部と接続されており、ＲＡＭに
はロジック部から信号が与えられるため、外部ピンを用
いて直接ＲＡＭをテストすることができない。図１８
に、ＲＡＭのテストを行うメモリテスト回路をチップ内
部に搭載することにより、内蔵ＲＡＭのテストを可能に
したチップの構成を示す。ここでは、チップ５に内蔵さ
れるメモリテスト回路を、ＲＡＭ−ＢＩＳＴ（Built In
Self Test）回路と呼ぶ。
ＲＯＭとは異なるが、特定用途向けＩＣ（ＡＳＩＣ）等
に搭載されるＲＡＭ（Random Access Memory）の入出力
ピンは、通常、ロジック部と接続されており、ＲＡＭに
はロジック部から信号が与えられるため、外部ピンを用
いて直接ＲＡＭをテストすることができない。図１８
に、ＲＡＭのテストを行うメモリテスト回路をチップ内
部に搭載することにより、内蔵ＲＡＭのテストを可能に
したチップの構成を示す。ここでは、チップ５に内蔵さ
れるメモリテスト回路を、ＲＡＭ−ＢＩＳＴ（Built In
Self Test）回路と呼ぶ。
【０００６】通常の動作時、つまり、テストピン８に、
例えば信号RAM-TESTとして“０”が与えられている時に
は、外部入力ピン６から入力されたデータがロジック部
９で処理された後、処理されたデータがセレクタ１２ａ
〜１２ｃを介してＲＡＭ１０ａ〜１０ｃに与えられる。
ＲＡＭ１０ａ〜１０ｃから出力されたデータは、ロジッ
ク部１１に与えられる。ロジック部１１で処理されたデ
ータは、外部出力ピン７から外部へ出力される。
例えば信号RAM-TESTとして“０”が与えられている時に
は、外部入力ピン６から入力されたデータがロジック部
９で処理された後、処理されたデータがセレクタ１２ａ
〜１２ｃを介してＲＡＭ１０ａ〜１０ｃに与えられる。
ＲＡＭ１０ａ〜１０ｃから出力されたデータは、ロジッ
ク部１１に与えられる。ロジック部１１で処理されたデ
ータは、外部出力ピン７から外部へ出力される。
【０００７】テストピン８に加えられる信号RAM-TEST
が、“１”の時、チップ５に内蔵されたＲＡＭ１０ａ〜
１０ｃの入力ピンは、セレクタ回路１２ａ〜１２ｃによ
りロジック部９から切り放され、ＲＡＭ−ＢＩＳＴ回路
１４と接続される。ＲＡＭ−ＢＩＳＴ回路１４は、テス
トパターンを発生する機能や、被テストの出力と期待値
の比較、テスト結果の圧縮などを行う。このＲＡＭ−Ｂ
ＩＳＴ回路１４は、ＲＡＭ１０ａ〜１０ｂをテストする
ために、種々のアドレスパターンを発生する。
が、“１”の時、チップ５に内蔵されたＲＡＭ１０ａ〜
１０ｃの入力ピンは、セレクタ回路１２ａ〜１２ｃによ
りロジック部９から切り放され、ＲＡＭ−ＢＩＳＴ回路
１４と接続される。ＲＡＭ−ＢＩＳＴ回路１４は、テス
トパターンを発生する機能や、被テストの出力と期待値
の比較、テスト結果の圧縮などを行う。このＲＡＭ−Ｂ
ＩＳＴ回路１４は、ＲＡＭ１０ａ〜１０ｂをテストする
ために、種々のアドレスパターンを発生する。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は上記のように構成されており、一つのチップ５内に複
数のメモリ回路１０ａ〜１０ｃを備えて構成される。こ
のメモリ回路１０ａ〜１０ｃは、内部のメモリセルアレ
イの構成が同じものに限られず、メモリセルの数や行数
や列数の異なるメモリセルアレイを有する場合がある。
上述の通り、チェッカボードパターンを書き込むために
は、行と列の双方に依存してデータの書き込みを制御し
なければならないため、メモリセルアレイの構成が異な
るメモリ回路があれば、構成が異なるメモリ回路に合わ
せて複数の書き込み回路を設ける必要があった。そのた
め、メモリセルアレイの構成が異なる複数のメモリ回路
のためのメモリテスト回路をチップ内に内蔵する場合に
は、テストを行うための構成が大きくなり、本来そのチ
ップが果たさなければならない機能を担当する回路を作
り込む領域が狭くなるという問題が生じる。
は上記のように構成されており、一つのチップ５内に複
数のメモリ回路１０ａ〜１０ｃを備えて構成される。こ
のメモリ回路１０ａ〜１０ｃは、内部のメモリセルアレ
イの構成が同じものに限られず、メモリセルの数や行数
や列数の異なるメモリセルアレイを有する場合がある。
上述の通り、チェッカボードパターンを書き込むために
は、行と列の双方に依存してデータの書き込みを制御し
なければならないため、メモリセルアレイの構成が異な
るメモリ回路があれば、構成が異なるメモリ回路に合わ
せて複数の書き込み回路を設ける必要があった。そのた
め、メモリセルアレイの構成が異なる複数のメモリ回路
のためのメモリテスト回路をチップ内に内蔵する場合に
は、テストを行うための構成が大きくなり、本来そのチ
ップが果たさなければならない機能を担当する回路を作
り込む領域が狭くなるという問題が生じる。
【０００９】また、メモリセルの構成が異なる複数のメ
モリ回路に対してアドレス発生回路を共通化しようとす
ると、構成が異なるメモリ回路毎にテストを行う必要が
あった。
モリ回路に対してアドレス発生回路を共通化しようとす
ると、構成が異なるメモリ回路毎にテストを行う必要が
あった。
【００１０】この発明は上記の問題点を解消するために
なされたもので、メモリセルアレイの構成が異なる、換
言すればＸアドレス・Ｙアドレスの構成が異なるメモリ
回路間でアドレス発生回路を共用することにより、半導
体記憶装置内に設けられメモリテストを実施するための
アドレスを発生するアドレス発生回路の占有面積を小さ
くすることを目的とする。
なされたもので、メモリセルアレイの構成が異なる、換
言すればＸアドレス・Ｙアドレスの構成が異なるメモリ
回路間でアドレス発生回路を共用することにより、半導
体記憶装置内に設けられメモリテストを実施するための
アドレスを発生するアドレス発生回路の占有面積を小さ
くすることを目的とする。
【００１１】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、行列配置されその行数か列数の一方を示す
第１の縦アドレスデータと他方を示す第１の横アドレス
データとによりメモリセルが指定される第１のメモリセ
ルアレイ、及び入力端子に近いα個のレジスタに前記第
１の縦アドレスデータを記憶し残りのβ個のレジスタに
前記第２の横アドレスデータを記憶する第１のスキャン
パスを有する、第１のメモリ回路と、行列配置されその
行数か列数のうち前記第１の縦アドレスと同じ方を示す
第２の縦アドレスデータと他方を示す第２の横アドレス
データとによりメモリセルが指定される第２のメモリセ
ルアレイ、及び入力端子に近いα個のレジスタに前記第
２の縦アドレスデータを記憶し残りのγ個（ただし、γ
はβと等しくないものとする。）のレジスタに前記第２
の横アドレスデータを記憶する第２のスキャンパスを有
する、第２のメモリ回路と、前記第１及び第２のスキャ
ンパスに同時に出力するテスト用アドレスパターンを入
力端子から直列に入力して記憶するシフトレジスタ、及
び該シフトレジスタの所定のレジスタが記憶しているデ
ータに基づき前記テスト用アドレスパターンに関連づけ
て書込信号を生成する書込信号生成手段とを有するアド
レス発生回路とを備え、前記第１及び第２のスキャンパ
スにおいて、前記第１及び第２の縦アドレスデータ及び
前記第１及び第２の横アドレスデータの下位ビットは上
位ビットよりも各々の入力端子に近い各レジスタに記憶
されるよう構成され、前記第１及び第２のメモリ回路
は、前記テスト用アドレスパターン及び前記書込信号に
応じて前記第１及び第２のメモリセルアレイに、前記第
１及び第２のメモリ回路に共通な信号線を介して伝達さ
れる書込データを書き込むことを特徴とする。
記憶装置は、行列配置されその行数か列数の一方を示す
第１の縦アドレスデータと他方を示す第１の横アドレス
データとによりメモリセルが指定される第１のメモリセ
ルアレイ、及び入力端子に近いα個のレジスタに前記第
１の縦アドレスデータを記憶し残りのβ個のレジスタに
前記第２の横アドレスデータを記憶する第１のスキャン
パスを有する、第１のメモリ回路と、行列配置されその
行数か列数のうち前記第１の縦アドレスと同じ方を示す
第２の縦アドレスデータと他方を示す第２の横アドレス
データとによりメモリセルが指定される第２のメモリセ
ルアレイ、及び入力端子に近いα個のレジスタに前記第
２の縦アドレスデータを記憶し残りのγ個（ただし、γ
はβと等しくないものとする。）のレジスタに前記第２
の横アドレスデータを記憶する第２のスキャンパスを有
する、第２のメモリ回路と、前記第１及び第２のスキャ
ンパスに同時に出力するテスト用アドレスパターンを入
力端子から直列に入力して記憶するシフトレジスタ、及
び該シフトレジスタの所定のレジスタが記憶しているデ
ータに基づき前記テスト用アドレスパターンに関連づけ
て書込信号を生成する書込信号生成手段とを有するアド
レス発生回路とを備え、前記第１及び第２のスキャンパ
スにおいて、前記第１及び第２の縦アドレスデータ及び
前記第１及び第２の横アドレスデータの下位ビットは上
位ビットよりも各々の入力端子に近い各レジスタに記憶
されるよう構成され、前記第１及び第２のメモリ回路
は、前記テスト用アドレスパターン及び前記書込信号に
応じて前記第１及び第２のメモリセルアレイに、前記第
１及び第２のメモリ回路に共通な信号線を介して伝達さ
れる書込データを書き込むことを特徴とする。
【００１２】第２の発明に係る半導体記憶装置は、第１
の発明の半導体記憶装置において、前記書込信号を前記
書込データとして用いることを特徴とする。
の発明の半導体記憶装置において、前記書込信号を前記
書込データとして用いることを特徴とする。
【００１３】第３の発明に係る半導体記憶装置は、第１
の発明の半導体記憶装置において、前記書込データを生
成するためのデータ生成手段をさらに備え、前記第１及
び第２のメモリ回路は書込制御信号に応じて書込の許可
／禁止を制御され、該書込制御信号は前記書込信号に基
づいて生成されることを特徴とする。
の発明の半導体記憶装置において、前記書込データを生
成するためのデータ生成手段をさらに備え、前記第１及
び第２のメモリ回路は書込制御信号に応じて書込の許可
／禁止を制御され、該書込制御信号は前記書込信号に基
づいて生成されることを特徴とする。
【００１４】第４の発明に係る半導体記憶装置は、第１
ないし第３の発明の半導体記憶装置のうちの一つにおい
て、行列配置されその行数か列数の一方を示す第３の縦
アドレスデータと他方を示す第３の横アドレスデータと
によりメモリセルが指定される第３のメモリセルアレ
イ、及び入力端子に近いδ個（ただし、δはαと等しく
ないものとする。）のレジスタに前記第１の縦アドレス
データを記憶し残りのε個（ただし、εはβやγと等し
くないものとする。）のレジスタに前記第３の横アドレ
スデータを記憶する第３のスキャンパスを有する、第３
のメモリ回路をさらに備え、前記第１及び第２のメモリ
回路に共通な前記信号線は、前記第３のメモリ回路にも
共通であり、前記第３のメモリ回路は、前記テスト用ア
ドレスパターン及び前記書込信号に応じて前記第３のメ
モリセルアレイに、前記信号線を介して伝達される書込
データを書き込み、前記第１乃至第３のメモリ回路は、
それぞれ書込制御信号で個別に書込の許可／禁止が制御
可能であることを特徴とする。
ないし第３の発明の半導体記憶装置のうちの一つにおい
て、行列配置されその行数か列数の一方を示す第３の縦
アドレスデータと他方を示す第３の横アドレスデータと
によりメモリセルが指定される第３のメモリセルアレ
イ、及び入力端子に近いδ個（ただし、δはαと等しく
ないものとする。）のレジスタに前記第１の縦アドレス
データを記憶し残りのε個（ただし、εはβやγと等し
くないものとする。）のレジスタに前記第３の横アドレ
スデータを記憶する第３のスキャンパスを有する、第３
のメモリ回路をさらに備え、前記第１及び第２のメモリ
回路に共通な前記信号線は、前記第３のメモリ回路にも
共通であり、前記第３のメモリ回路は、前記テスト用ア
ドレスパターン及び前記書込信号に応じて前記第３のメ
モリセルアレイに、前記信号線を介して伝達される書込
データを書き込み、前記第１乃至第３のメモリ回路は、
それぞれ書込制御信号で個別に書込の許可／禁止が制御
可能であることを特徴とする。
【００１５】第５の発明に係る半導体記憶装置は、第１
ないし第４の発明の半導体記憶装置のうちの一つにおい
て、前記書込信号生成手段は、前記シフトレジスタの初
段のレジスタに記憶されているデータと（α＋１）段目
のレジスタに記憶されているデータの排他的論理和を出
力する論理素子を含むことを特徴とする。
ないし第４の発明の半導体記憶装置のうちの一つにおい
て、前記書込信号生成手段は、前記シフトレジスタの初
段のレジスタに記憶されているデータと（α＋１）段目
のレジスタに記憶されているデータの排他的論理和を出
力する論理素子を含むことを特徴とする。
【００１６】第６の発明に係る半導体記憶装置は、メモ
リセルアレイ、該メモリセルアレイの第１の行アドレス
データを記憶するための第１のスキャンパス、及び該メ
モリセルアレイの第１の列アドレスデータを記憶するた
めの第２のスキャンパスを有する複数のメモリ回路と、
前記第１のスキャンパスへ第１のテスト用アドレスパタ
ーンを出力するため第２の行アドレスデータを記憶する
第１のシフトレジスタ、前記第２のスキャンパスへ第２
のテスト用アドレスパターンを出力するため第２の列ア
ドレスデータを記憶する第２のシフトレジスタ、及び前
記第１及び第２のシフトレジスタのうちの少なくともレ
ジスタに記憶されているデータを基に前記第１及び第２
のテスト用アドレスパターンに関連づけて前記メモリセ
ルアレイの書込信号を生成する書込信号生成手段を有す
るアドレス発生回路とを備え、前記第１のスキャンパス
は、前記第１の行アドレスデータの下位ビットが上位ビ
ットより前記第１のスキャンパスの入力端子に近く記憶
されるよう構成され、前記第２のスキャンパスは、前記
第１の列アドレスデータの下位ビットが上位ビットより
前記第２のスキャンパスの入力端子に近く記憶されるよ
う構成され、前記第１のシフトレジスタは、前記第２の
行アドレスデータの下位ビットが上位ビットより前記第
１のシフトレジスタの入力端子に近く記憶されるよう構
成され、前記第２のシフトレジスタは、前記第２の列ア
ドレスデータの下位ビットが上位ビットより前記第２の
シフトレジスタの入力端子に近く記憶されるよう構成さ
れ、前記複数のメモリ回路は、前記第１及び第２のテス
ト用アドレスパターン及び前記書込信号に応じて前記メ
モリセルアレイに書込データを書き込むことを特徴とす
る。
リセルアレイ、該メモリセルアレイの第１の行アドレス
データを記憶するための第１のスキャンパス、及び該メ
モリセルアレイの第１の列アドレスデータを記憶するた
めの第２のスキャンパスを有する複数のメモリ回路と、
前記第１のスキャンパスへ第１のテスト用アドレスパタ
ーンを出力するため第２の行アドレスデータを記憶する
第１のシフトレジスタ、前記第２のスキャンパスへ第２
のテスト用アドレスパターンを出力するため第２の列ア
ドレスデータを記憶する第２のシフトレジスタ、及び前
記第１及び第２のシフトレジスタのうちの少なくともレ
ジスタに記憶されているデータを基に前記第１及び第２
のテスト用アドレスパターンに関連づけて前記メモリセ
ルアレイの書込信号を生成する書込信号生成手段を有す
るアドレス発生回路とを備え、前記第１のスキャンパス
は、前記第１の行アドレスデータの下位ビットが上位ビ
ットより前記第１のスキャンパスの入力端子に近く記憶
されるよう構成され、前記第２のスキャンパスは、前記
第１の列アドレスデータの下位ビットが上位ビットより
前記第２のスキャンパスの入力端子に近く記憶されるよ
う構成され、前記第１のシフトレジスタは、前記第２の
行アドレスデータの下位ビットが上位ビットより前記第
１のシフトレジスタの入力端子に近く記憶されるよう構
成され、前記第２のシフトレジスタは、前記第２の列ア
ドレスデータの下位ビットが上位ビットより前記第２の
シフトレジスタの入力端子に近く記憶されるよう構成さ
れ、前記複数のメモリ回路は、前記第１及び第２のテス
ト用アドレスパターン及び前記書込信号に応じて前記メ
モリセルアレイに書込データを書き込むことを特徴とす
る。
【００１７】
【発明の実施の形態】まず、発明に用いられるアドレス
発生回路について説明する。図１４は、アドレス発生回
路の構成とアドレス発生回路とメモリ回路の関係を説明
するためのブロック図である。図１４に、アドレス発生
回路を用いてメモリ回路の一種であるＲＡＭに、ＲＡＭ
の代表的なテストパターンであるチェッカボードパター
ンを書き込む様子を示す。
発生回路について説明する。図１４は、アドレス発生回
路の構成とアドレス発生回路とメモリ回路の関係を説明
するためのブロック図である。図１４に、アドレス発生
回路を用いてメモリ回路の一種であるＲＡＭに、ＲＡＭ
の代表的なテストパターンであるチェッカボードパター
ンを書き込む様子を示す。
【００１８】図１４において、２０はＲＡＭ、２１はテ
スト時にＲＡＭ２０へ与えるアドレスデータＡＤと書込
データＤＩとを発生するアドレス発生回路、２１はＳＩ
Ｗ信号と書込禁止信号ＷＩＮＨからＲＡＭ２０の書込制
御信号ＷＥＣを生成するＯＲゲートである。ＲＡＭ２０
は書き込み信号ＷＥＣ＝０でメモリセルアレイ２３への
データＤＩの書込を行う。図１４に示したＲＡＭ２０
は、テスト容易化設計法を用いて設計されており、テス
ト実行時にアドレス発生回路２１が発生するアドレスデ
ータをシリアルに入力できるよう、アドレス用のスキャ
ンパス２４を備えている。またロジックテスト時にＲＡ
Ｍ２０に誤って書き込みを行わないように、ＲＡＭ２０
は書き込み制御信号ＷＥＣによって制御可能に構成され
ている。
スト時にＲＡＭ２０へ与えるアドレスデータＡＤと書込
データＤＩとを発生するアドレス発生回路、２１はＳＩ
Ｗ信号と書込禁止信号ＷＩＮＨからＲＡＭ２０の書込制
御信号ＷＥＣを生成するＯＲゲートである。ＲＡＭ２０
は書き込み信号ＷＥＣ＝０でメモリセルアレイ２３への
データＤＩの書込を行う。図１４に示したＲＡＭ２０
は、テスト容易化設計法を用いて設計されており、テス
ト実行時にアドレス発生回路２１が発生するアドレスデ
ータをシリアルに入力できるよう、アドレス用のスキャ
ンパス２４を備えている。またロジックテスト時にＲＡ
Ｍ２０に誤って書き込みを行わないように、ＲＡＭ２０
は書き込み制御信号ＷＥＣによって制御可能に構成され
ている。
【００１９】アドレス発生回路２１は、リニアフィード
バックシフトレジスタ（以下ＬＦＳＲという。）２５
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタに
記憶されている所定のビットの値に応じて書込データＤ
Ｉを生成するための書込生成手段である排他的論理和回
路（以下ＸＯＲゲートという。）２７とを備えて構成さ
れている。ＬＦＳＲ２５は、４ビットのシフトレジスタ
２８と、シフトレジスタ２８の中の最も後段にあるレジ
スタの出力Ｙ０とその前の段の出力Ｘ０の非等価のブー
ル演算を行ってその結果を出力するＸＯＲゲート２９
と、ＸＯＲゲート２９の出力とＮＯＲゲート２６の出力
の排他的論理和をシフトレジスタ２８の初段のレジスタ
へ出力するＸＯＲゲート３０とを備えて構成される。Ｎ
ＯＲゲート２６は、シフトレジスタ２８の最も後段にあ
るレジスタを除く全てのレジスタの出力の否定論理和を
出力する。
バックシフトレジスタ（以下ＬＦＳＲという。）２５
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタに
記憶されている所定のビットの値に応じて書込データＤ
Ｉを生成するための書込生成手段である排他的論理和回
路（以下ＸＯＲゲートという。）２７とを備えて構成さ
れている。ＬＦＳＲ２５は、４ビットのシフトレジスタ
２８と、シフトレジスタ２８の中の最も後段にあるレジ
スタの出力Ｙ０とその前の段の出力Ｘ０の非等価のブー
ル演算を行ってその結果を出力するＸＯＲゲート２９
と、ＸＯＲゲート２９の出力とＮＯＲゲート２６の出力
の排他的論理和をシフトレジスタ２８の初段のレジスタ
へ出力するＸＯＲゲート３０とを備えて構成される。Ｎ
ＯＲゲート２６は、シフトレジスタ２８の最も後段にあ
るレジスタを除く全てのレジスタの出力の否定論理和を
出力する。
【００２０】図には示していないがシフトレジスタ２８
やスキャンパス２４はクロックに応じて動作する。最初
に”００００”が記憶されているとした場合、クロック
に応じてこのシフトレジスタ２８に順に記憶されるデー
タを表１に示す。
やスキャンパス２４はクロックに応じて動作する。最初
に”００００”が記憶されているとした場合、クロック
に応じてこのシフトレジスタ２８に順に記憶されるデー
タを表１に示す。
【００２１】
【表１】
【００２２】アドレス発生回路２１のＸＯＲゲート３０
の出力が、アドレスデータＡＤとなる。ＸＯＲゲート２
７は、シフトレジスタ２８の最も後段にあるレジスタの
出力Ｙ０とその前段のレジスタの出力Ｘ０の排他的論理
和を書込データＤＩとしてＲＡＭ２０に対して出力す
る。図に示したアドレス発生回路２１は、発生するアド
レスデータＡＤをアドレス用スキャンパス２４にシフト
インすることで、ＲＡＭ２０に対し、擬似ランダムによ
るアドレッシングを可能とするものである。
の出力が、アドレスデータＡＤとなる。ＸＯＲゲート２
７は、シフトレジスタ２８の最も後段にあるレジスタの
出力Ｙ０とその前段のレジスタの出力Ｘ０の排他的論理
和を書込データＤＩとしてＲＡＭ２０に対して出力す
る。図に示したアドレス発生回路２１は、発生するアド
レスデータＡＤをアドレス用スキャンパス２４にシフト
インすることで、ＲＡＭ２０に対し、擬似ランダムによ
るアドレッシングを可能とするものである。
【００２３】次にチェッカボードパターンをＲＡＭに書
き込むアルゴリズムについて説明する。まず、ＳＩＷ信
号＝０，書込禁止信号ＷＩＮＨ＝０にして、書込制御信
号ＷＥＣ＝１にする。書込制御信号ＷＥＣを“０”にす
ることで、ＲＡＭ２０は、受け取る書込データＤＩをメ
モリセルアレイ２３に書き込める状態となる。シフトレ
ジスタ２８の初期値は、"0000"とする。被テスト回路で
あるＲＡＭ２０のスキャンパス２４にも同じ値を初期値
として設定しておく（ここでは"0000"）。このように設
定することで、アドレス発生回路２１のシフトレジスタ
２８に記憶されているデータは、動作の初期からＲＡＭ
２０のスキャンパス２４に記憶されているデータと一致
し、ＲＡＭ２０のアドレスを示すことになる。ここでＸ
アドレス（行アドレスともいう。）の最下位ビットをＸ
（０）、Ｙアドレス（列アドレスともいう。）の最下位
ビットをＹ（０）と表す。また、書込データＤＩの値を
示す記号としてＤＡＴＡ０とＤＡＴＡ１を用いる。これ
らの記号で示すデータは、互いに他方のデータの否定の
演算を行うことによって得られるデータであるとする。
き込むアルゴリズムについて説明する。まず、ＳＩＷ信
号＝０，書込禁止信号ＷＩＮＨ＝０にして、書込制御信
号ＷＥＣ＝１にする。書込制御信号ＷＥＣを“０”にす
ることで、ＲＡＭ２０は、受け取る書込データＤＩをメ
モリセルアレイ２３に書き込める状態となる。シフトレ
ジスタ２８の初期値は、"0000"とする。被テスト回路で
あるＲＡＭ２０のスキャンパス２４にも同じ値を初期値
として設定しておく（ここでは"0000"）。このように設
定することで、アドレス発生回路２１のシフトレジスタ
２８に記憶されているデータは、動作の初期からＲＡＭ
２０のスキャンパス２４に記憶されているデータと一致
し、ＲＡＭ２０のアドレスを示すことになる。ここでＸ
アドレス（行アドレスともいう。）の最下位ビットをＸ
（０）、Ｙアドレス（列アドレスともいう。）の最下位
ビットをＹ（０）と表す。また、書込データＤＩの値を
示す記号としてＤＡＴＡ０とＤＡＴＡ１を用いる。これ
らの記号で示すデータは、互いに他方のデータの否定の
演算を行うことによって得られるデータであるとする。
【００２４】チェッカボードパターンをＲＡＭ２０に書
き込むためには、後述のルール(i)，(ii)に従わなけれ
ばならない。なお、exorは排他的論理和演算を行うこと
を示す演算子である。 (i)Ｘ０exorＹ０＝０になるアドレスにＤＡＴＡ０を書
き込む。 (ii)Ｙ０exorＸ０＝１になるアドレスにＤＡＴＡ１を書
き込む。
き込むためには、後述のルール(i)，(ii)に従わなけれ
ばならない。なお、exorは排他的論理和演算を行うこと
を示す演算子である。 (i)Ｘ０exorＹ０＝０になるアドレスにＤＡＴＡ０を書
き込む。 (ii)Ｙ０exorＸ０＝１になるアドレスにＤＡＴＡ１を書
き込む。
【００２５】すなわち、図１４に示すアドレス発生回路
２１が生成する書込データＤＩは、上記のルールに沿っ
て生成されており、アドレス発生回路２１によってメモ
リセルアレイ２３にチェッカボードパターンが書き込め
ることは明らかである。図１４のメモリセルアレイ２３
において、斜線で示した部分に“０”が書き込まれてい
るとするとＤＡＴＡ０，ＤＡＴＡ１がそれぞれ“０”，
“１”に対応する。つまり、上記(i)，(ii)のルール
は、(i´)，(ii´)に示すようになる。 (i´)Ｘ０exorＹ０＝０になるアドレスに“０”を書き
込む。 (ii´)Ｘ０exorＹ０＝１になるアドレスに“１”を書き
込む。
２１が生成する書込データＤＩは、上記のルールに沿っ
て生成されており、アドレス発生回路２１によってメモ
リセルアレイ２３にチェッカボードパターンが書き込め
ることは明らかである。図１４のメモリセルアレイ２３
において、斜線で示した部分に“０”が書き込まれてい
るとするとＤＡＴＡ０，ＤＡＴＡ１がそれぞれ“０”，
“１”に対応する。つまり、上記(i)，(ii)のルール
は、(i´)，(ii´)に示すようになる。 (i´)Ｘ０exorＹ０＝０になるアドレスに“０”を書き
込む。 (ii´)Ｘ０exorＹ０＝１になるアドレスに“１”を書き
込む。
【００２６】次に、ロウバーパターンをＲＡＭ２０に書
き込むためのルールを(iii)，(iv)に示す。 (iii)Ｘ０＝０になるアドレスにＤＡＴＡ０を書き込
む。 (iv)Ｘ０＝１になるアドレスにＤＡＴＡ１を書き込む。
き込むためのルールを(iii)，(iv)に示す。 (iii)Ｘ０＝０になるアドレスにＤＡＴＡ０を書き込
む。 (iv)Ｘ０＝１になるアドレスにＤＡＴＡ１を書き込む。
【００２７】また、カラムバーパターンをＲＡＭ２０に
書き込むためのルールを(v)，(vi)に示す。 (v)Ｙ０＝０になるアドレスにＤＡＴＡ０を書き込む。 (vi)Ｙ０＝１になるアドレスにＤＡＴＡ１を書き込む。
書き込むためのルールを(v)，(vi)に示す。 (v)Ｙ０＝０になるアドレスにＤＡＴＡ０を書き込む。 (vi)Ｙ０＝１になるアドレスにＤＡＴＡ１を書き込む。
【００２８】図１４に示したアドレス発生回路２１は、
ＬＦＳＲ２５を用いて構成されており、カウンタを用い
る場合に比べて、構成を簡略化できるとともに高速で動
作させることができる。
ＬＦＳＲ２５を用いて構成されており、カウンタを用い
る場合に比べて、構成を簡略化できるとともに高速で動
作させることができる。
【００２９】実施の形態１．以下この発明の実施の形態
１について説明する。図１及び図２は、実施の形態１に
おける半導体記憶装置の構成とチェッカボードパターン
の書込について説明するためのブロック図である。図１
及び図２は、一つの半導体記憶装置について記載されて
おり、それぞれ一つの半導体記憶装置の中の実際にメモ
リ回路とパターンを書き込んでいる回路に注目して書か
れたものである。図１及び図２において、２１Ａはチェ
ッカボードパターンを書き込むためにテスト時にアドレ
スパターンとともにメモリセルアレイに対する書込デー
タＤＩを発生するアドレス発生回路、２１Ｂはチェッカ
ボードパターンを書き込むためにテスト時にアドレスパ
ターンとともにメモリセルアレイに対する書込データＤ
Ｉを発生するアドレス発生回路、３１〜３３はそれぞれ
メモリセルアレイの構成が異なるＲＡＭ、４０〜４２は
それぞれＲＡＭ３１〜３３に対応して設けられＳＩＷ信
号と書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２から書込制御
信号ＷＥＣを生成して出力するＯＲゲートである。
１について説明する。図１及び図２は、実施の形態１に
おける半導体記憶装置の構成とチェッカボードパターン
の書込について説明するためのブロック図である。図１
及び図２は、一つの半導体記憶装置について記載されて
おり、それぞれ一つの半導体記憶装置の中の実際にメモ
リ回路とパターンを書き込んでいる回路に注目して書か
れたものである。図１及び図２において、２１Ａはチェ
ッカボードパターンを書き込むためにテスト時にアドレ
スパターンとともにメモリセルアレイに対する書込デー
タＤＩを発生するアドレス発生回路、２１Ｂはチェッカ
ボードパターンを書き込むためにテスト時にアドレスパ
ターンとともにメモリセルアレイに対する書込データＤ
Ｉを発生するアドレス発生回路、３１〜３３はそれぞれ
メモリセルアレイの構成が異なるＲＡＭ、４０〜４２は
それぞれＲＡＭ３１〜３３に対応して設けられＳＩＷ信
号と書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２から書込制御
信号ＷＥＣを生成して出力するＯＲゲートである。
【００３０】ＲＡＭ３１は、メモリセルアレイ３５とそ
のアドレスを指示するためのスキャンパス３４とを備え
る。スキャンパス３４にシリアルに入力されたデータ
は、スキャンパス３４の入力端子に近い方からメモリセ
ルアレイ３５のＹデコーダに与えるためのビットＹ０、
Ｘデコーダに与えるための最下位ビットＸ０、その上位
ビットＸ１、及び最上位ビットＸ２の順に記憶される。
ＲＡＭ３２は、メモリセルアレイ３７とそのアドレスを
指示するためのスキャンパス３６とを備える。スキャン
パス３６にシリアルに入力されたデータは、スキャンパ
ス３６の入力端子に近い方からメモリセルアレイ３７の
Ｙデコーダに与えるためのビットＹ０、Ｘデコーダに与
えるための最下位ビットＸ０、及び最上位ビットＸ１の
順に記憶される。ＲＡＭ３３は、メモリセルアレイ３９
とそのアドレスを指示するためのスキャンパス３８とを
備える。スキャンパス３８に入力されたデータは、スキ
ャンパス３８の入力端子に近い方からメモリセルアレイ
３９のＹデコーダに与えるための最下位ビットＹ０、最
上位ビットＹ１、Ｘデコーダに与えるための最下位ビッ
トＸ０、及び最上位ビットＸ１の順に記憶される。
のアドレスを指示するためのスキャンパス３４とを備え
る。スキャンパス３４にシリアルに入力されたデータ
は、スキャンパス３４の入力端子に近い方からメモリセ
ルアレイ３５のＹデコーダに与えるためのビットＹ０、
Ｘデコーダに与えるための最下位ビットＸ０、その上位
ビットＸ１、及び最上位ビットＸ２の順に記憶される。
ＲＡＭ３２は、メモリセルアレイ３７とそのアドレスを
指示するためのスキャンパス３６とを備える。スキャン
パス３６にシリアルに入力されたデータは、スキャンパ
ス３６の入力端子に近い方からメモリセルアレイ３７の
Ｙデコーダに与えるためのビットＹ０、Ｘデコーダに与
えるための最下位ビットＸ０、及び最上位ビットＸ１の
順に記憶される。ＲＡＭ３３は、メモリセルアレイ３９
とそのアドレスを指示するためのスキャンパス３８とを
備える。スキャンパス３８に入力されたデータは、スキ
ャンパス３８の入力端子に近い方からメモリセルアレイ
３９のＹデコーダに与えるための最下位ビットＹ０、最
上位ビットＹ１、Ｘデコーダに与えるための最下位ビッ
トＸ０、及び最上位ビットＸ１の順に記憶される。
【００３１】アドレス発生回路２１Ａは、ＬＦＳＲ２５
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタに
記憶されている所定のビットの値に応じて書込データＤ
Ｉを生成するための書込生成手段であるＸＯＲゲート２
７Ａとを備えて構成されている。アドレス発生回路２１
Ｂは、ＬＦＳＲ２５と、ＬＦＳＲ２５から“００００”
を出力させるためのＮＯＲゲート２６と、ＬＦＳＲ２５
のシフトレジスタに記憶されている所定のビットの値に
応じて書込データＤＩを生成するための書込生成手段で
あるＸＯＲゲート２７Ｂとを備えて構成されている。図
１及び図２に示したＬＦＳＲ２５も図１４に示したＬＦ
ＳＲ２５と同様に構成されている。図１及び図２におけ
るＬＦＳＲ２５とＮＯＲゲート２６の関係は、図１４に
示したＬＦＳＲ２５とＮＯＲゲート２６の関係と同じで
ある。ただし、アドレス発生回路２１Ａのシフトレジス
タ２８の各レジスタに記憶される１ビットのデータを、
入力端子に近い方からＹ０，Ｘ０，Ｘ１，Ｘ２と表す。
アドレス発生回路２１Ｂのシフトレジスタ２８の各レジ
スタに記憶される１ビットのデータを、入力端子に近い
方からＹ０，Ｙ１，Ｘ０，Ｘ１と表す。
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタに
記憶されている所定のビットの値に応じて書込データＤ
Ｉを生成するための書込生成手段であるＸＯＲゲート２
７Ａとを備えて構成されている。アドレス発生回路２１
Ｂは、ＬＦＳＲ２５と、ＬＦＳＲ２５から“００００”
を出力させるためのＮＯＲゲート２６と、ＬＦＳＲ２５
のシフトレジスタに記憶されている所定のビットの値に
応じて書込データＤＩを生成するための書込生成手段で
あるＸＯＲゲート２７Ｂとを備えて構成されている。図
１及び図２に示したＬＦＳＲ２５も図１４に示したＬＦ
ＳＲ２５と同様に構成されている。図１及び図２におけ
るＬＦＳＲ２５とＮＯＲゲート２６の関係は、図１４に
示したＬＦＳＲ２５とＮＯＲゲート２６の関係と同じで
ある。ただし、アドレス発生回路２１Ａのシフトレジス
タ２８の各レジスタに記憶される１ビットのデータを、
入力端子に近い方からＹ０，Ｘ０，Ｘ１，Ｘ２と表す。
アドレス発生回路２１Ｂのシフトレジスタ２８の各レジ
スタに記憶される１ビットのデータを、入力端子に近い
方からＹ０，Ｙ１，Ｘ０，Ｘ１と表す。
【００３２】アドレス発生回路２１Ａにおいて書込デー
タＤＩを発生する書込データ生成手段であるＸＯＲゲー
ト２７Ａは、シフトレジスタ２８の最も入力端子に近い
レジスタが記憶しているデータＹ０とその次段のレジス
タが記憶しているデータＸ０との排他的論理和を出力す
るよう構成されている。ＸＯＲゲート２７を用いること
で簡単な回路で構成できる。ＸＯＲゲート２７Ａから出
力される書込データＤＩは、ＲＡＭ３１〜３３に共通に
接続されている信号線４３を通して伝達される。ＲＡＭ
３１〜３３のメモリセルアレイ３５，３７，３９の構成
は、８×２，４×２，４×４である。そして、メモリセ
ルアレイ３５の中の所望のメモリセルを指定するための
Ｘアドレスは３ビット、Ｙアドレスは１ビットである。
メモリセルアレイ３７の中の所望のメモリセルを指定す
るためのＸアドレスは２ビット、Ｙアドレスは１ビット
である。また、メモリセルアレイ３９の中の所望のメモ
リセルを指定するためのＸアドレスは２ビット、Ｙアド
レスは２ビットである。スキャンパス３４，３６，３８
は共にＸＯＲゲート３０の出力端子に接続され、スキャ
ンパス３４，３６，３８は同じデータを受け取る。しか
し、メモリセルアレイ３５，３７，３９の構成がＲＡＭ
毎に異なることから、スキャンパス３４，３６，３８の
各レジスタの出力は、メモリセルアレイ３５，３７，３
９の構成に合うようにＸデコーダ及びＹデコーダに分配
される。図１に示されたＲＡＭ３１，３２のメモリセル
アレイ３５，３７は、互いに行数が異り、列数が等し
い。そのため、アドレス発生回路２１Ａから出力される
アドレスパターンを用いて、同時に、チェッカボードパ
ターンをメモリセルアレイ３５，３７に書き込むため
に、スキャンパス３４，３６の最も入力端子に近いレジ
スタのデータＹ０をＹデコーダに与え、その次段のレジ
スタのデータＸ０をＸデコーダの最下位ビットに割り当
てるよう構成される。
タＤＩを発生する書込データ生成手段であるＸＯＲゲー
ト２７Ａは、シフトレジスタ２８の最も入力端子に近い
レジスタが記憶しているデータＹ０とその次段のレジス
タが記憶しているデータＸ０との排他的論理和を出力す
るよう構成されている。ＸＯＲゲート２７を用いること
で簡単な回路で構成できる。ＸＯＲゲート２７Ａから出
力される書込データＤＩは、ＲＡＭ３１〜３３に共通に
接続されている信号線４３を通して伝達される。ＲＡＭ
３１〜３３のメモリセルアレイ３５，３７，３９の構成
は、８×２，４×２，４×４である。そして、メモリセ
ルアレイ３５の中の所望のメモリセルを指定するための
Ｘアドレスは３ビット、Ｙアドレスは１ビットである。
メモリセルアレイ３７の中の所望のメモリセルを指定す
るためのＸアドレスは２ビット、Ｙアドレスは１ビット
である。また、メモリセルアレイ３９の中の所望のメモ
リセルを指定するためのＸアドレスは２ビット、Ｙアド
レスは２ビットである。スキャンパス３４，３６，３８
は共にＸＯＲゲート３０の出力端子に接続され、スキャ
ンパス３４，３６，３８は同じデータを受け取る。しか
し、メモリセルアレイ３５，３７，３９の構成がＲＡＭ
毎に異なることから、スキャンパス３４，３６，３８の
各レジスタの出力は、メモリセルアレイ３５，３７，３
９の構成に合うようにＸデコーダ及びＹデコーダに分配
される。図１に示されたＲＡＭ３１，３２のメモリセル
アレイ３５，３７は、互いに行数が異り、列数が等し
い。そのため、アドレス発生回路２１Ａから出力される
アドレスパターンを用いて、同時に、チェッカボードパ
ターンをメモリセルアレイ３５，３７に書き込むため
に、スキャンパス３４，３６の最も入力端子に近いレジ
スタのデータＹ０をＹデコーダに与え、その次段のレジ
スタのデータＸ０をＸデコーダの最下位ビットに割り当
てるよう構成される。
【００３３】チェッカボードパターンを書き込むとき
は、まず、ＳＩＷ信号を“０”に設定し、書込禁止信号
をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２＝１の
ように設定して、ＲＡＭ３１，３２を書込可能な状態と
し、ＲＡＭ３３を書込不能の状態にする。この状態で、
ＸＯＲゲート２７Ａから書込データＤＩをアドレスパタ
ーンとともにＲＡＭ３１〜３３に供給する。メモリセル
アレイ３５，３７のＸアドレス及びＹアドレスの最下位
ビットが異なるセルに“１”が書き込まれ、Ｘアドレス
及びＹアドレスが同じセルに“０”が書き込まれる。Ｒ
ＡＭ３１，３２は、このようにして書き込み動作が終了
したとき、図１に示すようなチェッカボードパターンが
書き込まれている。なお、図１及び図２において、斜線
が付されたセルは、“０”が書き込まれたセルで、何も
付されていないセルには“１”が書き込まれており、×
が付されているセルは不定の状態である。
は、まず、ＳＩＷ信号を“０”に設定し、書込禁止信号
をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２＝１の
ように設定して、ＲＡＭ３１，３２を書込可能な状態と
し、ＲＡＭ３３を書込不能の状態にする。この状態で、
ＸＯＲゲート２７Ａから書込データＤＩをアドレスパタ
ーンとともにＲＡＭ３１〜３３に供給する。メモリセル
アレイ３５，３７のＸアドレス及びＹアドレスの最下位
ビットが異なるセルに“１”が書き込まれ、Ｘアドレス
及びＹアドレスが同じセルに“０”が書き込まれる。Ｒ
ＡＭ３１，３２は、このようにして書き込み動作が終了
したとき、図１に示すようなチェッカボードパターンが
書き込まれている。なお、図１及び図２において、斜線
が付されたセルは、“０”が書き込まれたセルで、何も
付されていないセルには“１”が書き込まれており、×
が付されているセルは不定の状態である。
【００３４】次に、ＳＩＷ信号を“０”に保ったまま、
書込禁止信号をＷＩＮＨ０＝１，ＷＩＮＨ１＝１，ＷＩ
ＮＨ２＝０に設定して、ＲＡＭ３３に図２に示したＸＯ
Ｒゲート２７Ｂから書込信号ＤＩを供給する。メモリセ
ルアレイ３９の中のＸアドレス及びＹアドレスの最下位
ビットが異なるセルに“１”が書き込まれ、Ｘアドレス
及びＹアドレスが同じセルに“０”が書き込まれる。Ｒ
ＡＭ３３は、このようにして書き込み動作が終了したと
き、図２に示すようなチェッカボードパターンが書き込
まれている。なお、図示省略しているが、アドレス発生
回路２１Ａ，２１Ｂと信号線４３との接続の切り替え
は、セレクタ等により行われる。また、アドレス発生回
路２１Ａ，２１Ｂの違いは、ＸＯＲゲート２７Ａ，２７
Ｂの入力端子とシフトレジスタ２８との接続関係だけで
あるので、この接続をセレクタで切り替えてアドレス発
生回路２１Ａ，２１Ｂの切り替えを行ってもよい。
書込禁止信号をＷＩＮＨ０＝１，ＷＩＮＨ１＝１，ＷＩ
ＮＨ２＝０に設定して、ＲＡＭ３３に図２に示したＸＯ
Ｒゲート２７Ｂから書込信号ＤＩを供給する。メモリセ
ルアレイ３９の中のＸアドレス及びＹアドレスの最下位
ビットが異なるセルに“１”が書き込まれ、Ｘアドレス
及びＹアドレスが同じセルに“０”が書き込まれる。Ｒ
ＡＭ３３は、このようにして書き込み動作が終了したと
き、図２に示すようなチェッカボードパターンが書き込
まれている。なお、図示省略しているが、アドレス発生
回路２１Ａ，２１Ｂと信号線４３との接続の切り替え
は、セレクタ等により行われる。また、アドレス発生回
路２１Ａ，２１Ｂの違いは、ＸＯＲゲート２７Ａ，２７
Ｂの入力端子とシフトレジスタ２８との接続関係だけで
あるので、この接続をセレクタで切り替えてアドレス発
生回路２１Ａ，２１Ｂの切り替えを行ってもよい。
【００３５】図１に示したように、Ｙアドレスの最下位
ビットがスキャンパスの入力端子に最も近いレジスタに
割り付けられ、ＹアドレスがＸアドレスより入力端子側
に割り付けられており、かつＸアドレス及びＹアドレス
の下位ビットが上位ビットより入力端子に近いレジスタ
に割り付けられている。そのため、同じＹアドレス数の
ＲＡＭであれば、Ｘアドレスの最下位ビットが割り付け
られているレジスタは入力端子から数えて同じ順番の所
に配置される。従って、アドレス発生回路のシフトレジ
スタにおいて、Ｘアドレスの最下位ビットＸ０及びＹア
ドレスの最下位ビットＹ０を記憶するレジスタはそれら
のメモリ回路にとって共通である。そこでシフトレジス
タにおいて、Ｘアドレスの最下位ビットＸ０とＹアドレ
スの最下位ビットＹ０に相当するレジスタが記憶してい
る値の排他的論理和を書込データＤＩとし、それらメモ
リ回路に与えて同時にチェッカボードパターンを書き込
むことができる。この時アドレス発生回路はＸアドレス
数が大きい方のメモリ回路に合わせてアドレスパターン
を発生させる。
ビットがスキャンパスの入力端子に最も近いレジスタに
割り付けられ、ＹアドレスがＸアドレスより入力端子側
に割り付けられており、かつＸアドレス及びＹアドレス
の下位ビットが上位ビットより入力端子に近いレジスタ
に割り付けられている。そのため、同じＹアドレス数の
ＲＡＭであれば、Ｘアドレスの最下位ビットが割り付け
られているレジスタは入力端子から数えて同じ順番の所
に配置される。従って、アドレス発生回路のシフトレジ
スタにおいて、Ｘアドレスの最下位ビットＸ０及びＹア
ドレスの最下位ビットＹ０を記憶するレジスタはそれら
のメモリ回路にとって共通である。そこでシフトレジス
タにおいて、Ｘアドレスの最下位ビットＸ０とＹアドレ
スの最下位ビットＹ０に相当するレジスタが記憶してい
る値の排他的論理和を書込データＤＩとし、それらメモ
リ回路に与えて同時にチェッカボードパターンを書き込
むことができる。この時アドレス発生回路はＸアドレス
数が大きい方のメモリ回路に合わせてアドレスパターン
を発生させる。
【００３６】図１及び図２に示した２つのアドレス発生
回路２１Ａ，２１Ｂによって、３つのＲＡＭ３１〜３３
にチェッカボードパターンを書き込むことができ、アド
レス発生回路の個数を減らして、図１８に示したＲＡＭ
−ＢＩＳＴ回路１４の占有面積を減少させることができ
る。また、書込制御信号ＷＥＣによってＲＡＭ３１〜３
３の書込許可／禁止を制御可能に構成することにより、
書込データＡＤを供給するための信号線をＲＡＭ３１〜
３３の間で共通化でき、集積度を向上することができ
る。
回路２１Ａ，２１Ｂによって、３つのＲＡＭ３１〜３３
にチェッカボードパターンを書き込むことができ、アド
レス発生回路の個数を減らして、図１８に示したＲＡＭ
−ＢＩＳＴ回路１４の占有面積を減少させることができ
る。また、書込制御信号ＷＥＣによってＲＡＭ３１〜３
３の書込許可／禁止を制御可能に構成することにより、
書込データＡＤを供給するための信号線をＲＡＭ３１〜
３３の間で共通化でき、集積度を向上することができ
る。
【００３７】ここで、ＬＦＳＲを用いてアドレス発生回
路を構成したのは、カウンタを用いてアドレス発生回路
を構成する場合に比べて、その回路構成が簡略化され、
アドレス発生回路の占有面積をさらに少なくすることが
できるからである。なお、メモリ回路としては、ＲＡＭ
以外に、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ等があり、Ｒ
ＡＭ以外のメモリ回路に対してもこの発明は適用でき
る。
路を構成したのは、カウンタを用いてアドレス発生回路
を構成する場合に比べて、その回路構成が簡略化され、
アドレス発生回路の占有面積をさらに少なくすることが
できるからである。なお、メモリ回路としては、ＲＡＭ
以外に、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ等があり、Ｒ
ＡＭ以外のメモリ回路に対してもこの発明は適用でき
る。
【００３８】次に、図３及び図４を用いて、ＬＦＳＲ２
５及びＮＯＲゲート２６を含むアドレス発生回路により
ＲＡＭ３１〜３３へのロウバーパターンの書き込みにつ
いて説明する。図３及び図４において、アドレス発生回
路２１Ｃ，２１Ｄは、ＬＦＳＲ２５と、ＬＦＳＲ２５か
ら“００００”を出力させるためのＮＯＲゲート２６と
を備えて構成されている。ＲＡＭ３１，３２にロウバー
パターンを書き込むための書込データＤＩは、アドレス
発生回路２１Ｃのシフトレジスタ２８の入力端子から２
番目のレジスタに記憶されているデータである。また、
ＲＡＭ３３にロウバーパターンを書き込むための書込デ
ータＤＩは、アドレス発生回路２１Ｄのシフトレジスタ
２８の入力端子から３番目のレジスタに記憶されている
データである。そのため、アドレス発生回路２１Ｃ，２
１Ｄには、図１に示したＸＯＲゲート２７Ａや図２に示
したＸＯＲゲート２７Ｂに相当する論理素子は設けられ
ていない。
５及びＮＯＲゲート２６を含むアドレス発生回路により
ＲＡＭ３１〜３３へのロウバーパターンの書き込みにつ
いて説明する。図３及び図４において、アドレス発生回
路２１Ｃ，２１Ｄは、ＬＦＳＲ２５と、ＬＦＳＲ２５か
ら“００００”を出力させるためのＮＯＲゲート２６と
を備えて構成されている。ＲＡＭ３１，３２にロウバー
パターンを書き込むための書込データＤＩは、アドレス
発生回路２１Ｃのシフトレジスタ２８の入力端子から２
番目のレジスタに記憶されているデータである。また、
ＲＡＭ３３にロウバーパターンを書き込むための書込デ
ータＤＩは、アドレス発生回路２１Ｄのシフトレジスタ
２８の入力端子から３番目のレジスタに記憶されている
データである。そのため、アドレス発生回路２１Ｃ，２
１Ｄには、図１に示したＸＯＲゲート２７Ａや図２に示
したＸＯＲゲート２７Ｂに相当する論理素子は設けられ
ていない。
【００３９】ＲＡＭ３１，３２にロウバーパターンを書
き込むためには、まず、ＳＩＷ信号を“０”に設定し、
書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ０＝０，ＷＩ
ＮＨ２＝１のように設定して、ＲＡＭ３１，３２を書込
可能な状態とし、ＲＡＭ３３を書込不能の状態にする。
この状態で、アドレス発生回路２１Ｃのシフトレジスタ
２８の２番目のレジスタから書込データＤＩをアドレス
パターンとともにＲＡＭ３１〜３３に供給する。メモリ
セルアレイ３５，３７において、Ｘアドレスの第２位の
ビットが“１”のセルに“１”が書き込まれ、その他の
セルに“０”が書き込まれる。ＲＡＭ３１，３２は、こ
のようにして書き込み動作が終了したとき、図３に示す
ようなロウバーパターンが書き込まれている。ＲＡＭ３
３にロウバーパターンを書き込むためには、ＳＩＷ信号
を“０”に設定し、書込禁止信号をＷＩＮＨ０＝０，Ｗ
ＩＮＨ２＝１のように設定して、アドレス発生回路２１
Ｄのシフトレジスタ２８の３番目のレジスタから書込デ
ータＤＩを信号線４３をアドレスパターンとともにＲＡ
Ｍ３１〜３３に供給する。メモリセルアレイ３９におい
て、Ｘアドレスの第２位のビットが“１”のセルに
“１”が書き込まれ、その他のセルに“０”が書き込ま
れる。ＲＡＭ３３は、このようにして書き込み動作が終
了したとき、図４に示すようなロウバーパターンが書き
込まれている。
き込むためには、まず、ＳＩＷ信号を“０”に設定し、
書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ０＝０，ＷＩ
ＮＨ２＝１のように設定して、ＲＡＭ３１，３２を書込
可能な状態とし、ＲＡＭ３３を書込不能の状態にする。
この状態で、アドレス発生回路２１Ｃのシフトレジスタ
２８の２番目のレジスタから書込データＤＩをアドレス
パターンとともにＲＡＭ３１〜３３に供給する。メモリ
セルアレイ３５，３７において、Ｘアドレスの第２位の
ビットが“１”のセルに“１”が書き込まれ、その他の
セルに“０”が書き込まれる。ＲＡＭ３１，３２は、こ
のようにして書き込み動作が終了したとき、図３に示す
ようなロウバーパターンが書き込まれている。ＲＡＭ３
３にロウバーパターンを書き込むためには、ＳＩＷ信号
を“０”に設定し、書込禁止信号をＷＩＮＨ０＝０，Ｗ
ＩＮＨ２＝１のように設定して、アドレス発生回路２１
Ｄのシフトレジスタ２８の３番目のレジスタから書込デ
ータＤＩを信号線４３をアドレスパターンとともにＲＡ
Ｍ３１〜３３に供給する。メモリセルアレイ３９におい
て、Ｘアドレスの第２位のビットが“１”のセルに
“１”が書き込まれ、その他のセルに“０”が書き込ま
れる。ＲＡＭ３３は、このようにして書き込み動作が終
了したとき、図４に示すようなロウバーパターンが書き
込まれている。
【００４０】次に、図５を用いて、ＬＦＳＲ２５及びＮ
ＯＲゲート２６を含むアドレス発生回路によりＲＡＭ３
１〜３３へのカラムバーパターンの書き込みについて説
明する。図５において、アドレス発生回路２１Ｅは、Ｌ
ＦＳＲ２５と、ＬＦＳＲ２５から“００００”を出力さ
せるためのＮＯＲゲート２６とを備えて構成されてい
る。ＲＡＭ３１〜３３にカラムバーパターンを書き込む
ための書込データＤＩは、シフトレジスタ２８の初段の
レジスタに記憶されているデータである。そのため、ア
ドレス発生回路２１Ｅには、図１に示したＸＯＲゲート
２７Ａや図２に示したＸＯＲゲート２７Ｂに相当する論
理素子は設けられていない。
ＯＲゲート２６を含むアドレス発生回路によりＲＡＭ３
１〜３３へのカラムバーパターンの書き込みについて説
明する。図５において、アドレス発生回路２１Ｅは、Ｌ
ＦＳＲ２５と、ＬＦＳＲ２５から“００００”を出力さ
せるためのＮＯＲゲート２６とを備えて構成されてい
る。ＲＡＭ３１〜３３にカラムバーパターンを書き込む
ための書込データＤＩは、シフトレジスタ２８の初段の
レジスタに記憶されているデータである。そのため、ア
ドレス発生回路２１Ｅには、図１に示したＸＯＲゲート
２７Ａや図２に示したＸＯＲゲート２７Ｂに相当する論
理素子は設けられていない。
【００４１】ＲＡＭ３１〜３３にカラムバーパターンを
書き込むためには、まず、ＳＩＷ信号を“０”に設定
し、書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ０＝０，
ＷＩＮＨ２＝０のように設定して、ＲＡＭ３１〜３３を
書込可能な状態とする。この状態で、シフトレジスタ２
８の１番目のレジスタから書込データＤＩをアドレスパ
ターンとともにＲＡＭ３１〜３３に供給する。メモリセ
ルアレイ３５，３７，３９において、Ｙアドレスの最下
位ビットが“１”のセルに“１”が書き込まれ、その他
のセルに“０”が書き込まれる。ＲＡＭ３１〜３３は、
このようにして書き込み動作が終了したとき、図５に示
すようなカラムバーパターンが書き込まれている。
書き込むためには、まず、ＳＩＷ信号を“０”に設定
し、書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ０＝０，
ＷＩＮＨ２＝０のように設定して、ＲＡＭ３１〜３３を
書込可能な状態とする。この状態で、シフトレジスタ２
８の１番目のレジスタから書込データＤＩをアドレスパ
ターンとともにＲＡＭ３１〜３３に供給する。メモリセ
ルアレイ３５，３７，３９において、Ｙアドレスの最下
位ビットが“１”のセルに“１”が書き込まれ、その他
のセルに“０”が書き込まれる。ＲＡＭ３１〜３３は、
このようにして書き込み動作が終了したとき、図５に示
すようなカラムバーパターンが書き込まれている。
【００４２】上記の態様は、列数が同じ場合についての
説明であったが、行数が同じ場合についても同様にＲＡ
Ｍ−ＢＩＳＴ回路１４の回路縮小が可能である。図６及
び図７は、実施の形態１の他の態様により構成された半
導体記憶装置の構成を示すブロック図である。
説明であったが、行数が同じ場合についても同様にＲＡ
Ｍ−ＢＩＳＴ回路１４の回路縮小が可能である。図６及
び図７は、実施の形態１の他の態様により構成された半
導体記憶装置の構成を示すブロック図である。
【００４３】図６及び図７において、５０Ａはチェッカ
ボードパターンを書き込むためにテスト時にアドレスパ
ターンとともにメモリセルアレイに対する書込データＤ
Ｉを発生するアドレス発生回路、５０Ｂはチェッカボー
ドパターンを書き込むためにテスト時にアドレスパター
ンとともにメモリセルアレイに対する書込データＤＩを
発生するアドレス発生回路、５５〜５７はそれぞれメモ
リセルアレイの構成が異なるＲＡＭ、６４〜６６はそれ
ぞれＲＡＭ５５〜５７に対応して設けられＳＩＷ信号と
書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２から書込制御信号
ＷＥＣを生成して出力するＯＲゲートである。
ボードパターンを書き込むためにテスト時にアドレスパ
ターンとともにメモリセルアレイに対する書込データＤ
Ｉを発生するアドレス発生回路、５０Ｂはチェッカボー
ドパターンを書き込むためにテスト時にアドレスパター
ンとともにメモリセルアレイに対する書込データＤＩを
発生するアドレス発生回路、５５〜５７はそれぞれメモ
リセルアレイの構成が異なるＲＡＭ、６４〜６６はそれ
ぞれＲＡＭ５５〜５７に対応して設けられＳＩＷ信号と
書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２から書込制御信号
ＷＥＣを生成して出力するＯＲゲートである。
【００４４】ＲＡＭ５５は、メモリセルアレイ５９とそ
のアドレスを指示するためのスキャンパス５８とを備え
る。スキャンパス５８にシリアルに入力されたデータ
は、スキャンパス５８の入力端子に近い方からメモリセ
ルアレイ３５のＸデコーダに与えるための最下位ビット
Ｘ０、その上位ビットＸ１、最上位ビットＸ２、及びＹ
デコーダに与えるためのビットＹ０の順に記憶される。
ＲＡＭ５６は、メモリセルアレイ６１とそのアドレスを
指示するためのスキャンパス６０とを備える。スキャン
パス６０にシリアルに入力されたデータは、スキャンパ
ス６０の入力端子に近い方からメモリセルアレイ３７の
Ｘデコーダに与えるための最下位ビットＸ０、最上位ビ
ットＸ１、及びＹデコーダに与えるための最下位ビット
Ｙ０、及び最上位ビットＹ１の順に記憶される。ＲＡＭ
５７は、メモリセルアレイ６３とそのアドレスを指示す
るためのスキャンパス６２とを備える。スキャンパス６
２にシリアルに入力されたデータは、スキャンパス６２
の入力端子に近い方からメモリセルアレイ６３のＸデコ
ーダに与えるための最下位ビットＸ０、最上位ビットＸ
１、Ｙデコーダに与えるための最下位ビットＹ０、及び
最上位ビットＹ１の順に記憶される。
のアドレスを指示するためのスキャンパス５８とを備え
る。スキャンパス５８にシリアルに入力されたデータ
は、スキャンパス５８の入力端子に近い方からメモリセ
ルアレイ３５のＸデコーダに与えるための最下位ビット
Ｘ０、その上位ビットＸ１、最上位ビットＸ２、及びＹ
デコーダに与えるためのビットＹ０の順に記憶される。
ＲＡＭ５６は、メモリセルアレイ６１とそのアドレスを
指示するためのスキャンパス６０とを備える。スキャン
パス６０にシリアルに入力されたデータは、スキャンパ
ス６０の入力端子に近い方からメモリセルアレイ３７の
Ｘデコーダに与えるための最下位ビットＸ０、最上位ビ
ットＸ１、及びＹデコーダに与えるための最下位ビット
Ｙ０、及び最上位ビットＹ１の順に記憶される。ＲＡＭ
５７は、メモリセルアレイ６３とそのアドレスを指示す
るためのスキャンパス６２とを備える。スキャンパス６
２にシリアルに入力されたデータは、スキャンパス６２
の入力端子に近い方からメモリセルアレイ６３のＸデコ
ーダに与えるための最下位ビットＸ０、最上位ビットＸ
１、Ｙデコーダに与えるための最下位ビットＹ０、及び
最上位ビットＹ１の順に記憶される。
【００４５】アドレス発生回路５０Ａは、ＬＦＳＲ２５
と、ＮＯＲゲート５２と、ＬＦＳＲ２５のシフトレジス
タに記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込生成手段であるＸＯＲゲー
ト５３Ａとを備えて構成されている。アドレス発生回路
５０Ｂは、ＬＦＳＲ２５と、ＮＯＲゲート５２と、ＬＦ
Ｓ２５のシフトレジスタに記憶されている所定のビット
の値に応じて書込データＤＩを生成するための書込生成
手段であるＸＯＲゲート５３Ｂとを備えて構成されてい
る。チェッカボードパターンを書き込むときは、まず、
書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、ＲＡＭ
５５を書込不能状態に、ＲＡＭ５６，５７を書込可能状
態にする。そして、アドレス発生回路５０Ａによって、
ＲＡＭ５６，５７にチェッカボードパターンを書き込
む。次に、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によっ
て、ＲＡＭ５５を書込可能状態に、ＲＡＭ５６，５７を
書込不能状態にする。そして、アドレス発生回路５０Ｂ
によって、ＲＡＭ５５にチェッカボードパターンを書き
込む。なお、図では省略しているが、アドレス発生回路
５０Ａ，５０Ｂと信号線５４との接続の切り替えは、例
えば、セレクタを用いて行われる。
と、ＮＯＲゲート５２と、ＬＦＳＲ２５のシフトレジス
タに記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込生成手段であるＸＯＲゲー
ト５３Ａとを備えて構成されている。アドレス発生回路
５０Ｂは、ＬＦＳＲ２５と、ＮＯＲゲート５２と、ＬＦ
Ｓ２５のシフトレジスタに記憶されている所定のビット
の値に応じて書込データＤＩを生成するための書込生成
手段であるＸＯＲゲート５３Ｂとを備えて構成されてい
る。チェッカボードパターンを書き込むときは、まず、
書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、ＲＡＭ
５５を書込不能状態に、ＲＡＭ５６，５７を書込可能状
態にする。そして、アドレス発生回路５０Ａによって、
ＲＡＭ５６，５７にチェッカボードパターンを書き込
む。次に、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によっ
て、ＲＡＭ５５を書込可能状態に、ＲＡＭ５６，５７を
書込不能状態にする。そして、アドレス発生回路５０Ｂ
によって、ＲＡＭ５５にチェッカボードパターンを書き
込む。なお、図では省略しているが、アドレス発生回路
５０Ａ，５０Ｂと信号線５４との接続の切り替えは、例
えば、セレクタを用いて行われる。
【００４６】次に、図８及び図９を用いて、ＬＦＳＲ２
５及びＮＯＲゲート２６を含むアドレス発生回路により
ＲＡＭ５５〜５７へのカラムバーパターンの書き込みに
ついて説明する。図８において、アドレス発生回路５０
Ｃは、ＬＦＳＲ２５と、ＮＯＲゲート５２とで構成さ
れ、書込データＤＩはシフトレジスタ２８の３番目のレ
ジスタに記憶されているデータである。図８において、
その他の図６と同じ符号で示された部分は、図６の同一
符号部分と同一又は相当する部分である。図９におい
て、アドレス発生回路５０Ｄは、ＬＦＳＲ２５と、ＮＯ
Ｒゲート５２とで構成され、書込データＤＩはシフトレ
ジスタ２８の最終段のレジスタに記憶されているデータ
である。図９において、その他の図７と同じ符号で示さ
れた部分は、図７の同一符号部分と同一又は相当する部
分である。カラムバーパターンを書き込むときは、ま
ず、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、Ｒ
ＡＭ５５を書込不能状態に、ＲＡＭ５６，５７を書込可
能状態にする。そして、アドレス発生回路５０Ｃによっ
て、ＲＡＭ５６，５７にカラムバーパターンを書き込
む。この書込が終了したとき、図８に示す状態になる。
次に、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、
ＲＡＭ５５を書込可能状態に、ＲＡＭ５６，５７を書込
不能状態にする。そして、アドレス発生回路５０Ｄによ
って、ＲＡＭ５５にカラムバーパターンを書き込む。こ
の書込が終了したとき、図９に示す状態となる。なお、
図では省略しているが、アドレス発生回路５０Ｃ，５０
Ｄと信号線５４との接続の切り替えは、例えば、セレク
タを用いて行われる。
５及びＮＯＲゲート２６を含むアドレス発生回路により
ＲＡＭ５５〜５７へのカラムバーパターンの書き込みに
ついて説明する。図８において、アドレス発生回路５０
Ｃは、ＬＦＳＲ２５と、ＮＯＲゲート５２とで構成さ
れ、書込データＤＩはシフトレジスタ２８の３番目のレ
ジスタに記憶されているデータである。図８において、
その他の図６と同じ符号で示された部分は、図６の同一
符号部分と同一又は相当する部分である。図９におい
て、アドレス発生回路５０Ｄは、ＬＦＳＲ２５と、ＮＯ
Ｒゲート５２とで構成され、書込データＤＩはシフトレ
ジスタ２８の最終段のレジスタに記憶されているデータ
である。図９において、その他の図７と同じ符号で示さ
れた部分は、図７の同一符号部分と同一又は相当する部
分である。カラムバーパターンを書き込むときは、ま
ず、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、Ｒ
ＡＭ５５を書込不能状態に、ＲＡＭ５６，５７を書込可
能状態にする。そして、アドレス発生回路５０Ｃによっ
て、ＲＡＭ５６，５７にカラムバーパターンを書き込
む。この書込が終了したとき、図８に示す状態になる。
次に、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、
ＲＡＭ５５を書込可能状態に、ＲＡＭ５６，５７を書込
不能状態にする。そして、アドレス発生回路５０Ｄによ
って、ＲＡＭ５５にカラムバーパターンを書き込む。こ
の書込が終了したとき、図９に示す状態となる。なお、
図では省略しているが、アドレス発生回路５０Ｃ，５０
Ｄと信号線５４との接続の切り替えは、例えば、セレク
タを用いて行われる。
【００４７】実施の形態２．実施の形態１では、アドレ
ス発生回路が、ＳＩＷ信号を“０”に固定し書込データ
ＤＩを、スキャンパスに対して出力するアドレスデータ
に合わせて変更していた。それに対し、実施の形態２で
は、アドレス発生回路が、書き込みたいアドレスに対し
てのみＳＩＷ＝０にするようＳＩＷ信号を発生する。こ
のアドレス発生回路により、チェッカボードパターンを
ＲＡＭに書き込むとき、書込データＤＩはアドレス発生
回路が一周期アドレスパターンを発生する間固定する書
込データ生成回路から与えられる。実施の形態２による
効果は、実施の形態１による効果と同様である。
ス発生回路が、ＳＩＷ信号を“０”に固定し書込データ
ＤＩを、スキャンパスに対して出力するアドレスデータ
に合わせて変更していた。それに対し、実施の形態２で
は、アドレス発生回路が、書き込みたいアドレスに対し
てのみＳＩＷ＝０にするようＳＩＷ信号を発生する。こ
のアドレス発生回路により、チェッカボードパターンを
ＲＡＭに書き込むとき、書込データＤＩはアドレス発生
回路が一周期アドレスパターンを発生する間固定する書
込データ生成回路から与えられる。実施の形態２による
効果は、実施の形態１による効果と同様である。
【００４８】図１０及び図１１において、２１Ｆ，２１
Ｇはアドレス発生回路、４３はＲＡＭ３１〜３３に書込
データＤＩを与えるための共通の信号線、４４はチェッ
カボードパターンを書き込むための書込データを生成す
る書込データ生成回路、４５〜４７は書込制御信号ＷＥ
Ｃを生成するためのＮＯＲゲート、４８は書込データ生
成４４の出力に応じて書込データＤＩを反転するための
反転回路であり、その他図１と同一符号のものは図１の
同一符号部分と同一又は相当する部分である。
Ｇはアドレス発生回路、４３はＲＡＭ３１〜３３に書込
データＤＩを与えるための共通の信号線、４４はチェッ
カボードパターンを書き込むための書込データを生成す
る書込データ生成回路、４５〜４７は書込制御信号ＷＥ
Ｃを生成するためのＮＯＲゲート、４８は書込データ生
成４４の出力に応じて書込データＤＩを反転するための
反転回路であり、その他図１と同一符号のものは図１の
同一符号部分と同一又は相当する部分である。
【００４９】チェッカボードパターンを書き込むとき
は、まず、書込データ生成回路４４が、例えば、書込デ
ータＤＩである出力を“１”に固定する。また、書込禁
止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２
＝１のように設定され、ＲＡＭ３３は書込不能状態に、
ＲＡＭ３１，３２は書込可能状態になる。アドレス発生
回路２１Ｆはアドレスパターンを出力するが、出力する
アドレスパターンにおいてＸ０exorＹ０＝１の関係を満
たすとき、ＸＯＲゲート２７ｃが“１”をＳＩＷ信号と
して出力する。このとき反転回路４８はＸＯＲゲート２
７の出力の反転は行わない。そのため、ＲＡＭ３１，３
２において、ＸアドレスとＹアドレスの最下位ビットの
値が異なるセルにのみ、書込データＤＩ（ここでは、Ｄ
Ｉ＝１である。）が書き込まれる。
は、まず、書込データ生成回路４４が、例えば、書込デ
ータＤＩである出力を“１”に固定する。また、書込禁
止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２
＝１のように設定され、ＲＡＭ３３は書込不能状態に、
ＲＡＭ３１，３２は書込可能状態になる。アドレス発生
回路２１Ｆはアドレスパターンを出力するが、出力する
アドレスパターンにおいてＸ０exorＹ０＝１の関係を満
たすとき、ＸＯＲゲート２７ｃが“１”をＳＩＷ信号と
して出力する。このとき反転回路４８はＸＯＲゲート２
７の出力の反転は行わない。そのため、ＲＡＭ３１，３
２において、ＸアドレスとＹアドレスの最下位ビットの
値が異なるセルにのみ、書込データＤＩ（ここでは、Ｄ
Ｉ＝１である。）が書き込まれる。
【００５０】アドレス発生回路２１Ｆが被テスト回路で
あるＲＡＭ３１〜３３に対して全てのアドレスを生成し
た後、言い換えればテスト用アドレスパターンの一周期
の終了後、書込データ生成回路４４が出力を変更する。
ここでは、書込データ生成回路４４の出力が、“１”か
ら“０”に変更されて固定される。そして、反転回路で
もその接続の切り替えが行われ、ＯＲゲート４５〜４７
はＸＯＲゲート２７ｃと書込禁止信号ＷＩＮＨ０〜ＷＩ
ＮＨ２の論理和を書込制御信号ＷＥＣとしてＲＡＭ３１
〜３３に対して出力する。そのため、ＲＡＭ３１，３２
において、ＸアドレスとＹアドレスの最下位ビットの値
が同じセルにのみ、書込データＤＩ（ここでは、ＤＩ＝
０である。）が書き込まれ、図１０に示すようにＲＡＭ
３１，３２にチェッカボードパターンが書き込まれる。
あるＲＡＭ３１〜３３に対して全てのアドレスを生成し
た後、言い換えればテスト用アドレスパターンの一周期
の終了後、書込データ生成回路４４が出力を変更する。
ここでは、書込データ生成回路４４の出力が、“１”か
ら“０”に変更されて固定される。そして、反転回路で
もその接続の切り替えが行われ、ＯＲゲート４５〜４７
はＸＯＲゲート２７ｃと書込禁止信号ＷＩＮＨ０〜ＷＩ
ＮＨ２の論理和を書込制御信号ＷＥＣとしてＲＡＭ３１
〜３３に対して出力する。そのため、ＲＡＭ３１，３２
において、ＸアドレスとＹアドレスの最下位ビットの値
が同じセルにのみ、書込データＤＩ（ここでは、ＤＩ＝
０である。）が書き込まれ、図１０に示すようにＲＡＭ
３１，３２にチェッカボードパターンが書き込まれる。
【００５１】次に、ＯＲゲート４５〜４７に与えられる
ＳＩＷ信号がＸＯＲゲート２７ｄから与えられるよう
に、アドレス発生回路２１Ｆ，２１ＧとＮＯＲゲート４
５〜４７間の接続が切り替えられる。書込禁止信号をＷ
ＩＮＨ０＝１，ＷＩＮＨ１＝１，ＷＩＮＨ２＝０のよう
に設定し、ＲＡＭ３３は書込可能状態に、ＲＡＭ３１，
３２は書込不能状態に設定される。そして、書込信号生
成手段であるＸＯＲゲート２７ｄ及び反転回路４８で生
成されるＳＩＷ信号によって上記と同じように図１１に
示すようなチェッカボードパターンがメモリセルアレイ
３９に書き込まれる。
ＳＩＷ信号がＸＯＲゲート２７ｄから与えられるよう
に、アドレス発生回路２１Ｆ，２１ＧとＮＯＲゲート４
５〜４７間の接続が切り替えられる。書込禁止信号をＷ
ＩＮＨ０＝１，ＷＩＮＨ１＝１，ＷＩＮＨ２＝０のよう
に設定し、ＲＡＭ３３は書込可能状態に、ＲＡＭ３１，
３２は書込不能状態に設定される。そして、書込信号生
成手段であるＸＯＲゲート２７ｄ及び反転回路４８で生
成されるＳＩＷ信号によって上記と同じように図１１に
示すようなチェッカボードパターンがメモリセルアレイ
３９に書き込まれる。
【００５２】実施の形態３．以下この発明の実施の形態
３について図１２を用いて説明する。図１２は、実施の
形態３における半導体記憶装置の構成を示すブロック図
である。図１２において、７０はチェッカボードパター
ンを書き込むためにテスト時にアドレスパターンととも
にメモリセルアレイに対する書込データＤＩを発生する
アドレス発生回路、８４〜８５はそれぞれメモリセルア
レイの構成が異なるＲＡＭ、８３はそれぞれＲＡＭ８４
〜８６に対応して設けられＳＩＷ信号と書込禁止信号Ｗ
ＩＮＨから書込制御信号ＷＥＣを生成して出力するＯＲ
ゲートである。
３について図１２を用いて説明する。図１２は、実施の
形態３における半導体記憶装置の構成を示すブロック図
である。図１２において、７０はチェッカボードパター
ンを書き込むためにテスト時にアドレスパターンととも
にメモリセルアレイに対する書込データＤＩを発生する
アドレス発生回路、８４〜８５はそれぞれメモリセルア
レイの構成が異なるＲＡＭ、８３はそれぞれＲＡＭ８４
〜８６に対応して設けられＳＩＷ信号と書込禁止信号Ｗ
ＩＮＨから書込制御信号ＷＥＣを生成して出力するＯＲ
ゲートである。
【００５３】ＲＡＭ８４は、メモリセルアレイ８９とそ
のアドレスを指示するための第１及び第２のスキャンパ
ス８７，８８とを備える。第１のスキャンパス８７に入
力されたデータは、スキャンパス８７の入力端子に近い
方からメモリセルアレイ８９のＸデコーダに与えるため
の最下位ビットＸ０、その上位のビットトＸ１、及び最
上位ビットＸ２の順に記憶される。第２のスキャンパス
８８に入力されたデータは、第２のスキャンパス８８の
入力端子に最も近い方にメモリセルアレイ８８のＹデコ
ーダに与えるための最下位ビットＹ０が配置されるよう
に記憶される。ＲＡＭ８５は、メモリセルアレイ９２と
そのアドレスを指示するための第１及び第２のスキャン
パス９０，９１とを備える。第１のスキャンパス９０に
入力されたデータは、第１のスキャンパス９０の入力端
子に近い方からメモリセルアレイ９２のＸデコーダに与
えるための最下位ビットＸ０、最上位ビットＸ１の順に
記憶される。第２のスキャンパス９１に入力されたデー
タは、Ｙデコーダに与えるための最下位ビットＹ０が入
力端子に最も近くなるように記憶される。ＲＡＭ８６
は、メモリセルアレイ９５とそのアドレスを指示するた
めの第１及び第２のスキャンパス９３，９４とを備え
る。第１のスキャンパス９３に入力されたデータは、第
１のスキャンパス９３の入力端子に近い方からメモリセ
ルアレイ９５のＸデコーダに与えるための最下位ビット
Ｘ０、その上位ビットＸ１の順に記憶される。第２のス
キャンパス９４に入力されたデータは、第２のスキャン
パス９４の入力端子に近い方からメモリセルアレイ９５
のＹデコーダに与えるための最下位ビットＹ０、その上
位ビットＹ１の順に記憶される。
のアドレスを指示するための第１及び第２のスキャンパ
ス８７，８８とを備える。第１のスキャンパス８７に入
力されたデータは、スキャンパス８７の入力端子に近い
方からメモリセルアレイ８９のＸデコーダに与えるため
の最下位ビットＸ０、その上位のビットトＸ１、及び最
上位ビットＸ２の順に記憶される。第２のスキャンパス
８８に入力されたデータは、第２のスキャンパス８８の
入力端子に最も近い方にメモリセルアレイ８８のＹデコ
ーダに与えるための最下位ビットＹ０が配置されるよう
に記憶される。ＲＡＭ８５は、メモリセルアレイ９２と
そのアドレスを指示するための第１及び第２のスキャン
パス９０，９１とを備える。第１のスキャンパス９０に
入力されたデータは、第１のスキャンパス９０の入力端
子に近い方からメモリセルアレイ９２のＸデコーダに与
えるための最下位ビットＸ０、最上位ビットＸ１の順に
記憶される。第２のスキャンパス９１に入力されたデー
タは、Ｙデコーダに与えるための最下位ビットＹ０が入
力端子に最も近くなるように記憶される。ＲＡＭ８６
は、メモリセルアレイ９５とそのアドレスを指示するた
めの第１及び第２のスキャンパス９３，９４とを備え
る。第１のスキャンパス９３に入力されたデータは、第
１のスキャンパス９３の入力端子に近い方からメモリセ
ルアレイ９５のＸデコーダに与えるための最下位ビット
Ｘ０、その上位ビットＸ１の順に記憶される。第２のス
キャンパス９４に入力されたデータは、第２のスキャン
パス９４の入力端子に近い方からメモリセルアレイ９５
のＹデコーダに与えるための最下位ビットＹ０、その上
位ビットＹ１の順に記憶される。
【００５４】アドレス発生回路７０は、ＬＦＳＲ７１
と、最終段のレジスタの出力の否定を初段のレジスタの
入力にフィードバックするよう構成された２ビットのシ
フトレジスタ７２と、ＬＦＳＲ７１から“００００”を
出力させるためのＮＯＲゲート７４と、ＬＦＳＲ７１の
シフトレジスタとシフトレジスタ７２に記憶されている
所定のビットの値に応じて書込データＤＩを生成するた
めの書込生成手段であるＸＯＲゲート７５と、ＬＦＳＲ
７１のシフトレジスタを動作させるクロックを発生する
クロック発生回路７３とを備えて構成されている。図１
２に示したＬＦＳＲ７１も図１４に示したＬＦＳＲ２５
と同様に構成されている。図１２におけるＬＦＳＲ７１
とＮＯＲゲート７４の関係は、図１４に示したＬＦＳＲ
２５とＮＯＲゲート２６の関係と同じである。ただし、
アドレス発生回路７０のシフトレジスタ７５の各レジス
タに記憶される１ビットのデータを、入力端子に近い方
からＸ０，Ｘ１，Ｘ２と表す。また、シフトレジスタ７
９の各レジスタに記憶される１ビットのデータを、入力
端子に近い方からＹ０，Ｙ１と表す。
と、最終段のレジスタの出力の否定を初段のレジスタの
入力にフィードバックするよう構成された２ビットのシ
フトレジスタ７２と、ＬＦＳＲ７１から“００００”を
出力させるためのＮＯＲゲート７４と、ＬＦＳＲ７１の
シフトレジスタとシフトレジスタ７２に記憶されている
所定のビットの値に応じて書込データＤＩを生成するた
めの書込生成手段であるＸＯＲゲート７５と、ＬＦＳＲ
７１のシフトレジスタを動作させるクロックを発生する
クロック発生回路７３とを備えて構成されている。図１
２に示したＬＦＳＲ７１も図１４に示したＬＦＳＲ２５
と同様に構成されている。図１２におけるＬＦＳＲ７１
とＮＯＲゲート７４の関係は、図１４に示したＬＦＳＲ
２５とＮＯＲゲート２６の関係と同じである。ただし、
アドレス発生回路７０のシフトレジスタ７５の各レジス
タに記憶される１ビットのデータを、入力端子に近い方
からＸ０，Ｘ１，Ｘ２と表す。また、シフトレジスタ７
９の各レジスタに記憶される１ビットのデータを、入力
端子に近い方からＹ０，Ｙ１と表す。
【００５５】アドレス発生回路７０において書込データ
ＤＩを発生する書込データ生成手段であるＸＯＲゲート
７５は、シフトレジスタ７６の最も入力端子に近いレジ
スタが記憶しているデータＸ０とシフトレジスタ７９の
最も入力端子に近いレジスタが記憶しているデータＹ０
との排他的論理和を出力するよう構成されている。ＸＯ
Ｒゲート２７Ａから出力される書込データＤＩは、ＲＡ
Ｍ８４〜８６に共通に接続されている信号線９６を通し
て伝達される。ＲＡＭ８４〜８６のメモリセルアレイ８
９，９２，９５の構成は、８×２，４×２，４×４であ
る。第１のスキャンパス８７，９０，９３は共にＸＯＲ
ゲート７８の出力端子及びシフトレジスタ７６の入力端
子に接続され、第１のスキャンパス８７，９０，９３及
びシフトレジスタ７６は同じデータを受け取る。また、
第２のスキャンパス８８，９１，９４は共にシフトレジ
スタ７９の入力端子及びインバータ８０の出力端子に接
続され、第２のスキャンパス８７，９０，９３及びシフ
トレジスタ７９は同じデータを受け取る。図１２に示し
たアドレス発生回路７０によってチェッカボードパター
ンを書き込むのであるが、各ＲＡＭ８４〜８６のアドレ
ス数とは関係なく、第１のスキャンパス８７，９０，９
３の初段のレジスタに記憶されるデータとシフトレジス
タ７６の初段のレジスタに書き込まれるデータは等し
く、第２のスキャンパス８８，９１，９４の初段のレジ
スタに書き込まれるデータとシフトレジスタ７９の初段
のレジスタに書き込まれるデータとは等しい。そこでシ
フトレジスタ７６に記憶されているデータＸ０とシフト
レジスタ７９に記憶されているデータＹ０の排他的論理
和を書込データＤＩとし、各ＲＡＭ８４〜８６に与える
ことで、メモリセルアレイの構成に関係なく、同時にチ
ェッカボードパータンを書き込むことができる。従って
書込禁止信号ＷＩＮＨも１つでよい。なお、ロウバーパ
ターンはシフトレジスタ７６の初段のレジスタが記憶し
ているデータＸ０を書込データＤＩとすることで、カラ
ムバーパターンはシフトレジスタ７９の初段のレジスタ
が記憶しているデータＹ０を書込データＤＩとすること
で、ＲＡＭ８４〜８６に同時に書込可能となる。この場
合、一つのアドレス発生回路７０で３つのＲＡＭ８４〜
８６に同時にメモリテストパターンを書き込むことがで
き、ＲＡＭ−ＢＩＳＴ回路１４の回路規模を縮小する効
果は大きい。
ＤＩを発生する書込データ生成手段であるＸＯＲゲート
７５は、シフトレジスタ７６の最も入力端子に近いレジ
スタが記憶しているデータＸ０とシフトレジスタ７９の
最も入力端子に近いレジスタが記憶しているデータＹ０
との排他的論理和を出力するよう構成されている。ＸＯ
Ｒゲート２７Ａから出力される書込データＤＩは、ＲＡ
Ｍ８４〜８６に共通に接続されている信号線９６を通し
て伝達される。ＲＡＭ８４〜８６のメモリセルアレイ８
９，９２，９５の構成は、８×２，４×２，４×４であ
る。第１のスキャンパス８７，９０，９３は共にＸＯＲ
ゲート７８の出力端子及びシフトレジスタ７６の入力端
子に接続され、第１のスキャンパス８７，９０，９３及
びシフトレジスタ７６は同じデータを受け取る。また、
第２のスキャンパス８８，９１，９４は共にシフトレジ
スタ７９の入力端子及びインバータ８０の出力端子に接
続され、第２のスキャンパス８７，９０，９３及びシフ
トレジスタ７９は同じデータを受け取る。図１２に示し
たアドレス発生回路７０によってチェッカボードパター
ンを書き込むのであるが、各ＲＡＭ８４〜８６のアドレ
ス数とは関係なく、第１のスキャンパス８７，９０，９
３の初段のレジスタに記憶されるデータとシフトレジス
タ７６の初段のレジスタに書き込まれるデータは等し
く、第２のスキャンパス８８，９１，９４の初段のレジ
スタに書き込まれるデータとシフトレジスタ７９の初段
のレジスタに書き込まれるデータとは等しい。そこでシ
フトレジスタ７６に記憶されているデータＸ０とシフト
レジスタ７９に記憶されているデータＹ０の排他的論理
和を書込データＤＩとし、各ＲＡＭ８４〜８６に与える
ことで、メモリセルアレイの構成に関係なく、同時にチ
ェッカボードパータンを書き込むことができる。従って
書込禁止信号ＷＩＮＨも１つでよい。なお、ロウバーパ
ターンはシフトレジスタ７６の初段のレジスタが記憶し
ているデータＸ０を書込データＤＩとすることで、カラ
ムバーパターンはシフトレジスタ７９の初段のレジスタ
が記憶しているデータＹ０を書込データＤＩとすること
で、ＲＡＭ８４〜８６に同時に書込可能となる。この場
合、一つのアドレス発生回路７０で３つのＲＡＭ８４〜
８６に同時にメモリテストパターンを書き込むことがで
き、ＲＡＭ−ＢＩＳＴ回路１４の回路規模を縮小する効
果は大きい。
【００５６】図１３は、実施の形態３の他の態様におけ
るアドレス発生回路の構成を示すブロック図である。図
１３において、１００は図１２に示したアドレス発生回
路７０に対応するアドレス発生回路であり、その他図１
２と同一符号のものは図１２の同一符号部分に相当する
部分である。
るアドレス発生回路の構成を示すブロック図である。図
１３において、１００は図１２に示したアドレス発生回
路７０に対応するアドレス発生回路であり、その他図１
２と同一符号のものは図１２の同一符号部分に相当する
部分である。
【００５７】図１３に示したアドレス発生回路１００が
図１２に示したアドレス発生回路７０と異なる点は、ア
ドレス発生回路７０がシフトレジスタ７９の状態に応じ
てシフトレジスタ７６を動作させるクロックを発生させ
ているのに対し、アドレス発生回路１００がシフトレジ
スタ７６の状態に応じてシフトレジスタ７９を動作させ
るクロックを発生させていることである。そのため、ア
ドレス発生回路１００には、ＮＯＲゲート７４の出力と
シフトレジスタ７６の最終段のレジスタの出力の否定論
理積を、シフトレジスタ７９の各レジスタに対して出力
するためのＮＡＮＤゲート１０１が設けられている。図
１３のアドレス発生回路１００において、メモリセルア
レイの構成の異なるＲＡＭ８４〜８６にチェッカボード
パターンの書込が可能になるのは、アドレス発生回路７
０を用いる場合と同じ理由である。
図１２に示したアドレス発生回路７０と異なる点は、ア
ドレス発生回路７０がシフトレジスタ７９の状態に応じ
てシフトレジスタ７６を動作させるクロックを発生させ
ているのに対し、アドレス発生回路１００がシフトレジ
スタ７６の状態に応じてシフトレジスタ７９を動作させ
るクロックを発生させていることである。そのため、ア
ドレス発生回路１００には、ＮＯＲゲート７４の出力と
シフトレジスタ７６の最終段のレジスタの出力の否定論
理積を、シフトレジスタ７９の各レジスタに対して出力
するためのＮＡＮＤゲート１０１が設けられている。図
１３のアドレス発生回路１００において、メモリセルア
レイの構成の異なるＲＡＭ８４〜８６にチェッカボード
パターンの書込が可能になるのは、アドレス発生回路７
０を用いる場合と同じ理由である。
【００５８】なお、上記実施の形態３では、Ｙ０，Ｙ１
を記憶するためのシフトレジスタ７２は、レジスタを２
つしか持っていないためＸＯＲゲートでフィードバック
を行うＬＦＳＲとは異なる構成となっているが、３ビッ
ト以上のアドレス記憶する場合にはＬＦＳＲを用いるこ
とはいうまでもない。
を記憶するためのシフトレジスタ７２は、レジスタを２
つしか持っていないためＸＯＲゲートでフィードバック
を行うＬＦＳＲとは異なる構成となっているが、３ビッ
ト以上のアドレス記憶する場合にはＬＦＳＲを用いるこ
とはいうまでもない。
【００５９】次に、複数の構成の異なるＲＡＭに対して
チェッカボードパターンを書き込む際、列数が同じメモ
リセルアレイを有するＲＡＭに対して同時に処理ができ
ない場合について説明する。図１５はＸアドレス数、Ｙ
アドレス数がそれぞれ異なる３つのＲＡＭ１２０〜１２
２にチェッカボードパターンを書き込む様子を示してい
る。
チェッカボードパターンを書き込む際、列数が同じメモ
リセルアレイを有するＲＡＭに対して同時に処理ができ
ない場合について説明する。図１５はＸアドレス数、Ｙ
アドレス数がそれぞれ異なる３つのＲＡＭ１２０〜１２
２にチェッカボードパターンを書き込む様子を示してい
る。
【００６０】ＲＡＭ１２０は８×２のメモリセルアレイ
１２６を有している。ＲＡＭ１２１は４×２のメモリセ
ルアレイ１２７を有している。ＲＡＭ１２２は４×４の
メモリセルアレイ１２８を有している。
１２６を有している。ＲＡＭ１２１は４×２のメモリセ
ルアレイ１２７を有している。ＲＡＭ１２２は４×４の
メモリセルアレイ１２８を有している。
【００６１】ここでＲＡＭ１２０に対して図１のアドレ
ス発生回路２１Ａと同じようにして、チェッカボードパ
ターンを書き込もうとすると、図１５に示すように、Ｒ
ＡＭ１２１には正しくチェッカボードパターンは書き込
まれない。従来のスキャンパス１２３〜１２４は、Ｘア
ドレス及びＹアドレスの上位ビットが入力端子に近い側
に記憶されるように構成されている。そのため、シフト
レジスタ２８の最終段のレジスタに記憶されたデータＹ
０とスキャンパス１２４の最終段に記憶されたデータＹ
０が一致せず、シフトレジスタ２８の第３段目のレジス
タに記憶されたデータＸ０とスキャンパス１２４の第２
段目に記憶されたデータＸ０が一致せず、ＲＡＭ１２１
においてチェッカボードパターンの書込ができなくなっ
ている。
ス発生回路２１Ａと同じようにして、チェッカボードパ
ターンを書き込もうとすると、図１５に示すように、Ｒ
ＡＭ１２１には正しくチェッカボードパターンは書き込
まれない。従来のスキャンパス１２３〜１２４は、Ｘア
ドレス及びＹアドレスの上位ビットが入力端子に近い側
に記憶されるように構成されている。そのため、シフト
レジスタ２８の最終段のレジスタに記憶されたデータＹ
０とスキャンパス１２４の最終段に記憶されたデータＹ
０が一致せず、シフトレジスタ２８の第３段目のレジス
タに記憶されたデータＸ０とスキャンパス１２４の第２
段目に記憶されたデータＸ０が一致せず、ＲＡＭ１２１
においてチェッカボードパターンの書込ができなくなっ
ている。
【図１】 この発明の実施の形態１によるアドレス発生
回路の構成及びそれによりチェッカボードパターンを書
き込む様子を示すブロック図である。
回路の構成及びそれによりチェッカボードパターンを書
き込む様子を示すブロック図である。
【図２】 この発明の実施の形態１によるアドレス発生
回路の構成及びそれによりチェッカボードパターンを書
き込む様子を示すブロック図である。
回路の構成及びそれによりチェッカボードパターンを書
き込む様子を示すブロック図である。
【図３】 この発明の実施の形態１によるアドレス発生
回路の構成及びそれによりロウバーパターンを書き込む
様子を示すブロック図である。
回路の構成及びそれによりロウバーパターンを書き込む
様子を示すブロック図である。
【図４】 この発明の実施の形態１によるアドレス発生
回路の構成及びそれによりロウバーパターンを書き込む
様子を示すブロック図である。
回路の構成及びそれによりロウバーパターンを書き込む
様子を示すブロック図である。
【図５】 この発明の実施の形態１によるアドレス発生
回路の構成及びそれによりカラムバーパターンを書き込
む様子を示すブロック図である。
回路の構成及びそれによりカラムバーパターンを書き込
む様子を示すブロック図である。
【図６】 この発明の実施の形態１によるアドレス発生
回路の他の態様及びそれによりチェッカボードパターン
を書き込む様子を示すブロック図である。
回路の他の態様及びそれによりチェッカボードパターン
を書き込む様子を示すブロック図である。
【図７】 この発明の実施の形態１によるアドレス発生
回路の他の態様及びそれによりチェッカボードパターン
を書き込む様子を示すブロック図である。
回路の他の態様及びそれによりチェッカボードパターン
を書き込む様子を示すブロック図である。
【図８】 この発明の実施の形態１によるアドレス発生
回路の他の態様及びそれによりカラムバーパターンを書
き込む様子を示すブロック図である。
回路の他の態様及びそれによりカラムバーパターンを書
き込む様子を示すブロック図である。
【図９】 この発明の実施の形態１によるアドレス発生
回路の他の態様及びそれによりカラムバーパターンを書
き込む様子を示すブロック図である。
回路の他の態様及びそれによりカラムバーパターンを書
き込む様子を示すブロック図である。
【図１０】 この発明の実施の形態２によるアドレス発
生回路の構成及びそれによりチェッカボードパターンを
書き込む様子を示すブロック図である。
生回路の構成及びそれによりチェッカボードパターンを
書き込む様子を示すブロック図である。
【図１１】 この発明の実施の形態２によるアドレス発
生回路の構成及びそれによりチェッカボードパターンを
書き込む様子を示すブロック図である。
生回路の構成及びそれによりチェッカボードパターンを
書き込む様子を示すブロック図である。
【図１２】 この発明の実施の形態３によるアドレス発
生回路の構成及びそれによりチェッカボードパターンを
書き込む様子を示すブロック図である。
生回路の構成及びそれによりチェッカボードパターンを
書き込む様子を示すブロック図である。
【図１３】 この発明の実施の形態３によるアドレス発
生回路の他の態様及びそれによりチェッカボードパター
ンを書き込む様子を示すブロック図である。
生回路の他の態様及びそれによりチェッカボードパター
ンを書き込む様子を示すブロック図である。
【図１４】 この発明で用いられるアドレス発生回路の
構成を説明するための図である。
構成を説明するための図である。
【図１５】 チェッカボードパターンを同時に書き込め
ない場合の半導体記憶装置の構成を説明するためのブロ
ック図である。
ない場合の半導体記憶装置の構成を説明するためのブロ
ック図である。
【図１６】 チェッカボードパターンが書き込まれるメ
モリセルアレイとデコーダとの関係を示す論理図であ
る。
モリセルアレイとデコーダとの関係を示す論理図であ
る。
【図１７】 図１６に示したメモリセルアレイに書き込
まれたチェッカボードパターンを示す概念図である。
まれたチェッカボードパターンを示す概念図である。
【図１８】 メモリテスト回路が内蔵された半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
１ メモリセルアレイ、２ Ｘデコーダ、３ Ｙデコー
ダ、５ チップ、１２ａ〜１２ｃ セレクタ、１０ａ〜
１０ｃ，３１〜３３，５５〜５７，８４〜８６ＲＡＭ、
２１Ａ〜２１Ｇ，５０Ａ〜５０Ｃ，７０，１００ アド
レス発生回路。
ダ、５ チップ、１２ａ〜１２ｃ セレクタ、１０ａ〜
１０ｃ，３１〜３３，５５〜５７，８４〜８６ＲＡＭ、
２１Ａ〜２１Ｇ，５０Ａ〜５０Ｃ，７０，１００ アド
レス発生回路。
【手続補正書】
【提出日】平成８年９月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図１６は例えば、特開平３−５９８９７
号公報に記載されているメモリセルアレイ（ＥＰＲＯＭ
セルアレイ）１とその中のセルを選択するためのＸデコ
ーダ２とＹデコーダ３を有する半導体記憶装置の構成を
示す図である。メモリセルアレイ１上のセルは、アドレ
スデータＡ０，Ａ１，Ａ２をＹデコーダ３でデコード
し、アドレスデータＡ３，Ａ４，Ａ５をＸデコーダ２で
デコードすることにより選択される。
号公報に記載されているメモリセルアレイ（ＥＰＲＯＭ
セルアレイ）１とその中のセルを選択するためのＸデコ
ーダ２とＹデコーダ３を有する半導体記憶装置の構成を
示す図である。メモリセルアレイ１上のセルは、アドレ
スデータＡ０，Ａ１，Ａ２をＹデコーダ３でデコード
し、アドレスデータＡ３，Ａ４，Ａ５をＸデコーダ２で
デコードすることにより選択される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】チェッカボードパターンをメモリセルアレ
イ１に書き込むためには、単純に奇数アドレス又は偶数
アドレスだけを選択して書き込みを行えばよいというも
のではない。Ｘデコーダ２で選択されるアドレスに応じ
てＹデコーダ３が選択するアドレスが偶数か奇数のどち
らかに分かれる。
イ１に書き込むためには、単純に奇数アドレス又は偶数
アドレスだけを選択して書き込みを行えばよいというも
のではない。Ｘデコーダ２で選択されるアドレスに応じ
てＹデコーダ３が選択するアドレスが偶数か奇数のどち
らかに分かれる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、行列配置されその行数か列数の一方を示す
第１の縦アドレスデータと他方を示す第１の横アドレス
データとによりメモリセルが指定される第１のメモリセ
ルアレイ、及び入力端子に近いα個のレジスタに前記第
１の縦アドレスデータを記憶し残りのβ個のレジスタに
前記第１の横アドレスデータを記憶する第１のスキャン
パスを有する、第１のメモリ回路と、行列配置されその
行数か列数のうち前記第１の縦アドレスデータと同じ方
を示す第２の縦アドレスデータと他方を示す第２の横ア
ドレスデータとによりメモリセルが指定される第２のメ
モリセルアレイ、及び入力端子に近いα個のレジスタに
前記第２の縦アドレスデータを記憶し残りのγ個（ただ
し、γはβと等しくないものとする。）のレジスタに前
記第２の横アドレスデータを記憶する第２のスキャンパ
スを有する、第２のメモリ回路と、前記第１及び第２の
スキャンパスに同時に出力するテスト用アドレスパター
ンを入力端子から直列に入力して記憶するシフトレジス
タ、及び該シフトレジスタの所定のレジスタが記憶して
いるデータに基づき前記テスト用アドレスパターンに関
連づけて書込信号を生成する書込信号生成手段とを有す
るアドレス発生回路とを備え、前記第１及び第２のスキ
ャンパスにおいて、前記第１及び第２の縦アドレスデー
タ及び前記第１及び第２の横アドレスデータの下位ビッ
トは上位ビットよりも各々の入力端子に近い各レジスタ
に記憶されるよう構成され、前記第１及び第２のメモリ
回路は、前記テスト用アドレスパターン及び前記書込信
号に応じて前記第１及び第２のメモリセルアレイに、前
記第１及び第２のメモリ回路に共通な信号線を介して伝
達される書込データを書き込むことを特徴とする。
記憶装置は、行列配置されその行数か列数の一方を示す
第１の縦アドレスデータと他方を示す第１の横アドレス
データとによりメモリセルが指定される第１のメモリセ
ルアレイ、及び入力端子に近いα個のレジスタに前記第
１の縦アドレスデータを記憶し残りのβ個のレジスタに
前記第１の横アドレスデータを記憶する第１のスキャン
パスを有する、第１のメモリ回路と、行列配置されその
行数か列数のうち前記第１の縦アドレスデータと同じ方
を示す第２の縦アドレスデータと他方を示す第２の横ア
ドレスデータとによりメモリセルが指定される第２のメ
モリセルアレイ、及び入力端子に近いα個のレジスタに
前記第２の縦アドレスデータを記憶し残りのγ個（ただ
し、γはβと等しくないものとする。）のレジスタに前
記第２の横アドレスデータを記憶する第２のスキャンパ
スを有する、第２のメモリ回路と、前記第１及び第２の
スキャンパスに同時に出力するテスト用アドレスパター
ンを入力端子から直列に入力して記憶するシフトレジス
タ、及び該シフトレジスタの所定のレジスタが記憶して
いるデータに基づき前記テスト用アドレスパターンに関
連づけて書込信号を生成する書込信号生成手段とを有す
るアドレス発生回路とを備え、前記第１及び第２のスキ
ャンパスにおいて、前記第１及び第２の縦アドレスデー
タ及び前記第１及び第２の横アドレスデータの下位ビッ
トは上位ビットよりも各々の入力端子に近い各レジスタ
に記憶されるよう構成され、前記第１及び第２のメモリ
回路は、前記テスト用アドレスパターン及び前記書込信
号に応じて前記第１及び第２のメモリセルアレイに、前
記第１及び第２のメモリ回路に共通な信号線を介して伝
達される書込データを書き込むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】第４の発明に係る半導体記憶装置は、第１
ないし第３の発明の半導体記憶装置のうちの一つにおい
て、行列配置されその行数か列数の一方を示す第３の縦
アドレスデータと他方を示す第３の横アドレスデータと
によりメモリセルが指定される第３のメモリセルアレ
イ、及び入力端子に近いδ個（ただし、δはαと等しく
ないものとする。）のレジスタに前記第１の縦アドレス
データを記憶し残りのε個（ただし、εはβやγと等し
くないものとする。）のレジスタに前記第３の横アドレ
スデータを記憶する第３のスキャンパスを有する、第３
のメモリ回路をさらに備え、前記第１及び第２のメモリ
回路に共通な前記信号線は、前記第３のメモリ回路にも
共通であり、前記第３のメモリ回路は、前記テスト用ア
ドレスパターン及び前記書込信号に応じて前記第３のメ
モリセルアレイに、前記信号線を介して伝達される前記
書込データを書き込み、前記第１乃至第３のメモリ回路
は、それぞれ書込制御信号で個別に書込の許可／禁止が
制御可能であることを特徴とする。
ないし第３の発明の半導体記憶装置のうちの一つにおい
て、行列配置されその行数か列数の一方を示す第３の縦
アドレスデータと他方を示す第３の横アドレスデータと
によりメモリセルが指定される第３のメモリセルアレ
イ、及び入力端子に近いδ個（ただし、δはαと等しく
ないものとする。）のレジスタに前記第１の縦アドレス
データを記憶し残りのε個（ただし、εはβやγと等し
くないものとする。）のレジスタに前記第３の横アドレ
スデータを記憶する第３のスキャンパスを有する、第３
のメモリ回路をさらに備え、前記第１及び第２のメモリ
回路に共通な前記信号線は、前記第３のメモリ回路にも
共通であり、前記第３のメモリ回路は、前記テスト用ア
ドレスパターン及び前記書込信号に応じて前記第３のメ
モリセルアレイに、前記信号線を介して伝達される前記
書込データを書き込み、前記第１乃至第３のメモリ回路
は、それぞれ書込制御信号で個別に書込の許可／禁止が
制御可能であることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図１４において、２０はＲＡＭ、２１はテ
スト時にＲＡＭ２０へ与えるアドレスデータＡＤと書込
データＤＩとを発生するアドレス発生回路、２２はＳＩ
Ｗ信号と書込禁止信号ＷＩＮＨからＲＡＭ２０の書込制
御信号ＷＥＣを生成するＯＲゲートである。ＲＡＭ２０
は書込制御信号ＷＥＣ＝０でメモリセルアレイ２３への
データＤＩの書込を行う。図１４に示したＲＡＭ２０
は、テスト容易化設計法を用いて設計されており、テス
ト実行時にアドレス発生回路２１が発生するアドレスデ
ータをシリアルに入力できるよう、アドレス用のスキャ
ンパス２４を備えている。またロジックテスト時にＲＡ
Ｍ２０に誤って書き込みを行わないように、ＲＡＭ２０
は書き込み制御信号ＷＥＣによって制御可能に構成され
ている。
スト時にＲＡＭ２０へ与えるアドレスデータＡＤと書込
データＤＩとを発生するアドレス発生回路、２２はＳＩ
Ｗ信号と書込禁止信号ＷＩＮＨからＲＡＭ２０の書込制
御信号ＷＥＣを生成するＯＲゲートである。ＲＡＭ２０
は書込制御信号ＷＥＣ＝０でメモリセルアレイ２３への
データＤＩの書込を行う。図１４に示したＲＡＭ２０
は、テスト容易化設計法を用いて設計されており、テス
ト実行時にアドレス発生回路２１が発生するアドレスデ
ータをシリアルに入力できるよう、アドレス用のスキャ
ンパス２４を備えている。またロジックテスト時にＲＡ
Ｍ２０に誤って書き込みを行わないように、ＲＡＭ２０
は書き込み制御信号ＷＥＣによって制御可能に構成され
ている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】アドレス発生回路２１は、リニアフィード
バックシフトレジスタ（以下ＬＦＳＲという。）２５
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタ２
８に記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込データ生成手段である排他
的論理和回路（以下ＸＯＲゲートという。）２７とを備
えて構成されている。ＬＦＳＲ２５は、４ビットのシフ
トレジスタ２８と、シフトレジスタ２８の中の最も後段
にあるレジスタの出力Ｙ０とその前の段の出力Ｘ０の非
等価のブール演算を行ってその結果を出力するＸＯＲゲ
ート２９と、ＸＯＲゲート２９の出力とＮＯＲゲート２
６の出力の排他的論理和をシフトレジスタ２８の初段の
レジスタへ出力するＸＯＲゲート３０とを備えて構成さ
れる。ＮＯＲゲート２６は、シフトレジスタ２８の最も
後段にあるレジスタを除く全てのレジスタの出力の否定
論理和を出力する。
バックシフトレジスタ（以下ＬＦＳＲという。）２５
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタ２
８に記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込データ生成手段である排他
的論理和回路（以下ＸＯＲゲートという。）２７とを備
えて構成されている。ＬＦＳＲ２５は、４ビットのシフ
トレジスタ２８と、シフトレジスタ２８の中の最も後段
にあるレジスタの出力Ｙ０とその前の段の出力Ｘ０の非
等価のブール演算を行ってその結果を出力するＸＯＲゲ
ート２９と、ＸＯＲゲート２９の出力とＮＯＲゲート２
６の出力の排他的論理和をシフトレジスタ２８の初段の
レジスタへ出力するＸＯＲゲート３０とを備えて構成さ
れる。ＮＯＲゲート２６は、シフトレジスタ２８の最も
後段にあるレジスタを除く全てのレジスタの出力の否定
論理和を出力する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】アドレス発生回路２１Ａは、ＬＦＳＲ２５
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタ２
８に記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込データ生成手段であるＸＯ
Ｒゲート２７Ａとを備えて構成されている。アドレス発
生回路２１Ｂは、ＬＦＳＲ２５と、ＬＦＳＲ２５から
“００００”を出力させるためのＮＯＲゲート２６と、
ＬＦＳＲ２５のシフトレジスタに記憶されている所定の
ビットの値に応じて書込データＤＩを生成するための書
込データ生成手段であるＸＯＲゲート２７Ｂとを備えて
構成されている。図１及び図２に示したＬＦＳＲ２５も
図１４に示したＬＦＳＲ２５と同様に構成されている。
図１及び図２におけるＬＦＳＲ２５とＮＯＲゲート２６
の関係は、図１４に示したＬＦＳＲ２５とＮＯＲゲート
２６の関係と同じである。ただし、アドレス発生回路２
１Ａのシフトレジスタ２８の各レジスタに記憶される１
ビットのデータを、入力端子に近い方からＹ０，Ｘ０，
Ｘ１，Ｘ２と表す。アドレス発生回路２１Ｂのシフトレ
ジスタ２８の各レジスタに記憶される１ビットのデータ
を、入力端子に近い方からＹ０，Ｙ１，Ｘ０，Ｘ１と表
す。
と、ＬＦＳＲ２５から“００００”を出力させるための
ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジスタ２
８に記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込データ生成手段であるＸＯ
Ｒゲート２７Ａとを備えて構成されている。アドレス発
生回路２１Ｂは、ＬＦＳＲ２５と、ＬＦＳＲ２５から
“００００”を出力させるためのＮＯＲゲート２６と、
ＬＦＳＲ２５のシフトレジスタに記憶されている所定の
ビットの値に応じて書込データＤＩを生成するための書
込データ生成手段であるＸＯＲゲート２７Ｂとを備えて
構成されている。図１及び図２に示したＬＦＳＲ２５も
図１４に示したＬＦＳＲ２５と同様に構成されている。
図１及び図２におけるＬＦＳＲ２５とＮＯＲゲート２６
の関係は、図１４に示したＬＦＳＲ２５とＮＯＲゲート
２６の関係と同じである。ただし、アドレス発生回路２
１Ａのシフトレジスタ２８の各レジスタに記憶される１
ビットのデータを、入力端子に近い方からＹ０，Ｘ０，
Ｘ１，Ｘ２と表す。アドレス発生回路２１Ｂのシフトレ
ジスタ２８の各レジスタに記憶される１ビットのデータ
を、入力端子に近い方からＹ０，Ｙ１，Ｘ０，Ｘ１と表
す。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】チェッカボードパターンを書き込むとき
は、まず、ＳＩＷ信号を“０”に設定し、書込禁止信号
をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２＝１の
ように設定して、ＲＡＭ３１，３２を書込可能な状態と
し、ＲＡＭ３３を書込不能の状態にする。この状態で、
ＸＯＲゲート２７Ａから書込データＤＩをアドレスパタ
ーンとともにＲＡＭ３１〜３３に供給する。メモリセル
アレイ３５，３７のＸアドレス及びＹアドレスの最下位
ビットが異なるセルに“１”が書き込まれ、Ｘアドレス
及びＹアドレスの最下位ビットが同じセルに“０”が書
き込まれる。ＲＡＭ３１，３２は、このようにして書き
込み動作が終了したとき、図１に示すようなチェッカボ
ードパターンが書き込まれている。なお、図１及び図２
において、斜線が付されたセルは、“０”が書き込まれ
たセルで、何も付されていないセルには“１”が書き込
まれており、×が付されているセルは不定の状態であ
る。
は、まず、ＳＩＷ信号を“０”に設定し、書込禁止信号
をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２＝１の
ように設定して、ＲＡＭ３１，３２を書込可能な状態と
し、ＲＡＭ３３を書込不能の状態にする。この状態で、
ＸＯＲゲート２７Ａから書込データＤＩをアドレスパタ
ーンとともにＲＡＭ３１〜３３に供給する。メモリセル
アレイ３５，３７のＸアドレス及びＹアドレスの最下位
ビットが異なるセルに“１”が書き込まれ、Ｘアドレス
及びＹアドレスの最下位ビットが同じセルに“０”が書
き込まれる。ＲＡＭ３１，３２は、このようにして書き
込み動作が終了したとき、図１に示すようなチェッカボ
ードパターンが書き込まれている。なお、図１及び図２
において、斜線が付されたセルは、“０”が書き込まれ
たセルで、何も付されていないセルには“１”が書き込
まれており、×が付されているセルは不定の状態であ
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】図１及び図２に示した２つのアドレス発生
回路２１Ａ，２１Ｂによって、３つのＲＡＭ３１〜３３
にチェッカボードパターンを書き込むことができ、アド
レス発生回路の個数を減らして、図１８に示したＲＡＭ
−ＢＩＳＴ回路１４の占有面積を減少させることができ
る。また、書込制御信号ＷＥＣによってＲＡＭ３１〜３
３の書込許可／禁止を制御可能に構成することにより、
書込データＤＩを供給するための信号線をＲＡＭ３１〜
３３の間で共通化でき、集積度を向上することができ
る。
回路２１Ａ，２１Ｂによって、３つのＲＡＭ３１〜３３
にチェッカボードパターンを書き込むことができ、アド
レス発生回路の個数を減らして、図１８に示したＲＡＭ
−ＢＩＳＴ回路１４の占有面積を減少させることができ
る。また、書込制御信号ＷＥＣによってＲＡＭ３１〜３
３の書込許可／禁止を制御可能に構成することにより、
書込データＤＩを供給するための信号線をＲＡＭ３１〜
３３の間で共通化でき、集積度を向上することができ
る。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】ＲＡＭ３１，３２にロウバーパターンを書
き込むためには、まず、ＳＩＷ信号を“０”に設定し、
書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩ
ＮＨ２＝１のように設定して、ＲＡＭ３１，３２を書込
可能な状態とし、ＲＡＭ３３を書込不能の状態にする。
この状態で、アドレス発生回路２１Ｃのシフトレジスタ
２８の２番目のレジスタから書込データＤＩをアドレス
パターンとともにＲＡＭ３１〜３３に供給する。メモリ
セルアレイ３５，３７において、Ｘアドレスの第２位の
ビットが“１”のセルに“１”が書き込まれ、その他の
セルに“０”が書き込まれる。ＲＡＭ３１，３２は、こ
のようにして書き込み動作が終了したとき、図３に示す
ようなロウバーパターンが書き込まれている。ＲＡＭ３
３にロウバーパターンを書き込むためには、ＳＩＷ信号
を“０”に設定し、書込禁止信号をＷＩＮＨ０＝０，Ｗ
ＩＮＨ２＝１のように設定して、アドレス発生回路２１
Ｄのシフトレジスタ２８の３番目のレジスタから書込デ
ータＤＩを信号線４３をアドレスパターンとともにＲＡ
Ｍ３１〜３３に供給する。メモリセルアレイ３９におい
て、Ｘアドレスの第２位のビットが“１”のセルに
“１”が書き込まれ、その他のセルに“０”が書き込ま
れる。ＲＡＭ３３は、このようにして書き込み動作が終
了したとき、図４に示すようなロウバーパターンが書き
込まれている。
き込むためには、まず、ＳＩＷ信号を“０”に設定し、
書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩ
ＮＨ２＝１のように設定して、ＲＡＭ３１，３２を書込
可能な状態とし、ＲＡＭ３３を書込不能の状態にする。
この状態で、アドレス発生回路２１Ｃのシフトレジスタ
２８の２番目のレジスタから書込データＤＩをアドレス
パターンとともにＲＡＭ３１〜３３に供給する。メモリ
セルアレイ３５，３７において、Ｘアドレスの第２位の
ビットが“１”のセルに“１”が書き込まれ、その他の
セルに“０”が書き込まれる。ＲＡＭ３１，３２は、こ
のようにして書き込み動作が終了したとき、図３に示す
ようなロウバーパターンが書き込まれている。ＲＡＭ３
３にロウバーパターンを書き込むためには、ＳＩＷ信号
を“０”に設定し、書込禁止信号をＷＩＮＨ０＝０，Ｗ
ＩＮＨ２＝１のように設定して、アドレス発生回路２１
Ｄのシフトレジスタ２８の３番目のレジスタから書込デ
ータＤＩを信号線４３をアドレスパターンとともにＲＡ
Ｍ３１〜３３に供給する。メモリセルアレイ３９におい
て、Ｘアドレスの第２位のビットが“１”のセルに
“１”が書き込まれ、その他のセルに“０”が書き込ま
れる。ＲＡＭ３３は、このようにして書き込み動作が終
了したとき、図４に示すようなロウバーパターンが書き
込まれている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】ＲＡＭ３１〜３３にカラムバーパターンを
書き込むためには、まず、ＳＩＷ信号を“０”に設定
し、書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，
ＷＩＮＨ２＝０のように設定して、ＲＡＭ３１〜３３を
書込可能な状態とする。この状態で、シフトレジスタ２
８の１番目のレジスタから書込データＤＩをアドレスパ
ターンとともにＲＡＭ３１〜３３に供給する。メモリセ
ルアレイ３５，３７，３９において、Ｙアドレスの最下
位ビットが“１”のセルに“１”が書き込まれ、その他
のセルに“０”が書き込まれる。ＲＡＭ３１〜３３は、
このようにして書き込み動作が終了したとき、図５に示
すようなカラムバーパターンが書き込まれている。
書き込むためには、まず、ＳＩＷ信号を“０”に設定
し、書込禁止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，
ＷＩＮＨ２＝０のように設定して、ＲＡＭ３１〜３３を
書込可能な状態とする。この状態で、シフトレジスタ２
８の１番目のレジスタから書込データＤＩをアドレスパ
ターンとともにＲＡＭ３１〜３３に供給する。メモリセ
ルアレイ３５，３７，３９において、Ｙアドレスの最下
位ビットが“１”のセルに“１”が書き込まれ、その他
のセルに“０”が書き込まれる。ＲＡＭ３１〜３３は、
このようにして書き込み動作が終了したとき、図５に示
すようなカラムバーパターンが書き込まれている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】ＲＡＭ５５は、メモリセルアレイ５９とそ
のアドレスを指示するためのスキャンパス５８とを備え
る。スキャンパス５８にシリアルに入力されたデータ
は、スキャンパス５８の入力端子に近い方からメモリセ
ルアレイ５９のＸデコーダに与えるための最下位ビット
Ｘ０、その上位ビットＸ１、最上位ビットＸ２、及びＹ
デコーダに与えるためのビットＹ０の順に記憶される。
ＲＡＭ５６は、メモリセルアレイ６１とそのアドレスを
指示するためのスキャンパス６０とを備える。スキャン
パス６０にシリアルに入力されたデータは、スキャンパ
ス６０の入力端子に近い方からメモリセルアレイ６１の
Ｘデコーダに与えるための最下位ビットＸ０、最上位ビ
ットＸ１、及びＹデコーダに与えるためのビットＹ０に
記憶される。ＲＡＭ５７は、メモリセルアレイ６３とそ
のアドレスを指示するためのスキャンパス６２とを備え
る。スキャンパス６２にシリアルに入力されたデータ
は、スキャンパス６２の入力端子に近い方からメモリセ
ルアレイ６３のＸデコーダに与えるための最下位ビット
Ｘ０、最上位ビットＸ１、Ｙデコーダに与えるための最
下位ビットＹ０、及び最上位ビットＹ１の順に記憶され
る。
のアドレスを指示するためのスキャンパス５８とを備え
る。スキャンパス５８にシリアルに入力されたデータ
は、スキャンパス５８の入力端子に近い方からメモリセ
ルアレイ５９のＸデコーダに与えるための最下位ビット
Ｘ０、その上位ビットＸ１、最上位ビットＸ２、及びＹ
デコーダに与えるためのビットＹ０の順に記憶される。
ＲＡＭ５６は、メモリセルアレイ６１とそのアドレスを
指示するためのスキャンパス６０とを備える。スキャン
パス６０にシリアルに入力されたデータは、スキャンパ
ス６０の入力端子に近い方からメモリセルアレイ６１の
Ｘデコーダに与えるための最下位ビットＸ０、最上位ビ
ットＸ１、及びＹデコーダに与えるためのビットＹ０に
記憶される。ＲＡＭ５７は、メモリセルアレイ６３とそ
のアドレスを指示するためのスキャンパス６２とを備え
る。スキャンパス６２にシリアルに入力されたデータ
は、スキャンパス６２の入力端子に近い方からメモリセ
ルアレイ６３のＸデコーダに与えるための最下位ビット
Ｘ０、最上位ビットＸ１、Ｙデコーダに与えるための最
下位ビットＹ０、及び最上位ビットＹ１の順に記憶され
る。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】アドレス発生回路５０Ａは、ＬＦＳＲ２５
と、ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジス
タに記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込データ生成手段であるＸＯ
Ｒゲート５３Ａとを備えて構成されている。アドレス発
生回路５０Ｂは、ＬＦＳＲ２５と、ＮＯＲゲート２６
と、ＬＦＳＲ２５のシフトレジスタに記憶されている所
定のビットの値に応じて書込データＤＩを生成するため
の書込データ生成手段であるＸＯＲゲート５３Ｂとを備
えて構成されている。チェッカボードパターンを書き込
むときは、まず、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２
によって、ＲＡＭ５５を書込不能状態に、ＲＡＭ５６，
５７を書込可能状態にする。そして、アドレス発生回路
５０Ａによって、ＲＡＭ５６，５７にチェッカボードパ
ターンを書き込む。次に、書込禁止信号ＷＩＮＨ０〜Ｗ
ＩＮＨ２によって、ＲＡＭ５５を書込可能状態に、ＲＡ
Ｍ５６，５７を書込不能状態にする。そして、アドレス
発生回路５０Ｂによって、ＲＡＭ５５にチェッカボード
パターンを書き込む。なお、図では省略しているが、ア
ドレス発生回路５０Ａ，５０Ｂと信号線５４との接続の
切り替えは、例えば、セレクタを用いて行われる。
と、ＮＯＲゲート２６と、ＬＦＳＲ２５のシフトレジス
タに記憶されている所定のビットの値に応じて書込デー
タＤＩを生成するための書込データ生成手段であるＸＯ
Ｒゲート５３Ａとを備えて構成されている。アドレス発
生回路５０Ｂは、ＬＦＳＲ２５と、ＮＯＲゲート２６
と、ＬＦＳＲ２５のシフトレジスタに記憶されている所
定のビットの値に応じて書込データＤＩを生成するため
の書込データ生成手段であるＸＯＲゲート５３Ｂとを備
えて構成されている。チェッカボードパターンを書き込
むときは、まず、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２
によって、ＲＡＭ５５を書込不能状態に、ＲＡＭ５６，
５７を書込可能状態にする。そして、アドレス発生回路
５０Ａによって、ＲＡＭ５６，５７にチェッカボードパ
ターンを書き込む。次に、書込禁止信号ＷＩＮＨ０〜Ｗ
ＩＮＨ２によって、ＲＡＭ５５を書込可能状態に、ＲＡ
Ｍ５６，５７を書込不能状態にする。そして、アドレス
発生回路５０Ｂによって、ＲＡＭ５５にチェッカボード
パターンを書き込む。なお、図では省略しているが、ア
ドレス発生回路５０Ａ，５０Ｂと信号線５４との接続の
切り替えは、例えば、セレクタを用いて行われる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】次に、図８及び図９を用いて、ＬＦＳＲ２
５及びＮＯＲゲート２６を含むアドレス発生回路により
ＲＡＭ５５〜５７へのカラムバーパターンの書き込みに
ついて説明する。図８において、アドレス発生回路５０
Ｃは、ＬＦＳＲ２５と、ＮＯＲゲート２６とで構成さ
れ、書込データＤＩはシフトレジスタ２８の３番目のレ
ジスタに記憶されているデータである。図８において、
その他の図６と同じ符号で示された部分は、図６の同一
符号部分と同一又は相当する部分である。図９におい
て、アドレス発生回路５０Ｄは、ＬＦＳＲ２５と、ＮＯ
Ｒゲート２６とで構成され、書込データＤＩはシフトレ
ジスタ２８の最終段のレジスタに記憶されているデータ
である。図９において、その他の図７と同じ符号で示さ
れた部分は、図７の同一符号部分と同一又は相当する部
分である。カラムバーパターンを書き込むときは、ま
ず、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、Ｒ
ＡＭ５５を書込不能状態に、ＲＡＭ５６，５７を書込可
能状態にする。そして、アドレス発生回路５０Ｃによっ
て、ＲＡＭ５６，５７にカラムバーパターンを書き込
む。この書込が終了したとき、図８に示す状態になる。
次に、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、
ＲＡＭ５５を書込可能状態に、ＲＡＭ５６，５７を書込
不能状態にする。そして、アドレス発生回路５０Ｄによ
って、ＲＡＭ５５にカラムバーパターンを書き込む。こ
の書込が終了したとき、図９に示す状態となる。なお、
図では省略しているが、アドレス発生回路５０Ｃ，５０
Ｄと信号線５４との接続の切り替えは、例えば、セレク
タを用いて行われる。
５及びＮＯＲゲート２６を含むアドレス発生回路により
ＲＡＭ５５〜５７へのカラムバーパターンの書き込みに
ついて説明する。図８において、アドレス発生回路５０
Ｃは、ＬＦＳＲ２５と、ＮＯＲゲート２６とで構成さ
れ、書込データＤＩはシフトレジスタ２８の３番目のレ
ジスタに記憶されているデータである。図８において、
その他の図６と同じ符号で示された部分は、図６の同一
符号部分と同一又は相当する部分である。図９におい
て、アドレス発生回路５０Ｄは、ＬＦＳＲ２５と、ＮＯ
Ｒゲート２６とで構成され、書込データＤＩはシフトレ
ジスタ２８の最終段のレジスタに記憶されているデータ
である。図９において、その他の図７と同じ符号で示さ
れた部分は、図７の同一符号部分と同一又は相当する部
分である。カラムバーパターンを書き込むときは、ま
ず、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、Ｒ
ＡＭ５５を書込不能状態に、ＲＡＭ５６，５７を書込可
能状態にする。そして、アドレス発生回路５０Ｃによっ
て、ＲＡＭ５６，５７にカラムバーパターンを書き込
む。この書込が終了したとき、図８に示す状態になる。
次に、書込禁止信号ＷＩＮＨ０〜ＷＩＮＨ２によって、
ＲＡＭ５５を書込可能状態に、ＲＡＭ５６，５７を書込
不能状態にする。そして、アドレス発生回路５０Ｄによ
って、ＲＡＭ５５にカラムバーパターンを書き込む。こ
の書込が終了したとき、図９に示す状態となる。なお、
図では省略しているが、アドレス発生回路５０Ｃ，５０
Ｄと信号線５４との接続の切り替えは、例えば、セレク
タを用いて行われる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】実施の形態２．実施の形態１では、アドレ
ス発生回路が、ＳＩＷ信号を“０”に固定し書込データ
ＤＩを、スキャンパスに対して出力するアドレスデータ
に合わせて変更していた。それに対し、実施の形態２で
は、アドレス発生回路が、書き込みたいアドレスに対し
てのみＳＩＷ＝０にするようＳＩＷ信号を発生する。こ
のアドレス発生回路により、チェッカボードパターンを
ＲＡＭに書き込むとき、書込データＤＩはアドレス発生
回路が一周期アドレスパターンを発生する間ＳＩＷ信号
を固定する書込データ生成回路から与えられる。実施の
形態２による効果は、実施の形態１による効果と同様で
ある。
ス発生回路が、ＳＩＷ信号を“０”に固定し書込データ
ＤＩを、スキャンパスに対して出力するアドレスデータ
に合わせて変更していた。それに対し、実施の形態２で
は、アドレス発生回路が、書き込みたいアドレスに対し
てのみＳＩＷ＝０にするようＳＩＷ信号を発生する。こ
のアドレス発生回路により、チェッカボードパターンを
ＲＡＭに書き込むとき、書込データＤＩはアドレス発生
回路が一周期アドレスパターンを発生する間ＳＩＷ信号
を固定する書込データ生成回路から与えられる。実施の
形態２による効果は、実施の形態１による効果と同様で
ある。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】図１０及び図１１において、２１Ｆ，２１
Ｇはアドレス発生回路、４３はＲＡＭ３１〜３３に書込
データＤＩを与えるための共通の信号線、４４はチェッ
カボードパターンを書き込むための書込データを生成す
る書込データ生成回路、４５〜４７は書込制御信号ＷＥ
Ｃを生成するためのＮＯＲゲート、４８は書込データ生
成回路４４の出力に応じて書込データＤＩを反転するた
めの反転回路であり、その他図１と同一符号のものは図
１の同一符号部分と同一又は相当する部分である。
Ｇはアドレス発生回路、４３はＲＡＭ３１〜３３に書込
データＤＩを与えるための共通の信号線、４４はチェッ
カボードパターンを書き込むための書込データを生成す
る書込データ生成回路、４５〜４７は書込制御信号ＷＥ
Ｃを生成するためのＮＯＲゲート、４８は書込データ生
成回路４４の出力に応じて書込データＤＩを反転するた
めの反転回路であり、その他図１と同一符号のものは図
１の同一符号部分と同一又は相当する部分である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】チェッカボードパターンを書き込むとき
は、まず、書込データ生成回路４４が、例えば、書込デ
ータＤＩである出力を“１”に固定する。また、書込禁
止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２
＝１のように設定され、ＲＡＭ３３は書込不能状態に、
ＲＡＭ３１，３２は書込可能状態になる。アドレス発生
回路２１Ｆはアドレスパターンを出力するが、出力する
アドレスパターンにおいてＸ０exorＹ０＝１の関係を満
たすとき、ＸＯＲゲート２７Ｃが“１”をＳＩＷ信号と
して出力する。このとき反転回路４８はＸＯＲゲート２
７Ｃの出力の反転は行わない。そのため、ＲＡＭ３１，
３２において、ＸアドレスとＹアドレスの最下位ビット
の値が異なるセルにのみ、書込データＤＩ（ここでは、
ＤＩ＝１である。）が書き込まれる。
は、まず、書込データ生成回路４４が、例えば、書込デ
ータＤＩである出力を“１”に固定する。また、書込禁
止信号をＷＩＮＨ０＝０，ＷＩＮＨ１＝０，ＷＩＮＨ２
＝１のように設定され、ＲＡＭ３３は書込不能状態に、
ＲＡＭ３１，３２は書込可能状態になる。アドレス発生
回路２１Ｆはアドレスパターンを出力するが、出力する
アドレスパターンにおいてＸ０exorＹ０＝１の関係を満
たすとき、ＸＯＲゲート２７Ｃが“１”をＳＩＷ信号と
して出力する。このとき反転回路４８はＸＯＲゲート２
７Ｃの出力の反転は行わない。そのため、ＲＡＭ３１，
３２において、ＸアドレスとＹアドレスの最下位ビット
の値が異なるセルにのみ、書込データＤＩ（ここでは、
ＤＩ＝１である。）が書き込まれる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】アドレス発生回路２１Ｆが被テスト回路で
あるＲＡＭ３１〜３３に対して全てのアドレスを生成し
た後、言い換えればテスト用アドレスパターンの一周期
の終了後、書込データ生成回路４４が出力を変更する。
ここでは、書込データ生成回路４４の出力が、“１”か
ら“０”に変更されて固定される。そして、反転回路で
もその接続の切り替えが行われ、ＯＲゲート４５〜４７
はＸＯＲゲート２７Ｃと書込禁止信号ＷＩＮＨ０〜ＷＩ
ＮＨ２の論理和を書込制御信号ＷＥＣとしてＲＡＭ３１
〜３３に対して出力する。そのため、ＲＡＭ３１，３２
において、ＸアドレスとＹアドレスの最下位ビットの値
が同じセルにのみ、書込データＤＩ（ここでは、ＤＩ＝
０である。）が書き込まれ、図１０に示すようにＲＡＭ
３１，３２にチェッカボードパターンが書き込まれる。
あるＲＡＭ３１〜３３に対して全てのアドレスを生成し
た後、言い換えればテスト用アドレスパターンの一周期
の終了後、書込データ生成回路４４が出力を変更する。
ここでは、書込データ生成回路４４の出力が、“１”か
ら“０”に変更されて固定される。そして、反転回路で
もその接続の切り替えが行われ、ＯＲゲート４５〜４７
はＸＯＲゲート２７Ｃと書込禁止信号ＷＩＮＨ０〜ＷＩ
ＮＨ２の論理和を書込制御信号ＷＥＣとしてＲＡＭ３１
〜３３に対して出力する。そのため、ＲＡＭ３１，３２
において、ＸアドレスとＹアドレスの最下位ビットの値
が同じセルにのみ、書込データＤＩ（ここでは、ＤＩ＝
０である。）が書き込まれ、図１０に示すようにＲＡＭ
３１，３２にチェッカボードパターンが書き込まれる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】次に、ＯＲゲート４５〜４７に与えられる
ＳＩＷ信号がＸＯＲゲート２７Ｄから与えられるよう
に、アドレス発生回路２１Ｆ，２１ＧとＮＯＲゲート４
５〜４７間の接続が切り替えられる。書込禁止信号をＷ
ＩＮＨ０＝１，ＷＩＮＨ１＝１，ＷＩＮＨ２＝０のよう
に設定し、ＲＡＭ３３は書込可能状態に、ＲＡＭ３１，
３２は書込不能状態に設定される。そして、書込信号生
成手段であるＸＯＲゲート２７Ｄ及び反転回路４８で生
成されるＳＩＷ信号によって上記と同じように図１１に
示すようなチェッカボードパターンがメモリセルアレイ
３９に書き込まれる。
ＳＩＷ信号がＸＯＲゲート２７Ｄから与えられるよう
に、アドレス発生回路２１Ｆ，２１ＧとＮＯＲゲート４
５〜４７間の接続が切り替えられる。書込禁止信号をＷ
ＩＮＨ０＝１，ＷＩＮＨ１＝１，ＷＩＮＨ２＝０のよう
に設定し、ＲＡＭ３３は書込可能状態に、ＲＡＭ３１，
３２は書込不能状態に設定される。そして、書込信号生
成手段であるＸＯＲゲート２７Ｄ及び反転回路４８で生
成されるＳＩＷ信号によって上記と同じように図１１に
示すようなチェッカボードパターンがメモリセルアレイ
３９に書き込まれる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】実施の形態３．以下この発明の実施の形態
３について図１２を用いて説明する。図１２は、実施の
形態３における半導体記憶装置の構成を示すブロック図
である。図１２において、７０はチェッカボードパター
ンを書き込むためにテスト時にアドレスパターンととも
にメモリセルアレイに対する書込データＤＩを発生する
アドレス発生回路、８４〜８５はそれぞれメモリセルア
レイの構成が異なるＲＡＭ、８３はＲＡＭ８４〜８６に
共通に設けられＳＩＷ信号と書込禁止信号ＷＩＮＨから
書込制御信号ＷＥＣを生成して出力するＯＲゲートであ
る。
３について図１２を用いて説明する。図１２は、実施の
形態３における半導体記憶装置の構成を示すブロック図
である。図１２において、７０はチェッカボードパター
ンを書き込むためにテスト時にアドレスパターンととも
にメモリセルアレイに対する書込データＤＩを発生する
アドレス発生回路、８４〜８５はそれぞれメモリセルア
レイの構成が異なるＲＡＭ、８３はＲＡＭ８４〜８６に
共通に設けられＳＩＷ信号と書込禁止信号ＷＩＮＨから
書込制御信号ＷＥＣを生成して出力するＯＲゲートであ
る。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】アドレス発生回路７０は、ＬＦＳＲ７１
と、最終段のレジスタの出力の否定を初段のレジスタの
入力にフィードバックするよう構成された２ビットのシ
フトレジスタ７２と、ＬＦＳＲ７１から“００００”を
出力させるためのＮＯＲゲート７４と、ＬＦＳＲ７１の
シフトレジスタ７６とシフトレジスタ７２に記憶されて
いる所定のビットの値に応じて書込データＤＩを生成す
るための書込データ生成手段であるＸＯＲゲート７５
と、ＬＦＳＲ７１のシフトレジスタ７６を動作させるク
ロックを発生するクロック発生回路７３とを備えて構成
されている。図１２に示したＬＦＳＲ７１も図１４に示
したＬＦＳＲ２５と同様に構成されている。図１２にお
けるＬＦＳＲ７１とＮＯＲゲート７４の関係は、図１４
に示したＬＦＳＲ２５とＮＯＲゲート２６の関係と同じ
である。ただし、アドレス発生回路７０のシフトレジス
タ７６の各レジスタに記憶される１ビットのデータを、
入力端子に近い方からＸ０，Ｘ１，Ｘ２と表す。また、
シフトレジスタ７９の各レジスタに記憶される１ビット
のデータを、入力端子に近い方からＹ０，Ｙ１と表す。
と、最終段のレジスタの出力の否定を初段のレジスタの
入力にフィードバックするよう構成された２ビットのシ
フトレジスタ７２と、ＬＦＳＲ７１から“００００”を
出力させるためのＮＯＲゲート７４と、ＬＦＳＲ７１の
シフトレジスタ７６とシフトレジスタ７２に記憶されて
いる所定のビットの値に応じて書込データＤＩを生成す
るための書込データ生成手段であるＸＯＲゲート７５
と、ＬＦＳＲ７１のシフトレジスタ７６を動作させるク
ロックを発生するクロック発生回路７３とを備えて構成
されている。図１２に示したＬＦＳＲ７１も図１４に示
したＬＦＳＲ２５と同様に構成されている。図１２にお
けるＬＦＳＲ７１とＮＯＲゲート７４の関係は、図１４
に示したＬＦＳＲ２５とＮＯＲゲート２６の関係と同じ
である。ただし、アドレス発生回路７０のシフトレジス
タ７６の各レジスタに記憶される１ビットのデータを、
入力端子に近い方からＸ０，Ｘ１，Ｘ２と表す。また、
シフトレジスタ７９の各レジスタに記憶される１ビット
のデータを、入力端子に近い方からＹ０，Ｙ１と表す。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】アドレス発生回路７０において書込データ
ＤＩを発生する書込データ生成手段であるＸＯＲゲート
７５は、シフトレジスタ７６の最も入力端子に近いレジ
スタが記憶しているデータＸ０とシフトレジスタ７９の
最も入力端子に近いレジスタが記憶しているデータＹ０
との排他的論理和を出力するよう構成されている。ＸＯ
Ｒゲート７５から出力される書込データＤＩは、ＲＡＭ
８４〜８６に共通に接続されている信号線９６を通して
伝達される。ＲＡＭ８４〜８６のメモリセルアレイ８
９，９２，９５の構成は、８×２，４×２，４×４であ
る。第１のスキャンパス８７，９０，９３は共にＸＯＲ
ゲート７８の出力端子及びシフトレジスタ７６の入力端
子に接続され、第１のスキャンパス８７，９０，９３及
びシフトレジスタ７６は同じデータを受け取る。また、
第２のスキャンパス８８，９１，９４は共にシフトレジ
スタ７９の入力端子及びインバータ８０の出力端子に接
続され、第２のスキャンパス８８，９１，９４及びシフ
トレジスタ７９は同じデータを受け取る。図１２に示し
たアドレス発生回路７０によってチェッカボードパター
ンを書き込むのであるが、各ＲＡＭ８４〜８６のアドレ
ス数とは関係なく、第１のスキャンパス８７，９０，９
３の初段のレジスタに記憶されるデータとシフトレジス
タ７６の初段のレジスタに書き込まれるデータは等し
く、第２のスキャンパス８８，９１，９４の初段のレジ
スタに書き込まれるデータとシフトレジスタ７９の初段
のレジスタに書き込まれるデータとは等しい。そこでシ
フトレジスタ７６に記憶されているデータＸ０とシフト
レジスタ７９に記憶されているデータＹ０の排他的論理
和を書込データＤＩとし、各ＲＡＭ８４〜８６に与える
ことで、メモリセルアレイの構成に関係なく、同時にチ
ェッカボードパータンを書き込むことができる。従って
書込禁止信号ＷＩＮＨも１つでよい。なお、ロウバーパ
ターンはシフトレジスタ７６の初段のレジスタが記憶し
ているデータＸ０を書込データＤＩとすることで、カラ
ムバーパターンはシフトレジスタ７９の初段のレジスタ
が記憶しているデータＹ０を書込データＤＩとすること
で、ＲＡＭ８４〜８６に同時に書込可能となる。この場
合、一つのアドレス発生回路７０で３つのＲＡＭ８４〜
８６に同時にメモリテストパターンを書き込むことがで
き、ＲＡＭ−ＢＩＳＴ回路１４の回路規模を縮小する効
果は大きい。
ＤＩを発生する書込データ生成手段であるＸＯＲゲート
７５は、シフトレジスタ７６の最も入力端子に近いレジ
スタが記憶しているデータＸ０とシフトレジスタ７９の
最も入力端子に近いレジスタが記憶しているデータＹ０
との排他的論理和を出力するよう構成されている。ＸＯ
Ｒゲート７５から出力される書込データＤＩは、ＲＡＭ
８４〜８６に共通に接続されている信号線９６を通して
伝達される。ＲＡＭ８４〜８６のメモリセルアレイ８
９，９２，９５の構成は、８×２，４×２，４×４であ
る。第１のスキャンパス８７，９０，９３は共にＸＯＲ
ゲート７８の出力端子及びシフトレジスタ７６の入力端
子に接続され、第１のスキャンパス８７，９０，９３及
びシフトレジスタ７６は同じデータを受け取る。また、
第２のスキャンパス８８，９１，９４は共にシフトレジ
スタ７９の入力端子及びインバータ８０の出力端子に接
続され、第２のスキャンパス８８，９１，９４及びシフ
トレジスタ７９は同じデータを受け取る。図１２に示し
たアドレス発生回路７０によってチェッカボードパター
ンを書き込むのであるが、各ＲＡＭ８４〜８６のアドレ
ス数とは関係なく、第１のスキャンパス８７，９０，９
３の初段のレジスタに記憶されるデータとシフトレジス
タ７６の初段のレジスタに書き込まれるデータは等し
く、第２のスキャンパス８８，９１，９４の初段のレジ
スタに書き込まれるデータとシフトレジスタ７９の初段
のレジスタに書き込まれるデータとは等しい。そこでシ
フトレジスタ７６に記憶されているデータＸ０とシフト
レジスタ７９に記憶されているデータＹ０の排他的論理
和を書込データＤＩとし、各ＲＡＭ８４〜８６に与える
ことで、メモリセルアレイの構成に関係なく、同時にチ
ェッカボードパータンを書き込むことができる。従って
書込禁止信号ＷＩＮＨも１つでよい。なお、ロウバーパ
ターンはシフトレジスタ７６の初段のレジスタが記憶し
ているデータＸ０を書込データＤＩとすることで、カラ
ムバーパターンはシフトレジスタ７９の初段のレジスタ
が記憶しているデータＹ０を書込データＤＩとすること
で、ＲＡＭ８４〜８６に同時に書込可能となる。この場
合、一つのアドレス発生回路７０で３つのＲＡＭ８４〜
８６に同時にメモリテストパターンを書き込むことがで
き、ＲＡＭ−ＢＩＳＴ回路１４の回路規模を縮小する効
果は大きい。
Claims (6)
- 【請求項１】 行列配置されその行数か列数の一方を示
す第１の縦アドレスデータと他方を示す第１の横アドレ
スデータとによりメモリセルが指定される第１のメモリ
セルアレイ、及び入力端子に近いα個のレジスタに前記
第１の縦アドレスデータを記憶し残りのβ個のレジスタ
に前記第２の横アドレスデータを記憶する第１のスキャ
ンパスを有する、第１のメモリ回路と、 行列配置されその行数か列数のうち前記第１の縦アドレ
スと同じ方を示す第２の縦アドレスデータと他方を示す
第２の横アドレスデータとによりメモリセルが指定され
る第２のメモリセルアレイ、及び入力端子に近いα個の
レジスタに前記第２の縦アドレスデータを記憶し残りの
γ個（ただし、γはβと等しくないものとする。）のレ
ジスタに前記第２の横アドレスデータを記憶する第２の
スキャンパスを有する、第２のメモリ回路と、 前記第１及び第２のスキャンパスに同時に出力するテス
ト用アドレスパターンを入力端子から直列に入力して記
憶するシフトレジスタ、及び該シフトレジスタの所定の
レジスタが記憶しているデータに基づき前記テスト用ア
ドレスパターンに関連づけて書込信号を生成する書込信
号生成手段とを有するアドレス発生回路とを備え、 前記第１及び第２のスキャンパスにおいて、前記第１及
び第２の縦アドレスデータ及び前記第１及び第２の横ア
ドレスデータの下位ビットは上位ビットよりも各々の入
力端子に近い各レジスタに記憶されるよう構成され、 前記第１及び第２のメモリ回路は、前記テスト用アドレ
スパターン及び前記書込信号に応じて前記第１及び第２
のメモリセルアレイに、前記第１及び第２のメモリ回路
に共通な信号線を介して伝達される書込データを書き込
むことを特徴とする、半導体記憶装置。 - 【請求項２】 前記書込信号を前記書込データとして用
いることを特徴とする、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記書込データを生成するためのデータ
生成手段をさらに備え、 前記第１及び第２のメモリ回路は書込制御信号に応じて
書込の許可／禁止を制御され、 該書込制御信号は前記書込信号に基づいて生成されるこ
とを特徴とする、請求項１記載の半導体記憶装置。 - 【請求項４】 行列配置されその行数か列数の一方を示
す第３の縦アドレスデータと他方を示す第３の横アドレ
スデータとによりメモリセルが指定される第３のメモリ
セルアレイ、及び入力端子に近いδ個（ただし、δはα
と等しくないものとする。）のレジスタに前記第１の縦
アドレスデータを記憶し残りのε個（ただし、εはβや
γと等しくないものとする。）のレジスタに前記第３の
横アドレスデータを記憶する第３のスキャンパスを有す
る、第３のメモリ回路をさらに備え、 前記第１及び第２のメモリ回路に共通な前記信号線は、
前記第３のメモリ回路にも共通であり、 前記第３のメモリ回路は、前記テスト用アドレスパター
ン及び前記書込信号に応じて前記第３のメモリセルアレ
イに、前記信号線を介して伝達される書込データを書き
込み、 前記第１乃至第３のメモリ回路は、それぞれ書込制御信
号で個別に書込の許可／禁止が制御可能であることを特
徴とする、請求項１ないし請求項３のうちのいずれか一
項に記載の半導体記憶装置。 - 【請求項５】 前記書込信号生成手段は、前記シフトレ
ジスタの初段のレジスタに記憶されているデータと（α
＋１）段目のレジスタに記憶されているデータの排他的
論理和を出力する論理素子を含む、請求項１ないし請求
項４のうちのいずれか一項に記載の半導体記憶装置。 - 【請求項６】 メモリセルアレイ、該メモリセルアレイ
の第１の行アドレスデータを記憶するための第１のスキ
ャンパス、及び該メモリセルアレイの第１の列アドレス
データを記憶するための第２のスキャンパスを有する複
数のメモリ回路と、 前記第１のスキャンパスへ第１のテスト用アドレスパタ
ーンを出力するため第２の行アドレスデータを記憶する
第１のシフトレジスタ、前記第２のスキャンパスへ第２
のテスト用アドレスパターンを出力するため第２の列ア
ドレスデータを記憶する第２のシフトレジスタ、及び前
記第１及び第２のシフトレジスタのうちの少なくともレ
ジスタに記憶されているデータを基に前記第１及び第２
のテスト用アドレスパターンに関連づけて前記メモリセ
ルアレイの書込信号を生成する書込信号生成手段を有す
るアドレス発生回路とを備え、 前記第１のスキャンパスは、前記第１の行アドレスデー
タの下位ビットが上位ビットより前記第１のスキャンパ
スの入力端子に近く記憶されるよう構成され、前記第２
のスキャンパスは、前記第１の列アドレスデータの下位
ビットが上位ビットより前記第２のスキャンパスの入力
端子に近く記憶されるよう構成され、前記第１のシフト
レジスタは、前記第２の行アドレスデータの下位ビット
が上位ビットより前記第１のシフトレジスタの入力端子
に近く記憶されるよう構成され、前記第２のシフトレジ
スタは、前記第２の列アドレスデータの下位ビットが上
位ビットより前記第２のシフトレジスタの入力端子に近
く記憶されるよう構成され、 前記複数のメモリ回路は、前記第１及び第２のテスト用
アドレスパターン及び前記書込信号に応じて前記メモリ
セルアレイに書込データを書き込むことを特徴とする、
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271171A JPH09115298A (ja) | 1995-10-19 | 1995-10-19 | 半導体記憶装置 |
| US08/608,048 US5724367A (en) | 1995-10-19 | 1996-02-28 | Semiconductor memory device having scan path for testing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271171A JPH09115298A (ja) | 1995-10-19 | 1995-10-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115298A true JPH09115298A (ja) | 1997-05-02 |
Family
ID=17496337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271171A Pending JPH09115298A (ja) | 1995-10-19 | 1995-10-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5724367A (ja) |
| JP (1) | JPH09115298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002196047A (ja) * | 2000-12-27 | 2002-07-10 | Nec Corp | Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11352188A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
| JP2001035196A (ja) * | 1999-07-26 | 2001-02-09 | Mitsubishi Electric Corp | 故障解析機能を備えた半導体集積回路装置 |
| JP2001159661A (ja) * | 1999-12-02 | 2001-06-12 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP4146986B2 (ja) * | 2000-05-19 | 2008-09-10 | 株式会社アドバンテスト | 半導体試験装置 |
| US9747105B2 (en) | 2009-12-17 | 2017-08-29 | Intel Corporation | Method and apparatus for performing a shift and exclusive or operation in a single instruction |
| JP5565340B2 (ja) * | 2011-02-24 | 2014-08-06 | 富士通株式会社 | 試験方法，試験プログラム，及び試験装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222066A (en) * | 1990-12-26 | 1993-06-22 | Motorola, Inc. | Modular self-test for embedded SRAMS |
-
1995
- 1995-10-19 JP JP7271171A patent/JPH09115298A/ja active Pending
-
1996
- 1996-02-28 US US08/608,048 patent/US5724367A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002196047A (ja) * | 2000-12-27 | 2002-07-10 | Nec Corp | Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5724367A (en) | 1998-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050414 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |