JPH0668700A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0668700A JPH0668700A JP4222826A JP22282692A JPH0668700A JP H0668700 A JPH0668700 A JP H0668700A JP 4222826 A JP4222826 A JP 4222826A JP 22282692 A JP22282692 A JP 22282692A JP H0668700 A JPH0668700 A JP H0668700A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Abstract
(57)【要約】
【構成】 テスト信号によりテストモードにし、セル
アレイ１へのパターンをバッファ９より入力し、テスト
回路１３から誤り訂正データ生成回路１０の出力ではな
くバッファ９からの情報データの上位４ビットを誤り訂
正データ記憶領域３向けに出力する。また、テスト信号
によりテストモードにし、テスト回路１４から、誤り
検査訂正回路１２の出力そのままではなく、その上位４
ビットを誤り訂正データ記憶領域３からの４ビットＰ0
〜Ｐ3 に置換えて出力する。 【効果】 １書込みサイクルで１ワード分全体に任意の
パターンを書込めるため、テスト時間の大幅短縮を図れ
る。セルアレイの誤り訂正データを読出せるため、テス
ト体系の簡単化、性能評価の容易化が可能となる。
アレイ１へのパターンをバッファ９より入力し、テスト
回路１３から誤り訂正データ生成回路１０の出力ではな
くバッファ９からの情報データの上位４ビットを誤り訂
正データ記憶領域３向けに出力する。また、テスト信号
によりテストモードにし、テスト回路１４から、誤り
検査訂正回路１２の出力そのままではなく、その上位４
ビットを誤り訂正データ記憶領域３からの４ビットＰ0
〜Ｐ3 に置換えて出力する。 【効果】 １書込みサイクルで１ワード分全体に任意の
パターンを書込めるため、テスト時間の大幅短縮を図れ
る。セルアレイの誤り訂正データを読出せるため、テス
ト体系の簡単化、性能評価の容易化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は誤り訂正機能を有する半
導体メモリ装置に関する。
導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置にあっては一般に、メ
モリセルアレイに情報データを書込む際、その誤り訂正
データ（パリティデータ）を付帯的にストアさせ、当該
情報データをメモリセルアレイから読出すとき、その内
容に誤りが無いかの検査（パリティチェック）を行い、
その結果、誤りが判明したときには、それに訂正を施
し、その後、読出しデータとして出力するようになって
いる。
モリセルアレイに情報データを書込む際、その誤り訂正
データ（パリティデータ）を付帯的にストアさせ、当該
情報データをメモリセルアレイから読出すとき、その内
容に誤りが無いかの検査（パリティチェック）を行い、
その結果、誤りが判明したときには、それに訂正を施
し、その後、読出しデータとして出力するようになって
いる。
【０００３】図７は従来のこの種の半導体メモリ装置の
構成を示すものである。
構成を示すものである。
【０００４】この図において、１はメモリセルアレイで
あり、このメモリセルアレイ１は、情報データ８ビット
と誤り訂正データ４ビットとの計１２ビットを１ワード
とするメモリセルが配列されたもので、その情報データ
をストアする情報データ記憶領域２と誤り訂正データを
ストアする誤り訂正データ記憶領域３とを有するものと
なっている。
あり、このメモリセルアレイ１は、情報データ８ビット
と誤り訂正データ４ビットとの計１２ビットを１ワード
とするメモリセルが配列されたもので、その情報データ
をストアする情報データ記憶領域２と誤り訂正データを
ストアする誤り訂正データ記憶領域３とを有するものと
なっている。
【０００５】４はＸアドレスバッファ、５はＸデコーダ
であり、バッファ４はメモリセルアレイ１におけるメモ
リセルマトリックスのＸ方向アドレス（行アドレス）デ
ータに関する外部からの入力を担うもので、Ｘ0 〜Ｘn
はその入力アドレスデータの各ビットを示すものであ
る。Ｘデコーダ５はその入力アドレスデータをデコード
しメモリセルアレイ１に対するＸ方向アドレスの指定を
行うものである。
であり、バッファ４はメモリセルアレイ１におけるメモ
リセルマトリックスのＸ方向アドレス（行アドレス）デ
ータに関する外部からの入力を担うもので、Ｘ0 〜Ｘn
はその入力アドレスデータの各ビットを示すものであ
る。Ｘデコーダ５はその入力アドレスデータをデコード
しメモリセルアレイ１に対するＸ方向アドレスの指定を
行うものである。
【０００６】６はＹアドレスバッファ、７はＹデコー
ダ、８はＹゲートである。バッファ６はメモリセルアレ
イ１におけるメモリセルマトリックスのＹ方向アドレス
（列アドレス）データを外部から入力するものである。
Ｙ0 〜Ｙm はその入力アドレスデータの各ビットに相当
する。デコーダ７はその入力アドレスデータのデコード
を行うもので、このデコーダ７からのアドレス信号はＹ
ゲート８に供給され、このＹゲート８が、そのＹ方向ア
ドレスの指定を受け、上記Ｘ方向アドレスとＹ方向アド
レスとに該当するメモリセルに対してデータのストアと
読取りとを可能とするようになっている。
ダ、８はＹゲートである。バッファ６はメモリセルアレ
イ１におけるメモリセルマトリックスのＹ方向アドレス
（列アドレス）データを外部から入力するものである。
Ｙ0 〜Ｙm はその入力アドレスデータの各ビットに相当
する。デコーダ７はその入力アドレスデータのデコード
を行うもので、このデコーダ７からのアドレス信号はＹ
ゲート８に供給され、このＹゲート８が、そのＹ方向ア
ドレスの指定を受け、上記Ｘ方向アドレスとＹ方向アド
レスとに該当するメモリセルに対してデータのストアと
読取りとを可能とするようになっている。
【０００７】９は入出力バッファ、１０は誤り訂正デー
タ生成回路であり、外部からの情報データは入出力バッ
ファ９において内部へ取入れられ、Ｙゲート８へそのま
ま供給されると共に誤り訂正データ生成回路１０へ与え
られる。Ｄ0 〜Ｄ7 はその各ビットを示す。誤り訂正デ
ータ生成回路１０はその情報データを元にして４ビット
の誤り訂正データを生成するもので、図８に示すよう
に、その各ビットの生成を行う４個のビット生成回路１
０−０〜１０−３から構成されている。各ビット生成回
路１０−０〜１０−３では情報データ８ビットの中から
そのシステムに応じて各ビット毎に予め定められた所定
の１ビット以上のデータを導入し、これに一定の演算を
施すことにより、当該ビットの値を生成するようになっ
ている。この誤り訂正データ生成回路１０の出力も情報
データと同じくＹゲート８に供給され、このＹゲート８
によって情報データに付帯させる形でメモリセルアレイ
１へストアされるようになっている。
タ生成回路であり、外部からの情報データは入出力バッ
ファ９において内部へ取入れられ、Ｙゲート８へそのま
ま供給されると共に誤り訂正データ生成回路１０へ与え
られる。Ｄ0 〜Ｄ7 はその各ビットを示す。誤り訂正デ
ータ生成回路１０はその情報データを元にして４ビット
の誤り訂正データを生成するもので、図８に示すよう
に、その各ビットの生成を行う４個のビット生成回路１
０−０〜１０−３から構成されている。各ビット生成回
路１０−０〜１０−３では情報データ８ビットの中から
そのシステムに応じて各ビット毎に予め定められた所定
の１ビット以上のデータを導入し、これに一定の演算を
施すことにより、当該ビットの値を生成するようになっ
ている。この誤り訂正データ生成回路１０の出力も情報
データと同じくＹゲート８に供給され、このＹゲート８
によって情報データに付帯させる形でメモリセルアレイ
１へストアされるようになっている。
【０００８】１１はセンスアンプ、１２は誤り検査訂正
回路である。センスアンプ１１はＹゲート８を通してメ
モリセルアレイ１のデータを読取るもので、その出力１
２ビットはまず誤り検査訂正回路１２に与えられるよう
になっている。この誤り検査訂正回路１２では、受信デ
ータ１２ビットに対し所定の演算を施して、情報データ
８ビットに誤りが無いか否かの確認と誤りビットの割出
しとを行い、誤りが無い場合には受信情報データをその
ままパススルーデータとして入出力バッファ９に向けて
出力し、８ビットのいずれかのビットに誤りがある場
合、その誤りビットを反転させた後に入出力バッファ９
に向けて出力するようになっている。
回路である。センスアンプ１１はＹゲート８を通してメ
モリセルアレイ１のデータを読取るもので、その出力１
２ビットはまず誤り検査訂正回路１２に与えられるよう
になっている。この誤り検査訂正回路１２では、受信デ
ータ１２ビットに対し所定の演算を施して、情報データ
８ビットに誤りが無いか否かの確認と誤りビットの割出
しとを行い、誤りが無い場合には受信情報データをその
ままパススルーデータとして入出力バッファ９に向けて
出力し、８ビットのいずれかのビットに誤りがある場
合、その誤りビットを反転させた後に入出力バッファ９
に向けて出力するようになっている。
【０００９】以上のような誤り訂正機能により、少々の
誤り、例えば８ビットのうち１ビットだけのデータ化け
程度では情報演算処理が中断せず、また正しい処理が行
われるノイズ等に強いシステムを構成することができる
ものである。
誤り、例えば８ビットのうち１ビットだけのデータ化け
程度では情報演算処理が中断せず、また正しい処理が行
われるノイズ等に強いシステムを構成することができる
ものである。
【００１０】
【発明が解決しようとする課題】ところで、半導体集積
回路からなるデバイスはその出荷の前などに必ず動作テ
スト、そして性能評価が行われる。これは前述したよう
な半導体メモリ装置も例外ではなく、そのテストの結果
でその製品に対する信頼性を得ることができるのであ
る。
回路からなるデバイスはその出荷の前などに必ず動作テ
スト、そして性能評価が行われる。これは前述したよう
な半導体メモリ装置も例外ではなく、そのテストの結果
でその製品に対する信頼性を得ることができるのであ
る。
【００１１】しかしながら、上記従来の半導体メモリ装
置にあっては、あるテスト手法にとって不都合な点があ
った。
置にあっては、あるテスト手法にとって不都合な点があ
った。
【００１２】すなわち、半導体メモリ装置に関する一つ
のテスト手法として、メモリセルアレイ１の中に、例え
ば上記１２ビットであればその１２ビットに“０１０１
…０１０１”というような交互のパターンをストアし、
これを読出すことで動作テストの正当性を評価しようと
するものがある。
のテスト手法として、メモリセルアレイ１の中に、例え
ば上記１２ビットであればその１２ビットに“０１０１
…０１０１”というような交互のパターンをストアし、
これを読出すことで動作テストの正当性を評価しようと
するものがある。
【００１３】ところが、上記半導体メモリ装置にあって
は、メモリセルアレイ１の誤り訂正データ記憶領域３へ
の誤り訂正データは情報データに完全に依存することか
ら、上記したような交互のパターンを１度の書込みサイ
クルで１ワード全体へストアすることができない。つま
り、図９に示すように、誤り訂正データ生成回路１０
が、例えば、情報データ“５５”（１６進法表記）に対
し、“６”（１６進法表記）のごとき誤り訂正データを
生成するように構成されていた場合、メモリセルアレイ
１の情報データ記憶領域２には“０１０１０１０１”が
ストアされるが、同誤り訂正データ記憶領域３にストア
されるデータは“０１１０”となってしまい、１ワード
中の８ビットは交互のパターンでも４ビットは交互のパ
ターンとはならない。よって、誤り訂正データ記憶領域
３については情報データ記憶領域２とは別途の書込みサ
イクルで、交互のパターンができるような情報データを
装置に入力してやってストアしなおさなければならない
のである。よって、１ワードのテストにつき２度に分け
た書込みサイクルが必要になり、Ｅ2 ＰＲＯＭのように
動作速度の遅いデバイスや大容量のデバイスではそのテ
スト時間に対する影響が見逃せないものとなってくる。
は、メモリセルアレイ１の誤り訂正データ記憶領域３へ
の誤り訂正データは情報データに完全に依存することか
ら、上記したような交互のパターンを１度の書込みサイ
クルで１ワード全体へストアすることができない。つま
り、図９に示すように、誤り訂正データ生成回路１０
が、例えば、情報データ“５５”（１６進法表記）に対
し、“６”（１６進法表記）のごとき誤り訂正データを
生成するように構成されていた場合、メモリセルアレイ
１の情報データ記憶領域２には“０１０１０１０１”が
ストアされるが、同誤り訂正データ記憶領域３にストア
されるデータは“０１１０”となってしまい、１ワード
中の８ビットは交互のパターンでも４ビットは交互のパ
ターンとはならない。よって、誤り訂正データ記憶領域
３については情報データ記憶領域２とは別途の書込みサ
イクルで、交互のパターンができるような情報データを
装置に入力してやってストアしなおさなければならない
のである。よって、１ワードのテストにつき２度に分け
た書込みサイクルが必要になり、Ｅ2 ＰＲＯＭのように
動作速度の遅いデバイスや大容量のデバイスではそのテ
スト時間に対する影響が見逃せないものとなってくる。
【００１４】また、回路構造上、誤り訂正データ記憶領
域３にストアされているデータ自体は外部に出力される
ことはなく、その確認が行えないために、動作に異常が
認められたときの評価がし難いという問題もある。
域３にストアされているデータ自体は外部に出力される
ことはなく、その確認が行えないために、動作に異常が
認められたときの評価がし難いという問題もある。
【００１５】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは、テスト
・評価時の便宜性向上を図った誤り訂正機能付き半導体
メモリ装置を提供することにある。
みてなされたもので、その目的とするところは、テスト
・評価時の便宜性向上を図った誤り訂正機能付き半導体
メモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】請求項１記載の半導体メ
モリ装置は、１ワードが情報データ記憶セルと誤り訂正
データ記憶セルとで構成されたメモリの配列からなるメ
モリセルアレイと、書込みデータの外部からの入力を担
う入力手段と、この入力手段からの書込み情報データに
関する誤り訂正データを付帯書込みデータとして生成す
る誤り訂正データ生成手段と、上記情報データ記憶セル
向けのデータと上記誤り訂正データ記憶セル向けのデー
タとを上記メモリセルアレイにおける指定書込みアドレ
スにストアする書込み手段と、この誤り訂正データ生成
手段からのデータを第１の入力系統で受け、かつ上記入
力手段からのデータを第２の入力系統で受け、書込み用
テスト信号の状態に応じて選択的に上記第１、第２の入
力系統のデータを上記誤り訂正データ記憶領域セル向け
のデータとして上記書込み手段に与える書込みデータ選
定手段とを備えている。
モリ装置は、１ワードが情報データ記憶セルと誤り訂正
データ記憶セルとで構成されたメモリの配列からなるメ
モリセルアレイと、書込みデータの外部からの入力を担
う入力手段と、この入力手段からの書込み情報データに
関する誤り訂正データを付帯書込みデータとして生成す
る誤り訂正データ生成手段と、上記情報データ記憶セル
向けのデータと上記誤り訂正データ記憶セル向けのデー
タとを上記メモリセルアレイにおける指定書込みアドレ
スにストアする書込み手段と、この誤り訂正データ生成
手段からのデータを第１の入力系統で受け、かつ上記入
力手段からのデータを第２の入力系統で受け、書込み用
テスト信号の状態に応じて選択的に上記第１、第２の入
力系統のデータを上記誤り訂正データ記憶領域セル向け
のデータとして上記書込み手段に与える書込みデータ選
定手段とを備えている。
【００１７】上記入力手段は例えば情報データの入力バ
ッファから構成され、該情報データの一部が書込みデー
タ選定手段の第２の入力系統に供給されるように構成す
ることができる。
ッファから構成され、該情報データの一部が書込みデー
タ選定手段の第２の入力系統に供給されるように構成す
ることができる。
【００１８】請求項３記載の半導体メモリ装置は、１ワ
ードが情報データ記憶セルと誤り訂正データ記憶セルと
で構成されたメモリの配列からなるメモリセルアレイ
と、読出しデータの外部への出力を担う出力手段と、上
記メモリセルアレイの指定読出しアドレスにおける上記
情報データ記憶セルにストアされているデータとこの指
定読出しアドレスにおける上記誤り訂正データ記憶セル
にストアされているデータとを読取る読取り手段と、上
記誤り訂正データ記憶セルの読取りデータに基づいて上
記情報データ記憶セルの読取りデータの誤りを検出し、
その結果に応じて、この情報データ記憶セルの読取りデ
ータそのままのものを、あるいはこの情報データ記憶セ
ルの読取りデータの訂正後のものを読出し対象データと
して出力する誤り検査・訂正手段と、この誤り検査・訂
正手段からの読出し対象データを第１の入力系統で受
け、かつ上記メモリセルアレイからのデータを第２の入
力系統で受け、読出し用テスト信号の状態に応じて上記
第１の入力系統で受けたデータそのままのものを、ある
いはこの第１の入力系統で受けたデータの一部を上記第
２の入力系統で受けたデータに置換えたものを上記読出
しデータとして上記出力手段に与える読出しデータ選定
手段とを備えている。
ードが情報データ記憶セルと誤り訂正データ記憶セルと
で構成されたメモリの配列からなるメモリセルアレイ
と、読出しデータの外部への出力を担う出力手段と、上
記メモリセルアレイの指定読出しアドレスにおける上記
情報データ記憶セルにストアされているデータとこの指
定読出しアドレスにおける上記誤り訂正データ記憶セル
にストアされているデータとを読取る読取り手段と、上
記誤り訂正データ記憶セルの読取りデータに基づいて上
記情報データ記憶セルの読取りデータの誤りを検出し、
その結果に応じて、この情報データ記憶セルの読取りデ
ータそのままのものを、あるいはこの情報データ記憶セ
ルの読取りデータの訂正後のものを読出し対象データと
して出力する誤り検査・訂正手段と、この誤り検査・訂
正手段からの読出し対象データを第１の入力系統で受
け、かつ上記メモリセルアレイからのデータを第２の入
力系統で受け、読出し用テスト信号の状態に応じて上記
第１の入力系統で受けたデータそのままのものを、ある
いはこの第１の入力系統で受けたデータの一部を上記第
２の入力系統で受けたデータに置換えたものを上記読出
しデータとして上記出力手段に与える読出しデータ選定
手段とを備えている。
【００１９】上記出力手段は例えば情報データの出力バ
ッファから構成し、読出しデータ選定手段の第２の入力
系統で受けたデータがその出力バッファを通して外部出
力されるように構成することができる。
ッファから構成し、読出しデータ選定手段の第２の入力
系統で受けたデータがその出力バッファを通して外部出
力されるように構成することができる。
【００２０】
【作用】請求項１記載の本発明によれば、書込み用テス
ト信号によりテストモードにして、メモリセルアレイへ
書込むべきテストパターンを入力手段より入力すると、
書込みデータ選定手段では誤り訂正データ生成手段の出
力ではなく入力手段からのデータを誤り訂正データ記憶
セル向けに出力することとなるため、情報データに依存
しない任意のパターンを書込むことができる。
ト信号によりテストモードにして、メモリセルアレイへ
書込むべきテストパターンを入力手段より入力すると、
書込みデータ選定手段では誤り訂正データ生成手段の出
力ではなく入力手段からのデータを誤り訂正データ記憶
セル向けに出力することとなるため、情報データに依存
しない任意のパターンを書込むことができる。
【００２１】特に、請求項２記載の本発明によれば、テ
スト用データ入力用の外部端子の増設を不要とする。
スト用データ入力用の外部端子の増設を不要とする。
【００２２】また、請求項３記載の本発明によれば、読
出し用テスト信号によりテストモードにして読出しを行
うと、読出しデータ選定手段では、誤り検査・訂正手段
の出力そのままではなく、その一部を誤り訂正データ記
憶セルからのデータに置換えて出力するため、出力手段
からメモリセルアレイの誤り訂正データ記憶セルにスト
アされているデータを読出すことが可能となる。
出し用テスト信号によりテストモードにして読出しを行
うと、読出しデータ選定手段では、誤り検査・訂正手段
の出力そのままではなく、その一部を誤り訂正データ記
憶セルからのデータに置換えて出力するため、出力手段
からメモリセルアレイの誤り訂正データ記憶セルにスト
アされているデータを読出すことが可能となる。
【００２３】さらに、請求項４記載の本発明によれば、
テスト用データ出力用の外部端子の増設を不要とする。
テスト用データ出力用の外部端子の増設を不要とする。
【００２４】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００２５】図１は本発明の一実施例に係る半導体メモ
リ装置の回路構成を示すものである。なお、この図に示
すものは図７に示すものと同一の回路構成要素を有して
いるため、その同一構成要素については同一符号を付し
てその説明に代え、以下では異なる点についてのみ説明
することとする。
リ装置の回路構成を示すものである。なお、この図に示
すものは図７に示すものと同一の回路構成要素を有して
いるため、その同一構成要素については同一符号を付し
てその説明に代え、以下では異なる点についてのみ説明
することとする。
【００２６】図１において、本実施例の装置は、図７に
示す装置にテスト回路１３，１４を追加したものに相当
する。
示す装置にテスト回路１３，１４を追加したものに相当
する。
【００２７】テスト回路１３は、１つの制御信号入力系
統と、それぞれ４ビットずつの２つのデータ入力系統を
有し、制御信号入力系統にはテスト信号が入力され、
一方のデータ入力系統には誤り訂正データ生成回路１０
の出力が入力され、他方のデータ入力系統には入出力バ
ッファ９から情報データの各ビットＤ0 〜Ｄ7 のうち上
位４ビットＤ4 〜Ｄ7 が入力されるようになっている。
テスト信号は２値状態を持つ信号であって、テスト回
路１３は、このテスト信号の状態に応じて２つのデー
タ入力系統で受けたデータのうちいずれか一方を出力す
るセレクタとしての機能を有するものあって、図２に示
すように、各ビットごとのセレクタ回路１３−０〜１３
−３を備えている。セレクタ回路１３−０〜１３−３に
は誤り訂正データの最下位から順に各ビット生成回路１
０−０〜１０−３の出力が入力されると共に情報データ
上位４ビットの最下位から順にビットＤ4 〜Ｄ7 が入力
され、各セレクタ回路１３−０〜１３−３は図３に示す
ようにテスト信号が論理“１”のときにはテストモー
ドとなって情報データＤ4 〜Ｄ7 を出力し、テスト信号
が論理“０”のときには通常モードとなって誤り訂正
データ各ビット生成回路１０−０〜１０−３の出力を選
択出力するようになっている。したがって、テスト信号
が論理“１”でテストモードのときには情報データの
上位ビットＤ4 〜Ｄ7 がメモリセルアレイ１の誤り訂正
データ記憶領域３に格納されることとなる。
統と、それぞれ４ビットずつの２つのデータ入力系統を
有し、制御信号入力系統にはテスト信号が入力され、
一方のデータ入力系統には誤り訂正データ生成回路１０
の出力が入力され、他方のデータ入力系統には入出力バ
ッファ９から情報データの各ビットＤ0 〜Ｄ7 のうち上
位４ビットＤ4 〜Ｄ7 が入力されるようになっている。
テスト信号は２値状態を持つ信号であって、テスト回
路１３は、このテスト信号の状態に応じて２つのデー
タ入力系統で受けたデータのうちいずれか一方を出力す
るセレクタとしての機能を有するものあって、図２に示
すように、各ビットごとのセレクタ回路１３−０〜１３
−３を備えている。セレクタ回路１３−０〜１３−３に
は誤り訂正データの最下位から順に各ビット生成回路１
０−０〜１０−３の出力が入力されると共に情報データ
上位４ビットの最下位から順にビットＤ4 〜Ｄ7 が入力
され、各セレクタ回路１３−０〜１３−３は図３に示す
ようにテスト信号が論理“１”のときにはテストモー
ドとなって情報データＤ4 〜Ｄ7 を出力し、テスト信号
が論理“０”のときには通常モードとなって誤り訂正
データ各ビット生成回路１０−０〜１０−３の出力を選
択出力するようになっている。したがって、テスト信号
が論理“１”でテストモードのときには情報データの
上位ビットＤ4 〜Ｄ7 がメモリセルアレイ１の誤り訂正
データ記憶領域３に格納されることとなる。
【００２８】次に、テスト回路１４は、１つの制御信号
入力系統と、１つの８ビットのデータ入力系統と、１つ
の４ビットのデータ入力系統とを有し、制御信号入力系
統にはテスト信号が入力され、８ビットのデータ入力
系統には誤り検査訂正回路１２の出力が入力され、他方
の４ビットのデータ入力系統にはメモリセルアレイ１の
誤り訂正データ記憶領域３からのデータが入力されるよ
うになっている。テスト信号は２値状態を持つ信号で
あって、テスト回路１４は、このテスト信号の状態に
応じて８ビットデータ入力系統で受けたデータのうち上
位４ビットのデータを４ビットデータ入力系統で受けた
データに置換え出力する機能を有するものある。
入力系統と、１つの８ビットのデータ入力系統と、１つ
の４ビットのデータ入力系統とを有し、制御信号入力系
統にはテスト信号が入力され、８ビットのデータ入力
系統には誤り検査訂正回路１２の出力が入力され、他方
の４ビットのデータ入力系統にはメモリセルアレイ１の
誤り訂正データ記憶領域３からのデータが入力されるよ
うになっている。テスト信号は２値状態を持つ信号で
あって、テスト回路１４は、このテスト信号の状態に
応じて８ビットデータ入力系統で受けたデータのうち上
位４ビットのデータを４ビットデータ入力系統で受けた
データに置換え出力する機能を有するものある。
【００２９】図５はその動作に係わる回路構成を概略的
に示すものである。
に示すものである。
【００３０】まず、誤り検査訂正回路１２は誤り検査デ
ータのビット生成回路１２１−０〜１２１−３と訂正処
理回路１２２とを備え、各ビット生成回路１２１−０〜
１２１−３はメモリセルアレイ１からの１ワードデータ
のうちそれぞれ定められた２ビット以上のデータを入力
し、これに一定の演算を施して４ビットの誤り検査デー
タの各ビットを求めるものである。誤り検査データは、
これらビット生成回路１２１−０〜１２１−３の演算結
果により各桁が構成され、情報データに誤りが生じてい
ると、そのいずれのビットであるかを示すものとなり、
情報データに誤りが無いと、いずれのビットも示さない
ものとなる。その結果は訂正処理回路１２２に供給さ
れ、この訂正処理回路１２２は誤り検査データが誤り無
しを示しているときにはメモリセルアレイ１から読取っ
た状態のまま情報データを出力し、誤り検査データが誤
りビットを示しているときには情報データの該当するビ
ットを反転させてから全ビットＤ0 〜Ｄ7 を出力する。
ータのビット生成回路１２１−０〜１２１−３と訂正処
理回路１２２とを備え、各ビット生成回路１２１−０〜
１２１−３はメモリセルアレイ１からの１ワードデータ
のうちそれぞれ定められた２ビット以上のデータを入力
し、これに一定の演算を施して４ビットの誤り検査デー
タの各ビットを求めるものである。誤り検査データは、
これらビット生成回路１２１−０〜１２１−３の演算結
果により各桁が構成され、情報データに誤りが生じてい
ると、そのいずれのビットであるかを示すものとなり、
情報データに誤りが無いと、いずれのビットも示さない
ものとなる。その結果は訂正処理回路１２２に供給さ
れ、この訂正処理回路１２２は誤り検査データが誤り無
しを示しているときにはメモリセルアレイ１から読取っ
た状態のまま情報データを出力し、誤り検査データが誤
りビットを示しているときには情報データの該当するビ
ットを反転させてから全ビットＤ0 〜Ｄ7 を出力する。
【００３１】テスト回路１４はセレクタ回路部１４−０
〜１４−３とパススルー回路部１４−４〜１４−７とを
備えている。セレクタ回路部１４−４〜１４−７は訂正
処理回路１２２の出力８ビットのうちの上位４ビットＤ
4 〜Ｄ7 とメモリセルアレイ１の誤り訂正データ記憶領
域３から読取ったデータの４ビットＰ0 〜Ｐ3 とを入力
し、テスト信号が論理“１”のときテストモードとな
って誤り訂正データのビットＰ0 〜Ｐ3 を出力し、テス
ト信号が論理“０”のときは通常モードとなって情報
データのビットＤ4 〜Ｄ7 を出力する。よって、その論
理回路は図３に示すものと同じもので実現することがで
きる。パススルー回路部１４−０〜１４−３は訂正処理
回路１２２の出力８ビットのうち下位４ビットＤ0 〜Ｄ
3 を入力し、セレクタ回路部１４−４〜１４−７のデー
タ出力と同時に出力する。したがって、テスト信号が
論理“１”でテストモードのときには情報データの上位
ビットＤ4 〜Ｄ7 がメモリセルアレイ１の誤り訂正デー
タの各ビットＰ0 〜Ｐ3 に置換されて入出力バッファ９
に供給されることとなる。
〜１４−３とパススルー回路部１４−４〜１４−７とを
備えている。セレクタ回路部１４−４〜１４−７は訂正
処理回路１２２の出力８ビットのうちの上位４ビットＤ
4 〜Ｄ7 とメモリセルアレイ１の誤り訂正データ記憶領
域３から読取ったデータの４ビットＰ0 〜Ｐ3 とを入力
し、テスト信号が論理“１”のときテストモードとな
って誤り訂正データのビットＰ0 〜Ｐ3 を出力し、テス
ト信号が論理“０”のときは通常モードとなって情報
データのビットＤ4 〜Ｄ7 を出力する。よって、その論
理回路は図３に示すものと同じもので実現することがで
きる。パススルー回路部１４−０〜１４−３は訂正処理
回路１２２の出力８ビットのうち下位４ビットＤ0 〜Ｄ
3 を入力し、セレクタ回路部１４−４〜１４−７のデー
タ出力と同時に出力する。したがって、テスト信号が
論理“１”でテストモードのときには情報データの上位
ビットＤ4 〜Ｄ7 がメモリセルアレイ１の誤り訂正デー
タの各ビットＰ0 〜Ｐ3 に置換されて入出力バッファ９
に供給されることとなる。
【００３２】以上のことからも明らかように、本実施例
の半導体メモリ装置をテストする場合、まず、図示しな
い書込み指示を入力し、テスト信号を論理“１”に
し、アドレスバッファ４，６からＸ、Ｙ各アドレスデー
タを入力し、メモリセルアレイ１へ書込むべきテストパ
ターン８ビットを入出力バッファ９より入力する。する
と、テスト回路１３では、誤り訂正データ生成回路１０
の出力ではなく入出力バッファ９からの情報データの上
位４ビットＤ4 〜Ｄ7 を誤り訂正データ記憶領域３向け
に出力する。よって、図４に示すように、テストパター
ンとして例えば二進数で“０１０１０１０１”の交互の
パターンとなるデータ“５５”（十進数表記）を入出力
バッファ９から入力すると、メモリセルアレイ１の情報
データ記憶領域２にはその“０１０１０１０１”がスト
アされ、同誤り訂正データ記憶領域３には情報データの
上位４ビット“０１０１”である“５”（十進数表記）
がストアされ、１ワード全体として見ても“０１０１０
１０１０１０１”のごとく交互のパターンを１度の書込
みサイクルでストアすることができることとなる。
の半導体メモリ装置をテストする場合、まず、図示しな
い書込み指示を入力し、テスト信号を論理“１”に
し、アドレスバッファ４，６からＸ、Ｙ各アドレスデー
タを入力し、メモリセルアレイ１へ書込むべきテストパ
ターン８ビットを入出力バッファ９より入力する。する
と、テスト回路１３では、誤り訂正データ生成回路１０
の出力ではなく入出力バッファ９からの情報データの上
位４ビットＤ4 〜Ｄ7 を誤り訂正データ記憶領域３向け
に出力する。よって、図４に示すように、テストパター
ンとして例えば二進数で“０１０１０１０１”の交互の
パターンとなるデータ“５５”（十進数表記）を入出力
バッファ９から入力すると、メモリセルアレイ１の情報
データ記憶領域２にはその“０１０１０１０１”がスト
アされ、同誤り訂正データ記憶領域３には情報データの
上位４ビット“０１０１”である“５”（十進数表記）
がストアされ、１ワード全体として見ても“０１０１０
１０１０１０１”のごとく交互のパターンを１度の書込
みサイクルでストアすることができることとなる。
【００３３】次に、テストにおいて読出しを行う場合に
は、図示しない読出し指示を入力し、テスト信号を論
理“１”にし、アドレスバッファ４，６からＸ、Ｙ各ア
ドレスデータを入力する。すると、テスト回路１４で
は、誤り検査訂正回路１２の出力そのままではなく、そ
の上位４ビットを誤り訂正データ記憶領域３からの４ビ
ットＰ0 〜Ｐ3 に置換えて出力するため、例えば、上記
“５５５”（十進数表記）のパターンの読出しを行った
とすると、図６に示すように、Ｄ4 〜Ｄ7 がＰ0〜Ｐ3
に置換えられた結果である“１０１０１０１０”が出力
される。したがって、入出力バッファ９の上位４ビット
の出力からメモリセルアレイ１の誤り訂正データ記憶領
域３にストアされているデータを読出すことができる。
は、図示しない読出し指示を入力し、テスト信号を論
理“１”にし、アドレスバッファ４，６からＸ、Ｙ各ア
ドレスデータを入力する。すると、テスト回路１４で
は、誤り検査訂正回路１２の出力そのままではなく、そ
の上位４ビットを誤り訂正データ記憶領域３からの４ビ
ットＰ0 〜Ｐ3 に置換えて出力するため、例えば、上記
“５５５”（十進数表記）のパターンの読出しを行った
とすると、図６に示すように、Ｄ4 〜Ｄ7 がＰ0〜Ｐ3
に置換えられた結果である“１０１０１０１０”が出力
される。したがって、入出力バッファ９の上位４ビット
の出力からメモリセルアレイ１の誤り訂正データ記憶領
域３にストアされているデータを読出すことができる。
【００３４】以上により、本実施例によれば、テスト体
系を簡単にし、性能評価を容易にすることができること
となる。
系を簡単にし、性能評価を容易にすることができること
となる。
【００３５】また、上記実施例によれば、テスト用書込
みの際には情報データの一部を誤り訂正データ記憶領域
３向けのテスト用書込みデータに使用し、読出しの際に
は入出力バッファ９の一部のビットを使用するようにな
っており、つまり、内部データバスの使用でテスト用デ
ータの入出力が行えるものであるから、テスト用データ
を入出力するための外部端子パッド数を増加させること
がない。
みの際には情報データの一部を誤り訂正データ記憶領域
３向けのテスト用書込みデータに使用し、読出しの際に
は入出力バッファ９の一部のビットを使用するようにな
っており、つまり、内部データバスの使用でテスト用デ
ータの入出力が行えるものであるから、テスト用データ
を入出力するための外部端子パッド数を増加させること
がない。
【００３６】さらに、テスト信号，は外部入力して
も良いが、例えば、アドレスデータの加工等により内部
的に発生させるようにすることで、その入力用パッドの
増設も不要となる。
も良いが、例えば、アドレスデータの加工等により内部
的に発生させるようにすることで、その入力用パッドの
増設も不要となる。
【００３７】なお、上記メモリセルアレイ１は１ワード
が１２ビットで構成されているが、これより多い、ある
いは少ないビット数で構成される場合でも本発明は適用
可能である。
が１２ビットで構成されているが、これより多い、ある
いは少ないビット数で構成される場合でも本発明は適用
可能である。
【００３８】さらに、テストでの書込み処理の際、およ
び読出し処理の際、情報データの上位４ビットをテスト
用に使用する構成となっているが、下位４ビット、中間
ビット等、任意のビットを使用することができ、あるい
はテスト用データを全く別経路での入出力するようにし
ても良い。
び読出し処理の際、情報データの上位４ビットをテスト
用に使用する構成となっているが、下位４ビット、中間
ビット等、任意のビットを使用することができ、あるい
はテスト用データを全く別経路での入出力するようにし
ても良い。
【００３９】
【発明の効果】以上説明したように本発明によれば、書
込み用テスト信号によりテストモードにして、メモリセ
ルアレイへ書込むべきテストパターンを入力手段より入
力すると、書込みデータ選定手段では誤り訂正データ生
成手段の出力ではなく入力手段からのデータを誤り訂正
データ記憶セル向けに出力することとなるため、情報デ
ータに依存しない任意のパターンを書込むことができ
る。よって、１度の書込みサイクルで１ワード全体に任
意のパターンを書込むことができ、テスト時間の大幅短
縮を図ることができる。
込み用テスト信号によりテストモードにして、メモリセ
ルアレイへ書込むべきテストパターンを入力手段より入
力すると、書込みデータ選定手段では誤り訂正データ生
成手段の出力ではなく入力手段からのデータを誤り訂正
データ記憶セル向けに出力することとなるため、情報デ
ータに依存しない任意のパターンを書込むことができ
る。よって、１度の書込みサイクルで１ワード全体に任
意のパターンを書込むことができ、テスト時間の大幅短
縮を図ることができる。
【００４０】また、読出し用テスト信号によりテストモ
ードにして読出しを行うと、読出しデータ選定手段で
は、誤り検査・訂正手段の出力そのままではなく、その
一部を誤り訂正データ記憶セルからのデータに置換えて
出力するため、出力手段からメモリセルアレイの誤り訂
正データ記憶セルにストアされているデータを読出すこ
とが可能となる。これにより、テスト体系を簡単にし、
性能評価を容易にすることができることとなる。
ードにして読出しを行うと、読出しデータ選定手段で
は、誤り検査・訂正手段の出力そのままではなく、その
一部を誤り訂正データ記憶セルからのデータに置換えて
出力するため、出力手段からメモリセルアレイの誤り訂
正データ記憶セルにストアされているデータを読出すこ
とが可能となる。これにより、テスト体系を簡単にし、
性能評価を容易にすることができることとなる。
【００４１】そして、特に、テスト用書込みの際には情
報データの一部を誤り訂正データ記憶セル向けのテスト
用書込みデータに使用し、読出しの際には出力バッファ
を使用するようにすれば、内部データバスの使用でテス
ト用データの入出力が行えるので、テスト用データを入
出力するための外部端子パッド数を増加させることがな
い。
報データの一部を誤り訂正データ記憶セル向けのテスト
用書込みデータに使用し、読出しの際には出力バッファ
を使用するようにすれば、内部データバスの使用でテス
ト用データの入出力が行えるので、テスト用データを入
出力するための外部端子パッド数を増加させることがな
い。
【図１】本発明の一実施例に係る半導体メモリ装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図２】図１に示す半導体メモリ装置の書込み用テスト
回路及びその周辺のデータの流れを概略的に示すブロッ
ク図。
回路及びその周辺のデータの流れを概略的に示すブロッ
ク図。
【図３】図１に示す半導体メモリ装置の書込み用テスト
回路の各ビットセレクタ回路の内部構成を論理シンボル
で示す回路図。
回路の各ビットセレクタ回路の内部構成を論理シンボル
で示す回路図。
【図４】図１に示す半導体メモリ装置内部における情報
データ記憶セル向けの書込みデータと誤り訂正データ記
憶セル向けの書込みデータとの関係を示す説明図。
データ記憶セル向けの書込みデータと誤り訂正データ記
憶セル向けの書込みデータとの関係を示す説明図。
【図５】図１に示す半導体メモリ装置の読出し用テスト
回路及びその周辺のデータの流れを概略的に示すブロッ
ク図。
回路及びその周辺のデータの流れを概略的に示すブロッ
ク図。
【図６】図１に示す半導体メモリ装置内部における情報
データ記憶セルならびに誤り訂正データ記憶セルからの
読取りデータと入出力バッファからの読出しデータとの
関係を示す説明図。
データ記憶セルならびに誤り訂正データ記憶セルからの
読取りデータと入出力バッファからの読出しデータとの
関係を示す説明図。
【図７】従来の半導体メモリ装置の回路構成を示すブロ
ック図。
ック図。
【図８】図７に示す半導体メモリ装置の書込み用テスト
回路及びその周辺のデータの流れを概略的に示すブロッ
ク図。
回路及びその周辺のデータの流れを概略的に示すブロッ
ク図。
【図９】図７に示す半導体メモリ装置内部における情報
データ記憶セル向けの書込みデータと誤り訂正データ記
憶セル向けの書込みデータとの関係を示す説明図。
データ記憶セル向けの書込みデータと誤り訂正データ記
憶セル向けの書込みデータとの関係を示す説明図。
１ メモリセルアレイ ２ 情報データ記憶領域 ３ 誤り訂正データ記憶領域 ４ Ｘアドレスバッファ ５ Ｘデコーダ ６ Ｙアドレスバッファ ７ Ｙデコーダ ８ Ｙゲート ９ 入出力バッファ １０ 誤り訂正データ生成回路 １１ センスアンプ １２ 誤り検査訂正回路 １３ 書込みデータ選定手段となるテスト回路 １４ 読出しデータ選定手段となるテスト回路 書込み用テスト信号 読出し用テスト信号 Ｘ0 〜Ｘn Ｘ方向アドレスデータのビット Ｙ0 〜Ｙm Ｙ方向アドレスデータのビット Ｄ0 〜Ｄ7 情報データのビット Ｐ0 〜Ｐ3 誤り訂正データのビット
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】以上のことからも明らかように、本実施例
の半導体メモリ装置をテストする場合、まず、図示しな
い書込み指示を入力し、テスト信号を論理“１”に
し、アドレスバッファ４，６からＸ、Ｙ各アドレスデー
タを入力し、メモリセルアレイ１へ書込むべきテストパ
ターン８ビットを入出力バッファ９より入力する。する
と、テスト回路１３では、誤り訂正データ生成回路１０
の出力ではなく入出力バッファ９からの情報データの上
位４ビットＤ４〜Ｄ７を誤り訂正データ記憶領域３向け
に出力する。よって、図４に示すように、テストパター
ンとして例えば二進数で“０１０１０１０１”の交互の
パターンとなるデータ“５５”（１６進数表記）を入出
力バッファ９から入力すると、メモリセルアレイ１の情
報データ記憶領域２にはその“０１０１０１０１”がス
トアされ、同誤り訂正データ記憶領域３には情報データ
の上位４ビット“０１０１”である“５”（１６進数表
記）がストアされ、１ワード全体として見ても“０１０
１０１０１０１０１”のごとく交互のパターンを１度の
書込みサイクルでストアすることができることとなる。
の半導体メモリ装置をテストする場合、まず、図示しな
い書込み指示を入力し、テスト信号を論理“１”に
し、アドレスバッファ４，６からＸ、Ｙ各アドレスデー
タを入力し、メモリセルアレイ１へ書込むべきテストパ
ターン８ビットを入出力バッファ９より入力する。する
と、テスト回路１３では、誤り訂正データ生成回路１０
の出力ではなく入出力バッファ９からの情報データの上
位４ビットＤ４〜Ｄ７を誤り訂正データ記憶領域３向け
に出力する。よって、図４に示すように、テストパター
ンとして例えば二進数で“０１０１０１０１”の交互の
パターンとなるデータ“５５”（１６進数表記）を入出
力バッファ９から入力すると、メモリセルアレイ１の情
報データ記憶領域２にはその“０１０１０１０１”がス
トアされ、同誤り訂正データ記憶領域３には情報データ
の上位４ビット“０１０１”である“５”（１６進数表
記）がストアされ、１ワード全体として見ても“０１０
１０１０１０１０１”のごとく交互のパターンを１度の
書込みサイクルでストアすることができることとなる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】次に、テストにおいて読出しを行う場合に
は、図示しない読出し指示を入力し、テスト信号を論
理“１”にし、アドレスバッファ４，６からＸ、Ｙ各ア
ドレスデータを入力する。すると、テスト回路１４で
は、誤り検査訂正回路１２の出力そのままではなく、そ
の上位４ビットを誤り訂正データ記憶領域３からの４ビ
ットＰ０〜Ｐ３に置換えて出力するため、例えば、上記
“５５５”（１６進数表記）のパターンの読出しを行っ
たとすると、図６に示すように、Ｄ４〜Ｄ７がＰ０〜Ｐ
３に置換えられた結果である“０１０１０１０１”が出
力される。したがって、入出力バッファ９の上位４ビッ
トの出力からメモリセルアレイ１の誤り訂正データ記憶
領域３にストアされているデータを読出すことができ
る。
は、図示しない読出し指示を入力し、テスト信号を論
理“１”にし、アドレスバッファ４，６からＸ、Ｙ各ア
ドレスデータを入力する。すると、テスト回路１４で
は、誤り検査訂正回路１２の出力そのままではなく、そ
の上位４ビットを誤り訂正データ記憶領域３からの４ビ
ットＰ０〜Ｐ３に置換えて出力するため、例えば、上記
“５５５”（１６進数表記）のパターンの読出しを行っ
たとすると、図６に示すように、Ｄ４〜Ｄ７がＰ０〜Ｐ
３に置換えられた結果である“０１０１０１０１”が出
力される。したがって、入出力バッファ９の上位４ビッ
トの出力からメモリセルアレイ１の誤り訂正データ記憶
領域３にストアされているデータを読出すことができ
る。
Claims (4)
- 【請求項１】１ワードが情報データ記憶セルと誤り訂正
データ記憶セルとで構成されたメモリの配列からなるメ
モリセルアレイと、 データの外部入力を担う入力手段と、 該入力手段からの書込み情報データに関する誤り訂正デ
ータを付帯書込みデータとして生成する誤り訂正データ
生成手段と、 前記情報データ記憶セル向けのデータと前記誤り訂正デ
ータ記憶セル向けのデータとを前記メモリセルアレイに
おける指定書込みアドレスにストアする書込み手段と、 該誤り訂正データ生成手段からのデータを第１の入力系
統で受け、かつ前記入力手段からのデータを第２の入力
系統で受け、書込み用テスト信号の状態に応じて選択的
に前記第１、第２の入力系統のデータを前記誤り訂正デ
ータ記憶領域セル向けのデータとして前記書込み手段に
与える書込みデータ選定手段とを備えている半導体メモ
リ装置。 - 【請求項２】入力手段が情報データの入力バッファから
構成され、該情報データの一部が書込みデータ選定手段
の第２の入力系統に供給されるようになっている請求項
１記載の半導体メモリ装置。 - 【請求項３】１ワードが情報データ記憶セルと誤り訂正
データ記憶セルとで構成されたメモリの配列からなるメ
モリセルアレイと、 読出しデータの外部出力を担う出力手段と、 前記メモリセルアレイの指定読出しアドレスにおける前
記情報データ記憶セルにストアされているデータと該指
定読出しアドレスにおける前記誤り訂正データ記憶セル
にストアされているデータとを読取る読取り手段と、 前記誤り訂正データ記憶セルの読取りデータに基づいて
前記情報データ記憶セルの読取りデータの誤りを検出
し、その結果に応じて、該情報データ記憶セルの読取り
データそのままのものを、あるいは該情報データ記憶セ
ルの読取りデータの訂正後のものを読出し対象データと
して出力する誤り検査・訂正手段と、 該誤り検査・訂正手段からの読出し対象データを第１の
入力系統で受け、かつ前記メモリセルアレイからのデー
タを第２の入力系統で受け、読出し用テスト信号の状態
に応じて前記第１の入力系統で受けたデータ、あるいは
前記第２の入力系統で受けたデータを前記読出しデータ
として前記出力手段に与える読出しデータ選定手段とを
備えている半導体メモリ装置。 - 【請求項４】出力手段が情報データの出力バッファから
構成され、読出しデータ選定手段の第２の入力系統で受
けたデータが該出力バッファを通して外部出力されるよ
うになっている請求項３記載の半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222826A JPH0668700A (ja) | 1992-08-21 | 1992-08-21 | 半導体メモリ装置 |
| KR1019930016078A KR970006223B1 (ko) | 1992-08-21 | 1993-08-19 | 반도체 메모리 장치 |
| US08/109,488 US5424989A (en) | 1992-08-21 | 1993-08-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222826A JPH0668700A (ja) | 1992-08-21 | 1992-08-21 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668700A true JPH0668700A (ja) | 1994-03-11 |
Family
ID=16788519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222826A Pending JPH0668700A (ja) | 1992-08-21 | 1992-08-21 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5424989A (ja) |
| JP (1) | JPH0668700A (ja) |
| KR (1) | KR970006223B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202457A (ja) * | 2004-12-20 | 2006-08-03 | Fujitsu Ltd | 半導体メモリ |
| JP2008059711A (ja) * | 2006-09-01 | 2008-03-13 | Toshiba Corp | 半導体記憶装置 |
| JP2008535131A (ja) * | 2005-03-24 | 2008-08-28 | フリースケール セミコンダクター インコーポレイテッド | データとして用いることと誤り訂正符号（ｅｃｃ）として用いることとの間で切り替えられることが可能である部分を有するメモリ |
| KR100901404B1 (ko) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 패리티 셀 어레이를 구비한 메모리 회로 |
| WO2014109107A1 (ja) * | 2013-01-09 | 2014-07-17 | セイコーインスツル株式会社 | 不揮発性半導体記憶装置及びそのテスト方法 |
| JP2016152054A (ja) * | 2015-02-19 | 2016-08-22 | ラピスセミコンダクタ株式会社 | 半導体記憶装置のテスト方法及び半導体記憶装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111100A (ja) * | 1993-10-08 | 1995-04-25 | Nec Corp | テスト回路 |
| AU3962995A (en) * | 1994-10-19 | 1996-05-15 | Micron Technology, Inc. | An efficient method for obtaining usable parts from a partially good memory integrated circuit |
| US5872802A (en) * | 1996-05-03 | 1999-02-16 | Cypress Semiconductor Corp. | Parity generation and check circuit and method in read data path |
| US5946257A (en) * | 1996-07-24 | 1999-08-31 | Micron Technology, Inc. | Selective power distribution circuit for an integrated circuit |
| US5841710A (en) * | 1997-02-14 | 1998-11-24 | Micron Electronics, Inc. | Dynamic address remapping decoder |
| US6314527B1 (en) | 1998-03-05 | 2001-11-06 | Micron Technology, Inc. | Recovery of useful areas of partially defective synchronous memory components |
| US6332183B1 (en) | 1998-03-05 | 2001-12-18 | Micron Technology, Inc. | Method for recovery of useful areas of partially defective synchronous memory components |
| US6381707B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | System for decoding addresses for a defective memory array |
| US6381708B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | Method for decoding addresses for a defective memory array |
| US6496876B1 (en) | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
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