JPH01223700A

JPH01223700A - 半導体記憶装置

Info

Publication number: JPH01223700A
Application number: JP63048480A
Authority: JP
Inventors: Tatsuyuki Ota; 達之大田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-01
Filing date: 1988-03-01
Publication date: 1989-09-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えばｓ
　ＥＣＣ（Ｅｒｒｏｒ　　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏ
ｄｅ　：誤り訂正符合）回路を内蔵するダイナミック型
ＲＡＭ（ランダムアクセスメモリ）等に利用して特に有
効な技術に関するものである。

〔従来の技術〕

所定のアルゴリズムに従って形成されるチェックビット
を付加することで、伝達されるデータの誤りを検出・訂
正するＥＣＣ方式がある。また、格納される記憶データ
に対して、上記のようなチェックビットを付加するダイ
ナミック型ＲＡＭ等の半導体記憶装置がある。これらの
半導体記憶装置は、書き込み動作時に書き込みデータに
対応したチエツクピントを形成し、また読み出し動作時
に読み出しデータの正常性をチエツクしその誤りを訂正
するＥＣＣ回路を内蔵する。

ＥＣＣ回路を内蔵する半導体記憶装置については、例え
ば、特開昭５８−２１５７９７号公報等に記載されてい
る。

〔発明が解決し、ようとする課題〕

上記に記載されるようなＥＣＣ回路を内蔵する半導体記
憶装置は、次のような二つの問題点を持つ。すなわち、
これらの半導体記憶装置では、ＥＣＣ回路が常に動作状
態とされ、読み出しデータに対するチエツクと誤り訂正
が自律的に行われる。

したがって、例えば特定のメモリセルに断線等の障害が
生じ、読み出しデータに１ビット誤りが発生しても、そ
の誤りは半導体記憶装置の内部で自動的に訂正される。

このため、所定の製造工程で機能試験を行ったとしても
、このような１ピント誤りを検出することはできない、
このことは、結果的に半導体記憶装置の歩留りを向上で
きるという効果もあるが、他方において機能試験の的確
性を欠き、半導体記憶装置の信頼性を低下させる原因と
なる。

一方、ＥＣＣ回路を内蔵する半導体記憶装置では、入力
データのビット数をｍとするとき、ｍ　＋　ｃ≦２Ｃ−
１なる関係を満足するようなＣビットのＥＣＣチエ７クビ
７）が付加される。また、上記半導体記憶装置のメモリ
アレイには、記憶データを格納するメモリエリアに加え
て、上記ＣビットのＥＣＣチェックビットを格納するた
めのメモリエリアが別途用意される。ここで、記憶デー
タのビット数を例えば３２ビツトとするとき、必要なＥ
ＣＣチェックビットのビット数は、単一誤り訂正方式を
採る場合で６ビツト、単一誤り訂正・二重誤り検出方式
を採る場合で７ビントとなり、その分メモリアレイのハ
ードウェア量が増大する。ＥＣＣ回路を内蔵する従来の
半導体記憶装置において、チエツクピントを格納するた
めのメモリエリアは、ＥＣＣ機能が必要とされない場合
でも他用できず、また意図的にアクセスすることもでき
ない、このことは、システムの柔軟性を損ない、また効
率的な故障診断処理を妨げる原因となる。

この発明の目的は、ＥＣＣ回路を内蔵する半導体記憶装
置の機能試験や故障診断処理を的確かつ効率的に行うこ
とにある。この発明の他の目的は、ＥＣＣ回路を内蔵す
る半導体記憶装置を含むシステムの柔軟性を高めること
にある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、半導体記憶装置に内蔵されるＥＣＣ回路を、
所定の制御信号に従って選択的に有効又は無効とし、ま
たＥＣＣ回路が無効とされるとき、メモリアレイのＥＣ
Ｃチェックビット格納用のメモリエリアを任意にアクセ
スできるようにするものである。

〔作゛　用〕

上記した手段によれば、ＥＣＣ回路を内蔵する半導体記
憶装置のＩａ能試験を的確にかつ効率的に実施できると
ともに、このような半導体記憶装置を含むシステムの柔
軟性を高め、その故障診断処理を効率良く行うことがで
きる。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
゛ンのような１個の半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、ディジタル処理装置のメモリユニットを構成する
。このメモリユニットは、図示されないメモリ制御ユニ
ット及びシステムバスを介して、中央処理装置ＣＰＵに
結合される。ダイナＥ７り型ＲＡＭは、ＥＣＣ回路を内
蔵する。ＥＣＣ回路は、後述するように、チェックビッ
ト生成回路ＣＧやシンドローム生成回路ＳＧ及びデータ
訂正回路ＤＣ等を含む、この実施例において、ダイナミ
ック型ＲＡＭに入出力されるデータは、特に制限されな
いが、３２ビツト構成とされる。また、ＥＣＣ回路は、
単一誤り訂正・二重誤り検出方式とされ、上記入出力デ
ータには、７ビツトのチェックビットが付加される。つ
まり、メモリアレイＭＡＲＹの各アドレスに格納される
記憶データは、合計３９ビツト構成とされる。読み出し
動作時、データに検出された１ピントの誤りは、ＥＣＣ
回路によって検出・訂正されるが、２ビツトの誤りは、
検出されるのみで訂正されない、特に制限されないが、
読み出しデータに１ビツト又は２ビツトの誤りが検出さ
れたとき、ダイナミック型ＲＡＭは、ロウレベルの誤り
検出信号ＥＤをメモリ制御ユニットに送出する。

この実施例のダイナミック型ＲＡＭにおいて、上記ＥＣ
Ｃ回路は、特に制限されないが、ＥＣＣ制御信号ＥＣＭ
がハイレベルとされるとき、選択的に有効とされる。こ
のとき、ＥＣＣ回路は、外部端子ＤＯ〜Ｄ３１を介して
入出力される３２ビツトのデータに上記７ビツトのＥＣ
Ｃチェックビットを付加し、またその正常性を確認する
。一方、ＥＣＣ回路は、上記ＥＣＣ制御信号ＥＣＭがロ
ウレベルとされるとき、選択的に無効とされる。このと
き、ＥＣＣ回路は、その機能が停止され、３２ビツトの
データは、ＥＣＣ回路によるチエツク及び修正を受ける
ことなく入出力される。また、メモリアレイＭＡＲＹの
チェックビット格納用のメモリエリアには、特に制限さ
れないが、外部端子Ｄ３２〜Ｄ３８を介して、７ビツト
のデータを入出力することができる。

第２図において、メモリアレイＭＡＲＹは、同図の垂直
方向に平行して配置されるｍ＋１本のワード線と、水平
方向に平行して配置される３９×（ｎ＋１）組の相補デ
ータ線及びこれらのワード線と相補データ線の交点に格
子状に配置される３９ｘ　（ｍ＋ｌ）ｘ　（ｎ＋１）個
のダイナミック型メモリセルとを含む、特に制限されな
いが、メモリアレイＭＡＲＹは、さらに複数の冗長ワー
ド線と冗長相補データ線及び上記ワード線及び相補デー
タ線と冗長ワード線及び冗長相補データ線との交点に配
置される複数のメモリセルを含む、冗長ワード線及び冗
長相補データ線は、対応する冗長アドレス切り換え回路
に結合され、ダイナミック型ＲＡＭの不良アドレスに選
択的に割り当てられるとともに、対応する不良アドレス
が指定されるとき、代わって選択状態とされる。

メモリアレイＭＡＲＹを構成するワード線は、ロウアド
レスデコーダＲＡＤに結合され、択一的に選択状態とさ
れる。

ロウアドレスデコーダＲＡＤには、ロウアドレスバッフ
ァＲＡＢからＨ＋１ビットの相補内部アドレス信号ａｘ
Ｑ〜ａｘｉ　（ここで、例えば鼻反転内部アドレス信号
ａｘＱと反転内部アドレス信号ａｘＱをあわせて相補内
部アドレス信号まｘＯのように表す、以下同じ）が供給
され、タイミング発生回路ＴＧから、タイミング信号φ
Ｘが供給される。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレス信号ａｘＯ〜ａｘｉをデ
コードし、メモリアレイＭＡＲＹの対応するワード線を
択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、外部端子ＡＯ〜Ａｉを
介して時分割的に供給されるＸアドレス信号ＡＸＯ〜Ａ
Ｘｉを、タイミング発生回路ＴＧから供給されるタイミ
ング信号φａｒに従って取り込み、保持する。また、こ
れらのＸアドレス信号ＡＸＯ−ＡＸｉをもとに、上記相
補内部アドレス信号上ｘＯ〜土ｘｉを形成し、ロウアド
レスデコーダＲＡＤに供給する。

メモリアレイＭＡＲＹを構成する相補データ線は、その
一方において、センスアンプＳＡの対応する単位増幅回
路に結合され、その他方において、カラムスイッチＣ８
ｗの対応するスイッチＭＯ３ＦＥＴ対に結合される。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補デ
ータ線に対応して設けられる３９Ｘ（ｎ＋１）個の単位
増幅回路を含む、これらの単位増幅回路には、タイミン
グ発生回路ＴＧからタイミング信号ψｐａが共通に供給
される。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、センスアン７”
ＳＡの各単位増幅回路は、メモリアレイＭＡＲＹの選択
されたワード線に結合される３ｇｘ（ｎ＋１）（［ａＪ
のメモリセルから対応する相補データ線を介して出力さ
れる微小読み出し信号を増幅し、ハイレベル又はロウレ
ベルの２値読み出し信号とする。

カラムスイッチＣ８Ｗは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられる３９×（ｎ＋１）組の
スイッチＭＯ３ＦＥＴ対を含む。

これらのスイッチＭＯ３ＦＥＴ対の一方は、メモリアレ
イＭＡＲＹの対応する相補データ線にそれぞれ結合され
、その他方は、相補共通データ線立ＤＯ〜ＣＤ３Ｂ＜こ
こで、例えば非反転信号線ＣＤＯと反転信号線ＣＤＯを
あわせて相補共通データ線−ＣＤＯのように表す、以下
同じ）に３９組おきにそれぞれ共通結合される。カラム
スイッチＣ３Ｗを構成するスイッチＭＯ３ＦＥＴ対のゲ
ートは、順に３９！ｌずつ共通結合され、カラムアドレ
スデコーダＣＡＤから対応するデータ線選択信号ＹＯ〜
Ｙｎがそれぞれ供給される。

データ線選択信号ＹＯ〜Ｙｎが択一的にハイレベルとさ
れることで、カラムスイッチＣ３Ｗの対応する３９組の
スイッチＭＯ３ＦＥＴ対が一斉にオン状態とされる。こ
れにより、メモリアレイＭＡＲＹからＹアドレス信号Ａ
ＹＯ〜ＡＹｉによって指定される３９組の相補データ線
が選択され、対応する上記相補共通データ線−ＣＤＯ〜
−Ｃより３Ｂにそれぞれ接続される。

カラムアドレスデコーダＣＡＤには、カラムアドレスバ
ッファＣＡＢからｔ＋１ビットの相補内部アドレス信号
ａｙＱ〜ａｙｉが供給され、タイミング発生回路ＴＧか
らタイミング信号φｙが供給される。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号ａｙＯ〜ａｙｉ
をデコードし、対応する上記データ線選択信号ＹＯ〜Ｙ
ｎを択一的にハイレベルとする。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜Ａｉ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹＥを、タイミング発生回路ＴＧから供給されるタイ
ミング（６号ψａｃに従って取り込み、保持する。また
、これらのＹアドレス信号ＡＹＯ＝ＡＹｉをもとに、上
記相補内部アドレス信号ａｙＯ・〜まｙｉを形成し、カ
ラムアドレスデコーダＣＡＤに供給する。

メモリアレイＭＡＲＹの指定された３９組の相補データ
線が選択的に接続される相補共通データ縁立ＤＯ〜ＣＤ
３８は、ライトアンプＷＡの対応する単位回路の出力端
子にそれぞれ結合されるとともに、リードアンプＲＡの
対応する単位回路の入力端子にそれぞれ結合される。

ライトアンプＷＡは、上記相補共通データ縁立りθ〜旦
Ｄ３８に対応して設けられる３９個の単位回路を含む、
これらの単位回路のうち、第１〜第３２の単位回路の入
力端子には、データ入力バッファＤＩＢＩから、対応す
る内部入力データｄｉＯ〜ｄｉ３１がそれぞれ供給され
る。また、第３３〜第３９の単位回路には、ＥＣＣ回路
から、対応する書き込みチェックビットｃ　ｗ　Ｑ〜Ｃ
Ｗ６がそれぞれ供給される。ライトアンプＷＡの３９個
の単位回路には、タイミング発生回路ＴＧからタイミン
グ信号φＷが共通に供給される。ところで、上記書き込
みチェックビットｃｗＱ〜ＣＷ６は、ＥＣＣ制御信号Ｅ
ＣＭがハイレベルとされＥＣＣ回路が有効とされるとき
、上記内部入力データｄｉＱ〜ｄｉ３１に従うて形成さ
れる。また、ＥＣＣ制御信号ＥＣＭがロウレベルとされ
ＥＣＣ回路が無効とされるとき、外部端子Ｄ３２〜Ｄ３
８からデータ入力バッファＤＩＢ２を介して供給される
内部入力データｄｉ３２〜ｄｉ’３８がそのまま伝達さ
れる。

ライトアンプＷＡの各単位回路は、上記タイミング（ｌ
φＷがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ライトアンプＷＡの各
単位回路は、対応する上記内部入力データｄｉＱ〜ｄｉ
３１又は書き込みチエツクピッ）ｃｗＱ〜ｃｗ５を相補
署き込み信号とし、対応する相補共通データ線ＣＤＯ〜
ＣＤ３８に伝達する。

データ入力バッファＤＩＢＩは、データ入出力端子ＤＯ
−Ｄ３１を介して供給される３２ビツトの書き込みデー
タ（第１の入力データ）を、上記内部入力データｄｉＱ
〜ｄｉ３１として、上記ライトアンプＷＡ及びＥＣＣ回
路に供給する。同様に、データ入力バッファＤＩＢ２は
、特に制限されないが、ＥＣＣ制御信号ＥＣＭがロウレ
ベルとされＥＣＣ回路が無効とされるとき、データ入出
力端子Ｄ３２〜Ｄ３８を介して供給される７ビツトの書
き込みデータ（第２の入力データ）を、上記内部入力デ
ータｄｉ３２〜ｄｉ３ｇとして、ＥＣＣ回路に供給する
。

一方、リードアンプＲＡは、上記相補共通データ縁立Ｄ
θ〜−〇Ｄ３Ｂに対応して設けられる３９偏の単位回路
を含む、これらの単位回路の出力信号は、読み出しデー
タｄｒＯ〜ｄｒ３１及び読み出しチェックビットｃｒＯ
〜ｃｒ６として、ＥＣＣ回路に供給される。リードアン
プＲＡの各単位回路には、夕・「ミング発生回路ＴＧか
らタイミング１８号φｒが共通に供給される。

リードアンプＲＡの各単位回路は、上記タイミング信号
φｒがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、リードアンプＲＡの各
単位回路は、メモリアレイＭＡＲＹ（７）選択されたメ
モリセルから対応する相補共通データ１ｊｌｃＤＯ〜；
Ｄ３８を介して伝達される２値読み出し信号をさらに増
幅し、上記読み出しデータｄｒＯ−ｄｒ３１及び読み出
しチエアクビットｃｒＱ〜ｃｒ５とする。

ＥＣＣ回路には、特に制限されないが、上記データ人カ
バフフｙＤＩＢ１及びＤＩＢ２から内部入力データｄｉ
Ｏ＝ｄｉ３１及びｄｉ３２〜ｄｉ３８が供給され、また
上記リードアンプＲＡから内部読み出しデータｄｒＱ〜
ｄｒ３１及び読み出しチエツクピントｃｒＯ〜ｃｒ５が
供給される。

ＥＣＣ＠路には、さらに外部端子ＥＣＭを介して、ＥＣ
Ｃ制御信号ＥＣＭが供給される。

ＥＣＣ回路は、上記ＥＣＣ１１１１＠信号ＥＣＭがハイ
レベルとされるとき、選択的に有効とされる。

このとき、ダイナミック型ＲＡＭが書き込みモードとさ
れる場合、ＥＣＣ回路は、データ入力バッファＤＩＢＩ
から供給される内部入力データｄｉＯ−ｄ　ｉ　３１を
もとに、７ビツトの書き込みチェックビットＣＷ　Ｏ”
−ｃ　ｖ　５を形成し、ライトアンプＷＡに供給する。

このとき、ダイナミック型ＲＡＭが読み出しモードとさ
れる場合、ＥＣＣ回路は、リードアンプＲＡからイバ姶
される内部読み出しデータｄｒＯ〜ｄｒ３１及び読み出
しチェックビットｃｒＱ〜ｃｒ５をもとに、読み出しデ
ータの正常性をチエツクする。その結果、読み出しデー
タに１ビツトの誤りが検出されると、前述のように、゛
その誤りを訂正し、内部出力データｄｏ。

〜ｄｏ３１として、後述するデータ出力バッファＤＯＢ
Ｉに伝達する。読み出しデータに２ビツトの誤りが検出
されると、ＥＣＣ回路は、その誤りを検出はするが、訂
正はできない、読み出しデータに１ピント又は２ビツト
の誤りが検出された場合、ＥＣＣ回路は、ハイレベルの
内部誤り検出信号ｅｄをタイミング発生回路ＴＧに供給
する。特に制限されないが、内部誤り検出信号ｅｄがハ
イレベルとされるとき、タイミング発生回路ＴＧは、ロ
ウレベルの誤り検出信号ＥＤをメモリ制御ユニットに送
出する。

一方、ＥＣＣ回路は、上記ＥＣＣ制御信号ＥＣＭがロウ
レベルとされるとき、選択的に無効とされる。このとき
、リードアンプＲＡから供給される内部読み出しデータ
ｄｒＱ〜ｄｒ３１及び読み出しチエアクビットｃｒＱ〜
ｃｒ５は、そのまま内部出力データｄｏｏ〜ｄｏ３１及
びｄ　ｏ　３２〜ｄｏ３３として、データ出力バッファ
ＤＯＢ１及びＤＯＢ２に伝達される。ところで、ＥＣＣ
回路が無効とされるとき、ダイナミック型ＲＡＭは、外
部端子Ｄ３２〜Ｄ３８からデータ入カバソファＤＩＢ２
を介して供給される内部入力データｄｉ３２〜ｄｉ３８
を、メモリアレイＭＡＲＹのチェックビット格納用のメ
モリエリアに書き込む機能を持つ、このとき、上記内部
入力データｄｉ３２〜ｄｉ３８は、書き込みチェックビ
ットｃｗＱ〜ｃｗ６として、ＥＣＣ回路からライトアン
プＷＡ及びメモリアレイＭＡＲＹに伝達される。

ＥＣＣ回路の具体的な構成と動作については、後で詳細
に説明する。

データ出力バッファＤＯＢ　１には、上記ＥＣＣ回路か
ら内部出力データｄｏＱｘｄｏ３１が供給される。また
、データ出カバ７フアＤＯＢ２には、上記ＥＣＣ回路か
ら内部出力データｄ０３２〜ｄｏ３８が供給される。デ
ータ出力バッファＤＯＢ１及びＤＯＢ２には、タイミン
グ発生回路ＴＧからタイミング信号φＯｅが供給される
。

データ出力バッファＤＯＢＩは、ダイナミック型ＲＡＭ
が読み出しモードとされるとき、上記タイミング信号φ
ｏｅがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、データ出力バッファＤ
ＯＢ１は、上記内部出力データｄｏＯ＝ｄｏ３１に従っ
た出力信号を形成し、データ入出力端子Ｄθ〜０３１を
介してメモリ制御ユニットに送出する。同様に、データ
出力バッファＤＯＢ　２は、ダイナミック型ＲＡＭが読
み出しモードとされかつＥ記ＥＣＣｖｉｇＪ信号ＥＣＭ
がロウレベルとされるとき、選択的に動作状態とされる
。この動作状態において、データ出力バッファＤＯＢ２
は、上記内部出力データｊｏ３２〜ｄｏ３８に従った出
力信号を形成し、データ入出力端子Ｄ３２〜Ｄ３８を介
してメモリ制御ユニットに送出する。タイミング信号φ
Ｏｅがロウレベルとされるとき、データ出力バッファＤ
ＯＢ１及びＤＯＢ２の出力はハイインピーダンス状態と
される。

タイミング発生回路ＴＧは、図示されないメモリ制御ユ
ニットから供給されるロウアドレスストローブ信号ＲＡ
Ｓ、カラムアドレスストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥをもとに、上記各種のタイミング信号
を形成し、各回路に供給する。また、前述のように、Ｅ
ＣＣ回路からハイレベルの内部誤り検出信号ｅｄが供給
されるとき、ロウレベルの誤り検出信号ＥＤをメモリ制
御ユニットに送出する。

第１図には、第２図のダイナミック型ＲＡＭのＥＣＣ回
路の一実施例のブロック図が示されている。同図により
、この実施例のダイナミック型ＲＡＭのＥＣＣ回路の具
体的なブロック構成と、動作の概要を説明する。

第１図において、ＥＣＣ回路は、特に制限されないが、
書き込みモードにおいて有効とされるチェックビット生
成回路ＣＧＩ及びデータ選択回路ＳＥＬ　１と、読み出
しモードにおいて有効とされるチエツクピント生成回路
ＣＧ２．　シンドローム生成回路ＳＧ、データ訂正回路
ＤＣ及びデータ選択回路５ＥＬ２，５ＥＬ３とを含む。

チェックビット生成回路ＣＧＩは、上記データ入カバソ
ファＤＩＢＩから供給される内部入力データｄｉＱ〜ｄ
ｉ３１を所定の組み合わせで受ける７個の排他的論理和
回路を含む、これらの排他的論理和回路の出力信号は、
それぞれチェックビットｃａＱ〜ｃａ５として、データ
選択回路５ＥＬ１の一方の入力端子に供給される。前述
のように、この実施例のＥＣＣ回路は単一誤り訂正・二
重誤り検出方式とされ、チェックビットＣａＯ〜ｃａ６
は、これにみあった所定のアルゴリズムに従ってそれぞ
れ形成される。

データ選択回路ＳＥＬ　１の他方の入力端子には、デー
タ人カバフファＤＩＢ２から内部入力データｄｉ３２〜
ｄｉ３Ｂが供給される。また、データ選択回路ＳＥＬ　
１には、選択制御信号として、上記ＥＣＣ制御信号ＥＣ
Ｍが供給される。

データ選択回路５ＥＬ１は、ＥＣＣ制御信号ＥτＭｆＪ
＜ハイレベルとされＥＣＣ回路が有効とされるとき、上
記チエツクピント生成回路ＣＧＩから出力されるチェッ
クビットｃａＱｘｃａ５を選択し、書き込みチェックビ
ットｃ　ｗ　Ｏｗ　ｃ　ｗ　６とする。これにより、内
部入力データｄｉｏ−ｄｉ３ｌに対応して形成されるチ
エツクビア）ｃａＯ〜ｃａ５が、ライトアンプＷＡに伝
達され、メモリアレイＭＡＲＹの指定されたアドレスの
第２のメモリエリアに自動的に書き込まれる。このとき
、メモリアレイＭＡＲＹの指定されたアドレスの第１の
メモリエリアには、内部入力データｄｉＯ〜ｄｉ３１が
同時に書き込まれる。一方、ＥＣＣＣＣ制御信号ＥＣ口
ウレベルとされＥＣＣ回路が無効とされるとき、データ
選択回路ＳＥＬ　１は、データ入カバソファＤＩＢ２か
ら供給される内部入力データｄｉ３２〜ｄｉ３８を選択
し、書き込みチェックビットｃｗＱ〜ｃｗ６とする。こ
れにより、外部端子Ｄ３２〜Ｄ３８からデータ入カバ７
フアＤＩＢ２を介して供給される任意の内部入力データ
ｄｉ３２〜ｄ１３８が、ライトアンプＷＡに伝達され、
メモリアレイＭＡＲＹの指定されたアドレスの第２のメ
モリエリアに強制的に書き込まれる。このとき、措定さ
れたアドレスの第１のメモリエリアには、内部入力デー
タｄｉＱ〜ｄｉ３１が同時に書き込まれる。

一方、チｊ−７クビ７ト生成回路ＣＧ２は、リードアン
プＲＡから供給される内部読み出しデータｄｒｏ〜ｄｒ
３１を所定の組み合わせで受ける７個の排他的論理和回
路を含む、これらの排他的論理和回路の出力信号は、そ
れぞれチェックビットｃｂＯ〜ｃｂ５として、シンドロ
ーム生成回路ＳＧに供給される。チェックビットｃｂＯ
〜ｃｂ６は、上記チェックビットＣａＯ〜ｃａ５と同様
なアルゴリズムに従ってそれぞれ形成される。

シンドローム生成回路ＳＧには、さらにリードアンプＲ
Ａから、上記読み出しチェックビットＣｒＯ〜ｃｒ６が
供給される。これらの読み出しチエツクピッｔ−ｃｒＯ
〜ｃｒ５は、データ選択回路５ＥＬ２にも供給される。

シンドローム生成回路ＳＧは、ダイナミック型ＲＡＭが
読み出しモードとされるとき、選択的に動作状態とされ
る。この動作状態において、シンドローム生成回路ＳＧ
は、上記チェックビットＣｂＯ〜ｃｂ６及び読み出しチ
エツクピントｃｒＱ〜ｃｒ６をもとに、シンドローム５
Ｑ−ｓ５を所定のアルゴリズムに従って形成する。これ
らのシンドロームｓＯ〜３６は、データ訂正回路ＤＣに
供給される。

データ訂正回路ＤＣには、さらにリードアンプＲＡから
、内部読み出しデータｄｒＱ〜ｄｒ３１が供給される。

データ訂正回路ＤＣは、ダイナミック型ＲＡＭが読み出
し動作モードとされるとき、選択的に動作状態とされる
。この動作状態において、データ訂正回路ＤＣは、上記
シンドローム３０〜Ｓ６をもとに、上記内部読み出しデ
ータｄｒＱ〜ｄｒ３１及び読み出しチェックビットｃｒ
ｏ〜ｃｒ５の正常性を所定のアルゴリズムに従って判定
する。

その結果、内部読み出しデータｄｒＯ〜ｄｒ３１に誤り
が検出されるとこれを修正し、内部データｄｃＯ〜ｄｃ
３１を形成する。これらの内部データｄｃＯ〜ｄｃ３１
は、データ選択回路５ＥＬ３の一方の入力端子に供給さ
れる。

データ選択回路５ＥＬ２には、さらに選択制御信号とし
て、上記ＥＣＣ？１ｔｌＪ御信号ＥＣＭが像信号れる。

データ選択回路５ＥＬ２は、上記ＥＣＣ制御信号ＥＣＭ
がハイレベルとされＥＣＣ回路が有効とされるとき、そ
の出力をハイインピーダンス状態とする。また、上記Ｅ
ＣＣ制御信号ＥＣＭがロウレベルとされＥＣＣ回路が無
効とされるとき、リードアンプＲＡから供給される読み
出しチェックビットｃｒＱ〜ｃｒ５をそのまま内部出力
データｄｏ３２〜ｄｏ３８として、データ人カバソファ
ＤＩＢ２に伝達する。これらの内部出力データｄ０３２
〜ｄｏ３Ｂは、外部端子Ｄ３２〜Ｄ３Ｂを介してメモリ
制御ユニットに送出される。

データ選択回路５ＥＬ３の他方の入力端子には、上記内
部読み出しデータｄｒＯ〜ｄｒ３１が供給される。また
、さらに選択制御信号として、上記ＥＣＣ制御信号ＥＣ
Ｍが供給される。

データ選択回路５ＥＬ３は、ＥＣＣ″＃Ｊ１＠信号Ｅτ
ＭＭハイレベルとされＥＣＣ回路が有効とされるとき、
上記データ訂正回路ＤＣから出力される内部データｄｃ
ｏ−ｗｄｃ３１を選択し、内部出力データｄｏＯ〜ｄ０
３１とする。これにより、メモリアレイＭＡＲＹの指定
されたアドレスから読み出されＥＣＣ回路によって修正
された内部読み出しデータｄｒＯ−ｄｒ３１が、データ
出力バッファＤＯＢ　１に伝達され、外部端子Ｄｏ−０
３１を介してメモリ制御ユニットに送出される。このと
き、外部端子Ｄ３２〜Ｄ３８は、ハイインピーダンス状
態とされる。一方、ＥＣＣ制御信号ＥＣ′荷−がロウレ
ベルとされＥＣＣ回路が無効とされるとき、データ選択
回路５ＥＬ３は、リードアンプＲＡから供給される内部
読み出しデータｄｒＯ〜ｄｒ３１を選択し、内部出力デ
ータｄｏＯ〜ｄ０３１とする。これにより、メモリアレ
イＭＡＲＹの指定されたアドレスから読み出された内部
読み出しデータｄｒＯ〜ｄｒ３１は、ＥＣＣ回路による
チエツク及び修正を受けることなく、そのままデータ出
カバソファＤＯＢ　１に伝達され、外部端子ＤＯ−Ｄ３
１を介してメモリ制御ユニットに送出される。このとき
、前述のように、メモリアレイＭＡＲＹの指定されたア
ドレスから読み出された読み出しチェックビットｃｒＱ
〜ｃｒ６が、データ選択回路５ＥＬ２から、内部出力デ
ータｄ０３２〜ｄｏ３８として、データ出カバソファＤ
。

Ｂ２に伝達され、外部端子Ｄ３２〜Ｄ３Ｂを介してメモ
リ制御ユニットに送出される。

以上のように、この実施例のダイナミック’ｌＲＡＭに
は、ＥＣＣ制御信号ＥＣＭに従って選択的に有効又は無
効とされるＥＣＣ回路を内蔵する。

この実施例において、メモリ制御ユニットを介して供給
される書き込みデータは３２ピント構成とされ、これら
の書き込みデータに対して７ビツトのＥＣＣチェックビ
ットが付加される。メモリアレイＭＡＲＹの各アドレス
には、３２ビツトのデータを格納する第１のメモリエリ
アと、これらのデータに対応して形成されるチェックビ
ットを格納する第２のメモリエリアが設けられる。上記
ＥＣＣ制御信号ＥＣＭがハイレベルとされＥＣＣ回路が
有効とされるとき、記憶データはＥＣＣ回路によるチェ
ンド及び修正を受ける。このとき、メモリアレイＭＡＲ
Ｙの上記第２のメモリエリアには、書き込みデータに対
応して形成されるＥＣＣチェックビットが格納される。

一方、上記ＥＣＣ制御信号ＥＣＭがロウレベルとされＥ
ＣＣ回路が無効とされるとき、記憶データはＥＣＣ回路
によるチエツク及び修正を受けることなくそのまま入出
力される。このとき、メモリアレイＭＡＲＹの指定され
たアドレスの上記第２のメモリエリアに対して、外部端
子Ｄ３２〜Ｄ３８を介して供給される７ビツトの記憶デ
ータを書き込み・読み出すことができる。これにより、
この実施例のダイナミック型ＲＡＭは、所定の製造工程
において行われる機能試験を的確に実施できる。また、
メモリアレイＭＡＲＹのチェックビット格納用メモリエ
リアすなわち上記第２のメモリエリアを任意にアクセス
できるため、故障診断処理を効率的に行うことができる
とともに、このようなダイナミック型ＲＡＭを含むシス
テムの柔軟性を高めることができるものである。

ところで、この実施例のダイナミック型ＲＡＭのメモリ
アレイＭＡＲＹには、複数の冗長ワード線及び冗長相補
データ線を含む冗長回路が設けられる。これらの冗長回
路は、上記ＥＣＣ回路を有効又は無効とした時の機能試
験結果に従って、選・択的に不良アドレスに割り当てら
れる。すなわち、上記機能試験によって検出される不良
アドレスは、障害の程度によって一つのアドレスに限定
され、あるいは行又は列方向に複数のアドレスに分布す
る。この実施例のダイナミック型ＲＡＭでは、特に制限
されないが、まずＥＣＣ回路を有効として１ビット誤り
を修正できる状態で機能試験を実施し、ここで検出され
る比較的重大な障害に対して、上記冗長回路を優先的に
割り当てる。ダイナミック型ＲＡＭに比較的重大な障害
が検出されない場合、次にＥＣＣ回路を無効として１ビ
ット誤りを修正できない状態で機能試験を実施し、ここ
で検出される１ビット単位の障害に対して、上記冗長回
路を割り当てる。これにより、その品質をランク付けす
ることを条件に、ダイナミック型ＲＡＭの歩留りを高め
ることができる。

以上の本実施例に示されるように、この発明をＥＣＣ回
路を内蔵するダイナミック型ＲＡＭ等の半導体記憶装置
に通用した場合、次のような効果が得られる。すなわち
、１１半導体記憶装置に内蔵されるＥＣＣ回路を、所定の
制御信号に従って選択的に有効又は無効とすることで、
所定の製造工程において行われる半導体記憶装置の機能
試験を的確に実施し、ＥＣＣ回路を内蔵する半導体記憶
装置の（ｔｊ＋頼性を向上できるという効果が得られる
。

（２）上記（１）項において、ＥＣＣ回路を有効又は無
効とした状態で半導体記憶装置の機能試験を実施し、Ｅ
ＣＣ回路を有効とした状態で検出される比較的重大な障
害に対して冗長回路を優先的に割り当てることで、ＥＣ
Ｃ回路を内蔵する半導体記憶装置の歩留りをさらに高め
ることができるという効果が得られる。

（３）上記（１１項において、ＥＣＣ回路が無効とされ
るとき、ＥＣＣチェックビットが格納されるメモリエリ
アを任意にアクセスできるようにすることで、効率的な
故障診断処理を実施できるという効果が得られる。

（４）上記（１１項及び（３）項により、半導体記憶装
置にＥＣＣ回路が必要とされないとき、ＥＣＣチエツク
ピントが格納されるメモリエリアを有効に利用すること
ができ、ＥＣＣ回路を内蔵する半導体記憶装置を含むシ
ステムの柔軟性を高めることができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない９例えば、第１図のブロ
ック図において、チェックビット生成回路ＣＧＩ及びＣ
Ｇ２は、共通化され、書き込みモード及び読み出しモー
ドで選択的に使用されるものとしてもよい、また、ＥＣ
Ｃ回路における誤り訂正方式は、二重誤りを検出できな
い単一誤り訂正方式としてもよいし、チェックビットは
、反転された後メモリアレイに格納されるものであって
もよい、ダイナミック型ＲＡＭが、内部入力データｄｉ
Ｑ−ｄｉ３１を含めた形で符号化処理を行うＥＣＣ方式
を採る場合、内部入力データｄｉＯ〜ｄｉ３１は、対応
して設けられるデータ選択回路を介して、ライトアンプ
ＷＡに伝達される必要がある。第２図のブロック図にお
いて、メモリアレイＭＡＲＹは、複数のメモリマントに
よって構成されることもよい、また、ダイナミック型Ｒ
ＡＭに入出力されるデータは、６４ピツト又はそれ以外
のビット構成とされるものであってもよい、さらに、第
１図に示されるＥＣＣ回路のブロック構成や第２図に示
されるダイナミック型ＲＡＭのブロック構成ならびに各
制御信号及びアドレス信号等の組み合わせは、種々の実
施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用する場合について説明したが、これに限定され
るものではな（、例えば、　　。

スタティック型ＲＡＭやその他の半導体記憶装置にも通
用できる０本発明は、少な（ともＥＣＣ回路を内蔵する
半導体記憶装置及びこのような半導体記憶装置を含むデ
ィジタル装置に広く通用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、半導体記憶装置に内蔵されるＥＣＣ回路
を、所定の制御信号に従うて選択的に有効又は無効とし
、またＥＣＣ回路が無効とされるとき、ＥＣＣチエツク
ピントが格納されるメモリエリアを任意にアクセスでき
るようにすることで、所定の製造工程において行われる
半導体記憶装置の機能試験を的確に実施し、その信頼性
を向上できるとともに、このようなＥＣＣ回路を内蔵す
る半導体記憶装置を含むシステムの故障診断処理を効率
化し、その柔軟性を高めることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
のＥＣＣ回路の一実施例を示すプロ７り図、第２図は、第１図のＥＣＣ回路を含むダイナミック型Ｒ
ＡＭの一実施例を示すブロック図である・ＥＣＣ・・・
ＥＣＣ回路、ＣＧＩ、ＣＧ２−−°チェックビット生成
回路、ＳＧ・・・シンドローム生成回路、ＤＣ・・・デ
ータ訂正回路、５ＥＬ１〜５ＥＬ３・・・データ選択回
路。ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
、Ｃ３Ｗ・・・カラムスイッチ、ＲＡＤ・・・ロウアド
レスデコーダ、ＣＡＤ・・・カラムアドレスデコーダ、
ＲＡＢ・・・ロウアドレスデコーダ、ＣＡＢ・・・カラ
ムアドレスデコーダ、ＷＡ・・・ライトアンプ、ＲＡ・
・・リードアンプ、ＤＩＢｌ、ＤＩＢ２・・・データ入
力パッファ、ＤＯＢＩ、ＤＯＢ２・・・データ出カバソ
ファ、ＴＧ・・・タイミンク発生回路。

Claims

【特許請求の範囲】１、所定の制御信号に従って選択的に有効とされるＥＣ
Ｃ回路を具備することを特徴とする半導体記憶装置。２、上記ＥＣＣ回路は、所定の試験動作時において選択
的に有効又は無効とされ、上記半導体記憶装置は、上記
試験動作の結果に従って選択的に割り当てられる冗長回
路を含むものであって、上記冗長回路は、上記ＥＣＣ回
路が有効とされるとき検出される障害に対し優先的に割
り当てられるものであることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。３、上記半導体記憶装置は、第１の入力データが格納さ
れる第１のメモリエリアと、上記第１の入力データに対
応して形成されるＥＣＣチェックビット又は第２の入力
データが選択的に格納される第２のメモリエリアとを有
するメモリアレイを含むものであって、上記ＥＣＣ回路
は、上記第２のメモリエリアに上記ＥＣＣチェックビッ
トが格納されるとき有効とされ、上記第２の入力データ
が格納されるとき無効とされるものであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。