JPH02195598A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
冗長アドレス切り換え回路を内蔵する大容量のダイナミ
ック型ＲＡＭ　（ランダム・アクセス・メモリ）等に利
用して特に有効な技術に関するものである。

〔従来の技術〕

冗長ワード線及び冗長データ線を含むメモリアレイを基
本構成とする大容量のダイナミック型ＲＡＭがある。こ
れらのダイナミック型ＲＡＭには、上記冗長ワード線及
び冗長データ線に割り当てられた不良アドレスを格納す
る不良アドレス記憶回路と、上記不良アドレスに対応す
るワード線又はデータ線が指定されたとき、これらのワ
ード線又はデータ線を対応する冗長ワード線又は冗長デ
ータに切り換える冗長アドレス切り換え回路とが設けら
れる。これにより、メモリアレイの欠陥ビット救済が行
われ、ダイナミック型ＲＡＭ等の製品歩留りの向上が図
られる。

一方、ダイナミック型ＲＡＭ等に入出力される記憶デー
タの信頼性を高める一つの手段として、所定のアルゴリ
ズムに従って形成されたチエ、クビットを付加するＥＣ
Ｃ（Ｅｒｒｏｒ　　ＣｏｒｒｅｃｔｉｎｇＣｏｄｅ　　
：誤り訂正符号）方式がある。

ダイナミック型ＲＡＭの欠陥ピント救済については、例
えば、日経マグロウヒル社発行、１９８５年６月３日付
ｒ日経エレクトロニクスｊ第２０９頁〜第２３１頁に記
載されている。

（発明が解決しようとする課題〕 上記に記載されるような従来のダイナミック型ＲＡＭ等
において、欠陥メモリセルが結合されるワード線又はデ
ータ線の検出と、これらの不良アドレスの上記不良アド
レス記憶回路に対する書き込み処理は、製造過程に設け
られた所定の試験工程において人為的に行われる。した
がって、ダイナミック型ＲＡＭ等の製造段階における歩
留りは、上記のような欠陥ビット救済によって改善され
るが、製品出荷後に発生したメモリセル等の障害は、例
えばＥＣＣ回路等によって検出されることはあっても、
救済する千支てがない、このことは、ダイナミック型Ｒ
ＡＭ等の大容量化が進むにしたがって、その信頼性を低
下させる比較的重大な要因となっている。

この発明の目的は、製品出荷後の使用状態においても欠
陥ビットを検出し、救済しうるダイナミック型ＲＡＭ等
の半導体記憶装置を提供することにある。この発明の他
の目的は、ダイナミック型ＲＡＭ等の半導体記憶装置の
製品出荷後における信頼性を高めることにある。

この発明の前記ならびにその伯の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等の半導体記憶装置に
、欠陥ピント救済のための不良アドレス記憶回路及び冗
長アドレス切り換え回路と、読み出しデータの正常性を
判定するためのＥＣＣ回路とを設け、上記ＥＣＣ回路に
よって読み出しデータの異常が検出されたとき、使用さ
れていない冗長ワード線又は冗長データ線を自律的に割
り当て、不良アドレス記憶回路の対応するアドレスに上
記読み出しデータのアドレスを不良アドレスとして書き
込むものである。

〔作　　用〕

上記した手段によれば、製品出荷後に検出される欠陥ビ
ットを自律的に救済できるため、ダイナミック型ＲＡＭ
等の製品出荷後における信頼性を高めることができる。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、２本の冗長ワード線を含むメモリアレイＭＡＲＹ
を基本構成とする。これらの冗長ワード線は、後述する
ように、冗長アドレス切り換え回路ＲＡＣに結合され、
各冗長ワード線に割り当てられる不良アドレスは、不良
アドレス記憶回路ＲＯＭの対応するアドレスに書き込ま
れる。

冗長アドレス切り換え回路ＲＡＣは、外部から供給され
るアドレスと上記不良アドレス記憶回路Ｒ０Ｍに格納さ
れる不良アドレスとを比較照合し、両アドレスが一致す
ると、対応する上記冗長ワード線を選択状態とする。

ダイナミック型ＲＡＭは、さらにＥＣＣ回路を内蔵する
。この実施例において、ダイナミック型ＲＡＭに入出力
されるデータは、特に制限されないが、３２ビ７ト構成
とされる。また、ＥＣＣ回路は、単一誤り訂正・二重績
リキ★出方式とされ、上記入出力データには、７ビ７）
のチェックビットが付加される。つまり、メモリアレイ
ＭＡ、ＲＹに格納される記憶データは、合計３９ピント
構成とされる。書き込みモード時、ＥＣＣ回路はチェッ
クビット付加回路として機能し、入力される３２ピント
のデータに７ビツトのチエツクピントを付加する。一方
、読み出しモード時、ＥＣＣ回路は誤り訂正回路として
機能し、３９ビツトの記憶データを誤りを検出・訂正す
る。このとき、記憶データに発生した１ビツトの誤りは
、ＥＣＣ回路によって検出・訂正されるが、２ビツトの
誤りは、検出されるのみで訂正されない、読み出しデー
タにｌピント又は２ビツトの誤りが検出されたとき、ダ
イナミック型ＲＡＭは、ロウレベルの誤り検出信号ＥＤ
を外部に送出する。

この実施例のダイナミック型ＲＡＭにおいて、上記不良
アドレス記憶回路ＲＯＭに対する不良アドレスの書き込
み処理は、製造過程に設けられた所定の試験工程で人為
的に行われるとともに、製品出荷後の使用状態でも自律
的に行われる。このため、不良アドレス記憶回路ＲＯＭ
は、上記ＥＣＣ回路によって読み出しデータに異常が検
出されたとき、所定のアルゴリズムに従って使用されて
いない冗長ワード線を選択し、その読み出しアドレスを
不良アドレスとして、不良アドレス記憶回路ＲＯＭの対
応するアドレスに書き込む機能を持つ、これにより、こ
の実施例のダイナミック型ＲＡＭは、製品出荷後に検出
された欠陥ビットをあわせて救済できるため、その出荷
後における信頼性を高めることができる。

第１図において、メモリアレイＭＡＲＹは、特に制限さ
れないが、同図の垂直方向に平行して配置されるｍ本の
ワード線ならびに２本の冗長ワード線Ｗ　ｒ　ａ及びＷ
ｒｂと、水平方向に平行して配置される３９×ｎ組の相
補データ線とを含む、これらのワード線及び相補データ
線の交点には、３９ｘ　（ｍ＋２）Ｘｎ（［１のダイナ
ミック型メモリセルが格子状に配置される。

メモリアレイＭＡＲＹを構成するｍ本のワード線は、ロ
ウアドレスデコーダＲＡＤに結合され、２本の冗長ワー
ド線Ｗ　ｒ　ａ及びＷｒｂは、冗長アドレス切り換え回
路ＲＡＣに結合される。これらのワード線及び冗長ワー
ド線は、択一的にハイレベルの選択状態とされる。

ロウアドレスデコーダＲＡＤには、ロウアドレスバッフ
ァＲＡＢからｔ＋ｉビットの相補内部アドレス信号ａｘ
Ｑ〜ａｘｉ　　（ここで、例えば非反転内部アドレス信
号ａｘＱと反転内部アドレス信号ａｘＱをあわせて相補
内部アドレス信号ａｘＱのように表す。以下間し）が供
給され、タイミング発生回路ＴＧからタイミング信号φ
Ｘが供給される。ここで、タイミング信号φＸは、通常
ロウレベルとされ、ダイナミック型ＲＡＭが選択状態と
されるとき、冗長アドレス切り換え回路ＲＡＣから出力
される不良アドレス検出信号ｒａｄがロウレベルである
ことを条件に、所定のタイミングでハイレベルとされる
。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレス信号ａ　ｘ　Ｏ〜ａ　ｘ
　ｉをデコードし、メモリアレイＭＡＲＹの対応するワ
ード線を択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、外部端子ＡＯ〜Ａｉを
介して時分割的に供給されるＸアドレス信号ＡＸＯ＝Ａ
Ｘｉを、タイミング発生回路ＴＧから供給されるタイミ
ング信号φａ「に従って取り込み、保持する。また、こ
れらのＸアドレス信号ＡＸＯ〜ＡＸｉをもとに、上記相
補内部アドレス信号ａｘＱ〜ａｘｉを形成する。これら
の相補内部アドレス信号は、上記ロウアドレスデコーダ
ＲＡＤに供給されるとともに、冗長アドレス切り換え回
路ＲＡＣならびに不良アドレス記憶回路ＲＯＭに共通に
供給される。

冗長アドレス切り換え回路ＲＡＣには、さらに不良アド
レス記憶回路ＲＯＭから、冗長ワード線Ｗ　ｒ　ａ及び
Ｗｒｂにそれぞれ割り当てられた不良アドレス信号ｒａ
Ｏ〜ｒａｉ及びｒｂＱ−ｗｒｂｉが供給される。

冗長アドレス切り換え回路ＲＡＣは、上記相補内部アド
レス信号ａｘｏ−ａｘｋと不良アドレス信号ｒａＯ〜ｒ
ａｉ及びｒｂＱ〜ｒｂｉとをビットごとに比較照合する
。その結果、いずれかの不良アドレスと相補内部アドレ
ス信号ａＸＯ〜１ｘｉとが全ピント一致した場合、対応
する冗長ワード線Ｗｒａ又はＷｒｂをハイレベルの選択
状態とするとともに、ハイレベルの不良アドレス検出信
号ｒａｄをタイミング発生回路ＴＧに供給する。

前述のように、不良アドレス検出信号ｒａｄがハイレベ
ルとされると、タイミング発生回路ＴＧはタイミング信
号φＸを形成しない、このため′、ロウアドレスデコー
ダＲＡＤによるワード線の選択動作が、選択的に禁止さ
れる。

不良アドレス記憶回路ＲＯＭには、特に制限されないが
、上記ロウアドレスバッファＲＡＢから相補内部アドレ
ス信号ａｘＯ〜ａｘｉが供給される。また、タイミング
発生回路ＴＧからタイミング信号φｍｗが供給され、Ｅ
ＣＣ回路から内部誤り検出信号ａｄが供給される。ここ
で、内部誤り検出信号ｅｄは、ダイナミック型ＲＡＭが
読み出しモードで選択状態とされかつメモリアレイＭＡ
ＲＹから読み出された記憶データに誤りが検出されたと
き、選択的にハイレベルとされる。また、タイミング信
号φｍｗは、ダイナミック型ＲＡＭが読み出しモードで
選択状態とされかつ上記内部誤り検出信号ａｄが確立さ
れるタイミングで、−時的にハイレベルとされる。

不良アドレス記憶回路ＲＯＭは、二つのアドレスを持つ
読み出し専用メモリを基本構成とする。

読み出し専用メモリの各アドレスは、特に制限されない
が、相補内部アドレス信号ａｘＱ〜ａｘｉの各ビットに
対応して設けられるｉ＋１個のヒユーズ手段によってそ
れぞれ構成され、メモリアレイＭＡＲＹの冗長ワード線
Ｗｒａ及びＷｒｂにそれぞれ対応付けられ。

ダイナミック型ＲＡＭの所定の試験工程において欠陥メ
モリセルが検出されると、対応するワード線の不良アド
レスが、上記冗長ワード線Ｗｒａ又はＷｒｂに人為的に
割り当てられ、不良アドレス記憶回路ＲＯＭの対応する
アドレスに書き込まれる。一方、ダイナミック型ＲＡＭ
が出荷された後の使用状態において読み出しデータに異
常が検出され、上記内部誤り検出信号ａｄがハイレベル
とされると、不良アドレス記憶回路ＲＯＭは、所定のア
ルゴリズムに従って、対応するワード線の不良アドレス
を使用されていない冗長ワード線に自律的に割り当てる
。そして、上記読み出しデータのアドレスを不良アドレ
スとして、上記タイミング信号φｍｗに従って、対応す
るアドレスに書き込む、不良アドレス記憶回路ＲＯＭの
各アドレスに書き込まれた不良アドレスは、常時読み出
され、上記不良アドレス信号ｒａＱ〜ｒａｉ及びｒｂＱ
−−ｒｂｉとして、冗長アドレス切り換え回路ＲＡＣに
供給される。

次に、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、センスアンプＳＡの対応する単位
増幅回路に結合され、その他方において、カラムスイッ
チＣ８Ｗの対応するスイッチＭＯ５ＦＥＴに結合される
。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補デ
ータ線に対応して設けられる３９×ｎ個の単位増幅回路
を含む、これらの単位増幅回路には、タイミング発生回
路ＴＧからタイミング信号φｐａが共通に供給される。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、センスアンプＳ
Ａの各単位増幅回路は、メモリアレイＭへＲＹの選択さ
れたワード線又は冗長ワード線に結合される３９×ｎ個
のメモリセルから対応する相補データ線を介して出力さ
れる微小読み出し信号を増幅し、ハイレベル又はロウレ
ベルの２値読み出し信号とする。

カラムスイッチＣ８Ｗは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられる３９×ｎ対のスイッチ
ＭＯ３ＦＥＴを含む。これらのスイッチＭＯ３ＦＥＴの
一方は、メモリアレイＭＡＲＹの対応する相補データ線
にそれぞれ結合され、その他方は、対応する相補共通デ
ータ線ＣＤＯ〜ＣＤ３８（ここで、例えば非反転信号線
ＣＤＯと反転信号線ＣＤＯをあわせて相補共通データ線
−ｇ＝ＤＯのように表す、以下同じ〉に３９組おきにそ
れぞれ共通結合される。カラムスイッチＣＳＷを構成す
るスイッチＭＯＳ　Ｆ　ＥＴのゲートは、順に３９組ず
つ共通結合され、カラムアドレスデコーダＣＡＤから対
応するデータ線選択信号Ｙ１〜Ｙｎがそれぞれ供給され
る。

データ線選択信号Ｙｌ＝Ｙｎが択一的にハイレベルとさ
れると、カラムスイッチＣ８Ｗの対応する３９組のスイ
ッチＭＯＳ　Ｆ　ＥＴが一斉にオン状態とされる。これ
により、メモリアレイＭＡＲＹからＹアドレス信号ＡＹ
Ｏ〜ＡＹＬによって指定される３９組の相補データ線が
同時に選択され、対応する上記相補共通データ線−ＣＤ
Ｏ〜−ＣＤ３８にそれぞれ接続される。

カラムアドレスデコーダＣＡＤには、カラムアドレスバ
ンフｙＣＡＢからｉ＋ｌピントの相補内部アドレス信号
ａｙＯｘａｙｉが供給され、タイミング発生回路ＴＧか
らタイミング信号φｙが供給される。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号ａｙＯ＝ａ）’
ｌをデコードし、対応する上記データ線選択信号Ｙｌ＝
Ｙｎを択一的にハイレベルとする。

カラムアドレスデコーダＣＡＢは、外部端子ＡＯ〜Ａｉ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹｉを、タイミング発生回路ＴＧから供給されるタイ
ミング信号φａｃに従って取り込み、保持する。また、
これらのＹアドレス信号ＡＹＯ−ＡＹｉをもとに、上記
相補内部アドレス信号ａｙＱ〜ａｙｉを形成し、カラム
アドレスデコーダＣＡＤに供給する。

メモリアレイＭＡＲＹの指定された３９組の相補データ
線が選択的に接続される相補共通データ線ＣＤＯ〜ＣＤ
３８は、ライトアンプＷＡの対応する単位回路の出力端
子にそれぞれ結合されるとともに、リードアンプＲＡの
対応する単位回路の入力端子にそれぞれ結合される。

ライトアンプＷＡは、上記相補共通データｉ＊ｃＤＯ−
立Ｄ３８に対応して設けられる３９個の単位回路を含む
、これらの単位回路のうち、第１〜第３２の単位回路の
入力端子には、データ人カバンファＤＩＢから、対応す
る内部入力データｄｉＯ〜ｄｉ３１がそれぞれ供給され
る。また、第３３〜第３９の単位回路には、ＥＣＣ回路
から、対応する書き込みチェックビットＣＷＯ−ＣＷ６
がそれぞれ供給される。ライトアンプＷＡの３９個の単
位回路には、タイミング発生回路ＴＧからタイミング信
号φＷが共通に供給される。

ライトアンプＷＡの各単位回路は、上記タイミング信号
φＷがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ライトアンプＷＡの各
単位回路は、対応する上記内部入力データｄｉＱ〜ｄｉ
３１又は書き込みチエツクピッ）ｃｗＱ〜ｃｗ５に従っ
た相補書き込み信号を形成し、対応する相補共通データ
線旦ＤＯ〜ＣＤ３Ｂに伝達する。特に制限されないが、
タイミング信号φＷがロウレベルとされるとき、ライト
アンプＷＡの各単位回路の出力はハイインピーダンス状
態とされる。

データ人カバソファＤＩＢは、データ入出力端子ＤＯ〜
Ｄ３１を介して供給される３２ピントの書き込みデータ
を、上記内部入力データｄｉＱ〜ｄｉ３１として、ライ
トアンプＷＡの対応する単位回路にそれぞれ供給する。

これらの内部入力データｄ　ｉ　Ｏ〜ｄ　ｔ　３１は、
後述するＥＣＣ回路にも供給される。

一方、リードアンプＲＡは、上記相禎共通データ線ＣＤ
Ｏ〜旦Ｄ３８に対応して設けられる３９個の単位回路を
含む、これらの単位回路の出力信号は、読み出しデータ
ｄｒｏ＝ｄｒ３１及び読み出しチェックビットｃｒＱ〜
ｃｒＧとして、ＥＣＣ回路に供給される。また、これら
の単位回路には、タイミング発生回路Ｔ’Ｇからタイミ
ング信号φｒが共通に供給される。

リードアンプＲＡの各単位回路は、上記タイミング信号
φｒがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、リードアンプＲＡの各
単位回路は、メモリアレイＭＡＲＹの選択されたメモリ
セルから対応する相補共通データ線旦Ｄθ〜−ＣＤ３Ｂ
を介して伝達される２値読み出し信号をさらに増幅し、
上記読み出しデータｄｒＱ−ｄｒ３１及び読み出しチェ
ックビットｃｒＱ〜ｃｒ５として、ＥＣＣ回路に供給す
る。

ＥＣＣ回路には、前述のように、データ人力バッファＤ
ＩＢから内部入力データｄｉＯ〜ｄｉ３１が供給され、
またリードアンプＲＡＤから内部読み出しデータｄｒＯ
〜ｄｒ３１及び読み出しチェックビｙ　）　ｃ　ｒ　Ｏ
〜ｃｒ５が供給される。ＥＣＣ回路には、さらにタイミ
ング発生回路ＴＧから内部制御信号ｗｒｎが供給される
。ここで、内部制御信号ｗｍは、ダイナミック型ＲＡＭ
が書き込みモードで選択状態とされるとき、選択的にハ
イレベルとされる。

ＥＣＣ回路は、ダイナミック型ＲＡＭが書き込みモード
で選択状態とされ上記内部制御信号ｗｍがハイレベルと
されるとき、チェックビット生成回路として機能する。

このとき、ＥＣＣ回路は、データ人力バッファＤＩＢか
ら供給される内部入力データｄｉＱ〜ｄｉ３１をもとに
、７ビツトのチェックビットを形成する。これらのチエ
ツクピントは、上記チェックビットｃ　ｗ　Ｑ　−ｃ　
ｗ　５として、リードアンプＲＡの対応する単位回路に
供給される。一方、ＥＣＣ回路は、ダイナミック型ＲＡ
Ｍが読み出し動作モードで選択状態とされ上記内部制御
信号ｗｍがロウレベルとされるとき、誤り訂正回路とし
て機能する。このとき、ＥＣＣ回路は、リードアンプＲ
Ａから供給される内部読み出しデータｄｒＯ−ｄｒ３１
及び読み出しチェックビットｃｒＱ〜ｃｒ５をもとに、
７ビントのシンドロームを形成し、読み出しデータの正
常性を判定する。その結果、読み出しデータに１ビツト
の誤りが検出された場合、前述のように、その誤りを訂
正し、内部出力データｄｏｏ−ｄｏ３１として、データ
出力バッファＤＯ８に伝達する。また、読み出しデータ
に２ビツトの誤りが検出された場合、ＥＣＣ回路は、そ
の誤りを検出するのみで、訂正はできない、読み出しデ
ータに１ビツト又は２ビツトの誤りが検出された場合、
ＥＣＣ回路は、内部誤り検出信号ｅｄをハイレベルとす
る。

この内部誤り検出（ｆｆ、号ａｄは、上記不良アドレス
記憶回路ＲＯＭに供給されるとともに、タイミング発生
回路ＴＧに供給される。内部誤り検出信号ａｄがハイレ
ベルとされるとき、不良アドレス記憶回路ＲＯＭは、前
述のように、使用されていない冗長ワード線を自律的に
割り当て、そのときの読み出しアドレスすなわち相補内
部アドレス信号且ｘＯｘａｘｊを、対応するアドレスに
書き込む。

このとき、タイミング発生回路ＴＧは、特に制限されな
いが、ロウレベルの誤り検出信号ＥＤを外部に送出する
。

データ出力バッファＤＯＢには、上記ＥＣＣ回路から内
部出力データｄｏＱ〜ｄｏ３１が供給され、タイミング
発生回路ＴＧからタイミング信号φｏｅが供給される。

データ出力バッファＤＯＢは、上記タイミング信号φｏ
ｓがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、データ出力バッファＤＯ
Ｂは、上記内部出力データｄｏＱ〜ｄｏ３１をもとに読
み出し信号を形成し、対応するデータ入出力端子ＤＯ〜
Ｄ３１を介して外部に送出する。特に制限されないが、
タイミング信号φ０６がロウレベルとされるとき、デー
タ出力バッファＤＯＢの出力はハイインピーダンス状態
とされる。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥならびに冗長アドレス切り換え回路ＲＡＣから供給
される不良アドレス検出信号ｒａｄをもとに、上記各種
のタイミング（６号及び内部制御信号を選択的に形成し
、ダイナミック型ＲＡＭの各回路に供給する。また、面
述のように、ＥＣＣ回路からハイレベルの内部誤り検出
信号ａｄが供給されるとき、ロウレベルの誤り検出信号
ＥＤを外部に送出する。

以上のように、この実施例のダイナミック型ＲＡＭは、
２本の冗長ワード線を含むメモリアレイＭＡＲＹと、こ
れらの冗長ワード線に割り当てられた不良アドレスを格
納し、またこれらの冗長ワード線を上記不良アドレスに
対応したワード線に代えて選択状態とするための不良ア
ドレス記憶回路ＲＯＭ及び冗長アドレス切り換え回路Ｒ
ＡＣとを含む、ダイナミック型ＲＡＭは、さらに、読み
出しデータの正常性を判定するためのＥＣＣ回路を含む
、上記２本の冗長ワード線すなわち不良アドレス記憶回
路ＲＯＭの各アドレスには、グイ゛ナミンク型ＲＡＭの
所定の試験工程において検出された不良アドレスが、人
為的に割り当てられ、所定のパッドを介して書き込まれ
る。また、ダイナミック型ＲＡＭの製品出荷後の使用状
態において検出された不良アドレスが、不良アドレス記
憶回路ＲＯＭによって、使用されていない冗長ワード線
に自律的に割り当てられ、その読み出しアドレスが不良
アドレスとして対応するアドレスに書き込まれる。その
結果、この実施例のダイナミック型ＲＡＭは、製品出荷
後において検出された欠陥ビットを自律的に救済できる
ため、大容量化されたダイナミック型ＲＡＭの製品出荷
後における信頼性が高められるものである。

以上の本実施例に示されるように、この発明を冗長アド
レス切り換え回路を内蔵する大容量のダイナミック型Ｒ
ＡＭ等に通用することで、次のような作用効果が得られ
る。すなわち、 （１）ダイナミック型ＲＡＭ等の半導体記憶装置に、欠
陥ビット救済のための不良アドレス記憶回路及び冗長ア
ドレス切り換え回路と、読み出しデータの正常性を判定
するためのＥＣＣ回路とを設け、ＥＣＣ回路によって読
み出しデータに異常が検出されたとき、使用されていな
い冗長ワード線又は冗長データ線を自律的に割り当て、
上記読み出しデータのアドレスを不良アドレス記憶回路
の対応するアドレスに不良アドレスとして書き込むこと
で、ダイナミック型ＲＡＭ等の製品出荷後に検出された
欠陥ピントを自律的に救済できるという効果が得られる
。

（２）上ｇ２＋１）項により、大容量化されたダイナミ
ック型ＲＡＭ等の製品出荷後における信頼性を高めるこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリアレイ
ＭＡＲＹには、冗長ワード線に加えて、複数の冗長デー
タ線を設けてもよい、この場合、不良アドレス記憶回路
ＲＯＭは、冗長データ線に対応したアドレスを有し、冗
長アドレス切り換え回路ＲＡＣは、不良アドレス記憶回
路ＲＯＭから供給される不良アドレスと外部から供給さ
れるＹアドレス信号ＡＹＯ〜ＡＹｉすなわち相補内部ア
ドレス信号ａｙＯ〜ａｙｉとを比較照合し、対応する冗
長データ線を選択的に選択状態とする機能を有すること
が必要である。

不良アドレス記憶回路ＲＯＭは、ＥＣＣ回路によって２
ビット誤りが検出されたとき、あるいは数回の誤り検出
が連続して行われた後に、冗長ワード線又は冗長データ
線の割り当てを行うようにしてもよい、また、これらの
割り当てを他の所定のアルゴリズムに従って行うための
制御回路や記憶回路を有するものであってもよい、さら
には、ＥＣＣ回路から出力される誤り検出信号ＥＤを、
例えば外部の中央処理装置等によってモニタし、冗長ワ
ード線の割り当て指示を与えることもよい。

冗長ワード線の数や入出力データのビット数は、特に制
限されない、また、ＥＣＣ回路は、読み出しモードにお
いてのみ使用されるものであってもよいし、その他の誤
り検出回路を用いるものであってもよい、メモリアレイ
ＭＡＲＹは、複数のメモリマットにより構成されるもの
であってもよいし、各アドレスデコーダは、複数のメモ
リマントにより共有されることもよい、さらに、第１図
に示されるダイナミック型ＲＡ　Ｍのブロック構成なら
びに各制御信号やアドレスｆδ号の組み合わせ等、種々
の実施形態を採りうる。

以上の説明では主として本顎発明者等によってなされた
発明をその背景となった利用分野であるダイナミック型
ＲＡＭに適用した場合について説明したが、それに限定
されるものではなく、例えば、スタティック型ＲＡＭ等
の各種の半導体記憶装置にも通用できる０本発明は、少
なくとも冗長ワード線又は冗長データ線を含むメモリア
レイと誤り検出回路とを具備する半導体記憶装置あるい
はこのような半導体記憶装置を含むディジタル装置に広
く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ等の半導体記憶装
置に、欠陥ビット救済のための不良アドレス記憶回路及
び冗長アドレス切り換え回路と、読み出しデータの正常
性を判定するためのＥＣＣ回路とを設け、ＥＣＣ回路に
よって読み出しデータに異常が検出されたとき、使用さ
れていない冗長ワード線又は冗長データ線を自律的に割
り当て、上記読み出しデータのアドレスを不良アドレス
記憶回路の対応するアドレスに不良アドレスとして書き
込むことで、ダイナミック型ＲＡＭ等の製品出荷後に検
出された欠陥ビットを自律的に救済できる。これにより
、大容量化されたダイナミック型ＲＡＭ等の製品出荷後
における信頬性を高めることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図である。 ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
回路、Ｃ５Ｗ・・・カラムスイッチ、ＲＡＤ・・・ロウ
アドレスデコーダ、ＲＡＢ・・・ロウアドレスデコーダ
、ＲＡＣ・・・冗長アドレス切り換え回路、ＲＯＭ・・
・不良アドレス記憶回路、ＣＡＤ・・・カラムアドレス
デコーダ、ＣＡＢ・・・カラムアドレスバッファ、ＷＡ
・・・ライトアンプ、ＤｆＢ・・・データ入カバンファ
、ＲＡ・・・リードアンプ、ＤＯＢ・・・データ出力バ
ッファ、ＥＣＣ・・・ＥＣＣ回路、ＴＧ・・・タイミン
グ発生回路。

Claims (1)

1. 【特許請求の範囲】 １、冗長ワード線及び／又は冗長データ線を含みチェッ
   クビットを含む複数ビットの記憶データを格納するメモ
   リアレイと、上記メモリアレイの読み出しデータの正常
   性を判定する誤り検出回路と、上記冗長ワード線又は冗
   長データ線に対応して割り当てられる不良アドレスを格
   納する不良アドレス記憶回路と、外部から指定されるア
   ドレスと上記不良アドレス記憶回路に格納される不良ア
   ドレスとを比較照合し両アドレスが一致したとき選択的
   に上記冗長ワード線又は冗長データ線を選択状態とする
   冗長アドレス切り換え回路とを具備し、上記誤り検出回
   路によって上記読み出しデータに異常が検出されたとき
   、使用されていない上記冗長ワード線又は冗長データ線
   を自律的に割り当てる機能を有することを特徴とする半
   導体記憶装置。 ２、上記不良アドレス記憶回路は、記憶素子としてヒュ
   ーズ手段を用いるものであり、上記誤り検出回路によっ
   て上記読み出し記憶データに異常が検出されたとき、使
   用されていない上記冗長ワード線又は冗長データ線を所
   定のアルゴリズムに従って選択し、対応するアドレスに
   上記読み出しデータのアドレスを不良アドレスとして書
   き込むものであることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   り、上記誤り検出回路は、ＥＣＣ回路であることを特徴
   とする特許請求の範囲第１項又は第２項記載の半導体記
   憶装置。