JPS61273649A - コンピユ−タのメモリ管理システム - Google Patents
コンピユ−タのメモリ管理システムInfo
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- JPS61273649A JPS61273649A JP60285367A JP28536785A JPS61273649A JP S61273649 A JPS61273649 A JP S61273649A JP 60285367 A JP60285367 A JP 60285367A JP 28536785 A JP28536785 A JP 28536785A JP S61273649 A JPS61273649 A JP S61273649A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はコンピュータのメモリ管理システムに関スる、
特にコンピュータシステムにおけるメモリ回路の存在を
検出しそれに応答してメモリ・アドレスをリマッピング
するコンピュータのメモリ管理システムに関する。
特にコンピュータシステムにおけるメモリ回路の存在を
検出しそれに応答してメモリ・アドレスをリマッピング
するコンピュータのメモリ管理システムに関する。
［従来の技術とその問題点］
コンピュータシステムは典型的に複数のメモリバンクを
有する１つ又はそれ以上のメモリモジュールを備えてお
り、該メモリバンクに例えばダイナミック・ランダム・
アクセス・メモリ・チップ（ＤＲＡＭｓ）のようなメモ
リ回路が接続される。
有する１つ又はそれ以上のメモリモジュールを備えてお
り、該メモリバンクに例えばダイナミック・ランダム・
アクセス・メモリ・チップ（ＤＲＡＭｓ）のようなメモ
リ回路が接続される。
主メモリ・コントローラ（例えばｃｐｕ）は典型的にメ
モリ回路の予め決められたメモリのロケーションをアク
セスするためのアドレス信号を発生する。
モリ回路の予め決められたメモリのロケーションをアク
セスするためのアドレス信号を発生する。
例えば、アドレス信号は通常メモリモジュールによって
受信されメモリモジュールにおいて復号される。すなわ
ち、予め決められたメモリバンクが動作状態にされ、ア
ドレス信号によって定義される予め決められたＤＲＡＭ
のメモリのロケーションにアクセスされる。
受信されメモリモジュールにおいて復号される。すなわ
ち、予め決められたメモリバンクが動作状態にされ、ア
ドレス信号によって定義される予め決められたＤＲＡＭ
のメモリのロケーションにアクセスされる。
固定された（拡張不可能）メモリ最を有するストレート
・フォワード（ｓｔｒａｉｇｈｔ ｆｏｒｗａｒｄ）
：Ｉンピュータシステムにおいては、発生されたアドレ
ス信号とＤＲＡＭのメモリ・ロケーションの間に典型的
に一対一の対応（マツピング）がある。
・フォワード（ｓｔｒａｉｇｈｔ ｆｏｒｗａｒｄ）
：Ｉンピュータシステムにおいては、発生されたアドレ
ス信号とＤＲＡＭのメモリ・ロケーションの間に典型的
に一対一の対応（マツピング）がある。
メモリバンクの数が拡張可能であり、それによってソフ
トウェアをバージョンアップしたりもしくは大量のデー
タを記憶するために多量のメモリ回路を収容することが
望ましい。従来メモリの拡張を実行するためにはメモリ
モジュールのアドレス復号回路の高価な再設計や取り替
えが典型的に必要であった。
トウェアをバージョンアップしたりもしくは大量のデー
タを記憶するために多量のメモリ回路を収容することが
望ましい。従来メモリの拡張を実行するためにはメモリ
モジュールのアドレス復号回路の高価な再設計や取り替
えが典型的に必要であった。
１つの従来技術であるメモリ管理システムは複数のハー
ドウェアのアドレス多重変換装置を利用し、そしてアブ
ケーションプログラムを実行している間アドレス信号を
リマッピングするためのサブルーチンを含んだオペレー
ンヨンシステムプログラムを利用することにより高価な
再設計や取り替えといった不利な点を解消しようとした
。リマッピングの工程は“オン・ライン”であると言イ
つれていた。リマッピングされたアドレス信号が実際の
ＤＲＡＭメモリのロケーションをアクセスするために用
いられた。前述のりマツピングのサブルーチンと付加的
なハードウェアは複雑であり、サブルーチンの実行は、
時間の浪費であることがわかった。典型的に１つまたは
それ以上の主コントローラの待ち状態がアドレスのりマ
ツピングを実行するために必要とされていた。なぜなら
、多数のバンク切り替えのためのアクセス命令がブロク
：ラム・コードに挿入され、それによって、メモリ・ア
クセス・エラーの可能性を増大させるとともに実＝１１
− 際上アプリケーション・プログラムの実行速度を減少さ
せていた。
ドウェアのアドレス多重変換装置を利用し、そしてアブ
ケーションプログラムを実行している間アドレス信号を
リマッピングするためのサブルーチンを含んだオペレー
ンヨンシステムプログラムを利用することにより高価な
再設計や取り替えといった不利な点を解消しようとした
。リマッピングの工程は“オン・ライン”であると言イ
つれていた。リマッピングされたアドレス信号が実際の
ＤＲＡＭメモリのロケーションをアクセスするために用
いられた。前述のりマツピングのサブルーチンと付加的
なハードウェアは複雑であり、サブルーチンの実行は、
時間の浪費であることがわかった。典型的に１つまたは
それ以上の主コントローラの待ち状態がアドレスのりマ
ツピングを実行するために必要とされていた。なぜなら
、多数のバンク切り替えのためのアクセス命令がブロク
：ラム・コードに挿入され、それによって、メモリ・ア
クセス・エラーの可能性を増大させるとともに実＝１１
− 際上アプリケーション・プログラムの実行速度を減少さ
せていた。
リマッピングのザブルーチンが従来用いられたが、リマ
ッピングのサブルーチンは自己適応性がなかった。なぜ
なら、別のメモリの拡張（又は減少）によってプログラ
ムにおける種々のパラメータの修正が必要とされ、通常
、オペレーティング・システム・プログラムが記憶され
るフロッピーディスク又はＲＯＭの取り替えが必要であ
ったからである。
ッピングのサブルーチンは自己適応性がなかった。なぜ
なら、別のメモリの拡張（又は減少）によってプログラ
ムにおける種々のパラメータの修正が必要とされ、通常
、オペレーティング・システム・プログラムが記憶され
るフロッピーディスク又はＲＯＭの取り替えが必要であ
ったからである。
［発明の目的］
本発明の目的は以上の問題点を解決し、安価であってし
かも自己適応性を有し、複数のメモリモジュールの予め
決められたメモリバンクに接続されたメモリ回路の存在
を検出することができるコンピュータのメモリ管理シス
テムを提供することにある。
かも自己適応性を有し、複数のメモリモジュールの予め
決められたメモリバンクに接続されたメモリ回路の存在
を検出することができるコンピュータのメモリ管理シス
テムを提供することにある。
［発明の構成］
本発明のシステムにおいては、初期化の手続きの間、リ
マッピングのアドレス信号が主コントロ一うによって発
生され、次いで、予め決められたメモリバンクを隣接し
て動作状態にするためのイネーブル信号を発生ずる。
マッピングのアドレス信号が主コントロ一うによって発
生され、次いで、予め決められたメモリバンクを隣接し
て動作状態にするためのイネーブル信号を発生ずる。
好ましい実施例によればイネーブル信号回路は待ち状態
においていかなる特別な時間のペナルティ−を要求する
ことなしにそれぞれのメモリのアクセス中において予め
決められたメモリバンクを動作状態にするための前述の
イネーブル信号を発生させるプログラマブル論理回路を
備えている。
においていかなる特別な時間のペナルティ−を要求する
ことなしにそれぞれのメモリのアクセス中において予め
決められたメモリバンクを動作状態にするための前述の
イネーブル信号を発生させるプログラマブル論理回路を
備えている。
典型的なコンピュータ・システムは主メモリモジュール
及び拡張メモリモジュールの２つのメモリモジュールを
有し、ここで各モジュールが５つの５１２にバイトメモ
リバンクを用いて、２．５Ｍバイトのメモリまで収容す
る。主メモリモジュール及び拡張メモリモジュールのメ
モリ・アドレスは、隣接していることが要求される。い
ま、拡張メモリモジュールの第１のメモリのロケーショ
ンは２８００００（１６進数）のアドレスを有ルでいる
とする。しかしながら、主メモリモジュールが記憶容量
（２，５Ｍバイト）に達していないが、実際それに接続
された１ＭバイトのＤｒ（ＡＭチップのみ有する場合、
（すなわち、５つのメモリバンクのうち２つが占有され
ているとき）主メモリモジコール−ヒの最後の有効なメ
モリ・アドレスは０ＦＦＦＦＦ”（１６進数）であり、
従って次の隣接したアドレスは１０００００（１６進数
）となる。
及び拡張メモリモジュールの２つのメモリモジュールを
有し、ここで各モジュールが５つの５１２にバイトメモ
リバンクを用いて、２．５Ｍバイトのメモリまで収容す
る。主メモリモジュール及び拡張メモリモジュールのメ
モリ・アドレスは、隣接していることが要求される。い
ま、拡張メモリモジュールの第１のメモリのロケーショ
ンは２８００００（１６進数）のアドレスを有ルでいる
とする。しかしながら、主メモリモジュールが記憶容量
（２，５Ｍバイト）に達していないが、実際それに接続
された１ＭバイトのＤｒ（ＡＭチップのみ有する場合、
（すなわち、５つのメモリバンクのうち２つが占有され
ているとき）主メモリモジコール−ヒの最後の有効なメ
モリ・アドレスは０ＦＦＦＦＦ”（１６進数）であり、
従って次の隣接したアドレスは１０００００（１６進数
）となる。
本発明によると、わずか１Ｍバイトのメモリが主メモリ
モジコール」−で検出され、それに応答して予め決めら
れた制御信号が、イネーブル信号回路に伝送される。例
えば主コントローラが１０００００（１６進数）のアド
レス信号を発生ずる場合、拡張モジュール上のイネーブ
ル信号回路は、２８００００（１６進数）で開始するメ
モリのロケーションを１０’０ＯＯＯ（１６進数）にリ
マッピングする。
モジコール」−で検出され、それに応答して予め決めら
れた制御信号が、イネーブル信号回路に伝送される。例
えば主コントローラが１０００００（１６進数）のアド
レス信号を発生ずる場合、拡張モジュール上のイネーブ
ル信号回路は、２８００００（１６進数）で開始するメ
モリのロケーションを１０’０ＯＯＯ（１６進数）にリ
マッピングする。
また、主メモリモジュール上にあるイネーブル信号回路
は１０００００（１６進数）からのメモリ・アドレス空
間を動作不可能状態にさせる。すなわち、拡張メモリモ
ジュール上の最初のロケーションにはアクセスは可能で
あるが、主メモリモジュール上のロケーション１０００
００にはアクセスは不可能となる。このようにして主メ
モリモジクールの第２のメモリバンクは拡張モジュール
の第１のバンクに隣接するようになる。
は１０００００（１６進数）からのメモリ・アドレス空
間を動作不可能状態にさせる。すなわち、拡張メモリモ
ジュール上の最初のロケーションにはアクセスは可能で
あるが、主メモリモジュール上のロケーション１０００
００にはアクセスは不可能となる。このようにして主メ
モリモジクールの第２のメモリバンクは拡張モジュール
の第１のバンクに隣接するようになる。
このシステムは安価であり、メモリ検出のプロセスは好
ましくは最初のメモリのアクセスより前に（すなわち電
源の立」二げ中）実行される。すなわち、従来技術の“
オン・ライン”の技術のように、次のメモリアクセス中
に実行されるために待ち状態が必要とされない。
ましくは最初のメモリのアクセスより前に（すなわち電
源の立」二げ中）実行される。すなわち、従来技術の“
オン・ライン”の技術のように、次のメモリアクセス中
に実行されるために待ち状態が必要とされない。
主メモリモジュールの別のバンクが占有されるとき、（
つまり、第３番目、第４番目あるいは第５番目のバンク
等）、メモリの管理システムが初期化の間または電源の
立上げの間、拡張メモリの存在を検出し、次いで、主メ
モリモジュールの最後の有効なメモリ・アドレスに隣接
するように拡張メモリモジュールの第１番目のメモリの
ロケーションをリマッピングする。従って、このシステ
ムは自己適応性を有し、フロッピーディスク又はＲＯＭ
の取り替えあるいは拡張メモリの再設計や取り替えによ
るオペレーティング・システム・プログラムの修正を必
要とする従来技術の欠点が解消される。
つまり、第３番目、第４番目あるいは第５番目のバンク
等）、メモリの管理システムが初期化の間または電源の
立上げの間、拡張メモリの存在を検出し、次いで、主メ
モリモジュールの最後の有効なメモリ・アドレスに隣接
するように拡張メモリモジュールの第１番目のメモリの
ロケーションをリマッピングする。従って、このシステ
ムは自己適応性を有し、フロッピーディスク又はＲＯＭ
の取り替えあるいは拡張メモリの再設計や取り替えによ
るオペレーティング・システム・プログラムの修正を必
要とする従来技術の欠点が解消される。
一般的に、本発明は複数のメモリバンクを有する複数の
メモリバンユールに接続するためのコンピュータのメモ
リ管理システムであり、ここで、予め決められたメモリ
バンクはメモリバンクに接続される１つあるいはそれ以
上のメモリ回路を有する。本発明はアドレス信号を発生
するための回路と、アドレス信号の最初の信号を受信し
それに応答して予め決められたメモリバンクに接続され
たメモリ回路の存在を検出するための回路と、アドレス
信号の別の信号を受信しりマツピングを行いそれに応答
して予め決められたメモリバンクを隣接して動作状態に
する回路とを備え、それにより、上記モジュールにアド
レス割り当てを行なうとき、前述の複数のメモリモジュ
ールに接続されたメモリ回路の数の変化が自動的に補正
される。
メモリバンユールに接続するためのコンピュータのメモ
リ管理システムであり、ここで、予め決められたメモリ
バンクはメモリバンクに接続される１つあるいはそれ以
上のメモリ回路を有する。本発明はアドレス信号を発生
するための回路と、アドレス信号の最初の信号を受信し
それに応答して予め決められたメモリバンクに接続され
たメモリ回路の存在を検出するための回路と、アドレス
信号の別の信号を受信しりマツピングを行いそれに応答
して予め決められたメモリバンクを隣接して動作状態に
する回路とを備え、それにより、上記モジュールにアド
レス割り当てを行なうとき、前述の複数のメモリモジュ
ールに接続されたメモリ回路の数の変化が自動的に補正
される。
さらに、本発明は複数のメモリバンクを各々有する複数
のメモリに接続するためのコンピュータのメモリ管理シ
ステムであり、ここで、予め決められたメモリバンクは
メモリバンクに接続される１つあるいはそれ以上のメモ
リ回路を有する。本発明はアドレス信号を発生する回路
と、アドレス信号の予め決められた最初の信号を受信し
それに応答して複数のメモリバンクのうち連続するメモ
リバンクを動作状態にするためのイネーブル信号を発生
する回路と、前述の連続して動作状態にされるメモリバ
ンクの予め決められたメモリバンクに接続されるメモリ
回路の存在を検出しそれに応答しであるいはそれ以上の
制御信号を発生する回路と、制御信号と別のアドレス信
号を受信し受信された他のアドレス信号をリマッピング
し、それに応答して予め決められたメモリバンクを隣接
して動作状態にするための回路とを備えている。
のメモリに接続するためのコンピュータのメモリ管理シ
ステムであり、ここで、予め決められたメモリバンクは
メモリバンクに接続される１つあるいはそれ以上のメモ
リ回路を有する。本発明はアドレス信号を発生する回路
と、アドレス信号の予め決められた最初の信号を受信し
それに応答して複数のメモリバンクのうち連続するメモ
リバンクを動作状態にするためのイネーブル信号を発生
する回路と、前述の連続して動作状態にされるメモリバ
ンクの予め決められたメモリバンクに接続されるメモリ
回路の存在を検出しそれに応答しであるいはそれ以上の
制御信号を発生する回路と、制御信号と別のアドレス信
号を受信し受信された他のアドレス信号をリマッピング
し、それに応答して予め決められたメモリバンクを隣接
して動作状態にするための回路とを備えている。
本発明はまた、複数のメモリバンクを各々有する１つ又
はそれ以上のメモリモジュールと接続するために用いる
コンピュータのメモリ管理方法であり、ここで上記予め
決められたメモリモジュールはメモリバンクに接続され
る１つ又はそれ以上のメモリ回路を有する。該コンピュ
ータのメモリ管理方法は、アドレス信号とコントロール
信号を発生ずるステップと、アドレス信号とコントロー
ル信号の第１の信号を受信してそれに応答して予め決め
られたメモリバンクに接続されるメモリ回路の存在を検
出するステップと、アドレス信号とコントロール信号の
第２の信号を受信して第２のアドレス信号とコントロー
ル信号を受信するとともにメモリ回路の存在を検出する
ことに応答して予め決められたメモリバンクのうち対応
するメモリバンクを隣接して動作状態にするステップと
を備えている。
はそれ以上のメモリモジュールと接続するために用いる
コンピュータのメモリ管理方法であり、ここで上記予め
決められたメモリモジュールはメモリバンクに接続され
る１つ又はそれ以上のメモリ回路を有する。該コンピュ
ータのメモリ管理方法は、アドレス信号とコントロール
信号を発生ずるステップと、アドレス信号とコントロー
ル信号の第１の信号を受信してそれに応答して予め決め
られたメモリバンクに接続されるメモリ回路の存在を検
出するステップと、アドレス信号とコントロール信号の
第２の信号を受信して第２のアドレス信号とコントロー
ル信号を受信するとともにメモリ回路の存在を検出する
ことに応答して予め決められたメモリバンクのうち対応
するメモリバンクを隣接して動作状態にするステップと
を備えている。
［実施例］
第１図を参照すると、主メモリモジュールｌと拡張メモ
リモジュール２はそれぞれ複数のメモリバンクＢ。、
Ｂ ＋ 、 Ｂ ２・・・ＢＮを備えている。各メモリ
バンクは、典型的には１つ又はそれ以上のＤＲＡＭチッ
プ（例えば６４Ｋまたは２５６ＫＤＲＡＭチップ）を備
えている。各メモリバンクのデータ端子は、データバス
３に接続され、そしてメモリバンクへのアドレス入力は
マイクロプロセッザーのような主コントローラ５に接続
されるアドレスバス４のアドレス・ラインＡ、−Ａｉに
接続される。
リモジュール２はそれぞれ複数のメモリバンクＢ。、
Ｂ ＋ 、 Ｂ ２・・・ＢＮを備えている。各メモリ
バンクは、典型的には１つ又はそれ以上のＤＲＡＭチッ
プ（例えば６４Ｋまたは２５６ＫＤＲＡＭチップ）を備
えている。各メモリバンクのデータ端子は、データバス
３に接続され、そしてメモリバンクへのアドレス入力は
マイクロプロセッザーのような主コントローラ５に接続
されるアドレスバス４のアドレス・ラインＡ、−Ａｉに
接続される。
第１及び第２のイネーブル信号発生回路６Ａと６Ｂは主
メモリモジュール１及び拡張メモリモジュール２内の各
メモリバンクＢ。、 Ｂ Ｉ、 Ｂ ２・・・ＢＮの入
力に接続されるイネーブル出力を有する。イネーブル信
号回路への複数の第１のアドレス入力は、アドレスバス
４のＡｉ−Ａｊアドレス・ラインに接続され、複数の第
２のアドレス入力は主コントローラ５に接続されるコン
トロールバス７に接続される。さらに、主コントローラ
５からのＲ３ＴＶＥＣ信号出力はアドレスバス４及びコ
ントロールバス７上の信号の制御にもとづいて、イネー
ブル信号回路６Ａの別の入力に接続されるとともに、ラ
ッチ８を介してイネーブル信号回路６Ｂの別の入力に接
続される。
メモリモジュール１及び拡張メモリモジュール２内の各
メモリバンクＢ。、 Ｂ Ｉ、 Ｂ ２・・・ＢＮの入
力に接続されるイネーブル出力を有する。イネーブル信
号回路への複数の第１のアドレス入力は、アドレスバス
４のＡｉ−Ａｊアドレス・ラインに接続され、複数の第
２のアドレス入力は主コントローラ５に接続されるコン
トロールバス７に接続される。さらに、主コントローラ
５からのＲ３ＴＶＥＣ信号出力はアドレスバス４及びコ
ントロールバス７上の信号の制御にもとづいて、イネー
ブル信号回路６Ａの別の入力に接続されるとともに、ラ
ッチ８を介してイネーブル信号回路６Ｂの別の入力に接
続される。
動作中、主コントローラ５は、イネーブル信号回路６Ａ
に印加するためのアドレスバス４とコントロールバス７
上の予め決められたアドレス信号とコントロール信号及
び主コントローラ５の［出力上の信号を発生ずる。それ
に応答して、ソフトウェア制御下の回路６Ａは連続的に
主メモリモジュール１のメモリバンクＢ。、Ｂ、、Ｂ２
・ＢＮを動作状態にし、さらに、主コントローラ５はそ
れに接続されたメモリチップの存在を検出する。
に印加するためのアドレスバス４とコントロールバス７
上の予め決められたアドレス信号とコントロール信号及
び主コントローラ５の［出力上の信号を発生ずる。それ
に応答して、ソフトウェア制御下の回路６Ａは連続的に
主メモリモジュール１のメモリバンクＢ。、Ｂ、、Ｂ２
・ＢＮを動作状態にし、さらに、主コントローラ５はそ
れに接続されたメモリチップの存在を検出する。
例えば、メモリバンクＢ。はイネーブル信号回路６Ａに
よって動作状態にされ、主コントローラ５はメモリバン
クＢ。の予め決められたロケーションで記憶する為に、
データバス３上にデータ信号を発生ずる。次に、主コン
トローラ５は予め決められたロケーションに記憶された
データ信号を読み出す。メモリバンクＢ。がそれに接続
されたＤＲＡＭチップを持つ場合、主コントローラ５は
ＤＲＡＭチップの中にあらかじめ記憶されたデータ信号
を読み出す。しかしながら、メモリバンクＢ。
よって動作状態にされ、主コントローラ５はメモリバン
クＢ。の予め決められたロケーションで記憶する為に、
データバス３上にデータ信号を発生ずる。次に、主コン
トローラ５は予め決められたロケーションに記憶された
データ信号を読み出す。メモリバンクＢ。がそれに接続
されたＤＲＡＭチップを持つ場合、主コントローラ５は
ＤＲＡＭチップの中にあらかじめ記憶されたデータ信号
を読み出す。しかしながら、メモリバンクＢ。
がそれに接続されたＤＲＡＭチップを持たない場合、存
在しないＤＲＡＭチップにアクセスするのに応答して、
例えばＦＦ（１６進数）である不在信号が、主コントロ
ーラ５によって読み出される。
在しないＤＲＡＭチップにアクセスするのに応答して、
例えばＦＦ（１６進数）である不在信号が、主コントロ
ーラ５によって読み出される。
ＤＲＡＭチップを検出する場合、メモリバンクＢ。
は動作状態で保持され、またメモリバンクＢ１が動作状
態にされＤＲＡＭチップの検出プロセスが繰り返される
。
態にされＤＲＡＭチップの検出プロセスが繰り返される
。
ある空のメモリバンク（つまり、バンクに接続されるＤ
ＲＡＭチップをもたないバンク）を検出する場合、主コ
ントローラ５は空のメモリバンクを動作停止状態とし、
またバンクに接続されるＤＲＡＭチップを有する主メモ
リモジコール１のメモリバンクＢ。、 Ｂ ＋ 、 Ｂ
２・・ＢＮの数を示ずイネーブル信号回路内で予め決
められた制御信号を記憶する。例えば、拡張メモリモジ
ュール２の第１の有効なメモリのロケーションが、第２
図を参照して詳細後述されるように、主メモリモジュー
ルｌの最後の有効なロケーションに隣接するようにリマ
ッピングが行なわれる。
ＲＡＭチップをもたないバンク）を検出する場合、主コ
ントローラ５は空のメモリバンクを動作停止状態とし、
またバンクに接続されるＤＲＡＭチップを有する主メモ
リモジコール１のメモリバンクＢ。、 Ｂ ＋ 、 Ｂ
２・・ＢＮの数を示ずイネーブル信号回路内で予め決
められた制御信号を記憶する。例えば、拡張メモリモジ
ュール２の第１の有効なメモリのロケーションが、第２
図を参照して詳細後述されるように、主メモリモジュー
ルｌの最後の有効なロケーションに隣接するようにリマ
ッピングが行なわれる。
従って、主コントローラ５によるプログラムの実行中に
おいて、主メモリモジュール１及び拡張メモリモジュー
ル２の隣接するロケーションのメモリを動作状態にする
為、回路６Ａ及び６Ｂによってメモリアドレスがリマッ
ピングされる。
おいて、主メモリモジュール１及び拡張メモリモジュー
ル２の隣接するロケーションのメモリを動作状態にする
為、回路６Ａ及び６Ｂによってメモリアドレスがリマッ
ピングされる。
丙■■信号は、ＲＯＭからのベクトル・フェッチを許可
するためのシステム・リセット中において、すべてのメ
モリモジュールを動作停止状態にするりセット信号であ
る。
するためのシステム・リセット中において、すべてのメ
モリモジュールを動作停止状態にするりセット信号であ
る。
第２図において、イネーブル信号回路６Ａあるいは６Ｂ
のブロック図が図示されている。本発明の好ましい実施
例によると、各モジコール１，２はＢ。−Ｂ４で示され
た５つのメモリバンクを備えている。プログラマブル配
列論理回路（ＰＡＬ）９は、アドレスバス４のアドレス
・ラインＡ１７Ａ２２に接続されたＰ Ａ Ｌ ９のＡ
ＤＤＲＥＳＳ入力を有していることが示されている。ア
ドレス・ラインＡＩ？ Ａ２２は第１図のアドレス・
ラインＡｊ−Ａｊに対応する。データバス３のデータ・
ラインＤ。
のブロック図が図示されている。本発明の好ましい実施
例によると、各モジコール１，２はＢ。−Ｂ４で示され
た５つのメモリバンクを備えている。プログラマブル配
列論理回路（ＰＡＬ）９は、アドレスバス４のアドレス
・ラインＡ１７Ａ２２に接続されたＰ Ａ Ｌ ９のＡ
ＤＤＲＥＳＳ入力を有していることが示されている。ア
ドレス・ラインＡＩ？ Ａ２２は第１図のアドレス・
ラインＡｊ−Ａｊに対応する。データバス３のデータ・
ラインＤ。
−Ｄ４（第１図）はそれぞれデータ・レジスタ１０のデ
ータ入力ＩＤ−５Ｄに接続される。レジスタ１０のリセ
ッ、ト入力はコントロールバス７のＲＥＳＥＴ制御ライ
ンに接続される。レジスタ１０の出力ＩＱ、２Ｑ、３Ｑ
、４Ｑと５ＱはＰＡＬ９の制御入力ＣＴＲＴ、に接続さ
れ、下記に詳述されるようにそれぞれ制御信号Ａ、Ｂ、
Ｃ，Ｄ及びＸを発生ずる。
ータ入力ＩＤ−５Ｄに接続される。レジスタ１０のリセ
ッ、ト入力はコントロールバス７のＲＥＳＥＴ制御ライ
ンに接続される。レジスタ１０の出力ＩＱ、２Ｑ、３Ｑ
、４Ｑと５ＱはＰＡＬ９の制御入力ＣＴＲＴ、に接続さ
れ、下記に詳述されるようにそれぞれ制御信号Ａ、Ｂ、
Ｃ，Ｄ及びＸを発生ずる。
Ｒ３ＴＶＥＣとして示されたＰＡＬ９のもう１つの制御
入力は、第１図を参照して上述されたように主コントロ
ーラ５のＲ３ＴＶＥＣ出力に接続され、イネーブル信号
回路６Ｂの場合は、Ｐ Ａ Ｌ ９のＲＳＴＶＥＣ入力
は主コントローラ５のＲＳＴＶＥＣ出力に接続されるラ
ッチ８の出力に接続される。
入力は、第１図を参照して上述されたように主コントロ
ーラ５のＲ３ＴＶＥＣ出力に接続され、イネーブル信号
回路６Ｂの場合は、Ｐ Ａ Ｌ ９のＲＳＴＶＥＣ入力
は主コントローラ５のＲＳＴＶＥＣ出力に接続されるラ
ッチ８の出力に接続される。
ＰＡＬ９ノ出力ＲｃＡｓｏ、 ＲＣＡＳＩ、 ＲＣＡＳ
２． ＲＣＡＳ３゜とＲＣＡＳ４はそれぞれナンド・
ゲート＋ １．１２．１３゜１４と１５の第１の入力と
、ノット・ゲート１６゜］ ７，１８．１９と２０に接
続される。ナンド・ゲート１１−１５の第２の入力はナ
ンド・ゲート２１の出力に接続される。
２． ＲＣＡＳ３゜とＲＣＡＳ４はそれぞれナンド・
ゲート＋ １．１２．１３゜１４と１５の第１の入力と
、ノット・ゲート１６゜］ ７，１８．１９と２０に接
続される。ナンド・ゲート１１−１５の第２の入力はナ
ンド・ゲート２１の出力に接続される。
ナンド・ゲート２Ｉの第１の入力はノット・ゲート２２
の出力に接続され、ノット・ゲート２２の入力はコント
ローラ５に接続さ・れるコントロールバス７のＲＥＦＲ
ＥＳＨ制御ラインに接続される。ナンド・ゲート２１の
第２の入力は縦続接続されたノット・ゲート２３と２４
の出力に接続される。
の出力に接続され、ノット・ゲート２２の入力はコント
ローラ５に接続さ・れるコントロールバス７のＲＥＦＲ
ＥＳＨ制御ラインに接続される。ナンド・ゲート２１の
第２の入力は縦続接続されたノット・ゲート２３と２４
の出力に接続される。
ゲート２４の人力は主コントローラ５のアドレス・ライ
ン２３に接続され、ノット・ゲート２４の出力はノット
・ゲート２３の入力に接続される。
ン２３に接続され、ノット・ゲート２４の出力はノット
・ゲート２３の入力に接続される。
ナンド・ゲート１１−１５の出力は、それぞれナンド・
ゲート２５−２９の第１の入力に接続され、ノット・ゲ
ート１６−２０の出力はそれぞれ複数のナンド・ゲート
３０−３４の第１の人力に接続される。ナンド・ゲート
２５−３４の出力は、それぞれ出力抵抗３５−４．４に
出力される。
ゲート２５−２９の第１の入力に接続され、ノット・ゲ
ート１６−２０の出力はそれぞれ複数のナンド・ゲート
３０−３４の第１の人力に接続される。ナンド・ゲート
２５−３４の出力は、それぞれ出力抵抗３５−４．４に
出力される。
出力抵抗３５−３９は、列アドレス選択出力端子ＲＡＳ
Ｏ−ｎｘｓａ＋ｉ各々接続され、そして出力抵抗４０−
４４は行アドレス選択端子ＣＡＳＯ−ＣＡＳ４に各々接
続される。列及び行アドレス選択端子■罰−■「と−一
面「は、主メモリモジュール１の各メモリバンクＢ。−
Ｂ４の列および行イネーブル入力に接続される。
Ｏ−ｎｘｓａ＋ｉ各々接続され、そして出力抵抗４０−
４４は行アドレス選択端子ＣＡＳＯ−ＣＡＳ４に各々接
続される。列及び行アドレス選択端子■罰−■「と−一
面「は、主メモリモジュール１の各メモリバンクＢ。−
Ｂ４の列および行イネーブル入力に接続される。
主コントローラ５からのアドレス選択出力ＡＳはノット
・ゲート４５に接続され、ノット・ゲート４５の出力は
ナンド・ゲート２５−２９の第２の入力及び遅延ライン
４６の入力（ＩＮ）に接続される。遅延ライン４６の出
力（ＯＵＴ）はナンド・ゲー１−３０−３４の第２の入
力に接続される。
・ゲート４５に接続され、ノット・ゲート４５の出力は
ナンド・ゲート２５−２９の第２の入力及び遅延ライン
４６の入力（ＩＮ）に接続される。遅延ライン４６の出
力（ＯＵＴ）はナンド・ゲー１−３０−３４の第２の入
力に接続される。
動作中、主メモリモジュール１（第１図）のメモリバン
クＢ。−Ｂ４のうち隣接したメモリバンクに接続される
メモリ量が最初に検出される。下記の第１表と第２表に
おいて示される方程式に従って公知の方法でプログラム
された結果、Ｐ Ａ Ｌ ９はＰＡＬ９のアドレス入力
（ＡＤＤＲＥＳＳ）及び制御入力（ＣＴＲＬ）上の予め
決められた信号を受信するのに応答して、出力ＲＣＡ百
で一一粕コ厄１−のうち予め決められた出力上にアクテ
ィブ・ロー信号を発生する。
クＢ。−Ｂ４のうち隣接したメモリバンクに接続される
メモリ量が最初に検出される。下記の第１表と第２表に
おいて示される方程式に従って公知の方法でプログラム
された結果、Ｐ Ａ Ｌ ９はＰＡＬ９のアドレス入力
（ＡＤＤＲＥＳＳ）及び制御入力（ＣＴＲＬ）上の予め
決められた信号を受信するのに応答して、出力ＲＣＡ百
で一一粕コ厄１−のうち予め決められた出力上にアクテ
ィブ・ロー信号を発生する。
好ましい実施例によると、メモリモジュールＩと２（第
１図）は上述のようにそれぞれ６４Ｋまたは２５６にバ
イトのＤＲＡＭチップを有する５つのメモリバンクＢ。
１図）は上述のようにそれぞれ６４Ｋまたは２５６にバ
イトのＤＲＡＭチップを有する５つのメモリバンクＢ。
−Ｂ４を備えている。主メモリモジュール１が６４にデ
ツプを備えている場合、主メモリモジュール１は６４０
にバイトのデータまで収容できる。主メモリモジュール
Ｉが２５６にチップを備えている場合、主メモリモジュ
ール１は２．５Ｍバイトのデータまで収容できる。同様
に拡張メモリモジュール２は、６４にあるいは２５６に
チップのいずれかを収容できるが、両方を収容すること
はできない。
ツプを備えている場合、主メモリモジュール１は６４０
にバイトのデータまで収容できる。主メモリモジュール
Ｉが２５６にチップを備えている場合、主メモリモジュ
ール１は２．５Ｍバイトのデータまで収容できる。同様
に拡張メモリモジュール２は、６４にあるいは２５６に
チップのいずれかを収容できるが、両方を収容すること
はできない。
ＲＣＡＳ Ｏ−ＲＣＡＳ ４−出力」−にアクティブ・
ロー・イネーブル信号を発生ずるためのＰ Ａ Ｌ方程
式及びメモリバンクのうち予め決められたメモリバンク
を動作状態とするためのＰ Ａ Ｌ方程式がそれぞれ第
１表及び第２表に示されている。
ロー・イネーブル信号を発生ずるためのＰ Ａ Ｌ方程
式及びメモリバンクのうち予め決められたメモリバンク
を動作状態とするためのＰ Ａ Ｌ方程式がそれぞれ第
１表及び第２表に示されている。
好ましい実施例の動作が第１図、第２図及び第２表を参
照して記述され、ここで、２５６にチップが主メモリモ
ジュールＩのＢ。及びＢ、バンクに設けられるとともに
拡張メモリモジュール２のＢ。
照して記述され、ここで、２５６にチップが主メモリモ
ジュールＩのＢ。及びＢ、バンクに設けられるとともに
拡張メモリモジュール２のＢ。
バンクに設けられているシナリオを考慮して述べられて
いる。
いる。
好ましい実施例において、ＤＲＡＭチップが１ビツトデ
バイスであるときデータバス３は１６ビツトデータバス
である。それ故、＋６ＤＲＡＭデツプは、１６にビット
データ信号を発生させるため、各メモリバンクに設けら
れる。従って、上記述べたシナリオに対して、各々のバ
ンクは５１２にバイトのメモリを含み、その結果、主メ
モリモジュールｌにおける１Ｍバイトと拡張メモリモジ
コール２における５１２にバイトの合計、すなわち、全
システムメモリーとして１．５Ｍバイトになる。
バイスであるときデータバス３は１６ビツトデータバス
である。それ故、＋６ＤＲＡＭデツプは、１６にビット
データ信号を発生させるため、各メモリバンクに設けら
れる。従って、上記述べたシナリオに対して、各々のバ
ンクは５１２にバイトのメモリを含み、その結果、主メ
モリモジュールｌにおける１Ｍバイトと拡張メモリモジ
コール２における５１２にバイトの合計、すなわち、全
システムメモリーとして１．５Ｍバイトになる。
システム・リセット又は電源室−１−げに応答して、初
期化ルーチンが実行され、その中で主コントローラ５は
、アドレスバス４（第１図）のアドレスラインＡ３
Ａ２３上及びコントロールバス７のＲ３ＴＶＥＣ出力と
ＲＥＳＥＴライン上に論理ロー信号を発生する。すなわ
ち、レジスタ１０のＩＱ−５Ｑ出力及びＰＡＬ ９のＡ
ＤＤＲＥＳＳ入力、ＣＴ ＲＬ入力、Ｒ３ＴＶＥＣ入力
はそれぞれに印加される論理ロー信号を有し、論理ロー
Ｒ３ＴＶＥＣ信号は公知の方法でアドレスバス４及びコ
ントロールバス７上の信号の制御のもとてラッチ８にラ
ッチされる。 そのとき、論理ハイ信号は、Ｒ３ＴＶＥ
Ｃ出力上で発生され、イネーブル信号回路６Ａに印加さ
れる。
期化ルーチンが実行され、その中で主コントローラ５は
、アドレスバス４（第１図）のアドレスラインＡ３
Ａ２３上及びコントロールバス７のＲ３ＴＶＥＣ出力と
ＲＥＳＥＴライン上に論理ロー信号を発生する。すなわ
ち、レジスタ１０のＩＱ−５Ｑ出力及びＰＡＬ ９のＡ
ＤＤＲＥＳＳ入力、ＣＴ ＲＬ入力、Ｒ３ＴＶＥＣ入力
はそれぞれに印加される論理ロー信号を有し、論理ロー
Ｒ３ＴＶＥＣ信号は公知の方法でアドレスバス４及びコ
ントロールバス７上の信号の制御のもとてラッチ８にラ
ッチされる。 そのとき、論理ハイ信号は、Ｒ３ＴＶＥ
Ｃ出力上で発生され、イネーブル信号回路６Ａに印加さ
れる。
従って、ＰＡＬ９のＲＣＡＳ Ｏの出力はハイになり、
主メモリモジュールｌのメモリバンクＢ。上の５１２に
バイトのメモリを動作状態にする。
主メモリモジュールｌのメモリバンクＢ。上の５１２に
バイトのメモリを動作状態にする。
Ｒ３ＴＶＥＣがラッチ８（第１図）でロー論理レベルで
ラッチされた結果、イネーブル信号回路６Ｂは動作停止
状態のままである。このようにして拡張メモリモジュー
ル２のメモリバンクＢ。−Ｂ５のどのバンクも動作状態
にならず、従ってデータバス３（第１図）上のコンテン
ヨンを避けている。
ラッチされた結果、イネーブル信号回路６Ｂは動作停止
状態のままである。このようにして拡張メモリモジュー
ル２のメモリバンクＢ。−Ｂ５のどのバンクも動作状態
にならず、従ってデータバス３（第１図）上のコンテン
ヨンを避けている。
ＤＲＡＭチップがメモリバンクＢ。に接続されているか
否かを決定するために、前述の動作状態の５１２にバイ
ト内の予め決められたメモリのロケーションが（詳細後
述されるように）選択され、■６進数のデータ信号が、
データバス３を介して主コントローラ５から書き込まれ
る。ＤＲＡＭチップが動作状態のメモリバンクＢ。に接
続されているとき、データ信号は主コントローラ５によ
って読み出される。しかしながら、ＤＲＡＭチップが動
作状態のメモリバンクＢ。に接続されていない場合、Ｔ
”Ｆ（１６進数）の不在データ信号がメモリバンクＢ。
否かを決定するために、前述の動作状態の５１２にバイ
ト内の予め決められたメモリのロケーションが（詳細後
述されるように）選択され、■６進数のデータ信号が、
データバス３を介して主コントローラ５から書き込まれ
る。ＤＲＡＭチップが動作状態のメモリバンクＢ。に接
続されているとき、データ信号は主コントローラ５によ
って読み出される。しかしながら、ＤＲＡＭチップが動
作状態のメモリバンクＢ。に接続されていない場合、Ｔ
”Ｆ（１６進数）の不在データ信号がメモリバンクＢ。
から受信される。
メモリのサイズ（つまり、メモリバンクに接続されたＤ
ＲＡＭチップを有するメモリバンクＢ。
ＲＡＭチップを有するメモリバンクＢ。
−Ｂ４の数）を決定するために、各メモリバンクは連続
して動作状態にされ、上述の方法でヂエックされる。
して動作状態にされ、上述の方法でヂエックされる。
例えば、メモリバンクＢ、を動作状態にするために、主
コントローラ５は、レジスタＩＯのＩＤ入力に印加する
ためその中で記憶された論理ハイ信号を発生する。論理
ハイ信号（Ａ）はレジスタ１゜からＰＡＬ９の対応する
１つの制御入力（ＣＴＲＬ）に伝送される。従って、Ｘ
、Ｂ、Ｃ，Ｄを論理ローレベルとし、Ａを論理ハイレベ
ルとすると、ＰＡＬ９の侶フー］−出力は、主コントロ
ーラ５によってＡ２２−Ａ１９のアドレス・ライン上で
発生さレタ、アドレスバス０００Ｉに応答して論理ロー
レベルになる。（第２表参照） ［語「出力からの論理ロー出力信号は、ナンド・ゲート
Ｉ２の第１の入力に印加される。ナンド・ゲート２１の
出力は通常論理ハイレベルであるが、アドレス・ライン
Ａ ２３上で受信された論理ハイ信号がナンド・ゲート
２１に印加されるとともに、インバータ２２を介して反
転されナンド・ゲート２１に印加されるアクティブ・ロ
ーであるＲＥＦＲＥＳＨ信号に応答してナンド・ゲート
２１の出力（Ｊ論理ローレベルになる。従って、Ｐ Ａ
Ｌ ９のＲＣＡＳＩ出力が論理ローレベルになるか、
もしくは、ナンド・ゲート２１の出力が論理ローレベル
になるかに応答して、（すなわちＤＲＡＭがリフレッシ
ュされている間であり、これについては詳細後述される
。）ナンド・ゲート１２の出力は通常の論理ローレベル
から論理ハイレベルになる。
コントローラ５は、レジスタＩＯのＩＤ入力に印加する
ためその中で記憶された論理ハイ信号を発生する。論理
ハイ信号（Ａ）はレジスタ１゜からＰＡＬ９の対応する
１つの制御入力（ＣＴＲＬ）に伝送される。従って、Ｘ
、Ｂ、Ｃ，Ｄを論理ローレベルとし、Ａを論理ハイレベ
ルとすると、ＰＡＬ９の侶フー］−出力は、主コントロ
ーラ５によってＡ２２−Ａ１９のアドレス・ライン上で
発生さレタ、アドレスバス０００Ｉに応答して論理ロー
レベルになる。（第２表参照） ［語「出力からの論理ロー出力信号は、ナンド・ゲート
Ｉ２の第１の入力に印加される。ナンド・ゲート２１の
出力は通常論理ハイレベルであるが、アドレス・ライン
Ａ ２３上で受信された論理ハイ信号がナンド・ゲート
２１に印加されるとともに、インバータ２２を介して反
転されナンド・ゲート２１に印加されるアクティブ・ロ
ーであるＲＥＦＲＥＳＨ信号に応答してナンド・ゲート
２１の出力（Ｊ論理ローレベルになる。従って、Ｐ Ａ
Ｌ ９のＲＣＡＳＩ出力が論理ローレベルになるか、
もしくは、ナンド・ゲート２１の出力が論理ローレベル
になるかに応答して、（すなわちＤＲＡＭがリフレッシ
ュされている間であり、これについては詳細後述される
。）ナンド・ゲート１２の出力は通常の論理ローレベル
から論理ハイレベルになる。
ナンド・ゲート１２からの論理ハイ信号は、ナンド・ケ
ート２６の第１の入力に印加される。ナンド・ゲート２
６の第２の入力は、主コントローラ５によって発生され
、インバータ４５によって受信されて反転され、そして
ナンド・ゲー）・２６に印加されるアクティブ・ロー・
アドレス選択信号ＡＳに応答して、論理ハイ信号を受信
する。ナンド・ゲート２６の出力は、ナンド・ゲート２
６の入力への前述の論理ハイ信号を受信することに応答
して、論理ローレベルになり、それによって、Ｂ、メモ
リバンク内の全てのメモリーの列を動作状態にするため
の列メモリ選択信号器を発生ずる。
ート２６の第１の入力に印加される。ナンド・ゲート２
６の第２の入力は、主コントローラ５によって発生され
、インバータ４５によって受信されて反転され、そして
ナンド・ゲー）・２６に印加されるアクティブ・ロー・
アドレス選択信号ＡＳに応答して、論理ハイ信号を受信
する。ナンド・ゲート２６の出力は、ナンド・ゲート２
６の入力への前述の論理ハイ信号を受信することに応答
して、論理ローレベルになり、それによって、Ｂ、メモ
リバンク内の全てのメモリーの列を動作状態にするため
の列メモリ選択信号器を発生ずる。
アクティブ・ロー・ＲＣＡＳ丁信号の出力はノット・ゲ
ート１７で反転され、ナンド・ゲート３１の第１の入力
に印加される。反転されたＡＳ信号は遅延ライン４６で
約８０ ｎ５ｅｃ遅延され、そしてナンド・ゲート３Ｉ
の第２の入力に印加される。
ート１７で反転され、ナンド・ゲート３１の第１の入力
に印加される。反転されたＡＳ信号は遅延ライン４６で
約８０ ｎ５ｅｃ遅延され、そしてナンド・ゲート３Ｉ
の第２の入力に印加される。
従って、ナンド・ゲート３１の出力は論理ローレベルに
なり、それによりＦ訂信号発生後約８０ｎｓｅｃの後に
メモリバンクＢ、のメモリーの行を動作状態にするため
の行メモリ選択信号面を発生させ、それによりＢ１メモ
リバンクを完全に動作状態にする。
なり、それによりＦ訂信号発生後約８０ｎｓｅｃの後に
メモリバンクＢ、のメモリーの行を動作状態にするため
の行メモリ選択信号面を発生させ、それによりＢ１メモ
リバンクを完全に動作状態にする。
公知のやり方で８ビット行アドレス信号内にラッチする
前に、ＤＲＡＭ回路のアドレス入力を多重化するために
ラッチされる８ビット列アドレス信号に十分な時間を与
える為に、列選択出力話肝と行選択出力ＣＡＳＩの間に
約８０ｎｓｅｃの遅れが挿入される。（つまり、ＤＲＡ
Ｍチップと結合された予め決められた容量性負荷がある
。） ■肛とＣＡＳＩ信号を受信したことに応答してメモリバ
ンクＢ、が動作状態にされ、主コントローラ５はＢＩメ
モリバンクに接続されたＤＲＡＭメモリチップの存在を
検出する為に、」−述のように予め決められたメモリの
ロケーションに上述のデータ信号を書き込み、そして読
み出す。
前に、ＤＲＡＭ回路のアドレス入力を多重化するために
ラッチされる８ビット列アドレス信号に十分な時間を与
える為に、列選択出力話肝と行選択出力ＣＡＳＩの間に
約８０ｎｓｅｃの遅れが挿入される。（つまり、ＤＲＡ
Ｍチップと結合された予め決められた容量性負荷がある
。） ■肛とＣＡＳＩ信号を受信したことに応答してメモリバ
ンクＢ、が動作状態にされ、主コントローラ５はＢＩメ
モリバンクに接続されたＤＲＡＭメモリチップの存在を
検出する為に、」−述のように予め決められたメモリの
ロケーションに上述のデータ信号を書き込み、そして読
み出す。
上述のように、このシナリオによると、主メモリモジュ
ールｌのＢ。及びＢ、のメモリバンクはそれに接続され
たＤＲＡＭチップを有し、このシナリオによれば、この
ようにして主コントローラ５はＤＲＡＭチップの存在を
検出し、Ｂ２のメモリバンクをチェックしつづける。
ールｌのＢ。及びＢ、のメモリバンクはそれに接続され
たＤＲＡＭチップを有し、このシナリオによれば、この
ようにして主コントローラ５はＤＲＡＭチップの存在を
検出し、Ｂ２のメモリバンクをチェックしつづける。
Ｂ２のメモリバンクをチェックする為に、論理ローレベ
ルであるＣ、Ｄ及びＸ信号がＰＡＬ９の入力ＣＴＲＬに
印加され、論理ハイレベルであるＡ及びＢ信号もまたＰ
ＡＬ９の入力ＣＴＲＬに印加される。これによって、Ａ
ｌｌ ＡＩ９アドレス・ラインによって発生されたア
ドレス信号００ＩＯ（１６進数）に応答してＲＣＡＳ
２出力がアクティブ・ロー論理信号を発生する。（第２
表および第２図）ナンド・ゲート２７の面出力とナンド
・ゲート３２のＵ摺出力はメモリバンクＢ、を動作状態
にするため各々ローレベルになる。主コントローラ５は
メモリバンクＢ２内の予め決められたロケーションから
のデータ信号を書き込み読み出そうとするが、ＤＲＡＭ
チップがメモリバンクＢ、に接続されていないため、不
在信号ＦＦ（１６進数）の代わりに読み出す。従って、
主コントローラ５はＢ。とＢ１のメモリバンクだけにＤ
ＲＡＭチップの存在を検出し、レジスタ１０に記憶させ
るための論理ハイＤ。信号及び論理ローＤ１−Ｄ３信号
を有する第１の制御信号を発生する。ここで、Ａ制御信
号は論理ハイレベルであり、Ｂ、Ｃ及びＤ信号は論理ロ
ーレベルである。その結果、主メモリモジュールｌのＢ
。とＢ、バンクのみが主コントローラ５からのもう一つ
のアドレス信号を受信するのに応答して動作状態にされ
る。
ルであるＣ、Ｄ及びＸ信号がＰＡＬ９の入力ＣＴＲＬに
印加され、論理ハイレベルであるＡ及びＢ信号もまたＰ
ＡＬ９の入力ＣＴＲＬに印加される。これによって、Ａ
ｌｌ ＡＩ９アドレス・ラインによって発生されたア
ドレス信号００ＩＯ（１６進数）に応答してＲＣＡＳ
２出力がアクティブ・ロー論理信号を発生する。（第２
表および第２図）ナンド・ゲート２７の面出力とナンド
・ゲート３２のＵ摺出力はメモリバンクＢ、を動作状態
にするため各々ローレベルになる。主コントローラ５は
メモリバンクＢ２内の予め決められたロケーションから
のデータ信号を書き込み読み出そうとするが、ＤＲＡＭ
チップがメモリバンクＢ、に接続されていないため、不
在信号ＦＦ（１６進数）の代わりに読み出す。従って、
主コントローラ５はＢ。とＢ１のメモリバンクだけにＤ
ＲＡＭチップの存在を検出し、レジスタ１０に記憶させ
るための論理ハイＤ。信号及び論理ローＤ１−Ｄ３信号
を有する第１の制御信号を発生する。ここで、Ａ制御信
号は論理ハイレベルであり、Ｂ、Ｃ及びＤ信号は論理ロ
ーレベルである。その結果、主メモリモジュールｌのＢ
。とＢ、バンクのみが主コントローラ５からのもう一つ
のアドレス信号を受信するのに応答して動作状態にされ
る。
このとき、主コントローラ５は、主メモリモジュールｌ
上の最後の有効なメモリのロケーションと拡張メモリモ
ジュール２の最初のロケーションが隣接するように、ア
ドレス・ラインＡ１□−Ａ。
上の最後の有効なメモリのロケーションと拡張メモリモ
ジュール２の最初のロケーションが隣接するように、ア
ドレス・ラインＡ１□−Ａ。
」二で受信されたアドレス信号がリマッピングされるた
め、イネーブル信号回路６Ｂ＋、：記憶するための第２
の制御信号を発生ずる。
め、イネーブル信号回路６Ｂ＋、：記憶するための第２
の制御信号を発生ずる。
上述のように、イネーブル信号発生回路６Ａ及び６Ｂは
（第２図で図示されているように）同一の設計であるが
、回路６ＡのＰ Ａ Ｌ ９の蕗■頷入力は主コントロ
ーラ５のＲ３ＴＶＥＣ出ツノに直接接続され、一方、回
路６ＢのＰＡＬ９のＲ３ＴＶＥＣ入力は、主コントロー
ラ５のＲ３ＴＶＥＣ出ノＪに接続された入力を有するラ
ッチ８の出力に接続される。回路６Ａまたは６Ｂのいず
れかのＰ Ａ Ｌ ９は、６４Ｋまたは２５６ＫＤＲＡ
Ｍチップを収容するため、第１表あるいは第２表のいず
れかの方程式によってプログラムされる。
（第２図で図示されているように）同一の設計であるが
、回路６ＡのＰ Ａ Ｌ ９の蕗■頷入力は主コントロ
ーラ５のＲ３ＴＶＥＣ出ツノに直接接続され、一方、回
路６ＢのＰＡＬ９のＲ３ＴＶＥＣ入力は、主コントロー
ラ５のＲ３ＴＶＥＣ出ノＪに接続された入力を有するラ
ッチ８の出力に接続される。回路６Ａまたは６Ｂのいず
れかのＰ Ａ Ｌ ９は、６４Ｋまたは２５６ＫＤＲＡ
Ｍチップを収容するため、第１表あるいは第２表のいず
れかの方程式によってプログラムされる。
主コントローラ５は上述した第２の制御信号をイネーブ
ル信号回路６Ｂのレジスタ１０ヘロードする。第２の制
御信号によって、Ｘ及びＣ信号は論理ハイレベルであり
、Ｐ Ａ Ｌ ９の制御入力（ＣＴ ＲＬ ）に印加さ
れ、Ａ、Ｂ及びＤ信号は論理ローレベルであり、また同
様にＰ Ａ Ｌ ９の制御入力に印加される。このとき
、主コントローラは、モジコール６Ｂに対するＲＳＴＶ
ＥＣが論理ハイになるようラッチ８を切り換える。イネ
ーブル回路６ＢのＰ Ａ Ｌ９の「豆茗頂□出力はＡ２
２−Ａ１８アドレス・ラインによって発生されたアドレ
ス信号００１０（１６進数）に応答してアクティブ論理
ローレベルになり、その結果イネーブル回路６ＢのＰ
Ａ Ｌ方程式の第３のＯＲ項が゛°真′°になる。（第
２表）第２表を参照すると、主メモリモジコールｌのバ
ンクＢ。が動作状態にされるときアドレス・ラインＡ
２２ 、 Ａ ２１ 、 Ａ ２ ｏ及びＡ ４ ｇの
値は全て０となる。
ル信号回路６Ｂのレジスタ１０ヘロードする。第２の制
御信号によって、Ｘ及びＣ信号は論理ハイレベルであり
、Ｐ Ａ Ｌ ９の制御入力（ＣＴ ＲＬ ）に印加さ
れ、Ａ、Ｂ及びＤ信号は論理ローレベルであり、また同
様にＰ Ａ Ｌ ９の制御入力に印加される。このとき
、主コントローラは、モジコール６Ｂに対するＲＳＴＶ
ＥＣが論理ハイになるようラッチ８を切り換える。イネ
ーブル回路６ＢのＰ Ａ Ｌ９の「豆茗頂□出力はＡ２
２−Ａ１８アドレス・ラインによって発生されたアドレ
ス信号００１０（１６進数）に応答してアクティブ論理
ローレベルになり、その結果イネーブル回路６ＢのＰ
Ａ Ｌ方程式の第３のＯＲ項が゛°真′°になる。（第
２表）第２表を参照すると、主メモリモジコールｌのバ
ンクＢ。が動作状態にされるときアドレス・ラインＡ
２２ 、 Ａ ２１ 、 Ａ ２ ｏ及びＡ ４ ｇの
値は全て０となる。
また、主メモリモジュール１のバンクＢｌが動作状態に
されるとき、アドレス・ラインＡ２２ ＋ Ａ２１ ＋
Ａ２ｏ及びＡｌ１の値は、各々０，０．０及びｌとなる
。
されるとき、アドレス・ラインＡ２２ ＋ Ａ２１ ＋
Ａ２ｏ及びＡｌ１の値は、各々０，０．０及びｌとなる
。
さらに、拡張メモリモジュール２のバンクＢ。が動作状
態にされるときアドレス・ラインＡ２２．Ａ、＋＋Ａ２
ｏ及びＡＨの値が各々０，０．１及び０となることがわ
かる。従って、拡張メモリモジコール２のメモリの開始
アドレスは、主メモリモジュール１内の最後のアドレス
のロケーションに隣接するように割り当てられる。
態にされるときアドレス・ラインＡ２２．Ａ、＋＋Ａ２
ｏ及びＡＨの値が各々０，０．１及び０となることがわ
かる。従って、拡張メモリモジコール２のメモリの開始
アドレスは、主メモリモジュール１内の最後のアドレス
のロケーションに隣接するように割り当てられる。
ＤＲＡＭチップがメモリバンクに接続されているか否か
を決定するために、主コントローラ５は拡張メモリモジ
ュール２のメモリバンクＢ。内にある予め決定されたメ
モリのロケーションからのデータを書き込み読み出す。
を決定するために、主コントローラ５は拡張メモリモジ
ュール２のメモリバンクＢ。内にある予め決定されたメ
モリのロケーションからのデータを書き込み読み出す。
次に、拡張メモリモジュール２のＢ、バンクはイネーブ
ル回路６ＢのＰＡＩ、９のＲＣＡＳ １□出力がアクテ
ィブ論理ロー信号になるのに応答して動作状態にされる
。Ｐ Ａ Ｌ ９の入力であるＲＣＡＳ １出力は００
１１の値がＰ Ａ Ｌ ９のＡ ２２ 、 Ａ ２ Ｈ
、Ａ ２ ｏ及びＡ１９の各入力に印加されるのに応答
してアクティブローレベルになり、その結果、第２表の
ＲＣＡＳ １方程式の３番目の“Ｏｒ（”項が“真”と
なる。Ｂ、のメモリバンクはＤＲＡＭチップがバンクＢ
１に接続されているかどうかを決定するために書き込ま
れ、ＦＦの値が連続的にＢＩのメモリバンクから読み出
されるとき、バンクＢ１にＤｒ（ＡＭチップかないこと
を示す。
ル回路６ＢのＰＡＩ、９のＲＣＡＳ １□出力がアクテ
ィブ論理ロー信号になるのに応答して動作状態にされる
。Ｐ Ａ Ｌ ９の入力であるＲＣＡＳ １出力は００
１１の値がＰ Ａ Ｌ ９のＡ ２２ 、 Ａ ２ Ｈ
、Ａ ２ ｏ及びＡ１９の各入力に印加されるのに応答
してアクティブローレベルになり、その結果、第２表の
ＲＣＡＳ １方程式の３番目の“Ｏｒ（”項が“真”と
なる。Ｂ、のメモリバンクはＤＲＡＭチップがバンクＢ
１に接続されているかどうかを決定するために書き込ま
れ、ＦＦの値が連続的にＢＩのメモリバンクから読み出
されるとき、バンクＢ１にＤｒ（ＡＭチップかないこと
を示す。
」一連されたように、ＤＲＡＭチップは主コントローラ
５によるＲＥＦＲＥＳＨ信号の発生に応答して周期的に
リフレッシュされる。ナンド・ゲート１１−１５の出力
はそれぞれ、ＲＥＦＲＥＳＩＩ信号とアドレスバス４の
Ａ２３アドレス・ライン」二の論理ハイ信号の発生に応
答して、論理ハイレベルになる。（第１図）ナンド・ゲ
ートｌｌ１５の出力が論理ハイレベルになり、かつ発生
された論理ローＡＳ信号から生じるノット・ゲート４５
からの論理ハイ信号の受信することに応答して、ナンド
・ゲート２５−２９の出力は論理ローレベルになる。従
って、ナンド・ゲート２５−２９の■罰−■面列アドレ
ス出力はメモリの２．５Ｍバイト（または、６４にチッ
プが用いられたとき６４０にバイト）のリフレッシュを
行うために同時に論理ローレベルになる。
５によるＲＥＦＲＥＳＨ信号の発生に応答して周期的に
リフレッシュされる。ナンド・ゲート１１−１５の出力
はそれぞれ、ＲＥＦＲＥＳＩＩ信号とアドレスバス４の
Ａ２３アドレス・ライン」二の論理ハイ信号の発生に応
答して、論理ハイレベルになる。（第１図）ナンド・ゲ
ートｌｌ１５の出力が論理ハイレベルになり、かつ発生
された論理ローＡＳ信号から生じるノット・ゲート４５
からの論理ハイ信号の受信することに応答して、ナンド
・ゲート２５−２９の出力は論理ローレベルになる。従
って、ナンド・ゲート２５−２９の■罰−■面列アドレ
ス出力はメモリの２．５Ｍバイト（または、６４にチッ
プが用いられたとき６４０にバイト）のリフレッシュを
行うために同時に論理ローレベルになる。
好ましい実施例において、６４にあるいは２５６にバイ
トのＤＲＡＭチップが用いられているかどうかに依存し
て、主メモリモジュール１は６つのメモリ・サイズを収
容する。第３表は主メモリモジュールｌ上の種々のメモ
リ・サイズを適用させるためのＡ、Ｂ及びＣ信号の論理
レベルを示しており、開始アドレスが主メモリモジュー
ル１の最後の有効なメモリのロケーションと隣接させる
ように開始アドルスをリロケートするために、イネーブ
ル信号回路６ＢのＰ Ａ Ｌ ９の制御入力（ＣＴＲＬ
）に印加される。
トのＤＲＡＭチップが用いられているかどうかに依存し
て、主メモリモジュール１は６つのメモリ・サイズを収
容する。第３表は主メモリモジュールｌ上の種々のメモ
リ・サイズを適用させるためのＡ、Ｂ及びＣ信号の論理
レベルを示しており、開始アドレスが主メモリモジュー
ル１の最後の有効なメモリのロケーションと隣接させる
ように開始アドルスをリロケートするために、イネーブ
ル信号回路６ＢのＰ Ａ Ｌ ９の制御入力（ＣＴＲＬ
）に印加される。
第３表
本発明を正しく利用するためには、ＤＲＡＭチップは、
メモリモジュールの隣接したメモリバンクに接続されて
いなければならない。例えば、主メモリモジュール１の
Ｂ。、Ｂ□及びＢ３メモリバンクが、それに接続された
ＤＲＡＭチップを有し、どのチップもＢ２メモリバンク
に接続されていないとき本発明はその機能を正しく果た
さない。特に、主コントローラ５はＢ。とＢ、バンクに
接続するチップの存在を検出するだけである。
メモリモジュールの隣接したメモリバンクに接続されて
いなければならない。例えば、主メモリモジュール１の
Ｂ。、Ｂ□及びＢ３メモリバンクが、それに接続された
ＤＲＡＭチップを有し、どのチップもＢ２メモリバンク
に接続されていないとき本発明はその機能を正しく果た
さない。特に、主コントローラ５はＢ。とＢ、バンクに
接続するチップの存在を検出するだけである。
変形例や代替例は、本発明を理解する当該技術の技術者
によって考えられる。例えば、主メモリモジュールｌと
拡張メモリモジュール２は５つ以上あるいは５つ未満の
メモリバンクまたは多数のメモリモジュールを備えるこ
とが可能であり、そして対応するイネーブル信号回路が
利用されることが可能であり、それに接続されたメモリ
・チップはそれぞれ６４Ｋ及び２５６にバイトより大き
いかまたは小さいかであることが可能である。これによ
って、第１表及び第２表で示されたＰＡＬ方程式におい
て適当な変化がなされる。
によって考えられる。例えば、主メモリモジュールｌと
拡張メモリモジュール２は５つ以上あるいは５つ未満の
メモリバンクまたは多数のメモリモジュールを備えるこ
とが可能であり、そして対応するイネーブル信号回路が
利用されることが可能であり、それに接続されたメモリ
・チップはそれぞれ６４Ｋ及び２５６にバイトより大き
いかまたは小さいかであることが可能である。これによ
って、第１表及び第２表で示されたＰＡＬ方程式におい
て適当な変化がなされる。
また、ここで、ＤＲＡＭチップについて言及すると、Ｄ
ＲＡＭチップとしてバルブ・メモリあるいはスタティッ
クＲＡＭのような他のメモリ回路が利用されることが可
能であり、適当な修正がイネーブル信号発生回路６Ａと
６Ｂについてなされる。
ＲＡＭチップとしてバルブ・メモリあるいはスタティッ
クＲＡＭのような他のメモリ回路が利用されることが可
能であり、適当な修正がイネーブル信号発生回路６Ａと
６Ｂについてなされる。
さらに、本発明のイネーブル信号回路を構成するために
ＰＡＬ回路が用いられるとき、プログラマブル論理配列
（ＰＬＡｓ）のような他のプログラマブル論理回路が使
用される。
ＰＡＬ回路が用いられるとき、プログラマブル論理配列
（ＰＬＡｓ）のような他のプログラマブル論理回路が使
用される。
設計上の他の実施例や変形例は本発明を理解する人によ
って考えられる。これらの全ては、本明細書に記述され
た特許請求の範囲内で定義された本発明の範囲内で考え
られる。
って考えられる。これらの全ては、本明細書に記述され
た特許請求の範囲内で定義された本発明の範囲内で考え
られる。
＝４０−
第１表
ＲＣＡＳＯ−
／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊／ＡＩ８＊
／ＡＩ／Ａ２２＊／Ａ’２１＊／Ａ２０＊ Ａ１９＊
／Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１＊ Ａ２０＊
／Ａ１９＊／Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊
Ａ２０＊ Ａ１９＊／Ａ１８＊／ＡＩ／Ａ２２＊
Ａ２１＊／Ａ２０＊／Ａ１９＊／ＡＩ８＊／Ａｔ／Ａ２
２＊ Ａ２１＊／Ａ２０＊ Ａ１９＊／ＡＩ８＊／
ＡＩ／Ａ２２＊／Ａ２１＊／Ａ２（１＊ Ａ１９＊／
Ａ１８＊／ＡｔＲＣＡＳ１＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊／Ａ１８＊
Ａｌ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊
Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊ Ａ２０＊
／Ａ１９＊／Ａ１８＊ Ａｔ／Ａ２２＊／Ａ２１＊
Ａ２０＊ Ａ１９＊／Ａ１８＊ Ａｌ／Ａ２２＊
Ａ２１＊／Ａ２Ｑ＊／ｌＬ９＊／Ａ１８＊ Ａｔ
／Ａ２２＊ Ａ２１＊／Ａ２（］＊ Ａ１９＊／Ａ
１８＊ Ａｌ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ
１９＊／Ａ１８＊ Ａ１７ ＊ＲＳＴＶＥＣ＊／Ｘ
＋ ７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＋７
＊Ｒ８ＴＶＥＣ＊ Ｘ ＊ Ｃ＊／Ｂ ＊／Ａ ＋
７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊ Ａ＋７
＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊／Ａ＋７＊
Ｒ５ＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊ Ａ＋７＊
Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊ Ｂ＊ Ａ７＊Ｒ３
ＴＶＥＣ＊／Ｘ＊ Ａ＋ ７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ＋
７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ＋
７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋７＊ＲＳＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊／Ａ＊
Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊
Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊ Ｂ＊
Ａ＊Ｄ第１表（つづき） ＲＣＡＳ２＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊ Ａ１８
＊／Ａｌ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊
Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１＊ Ａ２０
＊／Ａ１９＊ Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊
Ａ２０＊ Ａ１９＊ Ａ１８＊／ＡＩ／Ａ２２
＊ Ａ２１＊／Ａ２０＊／ＡＩ９＊ Ａ１８＊／Ａ
Ｉ／Ａ２２＊ Ａ２１＊／Ａ２０＊ Ａ’１９＊
Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊／Ａ２０＊
Ａ１９＊ Ａ１８＊／ＡＩＲＣＡＳ３＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊ Ａ１８
＊ Ａｌ／Ａ２２＊／Ａ２１’＊ Ａ２０＊／Ａ１
９＊／ＡＩ８＊／ＡＩ／Ａ２２＊／Ａ２１＊ Ａ２０
＊／Ａ１９＊ Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１
＊ Ａ２０＊ Ａｌ９＊ Ａ１８＊ Ａｌ／Ａ
２２＊ Ａ２１＊／Ａ２０＊／Ａ１９＊ Ａ１８＊
Ａｌ／Ａ２２＊ Ａ２１＊／Ａ２０＊ Ａ１９
＊ Ａ１８＊ Ａｔ７＊Ｒ３ＴＶＥＣ＊／Ｘ＊
Ａ＊Ｂ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊
Ａ＊Ｄ＋７＊’ＲＳＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊
／Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊
Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊／Ａ＊Ｄ＋７＊Ｒ６ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊ Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊
Ｂ＊ Ａｔ７＊Ｒ３ＴＶＥＣ＊／Ｘ＊ Ａ＊
Ｂ＊ Ｃ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ
＊ Ａ＊Ｄ＋７＊ＲｓｒｖＥｃ＊ ｘ＊ Ｃ＊／
Ｂ＊／Ａ＊Ｄ＋７＊Ｒ８ＴＶＥＣ＊ Ｘ＊ Ｃ＊／
Ｂ＊ Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊／Ａ＊Ｄ＋７＊ＲＳＴＶＥＣ＊ Ｘ＊ Ｃ
＊ Ｂ＊ Ａ＊Ｄ十第１表（つづき） ＲＣＡ Ｓ ４− ＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊／Ａ１８
＊／Ａｔ／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊
／Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１＊ Ａ２０＊
Ａ１９＊／Ａ１８＊／ＡＩ／Ａ２２＊ Ａ２１＊
／Ａ２０＊／ＡＬ９＊／Ａ１８＊／Ａｔ／Ａ２２＊
Ａ２１＊／Ａ２０＊ Ａ１９＊／Ａ１８＊／Ａｌ／Ａ
２２＊ Ａ２１＊ Ａ２０＊／Ａ１９＊／ＡＩ８＊
／ＡＩ／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊／
Ａ１８＊／Ａ１７＊Ｒ３ＴＶＥ（Ｊ／Ｘ＊ Ａ＊
Ｂ＊ Ｃ＊７＊ＲＳＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊
Ａ＊Ｄ＋７＊Ｒ８ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ
＊／Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ
＊ Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊／Ａ＊Ｄ十７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊ Ａ＊Ｄ＋７＊Ｒ６ＴＶＥＣ＊ Ｘ＊／Ｃ
＊ Ｂ＊ Ａ＊Ｄ第２表 ＲＣＡＳＯ＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａｌ ９＊Ｒ３ＴＶ
ＥＣ＊／／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊
／Ａ１８＊１Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９
＊Ｒ３ＴＶＥｃ＊／Ａ２２＊／Ａ２１＊ Ａ２０＊ Ａ
１９＊Ｒ８ＴｖＥＣ＊／Ａ２２＊ Ａ２１＊／Ａ２０
＊／Ａ１９＊Ｒ８ＴＶＥＣ＊／Ａ２２＊ Ａ２１＊／
Ａ２０＊ Ａ１９＊ＲＳＴＶＥＣ＊／Ａ２２＊／Ａ２
１＊／Ａ２０＊ Ａ１９＊Ｒ８ＴｖＥＣ＊ＣＡＳ１− ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊Ｒ３ＴＶ
ＥＣ＊／／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊
／Ａ１８＊／Ａ２２＊／Ａ２１＊ Ａ２０＊ Ａ１
９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊ Ａ２１＊／Ａ２０＊
／Ａ１９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊ Ａ２１＊／Ａ
２０＊ Ａ１９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊ Ａ２
１＊ Ａ２０＊／Ａ１９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊
／Ａ２１＊ Ａ２０＊／Ａ１９＊Ｒ８ＴＶＥＣ＊Ｘ
＋ Ａ１７＊Ｒ８ＴｖＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ十Ｘ＊
Ｃ’＊／Ｂ＊／Ａ 十 Ｘ＊ Ｃ＊／Ｂ＊ Ａ ＋ Ｘ＊ Ｃ＊、Ｂ＊／Ａ ＋ Ｘ＊ Ｃ＊ Ｂ＊ Ａ ＋ Ｘ＊／Ｃ＊ Ｂ＊ Ａ Ｘ＊Ａ ＋ Ａ１７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋Ｘ＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ Ｘ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ ＋ Ｘ＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ Ｘ＊ Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋Ｘ＊／Ｃ，＊
Ｂ＊ Ａ＊Ｄ 第２表（つづき） ＲＣＡＳ２− ／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊Ｒ３ＴＶ
ＥＣ＊／Ｘ／Ａ２２＊／Ａ２１＊ Ａ２０＊ Ａ１
９＊／Ａ１８＊Ａ／Ａ２２＊ Ａ２１＊／Ａ２０＊／
Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２＊ Ａ２１＊
／Ａ２０＊ Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２
＊ Ａ２１＊ Ａ２０＊／Ａ１９＊Ｒ８ＴＶＥＣ＊
Ｘ／Ａ２２＊ Ａ２１＊ Ａ２０＊ Ａ１９
＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２＊／Ａ２１＊ Ａ２
０＊ Ａ１９＊Ｒ６ＴＶＥ’Ｃ＊ ＸＲＣＡＳ３− ／Ａ２２＊／Ａ２１＊’Ａ２０＊ Ａ１９＊Ｒ３ＴＶ
ＥＣ＊／Ｘ／Ａ２２＊ Ａ２１＊／Ａ２０＊／Ａ１９
＊／Ａ１８＊Ａ／Ａ２２＊ Ａ２１＊／Ａ２０＊
Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２＊ Ａ２１＊
Ａ２０＊／Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２
＊ Ａ２１＊ Ａ２０＊ Ａ１９＊Ｒ３ＴＶＥＣ
＊ ＸＡ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊Ｒ３
ＴＶＥＣ＊ Ｘ／Ａ２２＊ Ａ２１＊／Ａ２０＊／
Ａ１９＊Ｒ８ＴＶＥＣ＊ Ｘ＊ＡＩＢ 十 １７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ ＋ ＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ ＊、 Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋＊／Ｃ＊ Ｂ
＊ Ａ＊Ｄ ＊Ａ＊Ｂ＊Ｃ＋ １７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ ＋ ＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ ＊ Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋ ＊／Ｃ＊ Ｂ＊ Ａ＊Ｄ 第２表（つづき） ＲＣＡＳ４＝ ／Ａ ２２ ＊ Ａ ２１ ＊、／Ａ ２０ ＊／Ａ
１９ ＊Ｒ３ＴＶＥＣ＊／／Ａ２２＊ Ａ２１＊／
Ａ２０＊ Ａ１９＊／Ａ１８＊。
／ＡＩ／Ａ２２＊／Ａ’２１＊／Ａ２０＊ Ａ１９＊
／Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１＊ Ａ２０＊
／Ａ１９＊／Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊
Ａ２０＊ Ａ１９＊／Ａ１８＊／ＡＩ／Ａ２２＊
Ａ２１＊／Ａ２０＊／Ａ１９＊／ＡＩ８＊／Ａｔ／Ａ２
２＊ Ａ２１＊／Ａ２０＊ Ａ１９＊／ＡＩ８＊／
ＡＩ／Ａ２２＊／Ａ２１＊／Ａ２（１＊ Ａ１９＊／
Ａ１８＊／ＡｔＲＣＡＳ１＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊／Ａ１８＊
Ａｌ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊
Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊ Ａ２０＊
／Ａ１９＊／Ａ１８＊ Ａｔ／Ａ２２＊／Ａ２１＊
Ａ２０＊ Ａ１９＊／Ａ１８＊ Ａｌ／Ａ２２＊
Ａ２１＊／Ａ２Ｑ＊／ｌＬ９＊／Ａ１８＊ Ａｔ
／Ａ２２＊ Ａ２１＊／Ａ２（］＊ Ａ１９＊／Ａ
１８＊ Ａｌ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ
１９＊／Ａ１８＊ Ａ１７ ＊ＲＳＴＶＥＣ＊／Ｘ
＋ ７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＋７
＊Ｒ８ＴＶＥＣ＊ Ｘ ＊ Ｃ＊／Ｂ ＊／Ａ ＋
７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊ Ａ＋７
＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊／Ａ＋７＊
Ｒ５ＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊ Ａ＋７＊
Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊ Ｂ＊ Ａ７＊Ｒ３
ＴＶＥＣ＊／Ｘ＊ Ａ＋ ７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ＋
７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ＋
７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋７＊ＲＳＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊／Ａ＊
Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊ Ｂ＊
Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊ Ｂ＊
Ａ＊Ｄ第１表（つづき） ＲＣＡＳ２＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊ Ａ１８
＊／Ａｌ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊
Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１＊ Ａ２０
＊／Ａ１９＊ Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊
Ａ２０＊ Ａ１９＊ Ａ１８＊／ＡＩ／Ａ２２
＊ Ａ２１＊／Ａ２０＊／ＡＩ９＊ Ａ１８＊／Ａ
Ｉ／Ａ２２＊ Ａ２１＊／Ａ２０＊ Ａ’１９＊
Ａ１８＊／ＡＩ／Ａ２２＊／Ａ２１＊／Ａ２０＊
Ａ１９＊ Ａ１８＊／ＡＩＲＣＡＳ３＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊ Ａ１８
＊ Ａｌ／Ａ２２＊／Ａ２１’＊ Ａ２０＊／Ａ１
９＊／ＡＩ８＊／ＡＩ／Ａ２２＊／Ａ２１＊ Ａ２０
＊／Ａ１９＊ Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１
＊ Ａ２０＊ Ａｌ９＊ Ａ１８＊ Ａｌ／Ａ
２２＊ Ａ２１＊／Ａ２０＊／Ａ１９＊ Ａ１８＊
Ａｌ／Ａ２２＊ Ａ２１＊／Ａ２０＊ Ａ１９
＊ Ａ１８＊ Ａｔ７＊Ｒ３ＴＶＥＣ＊／Ｘ＊
Ａ＊Ｂ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊
Ａ＊Ｄ＋７＊’ＲＳＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊
／Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ＊
Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊／Ａ＊Ｄ＋７＊Ｒ６ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊ Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊
Ｂ＊ Ａｔ７＊Ｒ３ＴＶＥＣ＊／Ｘ＊ Ａ＊
Ｂ＊ Ｃ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ
＊ Ａ＊Ｄ＋７＊ＲｓｒｖＥｃ＊ ｘ＊ Ｃ＊／
Ｂ＊／Ａ＊Ｄ＋７＊Ｒ８ＴＶＥＣ＊ Ｘ＊ Ｃ＊／
Ｂ＊ Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊／Ａ＊Ｄ＋７＊ＲＳＴＶＥＣ＊ Ｘ＊ Ｃ
＊ Ｂ＊ Ａ＊Ｄ十第１表（つづき） ＲＣＡ Ｓ ４− ＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊／Ａ１８
＊／Ａｔ／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊
／Ａ１８＊ Ａｌ／Ａ２２＊／Ａ２１＊ Ａ２０＊
Ａ１９＊／Ａ１８＊／ＡＩ／Ａ２２＊ Ａ２１＊
／Ａ２０＊／ＡＬ９＊／Ａ１８＊／Ａｔ／Ａ２２＊
Ａ２１＊／Ａ２０＊ Ａ１９＊／Ａ１８＊／Ａｌ／Ａ
２２＊ Ａ２１＊ Ａ２０＊／Ａ１９＊／ＡＩ８＊
／ＡＩ／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊／
Ａ１８＊／Ａ１７＊Ｒ３ＴＶＥ（Ｊ／Ｘ＊ Ａ＊
Ｂ＊ Ｃ＊７＊ＲＳＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊
Ａ＊Ｄ＋７＊Ｒ８ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ
＊／Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊／Ｂ
＊ Ａ＊Ｄ＋７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊／Ａ＊Ｄ十７＊Ｒ３ＴＶＥＣ＊ Ｘ＊ Ｃ＊
Ｂ＊ Ａ＊Ｄ＋７＊Ｒ６ＴＶＥＣ＊ Ｘ＊／Ｃ
＊ Ｂ＊ Ａ＊Ｄ第２表 ＲＣＡＳＯ＝ ／Ａ２２＊／Ａ２１＊／Ａ２０＊／Ａｌ ９＊Ｒ３ＴＶ
ＥＣ＊／／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊
／Ａ１８＊１Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９
＊Ｒ３ＴＶＥｃ＊／Ａ２２＊／Ａ２１＊ Ａ２０＊ Ａ
１９＊Ｒ８ＴｖＥＣ＊／Ａ２２＊ Ａ２１＊／Ａ２０
＊／Ａ１９＊Ｒ８ＴＶＥＣ＊／Ａ２２＊ Ａ２１＊／
Ａ２０＊ Ａ１９＊ＲＳＴＶＥＣ＊／Ａ２２＊／Ａ２
１＊／Ａ２０＊ Ａ１９＊Ｒ８ＴｖＥＣ＊ＣＡＳ１− ／Ａ２２＊／Ａ２１＊／Ａ２０＊ Ａ１９＊Ｒ３ＴＶ
ＥＣ＊／／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊
／Ａ１８＊／Ａ２２＊／Ａ２１＊ Ａ２０＊ Ａ１
９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊ Ａ２１＊／Ａ２０＊
／Ａ１９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊ Ａ２１＊／Ａ
２０＊ Ａ１９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊ Ａ２
１＊ Ａ２０＊／Ａ１９＊Ｒ３ＴＶＥＣ＊／Ａ２２＊
／Ａ２１＊ Ａ２０＊／Ａ１９＊Ｒ８ＴＶＥＣ＊Ｘ
＋ Ａ１７＊Ｒ８ＴｖＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ十Ｘ＊
Ｃ’＊／Ｂ＊／Ａ 十 Ｘ＊ Ｃ＊／Ｂ＊ Ａ ＋ Ｘ＊ Ｃ＊、Ｂ＊／Ａ ＋ Ｘ＊ Ｃ＊ Ｂ＊ Ａ ＋ Ｘ＊／Ｃ＊ Ｂ＊ Ａ Ｘ＊Ａ ＋ Ａ１７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋Ｘ＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ Ｘ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ ＋ Ｘ＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ Ｘ＊ Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋Ｘ＊／Ｃ，＊
Ｂ＊ Ａ＊Ｄ 第２表（つづき） ＲＣＡＳ２− ／Ａ２２＊／Ａ２１＊ Ａ２０＊／Ａ１９＊Ｒ３ＴＶ
ＥＣ＊／Ｘ／Ａ２２＊／Ａ２１＊ Ａ２０＊ Ａ１
９＊／Ａ１８＊Ａ／Ａ２２＊ Ａ２１＊／Ａ２０＊／
Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２＊ Ａ２１＊
／Ａ２０＊ Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２
＊ Ａ２１＊ Ａ２０＊／Ａ１９＊Ｒ８ＴＶＥＣ＊
Ｘ／Ａ２２＊ Ａ２１＊ Ａ２０＊ Ａ１９
＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２＊／Ａ２１＊ Ａ２
０＊ Ａ１９＊Ｒ６ＴＶＥ’Ｃ＊ ＸＲＣＡＳ３− ／Ａ２２＊／Ａ２１＊’Ａ２０＊ Ａ１９＊Ｒ３ＴＶ
ＥＣ＊／Ｘ／Ａ２２＊ Ａ２１＊／Ａ２０＊／Ａ１９
＊／Ａ１８＊Ａ／Ａ２２＊ Ａ２１＊／Ａ２０＊
Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２＊ Ａ２１＊
Ａ２０＊／Ａ１９＊Ｒ３ＴＶＥＣ＊ Ｘ／Ａ２２
＊ Ａ２１＊ Ａ２０＊ Ａ１９＊Ｒ３ＴＶＥＣ
＊ ＸＡ２２＊／Ａ２１＊／Ａ２０＊／Ａ１９＊Ｒ３
ＴＶＥＣ＊ Ｘ／Ａ２２＊ Ａ２１＊／Ａ２０＊／
Ａ１９＊Ｒ８ＴＶＥＣ＊ Ｘ＊ＡＩＢ 十 １７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ ＋ ＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ ＊、 Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋＊／Ｃ＊ Ｂ
＊ Ａ＊Ｄ ＊Ａ＊Ｂ＊Ｃ＋ １７＊Ｒ３ＴＶＥＣ＊ Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ ＊ Ｃ＊／Ｂ＊ Ａ＊Ｄ ＋ ＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ ＊ Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋ ＊／Ｃ＊ Ｂ＊ Ａ＊Ｄ 第２表（つづき） ＲＣＡＳ４＝ ／Ａ ２２ ＊ Ａ ２１ ＊、／Ａ ２０ ＊／Ａ
１９ ＊Ｒ３ＴＶＥＣ＊／／Ａ２２＊ Ａ２１＊／
Ａ２０＊ Ａ１９＊／Ａ１８＊。
／Ａ２２＊ 、Ａ２１＊ Ａ２０＊／Ａ１９＊Ｒ３Ｔ
ＶＥＣ＊／Ａ２２＊ Ａ２１＊ Ａ２０＊ Ａ１９
＊ＲＳＴＶＥＣ＊Ａ ２２ ＊／Ａ ２１ ＊／Ａ ２
０ ＊／Ａ １９ ＊Ｒ３ＴＶＥＣ＊Ａ２２＊／Ａ２１
＊／Ａ２０＊ Ａ１９＊Ｒ８ＴＶＥＣ＊／Ａ２２＊
Ａ２１＊／Ａ２０＊ Ａ１９＊Ｒ３ＴＶＥＣ＊（＊
Ａ＊Ｂ＊Ｃ＊Ｄ ＋ ＼１７＊ＲＳＴＶＥＣ＊、Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋に＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ ＜＊ Ｃ＊／Ｂ＊’Ａ＊Ｄ ＋ に＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ ＜＊ Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋Ｘ＊／Ｃ＊
Ｂ＊ Ａ＊Ｄ ［発明の効果］ 以上詳述したように本発明によれば、コンピュータのメ
モリ管理システムにおいて複数のメモリモジクールの予
め決められたメモリバンクに接続されたメモリ回路の存
在を検出することができるので、フロッピーディスクま
たはＲＯＭの取り替えあるいは拡張メモリの再設計や取
り替えによってオペレーティング・システム・プログラ
ムの修正を必要としないという利点がある。
ＶＥＣ＊／Ａ２２＊ Ａ２１＊ Ａ２０＊ Ａ１９
＊ＲＳＴＶＥＣ＊Ａ ２２ ＊／Ａ ２１ ＊／Ａ ２
０ ＊／Ａ １９ ＊Ｒ３ＴＶＥＣ＊Ａ２２＊／Ａ２１
＊／Ａ２０＊ Ａ１９＊Ｒ８ＴＶＥＣ＊／Ａ２２＊
Ａ２１＊／Ａ２０＊ Ａ１９＊Ｒ３ＴＶＥＣ＊（＊
Ａ＊Ｂ＊Ｃ＊Ｄ ＋ ＼１７＊ＲＳＴＶＥＣ＊、Ｘ＊／Ｃ＊／Ｂ＊ Ａ＊Ｄ
＋に＊ Ｃ＊／Ｂ＊／Ａ＊Ｄ ＋ ＜＊ Ｃ＊／Ｂ＊’Ａ＊Ｄ ＋ に＊ Ｃ＊ Ｂ＊／ＡＩＤ ＋ ＜＊ Ｃ＊ Ｂ＊ Ａ＊Ｄ ＋Ｘ＊／Ｃ＊
Ｂ＊ Ａ＊Ｄ ［発明の効果］ 以上詳述したように本発明によれば、コンピュータのメ
モリ管理システムにおいて複数のメモリモジクールの予
め決められたメモリバンクに接続されたメモリ回路の存
在を検出することができるので、フロッピーディスクま
たはＲＯＭの取り替えあるいは拡張メモリの再設計や取
り替えによってオペレーティング・システム・プログラ
ムの修正を必要としないという利点がある。
第１図は本発明の一実施例を示すメモリ管理システムの
ブロック図、第２図は第１図のメモリ管理システムのイ
ネーブル信号発生回路のブロック図である。 １・・主メモリモジュール、 ２・・拡張メモリモジュール、 ３ データバス、 ４・・アドレスバス、 ５ ・主コントローラ、 ６Ａ、６Ｂ・・・イネーブル信号発生回路、７・・・コ
ントロールバス、 ８・・・ラッチ、 ９・・・プログラマブル配列論理回路（ＰＡＬ）、１０
・・・レジスタ、 １１、Ｉ２．１３．１４−．１５・・・ナンド・ゲート
、１６．１７．１８，１９．２０・インバータ、２トナ
ンド・ゲート、 ２２．２３．２４・・・インバータ、 ２５．２６，２．７，２８，２９，３０，３１，３２゜
３３．３４ ナンド・ゲート、 ４５・・・インバータ、 ４６ ・遅延ライン。
ブロック図、第２図は第１図のメモリ管理システムのイ
ネーブル信号発生回路のブロック図である。 １・・主メモリモジュール、 ２・・拡張メモリモジュール、 ３ データバス、 ４・・アドレスバス、 ５ ・主コントローラ、 ６Ａ、６Ｂ・・・イネーブル信号発生回路、７・・・コ
ントロールバス、 ８・・・ラッチ、 ９・・・プログラマブル配列論理回路（ＰＡＬ）、１０
・・・レジスタ、 １１、Ｉ２．１３．１４−．１５・・・ナンド・ゲート
、１６．１７．１８，１９．２０・インバータ、２トナ
ンド・ゲート、 ２２．２３．２４・・・インバータ、 ２５．２６，２．７，２８，２９，３０，３１，３２゜
３３．３４ ナンド・ゲート、 ４５・・・インバータ、 ４６ ・遅延ライン。
Claims (11)
- （１）複数のメモリバンクを有する複数の各メモリモジ
ュールに接続するためのメモリ管理システムであって予
め決められた上記メモリバンクが上記メモリバンクに接
続される１つ又はそれ以上のメモリ回路を有するコンピ
ュータのメモリ管理システムにおいて、 アドレス信号を発生するための手段と、 上記アドレス信号の最初の信号を受信しそれに応答して
上記予め決められたメモリバンクに接続される上記メモ
リ回路の存在を検出するための手段と、 上記アドレス信号の別の信号を受信してリマッピングし
それに応答して上記予め決められた隣接したメモリバン
クを動作状態にするための手段とを備え、上記モジュー
ルに対してアドレス割り当てを行うとき上記複数のメモ
リモジュールに接続されたメモリ回路の数の変化が自動
的に補正されることを特徴とするコンピュータのメモリ
管理システム。 - （２）複数のメモリバンクを有する複数の各メモリモジ
ュールに接続するためのメモリ管理システムであって、
予め決められた上記メモリバンクが上記メモリバンクに
接続される１つ又はそれ以上のメモリ回路を有するコン
ピュータのメモリ管理システムにおいて、 アドレス信号を発生するための手段と、 上記アドレス信号の予め決められた最初の信号を受信し
それに応答して複数の上記メモリバンクの連続したメモ
リバンクを動作状態とするためのイネーブル信号を発生
するための手段と、 上記動作状態とされた連続したメモリバンクの予め決め
られたメモリバンクに接続されるメモリ回路の存在を検
出しそれに応答して１つ又はそれ以上の制御信号を発生
するための手段と、 上記制御信号と上記アドレス信号の別の信号を受信しそ
れに応答して上記受信された別のアドレス信号をリマッ
ピングし上記予め決められたメモリバンクを隣接して動
作状態にするための手段とを備え、上記モジュールに対
してアドレス割り当てをするとき上記複数のメモリモジ
ュールに接続されるメモリ回路の数の変化が自動的に補
正されることを特徴とするコンピュータのメモリ管理シ
ステム。 - （３）上記アドレス信号の上記別の信号と上記制御信号
を受信するための上記手段が、アドレス信号を発生する
ための上記手段と制御信号を発生するための上記手段に
接続される入力と上記複数のメモリバンクに接続される
出力とを有する１つ又はそれ以上のプログラマブル論理
回路を備えていることを特徴とする特許請求の範囲第２
項記載のコンピュータのメモリ管理システム。 - （４）複数のメモリバンクを有する第１及び第２のメモ
リモジュールに接続するためのメモリ管理システムであ
って、予め決められた上記メモリバンクがメモリバンク
に接続された１つ又はそれ以上のメモリ回路を有するコ
ンピュータのメモリ管理システムにおいて、 アドレス信号と制御信号を発生し第１のメモリモジュー
ルの上記予め決められたメモリバンクに接続されたメモ
リ回路の存在を検出するとともにメモリバンクを示す上
記制御信号の第１及び第２の信号を発生するための手段
と、 上記主コントローラ及び第１と第２のメモリモジュール
に接続し上記第１及び第２の各制御信号並びに上記アド
レス信号の別の信号を受信し上記予め決められたメモリ
バンクを隣接して動作状態にするためのイネーブル信号
を発生することに応答する第１と第２のプログラマブル
論理回路とを備え、上記モジュールに対するアドレス割
り当てが行なわれるとき上記第１及び第２のメモリモジ
ュールに接続されたメモリ回路の数の変化が自動的に補
正されることを特徴とするコンピュータのメモリ管理シ
ステム。 - （５）リフレッシュ信号を周期的に発生するためのリフ
レッシュ制御回路と、 １つ又はそれ以上の上記リフレッシュ信号又は上記イネ
ーブル信号を受信することに応答して列及び行の上記メ
モリバンクを動作状態にするための列選択信号及び行選
択信号を発生するための上記リフレッシュ制御回路及び
上記第１及び第２の各プログラマブル論理回路に接続さ
れる第１と第２の列及び行アドレス復号回路とをさらに
備えた特許請求の範囲第４項記載のコンピュータのメモ
リ管理システム。 - （６）上記各列及び行アドレス復号回路が、上記主コン
トローラからのメモリ選択制御信号を受信するための上
記主コントローラに接続されるインバータと、 上記受信されたメモリ選択制御信号を遅延させるための
上記インバータに接続される遅延回路と、上記リフレッ
シュ制御回路及び対応する上記プログラマブル論理回路
の予め決められた出力に接続された入力を有する複数の
第１のナンド・ゲートと、 上記イネーブル信号を受信し反転するための対応するプ
ログラマブル論理回路の上記出力に接続される入力を有
する複数のノット・ゲートと、上記メモリ選択信号を受
信しかつ上記リフレッシュ信号又はイネーブル信号の１
つの発生に応答して上記列選択信号を発生するための上
記複数の第１のナンド・ゲートの出力に接続される第１
の入力と上記インバータに接続される第２の入力とを有
する複数の第２のナンド・ゲートと、 上記メモリ選択信号の遅延された信号と上記反転された
イネーブル信号を受信するのに応答して上記行選択信号
を発生するための上記ノット・ゲートに接続される第１
の入力と上記遅延回路に接続される第２の入力を有する
複数の第３のナンド・ゲートを備えたことを特徴とする
特許請求の範囲第５項記載のコンピュータのメモリ管理
システム。 - （７）上記プログラマブル論理回路がプログラマブル配
列論理回路であることを特徴とする特許請求の範囲第４
項、第５項又は第６項記載のコンピュータのメモリ管理
システム。 - （８）上記プログラマブル論理回路がプログラマブル論
理配列であることを特徴とする特許請求の範囲第４項、
第５項又は第６項記載のコンピュータのメモリ管理シス
テム。 - （９）複数のメモリバンクを有する１つ又はそれ以上の
メモリモジュールと接続して用いるためのメモリ管理方
法であって上記予め決められたメモリバンクが上記メモ
リバンクに接続される１つ又はそれ以上のメモリ回路を
有するコンピュータのメモリ管理の方法において、 アドレス信号とコントロール信号を発生するステップと
、 上記アドレス信号とコントロール信号の第１の信号を受
信しそれに応答して上記予め決められたメモリバンクに
接続されるメモリ回路の存在を検出するステップと、 上記アドレス信号とコントロール信号の第２の信号を受
信し上記第２の信号を受信することと上記メモリ回路の
存在を検出することに応答して予め決められた対応する
メモリバンクを隣接して動作状態にするステップとを備
え、上記モジュールに対してアドレス割り当てをすると
き上記メモリモジュールに接続されるメモリ回路の数の
変化が自動的に補正されることを特徴とするコンピュー
タのメモリ管理方法。 - （１０）メモリ回路の存在を検出する上記ステップが、 上記メモリバンクに記憶されるための１つ又はそれ以上
のデータ信号を発生するステップと、上記メモリ回路が
検出されたことを示す別の制御信号を発生することに応
答して上記予め決められたメモリバンクから上記記憶さ
れたデータ信号を検索し上記他の１つのメモリバンクか
ら不在信号を検索するステップとをさらに備えたことを
特徴とする特許請求の範囲第９項記載のコンピュータの
メモリ管理方法。 - （１１）複数のメモリバンクを有する主メモリモジュー
ルと拡張メモリモジュールと接続して用いるためのメモ
リ管理方法であって予め決められたメモリバンクが上記
メモリバンクに接続される１つ又はそれ以上のメモリ回
路を有するコンピュータのメモリ管理方法において、 上記主メモリモジュールに接続される第１のプログラマ
ブル論理回路に印加するための第１のアドレス信号を発
生しそれら応答して上記主メモリモジュールのメモリバ
ンクを連続的に動作状態にするステップと、 主メモリモジュールの上記動作状態とされた予め決めら
れたメモリバンクに接続されたメモリ回路の存在を検出
するステップと、 主メモリモジュールの上記予め決められたメモリバンク
に接続されている上記メモリ回路を示す第１及び第２の
制御信号を発生し記憶するステップと、 上記第１の制御信号を上記第１のプログラマブル論理回
路に印加するステップと、 上記第２の制御信号を上記拡張メモリモジュールに接続
された第２のプログラマブル論理回路に印加するステッ
プと、 上記第１及び第２のプログラマブル論理回路に印加する
ための別のアドレス信号を発生し主メモリモジュールと
拡張メモリモジュールの予め決められた上記隣接したメ
モリバンクを動作状態にするステップを備え、上記モジ
ュールに対してアドレス割り当てをするとき上記主メモ
リモジュールと拡張メモリモジュールに接続されるメモ
リ回路の数の変化が自動的に補正されることを特徴とす
るコンピュータのメモリ管理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000482566A CA1234224A (en) | 1985-05-28 | 1985-05-28 | Computer memory management system |
| CA482566 | 1985-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61273649A true JPS61273649A (ja) | 1986-12-03 |
Family
ID=4130575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285367A Pending JPS61273649A (ja) | 1985-05-28 | 1985-12-17 | コンピユ−タのメモリ管理システム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4860252A (ja) |
| JP (1) | JPS61273649A (ja) |
| CN (1) | CN85109307A (ja) |
| CA (1) | CA1234224A (ja) |
| DE (1) | DE3607092A1 (ja) |
| FR (1) | FR2582829A1 (ja) |
| GB (1) | GB2175716B (ja) |
| IT (1) | IT1185741B (ja) |
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