DE69127518T2

DE69127518T2 - Digitalrechner, der eine Anlage für das aufeinanderfolgende Auffrischen einer erweiterbaren dynamischen RAM-Speicherschaltung hat

Info

Publication number: DE69127518T2
Application number: DE69127518T
Authority: DE
Inventors: Michael L Longwell; Keith D Matteson; Terry J Parks
Original assignee: Dell USA LP
Current assignee: Dell USA LP
Priority date: 1990-06-19
Filing date: 1991-06-19
Publication date: 1998-04-02
Anticipated expiration: 2011-06-20
Also published as: US5959923A; EP0465050B1; JPH04229487A; EP0465050A1; DE69127518D1

Description

Die Erfindung bezieht sich auf Computer-Speichersysteme und, genauer gesagt, auf das Auffrischen von DRAM-Speicherelementen in solchen Speichern.
Datenverarbeitungssysteme für Computer verwenden Speicher für das Abspeichern von Information. Genauer gesagt, speichert der Datenprozessor eines Computers einzelne Einheiten von Information, bestehend aus einer bestimmten Anzahl von Bits, die binäre Digits repräsentieren an bestimmten Stellen innerhalb einer Speichereinheit. Die Stellen innerhalb des Speichers, wo Datenbits gespeichert sind, werden durch Adressen spezifiziert. Jede Adresse besteht aus einer bestimmten Anzahl von Bits, und die Gesamtzahl von Bits, die für Adreßinformation verfügbar ist, definiert die Gesamtzahl von Speicherstellen, die innerhalb des Computers adressiert werden können. Die Gesamtzahl von adressierbaren Speicherstellen ihrerseits bildet eine Begrenzung bezüglich der Informationsmenge, die gespeichert werden und auf die von dem Datenprozessor zugegriffen werden kann. Diese Begrenzung der Speicherung begrenzt die Fähigkeit des Datenprozessors bei der Ausführung seiner Datenverarbeitungsfunktionen.
Abhängig von ihren Zugriffscharakteristiken können Computer- Speichereinheiten in eine von zwei Typen von Speicherkonfigurationen kategorisiert werden. Ein Typ von Speichereinheit wird als Festwertspeicher (oder "ROM") bezeichnet. Im allgemeinen sind ROM's durch permanente Speicherung an ausgewählten Stellen charakterisiert. Ein Randomspeicher (oder "RAM") andererseits ist generell durch die Möglichkeit charakterisiert, sowohl Information einschreiben als auch Information aus dem Speicher an irgendeiner Stelle und in irgendeiner gewünschten Abfolge auslesen zu können.
Ein typisches RAM besteht aus einer Mehrzahl von Speicherzellen, einem Adreßdecoder, Lese/Schreib-Steuerschaltungen und einem Speicherausgangsregister. Zwar gibt es viele Variationen in der Struktur und der Verdrahtung zwischen den Basiselementen von RAM's, die verwendet werden, um verschiedene RAM-Konstruktionen in zahlreiche Klassifikationen einzuordnen, doch können RAM's in zwei unterschiedliche Typen bei der Struktur der Speicherzellen aufgeteilt werden, die in der Speichereinheit verwendet werden -- der "statische" RAM-Speicher (oder "SRAM") und der "dynamische" RAM-Speicher (oder "DRAM"). In dem SRAM besteht jede Speicherzelle aus einer Flip-Flop-Schaltung, umfassend 4-6 Transistoren oder andere Halbleiterkomponenten, und jede Speicherzelle hat deshalb zwei stabile Zustände. Solange den Speicherzellen Leistung zugeführt wird, wird die in den Zellen gespeicherte Information gehalten.
Im Gegensatz dazu enthält jede Speicherzelle eines DRAM einen mikroskopischen "Speicher"-Kondensator, bestehend aus zwei durch einen Isolator getrennte leitende Schichten. Die Speicherzelle eines DRAM speichert ein einzelnes Informationsbit in dem mikroskopischen Kondensator als Vorhandensein oder Fehlen einer elektrischen Ladung in dem betreffenden Kondensator. Ein geladener Kondensator repräsentiert im allgemeinen eine "1" und ein entladender Kondensator repräsentiert im allgemeinen eine "0". Üblicherweise wird ein einzelner Transistor verwendet, um die Ladung des Speicherkondensators zu steuern.
Da die auf dem Speicherkondensator gespeicherte elektrische Ladung einer Speicherzelle allmählich durch Lecken abfließt, muß die gespeicherte Information periodisch neu in die Zelle eingeschrieben werden, bevor die Ladung vollständig abgeflossen ist. Dieses periodische Neuschreiben der vorher in der Speicherzelle gespeicherten Information wird als Auffrischen des Speichers bezeichnet. Die Häufigkeit, mit der eine Speicherzelle aufgefrischt werden muß, ist variabel, abhängig von der Leckrate in dem Steuertransistor. Bei einem typischen DRAM muß jede Speicherzelle alle zwei, vier oder acht Millisekunden aufgefrischt werden.
Obwohl die Auffrischoperation zusätzliche Schaltungen für das Koordinieren der Prozedur benötigt, wird das DRAM oft verwendet infolge bestimmter Vorteile gegenfiber dem SRAM. Da beispielsweise das DRAM nur einen einzigen Steuertransistor benötigt, während das SRAM 4 bis 6 Transistoren braucht, nimmt das DRAM eine viel kleinere Fläche auf dem Siliciumsubstrat ein als das SRAM und ist kostengünstiger herzustellen. Darüberhinaus verbraucht das DRAM weniger Leistung als ein SRAM. Demgemäß sind DRAM's besonders attraktiv bei den meisten Mikrocomputersystemen, wo Raumbedarf und Leistungsverbrauch im Vordergrund stehen.
In einer aus DRAM's bestehenden Speichereinheit werden sowohl der Speicherzugriff (d.h. Einschreiben in eine Speicherzelle oder Auslesen aus ihr) und Auffrischoperationen durch eine Kombination eines Paares von Signalen gesteuert, die als ein Zeilenadreßabtastsignal (oder "RAS") bezeichnet werden bzw. ein Spaltenadreßabtastsignal (oder "CAS"). Während eines Speicherzugriffs werden die RAS- und CAS-Signale verwendet, um die bestimmte Speicherzelle auszuwählen, auf die zugegriffen werden soll. Einige DRAM's benötigen auch Manipulation sowohl des RAS- als auch des CAS-Signals, um einen Auffrischzyklus auszuführen. Andere DRAM's können durch Aktivieren nur des RAS-Signals aufgefrischt werden.
Bei einer Auffrischoperation, die beide RAS- und CAS-Signale benötigt, um die Speichereinheit aufzufrischen, welche DRAM's enthält, wird Information aus irgendeiner Anzahl von Speicherzellen ausgelesen und dann in die Zellen wieder eingeschrieben, wo die Information für die maximale Zeitgrenze zwischen Auffrischzyklen verbleibt. Typischerweise sind die Schaltungen entsprechend solchen konventionellen Auffrischoperationen so ausgebildet, daß ein Auffrischzyklus nach jedem Speicherzugriff erfolgt derart, daß eine vollständige Zeile von Speicherzellen gleichzeitig aufgefrischt wird. Im Ergebnis bewirkt der Zugriff auf irgendeine Zelle in einer bestimmten Zeile, daß die gesamte Zeile aufgefrischt wird. Andere DRAM's enthaltende Speichereinheiten benötigen nur ein RAS-Signal, um einen Auffrischvorgang auszuführen. Bei diesen Komponenten wird, wenn eine Zeilenadresse dem DRAM präsentiert wird, das RAS-Signal aktiv, wodurch alle Stellen aufgefrischt werden, welche dieselbe Spaltenadresse haben. Um diesen Typ von DRAM-Speichereinheit aufzufrischen, ist es deshalb erforderlich, sequentiell durch alle Zeilenadressen innerhalb der Maximalzeitbegrenzung durchzulaufen.
Wenn ein Computersystem mit großen Speicherkapazitäten ausgestattet ist, kann die Notwendigkeit, dauernd DRAM's aufzufrischen, zahlreiche Probleme aufwerfen. Beispielsweise enthalten jetzt viele Speichereinheiten vier Megabit-DRAM's mit 1024K Zeilenadressen. Das Computersystem, das Gegenstand der vorliegenden Erfindung ist, verwendet eine Speichereinheit, die bis zu acht doppelseitige einzelne in-line- Speichermodule (oder "SIMM's") enthalten kann, wo jede Seite eines SIMM's 32 Bits eines 64-Bit-Datenwortes unter der 1024K-Adreßstelle eines 4-Megabit-DRAM's speichert. Andere Konfigurationen der Speichereinheit, die noch größere Speicher umfassen, sind ebenfalls ins Auge zu fassen. Wegen der erheblichen Größe der Speichereinheit in dem Computersystem, das die vorliegende Erfindung aufweist, würde jeder Versuch, gleichzeitig alle DRAM-SIMM's aufzufrischen, eine erhebliche Leistung benötigen, um gleichzeitig ein RAS-Signal an jede Zeile jeder Speicherbank in der Speichereinheit anzulegen. Da es eine Mehrzahl von Speicherbänken gibt, würde die Auffrischleistungsanforderung für das Auffrischen aller Speicherbänke gleichzeitig eine erhebliche Leistungsabfuhr erzeugen, was zu möglichen elektromagnetischen Interferenzproblemen führt wie auch einen exzessiven Leistungsversorgungsbedarf hat.
Aus diesen Gründen weisen große Speichersysteme, die DRAM's verwenden, traditionell eingeschlossene zugeordnete Schaltungen auf, welche die Auffrischsignale zu den verschiedenen Bänken in dem Speichersystem staffeln. In einer solchen Konfiguration würde die gestaffelte Auffrischschaltung eine Zeilenadresse zu allen Speicherbänken erzeugen und einen RAS-Impuls erzeugen, um die DRAM's anzuweisen, die Zeilenadresse zu jeder der Bänke im Umlauf zwischenzuspeichern.
Verschiedene gestaffelte Speicherauffrischsysteme für DRAM's sind bekannt. Beispielsweise offenbart U.S. 4,601,018 von Baum et al. ein Auffrischsystem, bei dem eine Serie von Speicherbänken zu unterschiedlichen Zeitpunkten aufgefrischt wird. Bei Baum et al. ist der Speicherauffrischschaltkreis mit einer Wiedergabeschaltung verbunden, wodurch Ausgänge der Wiedergabeschaltung bestimmen, wann Speicherauffrischung erforderlich ist und welche Bänke des Speichers aufzufrischen sind. Die Eingänge zu den Speicherauffrischzeitlageschaltungen bestimmen die angemessenen Zeitintervalle zum Auffrischen ausgewählter Speicherbänke. Zwar sorgen Baum et al. für Zeitlageerfordernismodifikation, doch schaffen sie keinerlei Schaltung für die Abänderung der Sequenz von Auffrischzeitlagen, basierend der Speicherkonfiguration.
Solche früheren Systeme haben nicht genug Flexibilität, um die Effizienz der Speicherauffrischsequenz für die Speichereinheit zu maximieren. Abhängig von der jeweiligen Konfiguration eines Computersystems kann irgendeine Anzahl von Speichereinschubschlitzen, vorgesehen in einer Speichereinheit, eine Speicherbank darin installiert haben. Beispielsweise umfaßt ein System eine Speichereinheit mit acht Schlitzen, von denen jede in der Lage ist, eine Speicherbank darin installiert zu haben, und wenn nur vier der Schlitze tatsächlich mit Speicherbänken bestückt sind, würde ein Auffrischzyklus, der sequentiell ein Speicherauffrischsignal an jeden Schlitz abgibt, ineffizient sein. Es wäre bevorzugt, daß die Speicherauffrischsequenz Auffrischsignale nur an jene Schlitze abgibt, in denen Speicherbänke installiert worden waren. Nicht nur würde eine solche Möglichkeit die Effizienz der Auffrischsequenz verbessern, es würde auch der Zugriff zu der Speichereinheit ebenso verbessert.
Zusätzlich ermöglichen viele Speicherauffrischsysteme nicht, Daten einzuschreiben oder aus dem Speicher auszulesen, während die Auffrischoperationen laufen. Solche Beschränkungen in früheren Systemen führen zu einer unnötig langen Auffrischsequenz, die ernsthaft die Bandbreite begrenzt, innerhalb der der Prozessor auf die Speichereinheit zugreifen kann. Demgemäß wird der primäre Zweck der Speichereinheit, nämlich die schnelle Speicherung und Entnahme großer Menge an Daten, verschlechtert.
Eine flexible Speicherauffrischsequenz wäre auch vorteilhaft, wenn die Speichereinheit eines Computers nachgerüstet oder nach der anfänglichen Konfiguration des Computersystems in anderer Weise modifiziert wird. Beispielsweise kann anfänglich eine Speichereinheit, bestehend aus einer einzigen Speicherkarte, mit Speicherbänken in nur vier der acht verfügbaren Schlitze installiert sein, die typischerweise auf einer Speicherkarte vorgesehen sind. Erhöhte Speicheranforderungen im Computersystem können später erforderlich machen, daß zusätzliche Speicherbänke installiert werden. Wenn die Speicherauffrischsequenz basierend auf der anfänglichen Speicherkonfiguration ausgelegt ist, würden Änderungen wie Speichernachrüstungen die Neusequenzierung der Auffrischsignale erforderlich machen, um sie mit optimaler Effizienz in Betrieb zu halten. Um die Zeit zu verringern, die erforderlich ist, um die Auffrischsequenz zu modifizieren, wäre es wünschenswert, einen Auffrischsequenzcontroller vorzusehen, der die Leichtigkeit maximieren würde, mit der die Auffrischsequenz modifiziert werden kann, so daß die Effizienz der Auffrischsequenz für irgendeine bestimmte Speichereinheitskonfiguration maximiert wird.
Wenn schließlich Speichereinheiten nach dem Stand der Technik vor hinreichender Speicherkapazität waren, daß mehrere Auffrischsequenzcontroller benötigt wurden, waren die Sequenzcontroller typischerweise direkt miteinander verbunden. Im Ergebnis würde die Installation einer zusätzlichen Speicherkarte oder eine anderweitige Vergrößerung der Speichergröße in einem Speicher nach dem Stand der Technik oft einen zusätzlichen Sequenzcontroller erfordern und extensive Modifikation an den existierenden Sequenzcontrollern benötigen, um sie miteinander zu verdrahten. Wenn eigenständige Auffrischsequenzcontroller vorgesehen wären, könnte jedoch ein Computersystem leichter modifiziert werden, um eine Expansion der Speichereinheit abzufangen, indem nur die Installation eines zusätzlichen Auffrischsequenzcontrollers erforderlich wäre.
Die vorliegende Erfindung schafft ein Speichersystem variabler Kapazität einschließlich einer Mehrzahl von Verbindungsmitteln, an die entsprechende dynamische Speichereinheiten anschließbar sind, wobei die Kapazität des Speichersystems durch die Anzahl dynamischer Speichereinheiten bestimmt wird, die an das Verbindungsmittel angeschlossen sind,
Speicherauffrischmittel, die angeschlossen sind zum Liefern von Auffrischsignalen an die Verbindungsmittel zwecks sequentieller Auffrischung dynamischer Speichereinheiten, die mit den Verbindungsmitteln verbunden sind,
wobei die Speicherauffrischmittel in der Lage sind, Auffrischsignale an ausgewählte Verbindungsmittel anzulegen, wie angewiesen durch Steuersignale, die an Steuereingänge der Speicherauffrischmittel angelegt werden, um die Zufuhr von Auffrischsignalen nur zu jenen Anschlußmitteln zu bewirken, mit denen dynamische Speichereinheiten verbunden sind.
Vorzugsweise umfassen die Speicherauffrischmittel eine Mehrzahl von Speicherauffrischeinheiten in gleicher Anzahl wie die Verbindungsmittel, angeschlossen an entsprechende Gruppen von Verbindungsmitteln.
Vorzugsweise sind die Speicherauffrischeinheiten als eine Mehrzahl von Gruppen angeordnet, wobei jede Gruppe mindestens zwei Speicherauffrischeinheiten umfaßt, wobei die Steuereingänge der Speicher jeder Gruppe miteinander verbunden sind.
Vorzugsweise sind die Speicherauffrischeinheiten jeder Gruppe in der Lage, durch Steuersignale angewiesen zu werden, Auffrischsignale an nur ein ausgewähltes der Verbindungsmittel anzulegen, verbunden mit den Speicherauffrischeinheiten der betreffenden Gruppe.
Vorzugsweise sind die Speicherauffrischeinheiten jeder Gruppe in der Lage, durch Steuersignale angewiesen zu werden, Auffrischsignale nur an eine Mehrzahl ausgewählter der Verbindungsmittel anzulegen, mit denen die Gruppe von Speicherauffrischeinheiten verbunden ist, und im Betrieb liefern die Speicherauffrischeinheiten der Gruppe Auffrischsignale nur an eines der Verbindungsmittel zu gleicher Zeit.
Vorzugsweise liefern die Speicherauffrischeinheiten jeder Gruppe im Betrieb Auffrischsignale an die Verbindungsmittel während aktiver Zeitfenster, wobei die Zufuhr eines vollständigen Satzes von Auffrischsignalen an jedes Verbindungsmittel während einer Mehrzahl von aktiven Zeitfenstern stattfindet, welche aktiven Zeitfenster durch Warteperioden unterbrochen sind, während welchen Auffrischsignale an andere Verbindungsmittel geliefert werden, die mit der Gruppe von Speicherauffrischeinheiten verbunden sind.
Vorzugsweise sind die Speicherauffrischeinheiten jeder Gruppe in der Lage, als eine Kette zu arbeiten, in welcher die erste Speichereinheit in der Kette auf einen Auffrischbefehl mit der Lieferung von Auffrischsignalen für einen ersten und nachfolgende aktive Zeitfenster reagiert, jede Speicherauffrischeinheit mit Ausnahme der letzten in der Kette in der Lage ist anzuzeigen, wenn sie Auffrischsignale geliefert hat, und jede Speicherauffrischeinheit in der Lage ist, Auffrischsignale, unmittelbar nachdem die unmittelbar vorausgehende Speicherauffrischeinheit in der Kette anzeigt, daß sie Auffrischsignale geliefert hat, zu liefern.
Ein Speichersystem mit den oben offenbarten Merkmalen kann vorteilhafterweise in einem Computersystem enthalten sein.
Die Erfindung schafft auch ein Verfahren für den Betrieb eines Speichersystems von variabler Kapazität, wobei die Kapazität durch die Anzahl von dynamischen Speichereinheiten bestimmt ist, die mit entsprechenden Anschlußmitteln, die zu dem Speichersystem gehören, verbunden sind, welches die Lieferung von Auffrischsignalen sequentiell an die Verbindungsmittel umfaßt gemäß Anweisung durch Steuersignale, die an Steuereingänge von Speicherauffrischmitteln angelegt werden, die angeschlossen sind, um Auffrischsignale an die Verbindungsmittel zu liefern, wobei eine Mehrzahl von Speicherauffrischmitteln so arbeitet, daß sie Auffrischsignale nur an jene Verbindungsmittel liefern, mit denen dynamische Speichereinheiten verbunden sind, wenn das Speichersystem weniger als die volle Anzahl dynamischer Speichereinheiten enthält, für welche Verbindungsmittel verfügbar sind.
Gemäß einem Aspekt ist das System der vorliegenden Erfindung ein digitaler Computer, der ein Computersystem mit mindestens einer Speichereinheit umfaßt, welche eine Speicherkarte mit einer Mehrzahl von Schlitzen umfassen kann, von denen jeder eine dynamische Randomspeicherbank darin aufnehmen kann.
FIG. 1 ist ein Blockdiagramm eines Computersystems mit einem DRAM-Speicher-Auffrischsystem, aufgebaut gemäß der Lehre der vorliegenden Erfindung;
FIG. 2 ist ein schematisches Diagramm zur Illustration der Verdrahtung des Speicherauffrischsystems und einer Speichereinheit, bestehend aus einem Paar von Speicherkarten;
FIG. 3 ist ein schematisches Diagramm des Speicherauffrischmoduls des Speicherauffrischsystems nach FIG. 2;
FIG. 4 ist ein schematisches Diagramm des Speicherauffrischsequenzcontrollers der Auffrischsignalerzeugungsmittel aus FIG. 3;
FIG. 5a ist ein schematisches Diagramm eines ersten vierstufigen Schieberegisters für die Erzeugung von Auffrischsignalen RAS 0-3, enthalten als Teil der Auffrischsignalerzeugungsmittel der FIG. 3;
FIG. 5b ist ein schematisches Diagramm eines zweiten vierstufigen Schieberegisters für die Erzeugung von Auffrischsignalen RAS 4-7, enthalten als Teil des Auffrischsignalerzeugungsmittels der FIG. 3;
FIG. 6a ist ein schematisches Diagramm eines ersten vierstufigen Schieberegisters für die Erzeugung von Wartezyklen, enthalten als Teil der Auffrischsignalerzeugungsmittel der FIG.3;
FIG. 6b ist ein schematisches Diagramm eines zweiten vierstufigen Schieberegisters für die Erzeugung von Wartezyklen, enthalten als Teil der Auffrischsignalerzeugungsmittel der FIG. 3; und
FIG. 7 ist ein schematisches Diagramm des RAS-Signal-Synchronisierschaltkreises der FIG. 3.
Unter Bezugnahme auf FIG. 1 werden nachstehend die Verbindungen zwischen einem Datenprozessor 6 und einer Speichereinheit 8 eines digitalen Computersystems beschrieben. Ein Datenprozessor für die Verwendung in einem digitalen Computersystem kann aus irgendeiner Anzahl von verdrahteten Komponenten bestehen. Beispielsweise ist ins Auge gefaßt, daß ein den Speicherauffrischmodul, der Gegenstand der vorliegenden Erfindung ist, enthaltendes Computersystem einen Datenprozessor 6 enthalten kann, bestehend aus einem Mikroprozessor 10, wie ein Modell 80386 Mikroprozessor, hergestellt von Intel Corporation in Santa Clara, Kalifornien, einen ersten Co-Prozessor 12, wie ein Modell 80387 Co-Prozessor, ebenfalls hergestellt von Intel Corporation, und einen zweiten Co-Prozessor 14, wie ein Modell 3167 Co-Prozessor, hergestellt von der Weitek Company. Der Mikroprozessor 10, erste Co-Prozessor 12 und zweite Co-Prozessor 14 sind miteinander über einen Adreß-, Daten- und Steuerbus 16 konventioneller Konstruktion verbunden.
Der Datenfluß zwischen Datenprozessor 6 und Speichereinheit 8, der vollständiger weiter unten beschrieben wird, wird durch den Datenfluß- und Fehlerkorrekturcodecontroller (oder "Data/ECC") 18 gesteuert. Steuer- und Adreßsignale von dem Datenprozessor 6 und der Speichereinheit 8 werden über einen Speicher- und Buscontroller (oder "Memory/Bus") 20 übertragen. Der Daten/ECC-Controller 18 und der Speicher/Bus-Controller 20 übertragen und empfangen Speicherdaten, Speicheradreßsignale und Speichersteuersignale von bzw. zu der Speichereinheit 8 über den Speicherverbinder 22.
Über den Speicherverbinder 22 werden Daten in die Speichereinheit 8 eingeschrieben und aus ihr ausgelesen über eine Serie von Verschachtelungscontrollern 24a-24d. Kurz gesagt, besteht die Speichereinheit 8 aus mindestens einer Speicherkarte mit einer Serie von Schlitzen darin für die Aufnahme von Speicherbänken 26a-26h, umfassend DRAM- Speicherkomponenten. Daten werden in 64-Bit-Blöcken gespeichert, doch da der Prozessor und der ECC-Schaltkreis nur 32-Bit-Doppelworte handhaben, wird Verschachtelung verwendet, um Eingabe und Entnahme jedes Paares von 32-Bit-Doppelworten, umfassend einen 64-Bit-Block, zu handhaben (tatsächlich umfaßt jedes 32-Bit-Datenwort 39 Bits, da mit ECC jedes Wort auch 7 Syndrombits enthält, so daß ein insgesamt 78 Bits umfassender Block gebildet wird) in der Form von 2 verschachtelten Bänken von 32- Bit-Doppelworten, einem ungeradzahligen und einem geradzahligen. Jeder Verschachtelungscontroller 24a-24d multiplexiert acht Datenbits (ausschließlich des Paritäts- oder der ECC-Syndrombits) zwischen dem Speicherverbinder 22 und den Speicherbänken 26a-26h. Mit anderen Worten, greift für einen Lesebefehl jeder Verschachtelungscontroller 24a-24d auf acht geradzahlige Datenbits von einer geradzahlingen Speicherbank und acht ungeradzahligen Datenbits von einer ungeradzahligen Speicherbank zu.
Ferner sind zwischen dem Speicherverbinder 22 und den Speicherbänken 26a-26h invertierende Adreßpuffer 28 und nichtinvertierende Adreßpuffer 30 vorgesehen, um elektrisches Rauschen zu minimieren. Ein RAS-, CAS- und Auffrischcontroller 32 (der die Speicherauffrischmodule 34a und 34b umfaßt) empfängt codierte Steuersignale von dem Speicherverbinder 21 und überträgt seinerseits decodierte Steuersignale, d.h. die vorher diskutierten RAS- und CAS-Signale, zu den Speicherbänken 26a-26h, wenn sie für den Zugriff auf einen Datenspeicherplatz benötigt werden. Zusätzlich erzeugt der RAS-, CAS- und Auffrischcontroller 32 Auffrischsignale zu den Speicherbänken 26a-26h, wie ausführlicher weiter unten diskutiert wird.
Unter Bezugnahme auf FIG. 2 wird die Verbindung zwischen den Speicherauffrischmodulen 34a, 34b und der Speichereinheit 8, welche für das Auffrischen der dynamischen Komponenten der Speichereinheit 8 sorgt, nun in größerem Detail beschrieben. In der in FIG. 2 dargestellten Ausführungsform besteht die Speichereinheit 8 aus einem Paar von Speicherkarten 8a bzw. 8b. Jede Speicherkarte 8a, 8b hat eine Serie von acht Schlitzen und in jeder von ihnen ist eine Speicherbank installiert worden. Demgemäß umfaßt die Speichereinheit 8 eine Serie von sechzehn Speicherbänken, die hier als Speicherbänke 0-15 identifiziert werden, gleichförmig verteilt zwischen den Speicherkarten 8a, 8b. Vorzugsweise besteht jede Speicherbank 0-15 aus einer Seite eines doppelseitigen SIMM. Es ist jedoch ins Auge zu fassen, daß in alternativen Ausführungsformen der Erfindung die Speichereinheit 8 aus einer, zwei oder mehr Speicherkarten bestehen kann und ferner, daß die Speicherbänke 26a-26h, die auf den Speicherkarten installiert sind, aus einseitigen SIMM's, doppelseitigen SIMM's oder irgendeiner Kombination daraus bestehen können. Es ist ferner ins Auge gefaßt, daß die Speicherauffrischsequenz, erzeugt durch die Speicherauffrischmodule 34a und 34b, enthalten als Teil des RAS-, CAS- und Auffrischcontrollers 32, leicht modifizierbar ist derart, daß zahlreiche Kombinationen der Zahl von Speicherkarten und/oder Kombinationen von einseitigen und/oder doppelseitigen SIMM's in der Speichereinheit 8 installiert werden können, ohne nachteilig die Effizienz der Speicherauffrischsequenz zu beeinflussen. Während schließlich FIG. 1 einen einzelnen RAS-, CAS- und Auffrischcontroller 32 zeigt, der ein einzelnes Speicherauffrischmittel für das Auffrischen einer Speichereinheit enthält, umfassend eine einzelne Speicherkarte, kann eine Speichereinheit, bestehend aus einem Paar von Speicherkarten, durch die Installation eines zweiten RAS-, CAS- und Auffrischcontrollers 32 aufgefrischt werden, der ein zweites Speicherauffrischmittel enthält.
Jeder Speicherauffrischmodul 34a, 34b eines einzelnen Speicherauffrischmittels hat fünf Eingänge: RAS, CLOCK, REF, A8_16 und FIRST, welche, wie nachstehend beschrieben, eine Serie von Auffrischsignalen RAS 0-7 an jede Serie von Speicherbänken, die zugeordnet ist, erzeugt. Ein RAS-Signal wird durch den Speicher/Bus-Controller 20 durch konventionelle Mittel erzeugt und wird zu den entsprechenden Speicherauffrischmodulen 34a oder 34b über den Speicherverbinder 22 und den RAS-Eingang übertragen. Das RAS-Signal wird zu Beginn der Auffrischsequenz aktiviert und bleibt eine hinreichende Zeit hochliegend, um ein DRAM aufzufrischen. Demgemäß wird die Breite der RAS-Eingangsimpulse variieren, abhängig von den physikalischen Charakteristiken der DRAM's, die in den Speicherbänken installiert sind. Jeder Speicherauffrischmodul 34a, 34b empfängt auch ein Taktsignal, erzeugt durch einen Taktgeber 36. Die Taktgeberschaltung 36 erzeugt eine Serie von Impulsen, die voneinander durch eine Zeitperiode getrennt sind, die ausreicht, um, wie weiter unten vollständig beschrieben, ein Schieberegister fortschalten zu lassen. Ein Auffrisch-(oder "REF")-Signal wird ebenfalls von dem Speicher/Bus-Controller 20 mittels konventioneller Mittel erzeugt und wird dem entsprechenden Speicherauffrischmodul 34a oder 34b über den Speicherverbinder 22 und den REF-Eingang zugeführt. Das REF-Signal bringt die Speicherauffrischmodule 34a, 34b aus dem Rücksetzzustand heraus, wodurch ermöglicht wird, mit der Auffrischsequenz zu beginnen. Demgemäß wird die Periode des REF-Signals so gewählt, daß sie dieselbe ist wie die Zeitperiode, nach der die DRAM's, die in den Speicherbänken 8a, 8b installiert sind, Auffrischung benötigen. Beispielsweise würden typische DRAM's, die man sich in den Speicherbänken 8a, 8b installiert vorstellen kann, Auffrischung 256 bis 1024 Mal während jeder Auffrischperiode benötigen.
Die verbleibenden beiden Eingänge zu jedem Speicherauffrischmodul 34a, 34b sind die A8_16 und FIRST-Eingangssignale FIRST-A und FIRST-B, die selektiv mit einer hohen oder niedrigen Spannung verknüpft sind. Diese Eingänge variieren in Abhängigkeit von der Konfiguration der Speichereinheit 8, die installiert ist. Abhängig von den Zuständen von A8_16 und entsprechendem FIRST-Eingang FIRST-A oder FIRST-B ändert sich die Sequenz, in der die Speicherbänke mit den Speicherauffrischmodulen 34a, 34b verknüpft sind. Im Ergebnis werden die Speicherauffrischmodule 34a, 34b die Speicherauffrischsequenz modifizieren, abhängig von der jeweiligen Konfiguration der Anzahl von Speicherkarten, die in der Speichereinheit 8 enthalten sind, wie auch der Anzahl von Speicherbänken, die in jeder Speicherkarte 8a, 8b installiert sind.
Der A8_16 -Eingang zu dem Speicherauffrischmodul 34a, 34b gibt an, ob die Speichereinheit 8 eine oder zwei Speicherkarten enthält. Ein "1"-Eingang auf dem A8_16 -Eingang zeigt an, daß die Speichereinheit 8 aus einer einzelnen Speicherkarte 8a oder 8b besteht, und eine "0" auf dem A8_16 -Eingang zeigt, daß die Speichereinheit 8 sowohl die Speicherkarte 8a als auch die Speicherkarte 8b umfaßt. Getrennte FIRST- Eingänge FIRST-A und FIRST-B werden den Speicherauffrischmodulen 34a bzw. 34b zugeführt, um dem jeweiligen Speicherauffrischmodul 34a, 34b anzugeben, ob jener Auffrischcontroller das Auffrischen in den "niedrigen" Speicherbänken (hier als Speicherbänke 0-7 bezeichnet) entsprechend der Speicherkarte 8a oder in den "hohen" Speicherbänken (hier als Speicherbänke 8-15 bezeichnet) entsprechend der Speicherkarte 8b steuert.
Jeder Speicherauffrischmodul 34a, 34b hat eine Serie von 8 Ausgängen, die als Ausgänge RAS 0-7 bezeichnet werden, welche die sequentielle Auffrischung der Speicherbänke steuert, die mit dem jeweiligen Speicherauffrischmodul 34a, 34b verknüpft sind. Die Reihenfolge, in der die RAS-Signale erzeugt werden, und die Reihenfolge, in der die Speicherbänke 0-15 aufgefrischt werden, hängen ab von den Zuständen der A8_16 , FIRST-A- und FIRST-B-Signalen. Wenn ein einzelner Speicherauffrischmodul 34a, 34b und eine einzelne Speicherkarte 8a, 8b installiert sind, erfolgt die Auffrischimpulserzeugung und die Bankauffrischsequenz wie folgt:
Wenn mehrere Speicherauffrischmodule und Speicherkarten installiert sind, ändert sich die Auffrischimpulserzeugung und Bankauffrischsequenz dramatisch.
In dieser Sequenz werden alle 16 Bänke sequentiell aufgefrischt, wobei keine zwei Bänke den Beginn des Auffrischimpulses gleichzeitig empfangen. Die einzigartige Konfiguration jedes Speicherauffrischmoduls besteht darin, daß bei hochliegendem A8_16 , d.h. daß die Speichereinheit 8 nur eine Speicherkarte enthält, die acht RAS-Ausgänge des Speicherauffrischmoduls sequentiell erzeugt werden, wodurch die entsprechenden Speicherbänke sequentiell aufgefrischt werden. Wenn A8_16 niedrig geht, d.h. daß die Speichereinheit 8 ein Paar von Speicherkarten enthält, ändern sich die RAS-Ausgänge der Speicherauffrischmodule 34a, 34b dramatisch. Wenn A8_16 niedrig liegt, sind Wartezyklen, während welchen keine Ausgänge erzeugt werden, eingefügt zwischen bestimmten RAS-Ausgängen des Speicherauffrischmoduls abhängig davon, ob der Speicherauffrischmodul die unteren oder die oberen Speicherbänke auffrischt, wodurch die Sequenz geändert wird, mit der die Speicherbänke aufgefrischt werden.
Wenn das Paar von Speicherauffrischmodulen 34a, 34b verwendet wird, um ein Dualspeicherkartensystem wie das Paar von Speicherkarten 8a und 8b aufzufrischen, werden alle Bänke 0-15 ohne Überlappung aufgefrischt, da die Speicherauffrischmodule 34a und 34b unterschiedlichen Auffrischsequenzen folgen. Als ein Ergebnis der Konfiguration der Speicherauffrischmodule 34a, 34b können unterschiedliche Auffrischsequenzen ausgewählt werden, während maximale Effizienz beim Auffrischen jedes einzelnen Systems aufrechterhalten wird. Jeder Speicherauffrischmodul 34a, 34b verwendet die A8_16 und FIRST-Signale, um zu bestimmen, für welchen Abschnitt des Speichers der Auffrischcontroller 32 verantwortlich ist. Im Ergebnis kann die Identifikation von Auffrischmodulen 34a, 34b für niedrige und hohe Speicherkarten ausgenutzt werden, ohne irgendwelche Verbindungen zwischen den beiden zu benötigen.
Es ist ein einzigartiges Merkmal der Erfindung, daß die Bankauffrischreihenfolge und die Zuordnung von Banknummern so gewählt sind, daß keine Nachteile durch die Verwendung von einzelseitigen SIMM's entstehen. Durch Einstellen der Breite des REF-Signals in den Speicherauffrischmodul 34a, 34b frischen die Speicherauffrischmodule 34a, 34b sequentiell nur jene Speicherbänke auf, die tatsächlich installiert sind. Wenn beispielsweise die Speichereinheit 8 SIMM's enthält, die in den Bänken 0, 1, 2, 3 der Speicherkarte 8a installiert sind wie auch die Bank 8 der Speicherkarte 8b, wird das Verkürzen der Länge des REF-Impulses auf 5 Taktzyklen nur diese betreffenden Speicherbänke auffrischen. In einem zweiten Beispiel sind die Speicherbänke 0, 1, 2, 3 und 8, 9, 10, 11 installiert, entweder mit einzelseitigen oder doppelseitigen SIMM's. Die Speicherbänke 4, 5, 6, 7 und 12, 13, 14, 15 sind andererseits nur installiert, wenn doppelseitige SIMM's verwendet werden. Wenn demgemäß doppelseitige SIMM's installiert sind, wird der Speicherauffrischmodul zuerst sequentiell alle ersten Seiten der SIMM's auffrischen und dann sequentiell alle zweiten Seiten der SIMM's auffrischen. Wenn andererseits einzelseitige SIMM's installiert sind und die Auffrischimpulsbreite auf die Hälfte verkürzt wird, erzeugt der Speicherauffrischmodul eine Auffrischsequenz, die nur die sequentielle Auffrischung aller jener Speicherbänke umfaßt, die den ersten Seiten der SIMM's entsprechen.
Unter Bezugnahme auf FIG. 3 sollen nun die Speicherauffrischmodule 34a, 34b in größeren Einzelheiten beschrieben werden. Jeder Speicherauffrischmodul 34a, 34b enthält eine RAS-Synchronisierschaltung 38 für das Synchronisieren der RAS-Signale und der Taktimpulse; einen Speicherauffrischsequenzcontroller 40; einen ersten Auffrischschaltkreis 42, der Auffrischsignale RAS 0-3 zu den mit diesen Signalen verknüpften Speicherbänken überträgt; einen zweiten Auffrischschaltkreis 44, der Auffrischsignale RAS 4-7 zu jenen Speicherbänken überträgt, die mit ihnen verknüpft sind; und erste und zweite Warteschaltkreise 46, 48 für das Einfügen einer Serie von Wartezyklen, in denen der Speicherauffrischmodul kein Auffrischsignal für eine Speicherbank erzeugt. Wie ausführlicher weiter unten beschrieben, werden Wartezyklen durch Systeme erzeugt, die mehrere Speicherauffrischmodule für das Auffrischen einer Speichereinheit mit mehreren Speicherkarten umfassen derart, daß nicht zwei Speicherauffrischmodule Speicherbänke gleichzeitig auffrischen.
Wie vorher erwähnt, benötigen die Speicherkarten 8a, 8b periodische Auffrischungen. Das Auffrischen der Speicherkarten 8a, 8b beginnt bei Erzeugung des REF-Signals durch die Speicherauffrischmodule 34a, 34b. Das Auffrischsignal ist ein Impuls einer Länge gleich der Zeit, die benötigt wird, um ein in einer Speicherbank installiertes DRAM aufzufrischen, multipliziert mit der Gesamtzahl von Schlitzen 26a-26h, die mit Speicherbänken aufgefüllt sind. Das REF-Signal bleibt hoch während der gesamten Auffrischsequenz und geht zwischen Auffrischzyklen auf niedrig.
Ebenfalls bei Beginn der Auffrischsequenz wird das RAS-Signal, das ein Impuls einer Länge gleich der Zeit benötigt für das Auffrischen einer Speicherbank ist, durch den Speicherauffrischmodul 34 erzeugt. Das RAS-Signal wird in den RAS-Synchronisierschaltkreis 38 zusammen mit einem periodischen Taktimpuls (CLOCK) eingegeben, erzeugt durch den Taktgeberschaltkreis 36 von konventionellem Aufbau. Der RAS-Synchronisierschaltkreis 38 synchronisiert das RAS-Signal mit einem Taktimpuls und gibt ein synchronisiertes RAS-Signal ("SYNC") an den Speicherauffrischsequenzcontroller 40 aus wie auch an den ersten Warteschaltkreis 46. Der erste Warteschaltkreis 46 gibt seinerseits einen Impuls ("FWBU") an den Speicherauffrischsequenzcontroller 40 nach einer Zeitperiode gleich der Länge von vier verstrichenen RAS-Impulsen ab.
Wenn das A8_16 -Signal hoch ist oder wenn sowohl das A8_ 16 - und die FIRST-Signale niedrig liegen, bewirkt der FWBU-Impuls nichts bezüglich des Speicherauffrischsequenzcontrollers 40, und bei Empfang des SYNC-Impulses erzeugt der Speicherauffrischsequenzcontroller 40 ein Signal ("FSHBU") an den ersten Auffrischschaltkreis 42, mit den RAS- Impulsen zu der Speicherkarte zu beginnen. Wenn jedoch das A8_16 -Signal niedrig liegt und die FIRST-Signale hoch liegen, wird der Speicherauffrischsequenzcontroller 40 kein FSHBU-Signal erzeugen, bis er den FWBU-Impuls von dem ersten Warteschaltkreis 46 empfängt.
Der erste Auffrischschaltkreis 2 erzeugt fünf sequentielle Impulse einer Breite 5 zu einem RAS-Impuls. Die ersten vier Impulse ("RAS 0-3") werden zu der Speicherkarte für sequentielle Auffrischung von drei Speicherbänken übertragen. Der fünfte Impuls ("OUT-5") wird zu dem Speicherauffrischsequenzcontroller 40 und dem zweiten Warteschaltkreis 48 übertragen. Wie der erste Warteschaltkreis 46, gibt der zweite Warteschaltkreis 48 einen Impuls ("SWBU") an den Speicherauffrischsequenzcontroller 40 nach einer Zeitperiode gleich der Länge von vier verstrichenen RAS-Impulsen ab. Wenn das A8_16 -Signal hoch liegt, bewirkt der SWBU-Impuls bei dem Speicherauffrischsequenzcontroller 40 nichts, und bei Empfang des OUT-5-Impulses wird der Speicherauffrischsequenzcontroller 40 ein SSHBU-Signal zu dem zweiten Auffrischschaltkreis 44 erzeugen, um mit der Erzeugung zusätzlicher RAS-Impulse zu der Speicherkarte zu beginnen. Wenn das A8_16 -Signal niedrig liegt, bewirkt das FIRST-Signal jedoch nichts und der Speicherauffrischsequenzcontroller 40 wird kein SSHBU-Signal erzeugen, bis er den SWBU-Impuls von dem zweiten Warteschaltkreis 48 empfängt.
Der zweite Auffrischschaltkreis 44 erzeugt fünf sequentielle Impulse einer Breite gleich einem RAS-Impuls. Die ersten vier Impulse ("RAS 4-7") werden zu der Speicherkarte für sequentielles Auffrischen von vier Speicherbänken übertragen. Der fünfte Impuls bleibt unverbunden. Nachdem RAS-7 zu der Speicherkarte übertragen worden ist, sind alle Bänke der betreffenden Speicherkarte aufgefrischt worden und die Speicherauffrischmodule 34a, 34b erzeugen keine zusätzlichen Auffrischimpulse, bis das REF-Signal die Auffrischschaltkreise 42, 44 zurücksetzt und die Warteschaltkreise 46, 48 auf niedrig gehen und dann auf hoch gehen, um den Beginn des nächsten Auffrischzyklus anzuzeigen.
Indem als nächstes auf FIG. 4 eingegangen wird, soll der Speicherauffrischsequenzcontroller 40 in größeren Einzelheiten beschrieben werden. Der Speicherauffrischsequenzcontroller 40 besteht aus einer Serie von Logikgattern konventioneller Konstruktion, die miteinander wie nachstehend beschrieben verbunden sind. Sowohl das A8_16 als auch die FIRST-Signale werden jeweils in ein ODER-Gatter 50 und ein NICHTODER- Gatter 52 eingegeben. Der Ausgang des ODER-Gatters 50 seinerseits wird als ein erster Eingang einem UND-Gatter 54 zugeführt und der SYNC-Ausgang von dem RAS-Synchronisierschaltkreis 38 wird als ein zweiter Eingang dem UND-Gatter 54 zugeführt. Der Ausgang des NICHTODER-Gatters 52 andererseits wird als erster Eingang einem UND-Gatter 56 zugeführt und der FWBU-Ausgang von dem ersten Warteschaltkreis 46 wird als zweiter Eingang dem UND-Gatter 56 zugeführt. Die Ausgänge der UND-Gatter 54, 56 werden einem NICHTODER-Gatter 58 zugeführt und der Ausgang des NICHTODER-Gatters 58 nach Invertierung durch einen Inverter 60 ist das FSHBU- Signal, das dem ersten Auffrischschaltkreis 42 zuzuführen ist, um die Erzeugung von vier RAS-Impulsen für das Auffrischen von Speicherbänken zu beginnen entweder unmittelbar oder nach vier Wartezyklen, abhängig vom Zustand des A8_16 "- und der FIRST-Signale. Nachdem die vier RAS- Impulse von dem ersten Auffrischschaltkreis 42 erzeugt worden sind, liegt der erste Auffrischschaltkreis 42 das OUT-5-Signal als ersten Eingang an ein UND-Gatter 62 und das A8_16 -Signal wird als ein zweiter Eingang dem UND-Gatter 62 zugeführt. Der A8_16 -Eingang nach Invertierung durch einen Inverter 64 wird als erster Eingang einem UND- Gatter 66 zugeführt, und der SWBU-Ausgang von dem zweiten Warteschaltkreis 48 wird als ein zweiter Eingang dem UND-Gatter 66 zugeführt. Die Ausgänge der UND-Gatter 62 und 66 sind Eingänge in ein NICHTODER-Gatter 68 und der Ausgang des NICHTODER-Gatters 68 nach Invertierung durch einen Inverter 70 wird als der SSHBU-Eingang dem zweiten Auffrischschaltkreis 44 zugeführt. Hier wird, nachdem das OUT-5-Signal dem UND- Gatter 62 zugeführt worden ist, das SSHBU-Signal dem zweiten Auffrischschaltkreis 44 übertragen, wodurch die Erzeugung des zweiten Satzes von vier RAS-Impulsen für das Auffrischen zusätzlicher Speicherbänke beginnt entweder bei Empfang des OUT-5-Signals, das anzeigt, daß die Erzeugung von RAS-Impulsen durch den ersten Auffrischschaltkreis 42 beendet worden ist, oder bei Empfang des SWBU-Signals, das anzeigt, daß vier Wartezyklen, während welchen ein zweiter Speicherauffrischmodul RAS-Impulse erzeugt hat, abgelaufen sind, abhängig vom Zustand des A8_16 -Signals.
Indem nun auf FIG. 5a eingegangen wird, soll der erste Auffrischschaltkreis 42 in größeren Einzelheiten beschrieben werden. Der erste Auffrischschaltkreis 42 ist ein vierstufiges Schieberegister, besteht aus einer Serie von D-Latch-Schaltungen 50, 52, 54, 56, 58, 60, 62 und 64, die in Serie geschaltet sind. Das CLOCK-Signal ist an einen Taktanschluß ("E" oder "EN") jeder Latch-Schaltung 50-64 gelegt und das REF-Signal ist an einen Rücksetzanschluß (oder "R") jeder Latch-Schaltung 50-64 angeschlossen. Der FSHBU-Ausgang des Speicherauffrischsequenzcontrollers 40 ist mit einem D-Eingang der Latch-Schaltung 50 verbunden. Wenn der erste Auffrischschaltkreis 42 mit dem Erzeugen von Auffrischsignalen zu der Speicherkarte beginnen soll, geht das FSHBU- Signal hoch, wodurch der Ausgang der Latch-Schaltung 50 hochgelegt wird. Da der Q-Ausgang jeder Latch-Schaltung 50-62 mit einem D-Eingang jeder nachfolgenden Latch-Schaltung 52-64 verbunden ist, wird der hochliegende Ausgang von Latch-Schaltung 50 zu den Ausgängen der Latch-Schaltungen 52-64 sequentiell übertragen. Um sequentiell erzeugte RAS-Impulse zu der zugeordneten Speicherkarte zu übertragen, wird das RAS-0-Signal am Ausgang der Latch-Schaltung 50 abgegriffen, das RAS-1-Signal am Ausgang der Latch-Schaltung 54, das RAS-2-Signal am Ausgang der Latch-Schaltung 58 und das RAS-3-Signal am Ausgang der Latch-Schaltung 62. Schließlich ist der Ausgang der Latch-Schaltung 64 an den Speicherauffrischsequenzcontroller 40 angeschlossen, um anzuzeigen, daß die erste Auffrischschaltung 42 die entsprechenden RAS-Impulse erzeugt hat.
Indem als nächstes auf FIG. 5b eingegangen wird, soll der zweite Auffrischschaltkreis 44 in größeren Einzelheiten beschrieben werden. Der zweite Auffrischschaltkreis 44 ist ein vierstufiges Schieberegister, bestehend aus einer Serie von Latch-Schaltungen vom D-Typ 66, 68, 70, 72, 74, 76, 78 und 80, die in Serie geschaltet sind. Das CLOCK- Signal ist an einen Takteingang ("E" oder "EN") jeder Latch-Schaltung 66-80 angelegt und das REF-Signal ist angelegt an einen Rücksetzanschluß (oder "R") jeder Latch-Schaltung 66-80. Der SSHBU-Ausgang des Speicherauffrischsequenzcontrollers 40 liegt am D-Eingang der Latch-Schaltung 66. Wenn der zweite Auffrischschaltkreis 44 Auffrischsignale zu der Speicherkarte zu erzeugen beginnen soll, geht das SSHBU-Signal hoch, wodurch der Ausgang der Latch-Schaltung 66 hochgelegt wird. Da der Q-Ausgang jeder Latch-Schaltung 66-78 mit einem D-Eingang jeder nachfolgenden Latch-Schaltung 68-80 verbunden ist, wird der Hochausgang von Latch- Schaltung 66 zu den Ausgängen der Latch-Schaltungen 68-80 sequentiell durchgeschoben. Um sequentiell erzeugte RAS-Impulse der zugeordneten Speicherkarte zuzuführen, wird das RAS-4-Signal am Q-Ausgang der Latch- Schaltung 66 abgegriffen, das RAS-5-Signal am Q-Ausgang der Latch-Schaltung 70, das RAS-6-Signal am Q-Ausgang der Latch-Schaltung 74 und das RAS-7-Signal am Q-Ausgang der Latch-Schaltung 78. Der Q-Ausgang der Latch-Schaltung 80 ist nirgends angeschlossen.
Indem als nächstes auf FIG. 6a eingegangen wird, soll der erste Warteschaltkreis 46 in größeren Einzelheiten beschrieben werden. Der erste Warteschaltkreis 46 ist ein vierstufiges Schieberegister, bestehend aus einer Serie von Latch-Schaltungen vom D-Typ 82, 84, 86, 88, 90, 92, 94 und 96, die in Serie geschaltet sind. Das CLOCK-Signal wird an einen Taktanschluß ("E" oder "EN") jeder Latch-Schaltung 82-96 angelegt und das REF-Signal wird an einen Rücksetzeingang (oder "R") jeder Latch-Schaltung 82-96 angelegt. Der SYNC-Ausgang des RAS-Synchronisierschaltkreises 38 liegt an einem D-Eingang der Latch-Schaltung 82. Wenn das synchronisierte RAS-Signal von dem RAS-Synchronisierschaltkreis 38 erzeugt wird, beginnt der erste Warteschaltkreis 46 mit einem ersten Wartezyklus. Um einen ersten Wartezyklus einer Dauer gleich der Zeitperiode zu erzeugen, die erforderlich ist, um vier sequentielle RAS- Impulse zu erzeugen, ist der erste Warteschaltkreis 46 identisch den vierstufigen Schieberegistern aufgebaut, welche den ersten bzw. zweiten Auffrischschaltkreis 42 bzw. 44 haben, mit der Ausnahme, daß nur ein Q-Ausgang der Latch-Schaltung 96, der mit dem Speicherauffrischsequenzcontroller 40 als FWBU-Signal verbunden ist, von dem ersten Warteschaltkreis 46 ausgegeben wird. Wie oben ausgeführt, ob das FWBU-Signal vom Q-Ausgang des ersten Warteschaltkreises 46 hochgehen muß oder nicht, bevor der erste Auffrischschaltkreis 42 mit der Erzeugung von RAS-Impulsen zu der Speicherkarte beginnt, hängt ab vom anfänglichen Zustand des A8_16 und des FIRST-Signaleingangs zu dem Speicherauffrischsequenzcontroller 40.
Als nächstes auf FIG. 6b bezugnehmend, soll der zweite Warteschaltkreis 48 in größeren Einzelheiten beschrieben werden. Der zweite Warteschaltkreis 48 ist ein vierstufiges Schieberegister, bestehend aus einer Serie von Latch-Schaltungen vom D-Typ 98, 100, 102, 104, 106, 108, 110 und 112, die in Serie geschaltet sind. Das CLOCK-Signal liegt an einem Taktanschluß ("E" oder "EN") jeder Latch-Schaltung 98-112 und das REF-Signal liegt an einem Rücksetzanschluß (oder "R") jeder Latch-Schaltung 98-112. Das OUT-5-Signal von dem ersten Auffrischschaltkreis 42 liegt an einem D-Eingang der Latch-Schaltung 98. Wenn das OUT-5-Signal, das anzeigt, daß die ersten vierten Speicherbänke durch die erste Auffrischschaltung 42 aufgefrischt worden sind, auf hoch geht, beginnt der zweite Warteschaltkreis 48 einen zweiten Wartezyklus. Um einen zweiten Wartezyklus einer Dauer gleich der Zeitperiode zu erzeugen, die erforderlich ist, um vier sequentielle RAS-Impulse zu erzeugen, ist der zweite Warteschaltkreis 48 identisch mit den vierstufigen Schieberegistern aufgebaut, welche den ersten bzw. zweiten Auffrischschaltkreis 42 bzw. 44 bilden, mit der Ausnahme, daß nur ein Q-Ausgang von der Latch-Schaltung 112, der mit dem Speicherauffrischsequenzcontroller 40 als SWBU- Eingang verbunden ist, von dem zweiten Warteschaltkreis 48 ausgegeben wird. Wie oben ausgeführt, hängt unabhängig davon, ob das SWBU-Signal vom Ausgang des zweiten Warteschaltkreises 48 hochgehen muß, bevor der zweite Auffrischschaltkreis 44 mit der Erzeugung von RAS-Impulsen zu der Speicherkarte beginnt, von dem Anfangszustand des A8_16 -Eingangssignals zu dem Speicherauffrischsequenzcontroller 40 ab.
Indem als nächstes auf FIG. 7 eingegangen wird, soll der RAS- Synchronisierschaltkreis 38 in größeren Einzelheiten beschrieben werden. Der RAS-Synchronisierschaltkreis 38 besteht aus einem Paar von Latch- Schaltungen vom D-Typ 114 und 116, wobei ein Q-Ausgang der Latch-Schaltung 114 mit dem D-Eingang der Latch-Schaltung 116 verbunden ist. Das CLOCK-Signal liegt an dem "E"-Anschluß der Latch-Schaltung 114 und an einem "EN"-Anschluß der Latch-Schaltung 116. Das REF-Signal liegt an einem R-Anschluß der Latch-Schaltung 114, 116. Das RAS-Signal wird in einen D-Eingang der Latch-Schaltung 114 eingespeist und das SYNC-Signal, bei dem es sich um das mit dem CLOCK-Signal synchronisierte RAS-Signal handelt, wird von einem Q-Ausgang der Latch-Schaltung 116 abgegriffen.
Wie man aus der obigen Beschreibung der vorliegenden Erfindung entnehmen kann, wird ein System für das sequentielle Auffrischen eines expandierbaren dynamischen RAM-Speichers geschaffen, das einfach anpaßbar für optimale Effizienz unabhängig von der Größe und/oder Konfiguration der Speichereinheit ist. Das System kann eine Mehrzahl von unabhängigen Auffrischsequenzcontrollern umfassen, derart, daß die Erzeugung von Auffrischsignalen durch einen Auffrischsequenzcontroller nicht beeinflußt wird durch den Betrieb irgendeines anderen Auffrischsequenzcontrollers. Die Auffrischsequenz, erzeugt durch jeden unabhängigen Auffrischsequenzcontroller, wird ohne weiteres modifiziert basierend auf der Anzahl von Speicherkarten, die in der Speichereinheit enthalten sind, und darauf, welche jeder Speicherkarten von dem betreffenden Auffrischsequenzcontroller bedient wird.
Fachleute werden jedoch erkennen, daß viele Modifikationen und Variationen neben den spezifisch erwähnten, bei den hier beschriebenen Techniken vorgenommen werden können, ohne wesentlich vom Konzept der vorliegenden Erfindung abzuweichen, wie sie in den begefügten Ansprüchen ausgeführt ist. Demgemäß sollte deutlich verstanden werden, daß die hier beschriebene Form der Erfindung nur beispielhaft ist und nicht als eine Beschränkung hinsichtlich des Schutzumfangs der Erfindung zu verstehen ist.

Claims

1. Ein Speichersystem variabler Kapazität einschließlich einer Mehrzahl von Verbindungsmitteln, mit denen entsprechende dynamische Speichereinheiten (26) verbindbar sind, wobei die Kapazität des Speichersystems durch die Anzahl dynamischer Speichereinheiten (26) bestimmt wird, die mit den Verbindungsmitteln verbunden sind,

Speicherauffrischmittel (32), verbunden zum Liefern von Auffrischsignalen an die Verbindungsmittel für sequentielle Auffrischung dynamischer Speichereinheiten (26), die mit den Verbindungsmitteln verbunden sind, dadurch gekennzeichnet, daß die Speicherauffrischmittel (32) befähigt sind, Auffrischsignale an ausgewählte Verbindungsmittel gemäß Vorgaben durch Steuersignale (RAS,CAS) zu liefern, die an Steuereingänge der Speicherauffrischmittel (32) für das Bewirken der Lieferung von Auffrischsignalen nur an jene Verbindungsmittel angelegt werden, mit denen dynamische Speichereinheiten (26) verbunden sind.

2. Ein Speichersystem nach Anspruch 1, bei dem die Speicherauffrischmittel (32) eine Mehrzahl von Speicherauffrischeinheiten (34a,34b) umfassen, deren Zahl gleich der der Verbindungsmittel ist, wobei die Speicherauffrischeinheiten (34a,34b) mit entsprechenden Gruppen von Verbindungsmitteln verbunden sind.

3. Ein Speichersystem nach Anspruch 2, bei dem die Speicherauffrischeinheiten (34a,34b) als eine Mehrzahl von Gruppen angeordnet sind, wobei jede Gruppe mindestens zwei Speicherauffrischeinheiten (34a,34b) umfaßt und die Steuereingänge der Speichereinheiten (26) jeder Gruppe miteinander verbunden sind.

4. Ein Speichersystem nach Anspruch 3, bei dem die Speicherauffrischeinheit (34a, 34b) jeder Gruppe durch Steuersignale anweisbar sind, Auffrischsignale an nur ein ausgewähltes der Verbindungsmittel zu liefern, das mit den Speicherauffrischeinheiten (34a,34b) der betreffenden Gruppe verbunden ist.

5. Ein Speichersystem nach Anspruch 4, bei dem die Speicherauffrischeinheiten (34a,34b) jeder Gruppe durch Steuersignale anweisbar sind, Auffrischsignale an eine Mehrzahl nur ausgewählter Verbindungsmittel, mit denen die Gruppe von Speicherauffrischeinheiten (34a,34b) verbunden ist, zu liefern, und im Betrieb die Speicherauffrischeinheiten (34a,34b) der Gruppe zu einem Zeitpunkt nur an eines der Verbindungsmittel Auffrischsignale zu liefern.

6. Ein Speichersystem nach Anspruch 5, bei dem die Speicherauffrischeinheiten (34a,34b) jeder Gruppe im Betrieb Auffrischsignale an die Verbindungsmittel während aktiver Zeitfenster liefern, wobei die Lieferung eines vollständigen Satzes von Auffrischsignalen an jedes Verbindungsmittel während einer Mehrzahl aktiver Zeitfenster erfolgt, welche aktiven Zeitfenster durch Warteperioden getrennt sind, während welchen Auffrischsignale an andere Verbindungsmittel geliefert werden, die mit der Gruppe von Speicherauffrischeinheiten (34a,34b) verbunden sind.

7. Ein Speichersystem nach Anspruch 6, bei dem die Speicherauffrischeinheiten (34a,34b) jeder Gruppe als eine Kette betreibbar sind, in der die erste Speicherauffrischeinheit in der Kette im Betrieb auf einen Auffrischbefehl mit dem Liefern von Auffrischsignalen für einen ersten und nachfolgende aktive Zeitfenster reagiert, wobei jede Speicherauffrischeinheit mit Ausnahme der letzten in der Kette befähigt ist, anzuzeigen, wenn sie Auffrischsignale geliefert hat, und wobei jede Speicherauffrischeinheit befähigt ist, Auffrischsignale zu liefern, unmittelbar nachdem die unmittelbar vorausgehende Speicherauffrischeinheit in der Kette anzeigt, daß sie Auffrischsignale geliefert hat.

8. Ein Computersystem mit einem Speichersystem nach einem der Ansprüche 1 bis 7.

9. Ein Betriebsverfahren eines Speichersystems variabler Kapazität, welche Kapazität durch die Anzahl dynamischer Speichereinheiten (26) bestimmt ist, die mit entsprechenden zu dem Speichersystem gehörenden Verbindungsmitteln verbunden sind, welches Verfahren das Liefern von Auffrischsignalen sequentiell an Verbindungsmittel nach Vorgabe durch Steuersignale (RAS,CAS) umfaßt, die an Steuereingänge von Speicherauffrischmitteln (32) angelegt werden, die für das Liefern von Auffrischsignalen an die Verbindungsmittel verbunden sind, dadurch gekennzeichnet, daß eine Mehrzahl von Speicherauffrischmitteln (32) so arbeitet, daß Auffrischsignale nur an jene Verbindungsmittel geliefert werden, mit denen dynamische Speichereinheiten (26) verbunden sind, wenn das Speichersystem weniger als die ganze Zahl dynamischer Speichereinheiten (26) umfaßt, für welche Verbindungsmittel verfügbar sind.