JP2002366444A - ランダムアクセスメモリ装置におけるソフトエラーを補正するシステム及び方法 - Google Patents

ランダムアクセスメモリ装置におけるソフトエラーを補正するシステム及び方法

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JP2002366444A
JP2002366444A JP2002128327A JP2002128327A JP2002366444A JP 2002366444 A JP2002366444 A JP 2002366444A JP 2002128327 A JP2002128327 A JP 2002128327A JP 2002128327 A JP2002128327 A JP 2002128327A JP 2002366444 A JP2002366444 A JP 2002366444A
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JP2002128327A
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Duane Giles Laurent
ジル ローラント デュアン
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Abstract

(57)【要約】 【課題】 ダイナミックメモリ装置におけるソフトエラ
ーを減少させる技術を提供する。 【解決手段】 本発明のメモリ装置は、外部的に開始さ
れたメモリアクセス動作に対する第一ポートを具備する
と共にエラーチェック及びエラー補正動作と関連するメ
モリアクセス動作を取扱う第二ポートを具備しているデ
ュアルポートメモリを有している。デュアルポートメモ
リの第二ポートへ結合されているエラーモジュールは、
デュアルポートメモリから読取られたワードに関してエ
ラーチェック動作を実施する。エラーモジュールへ結合
されているエラー制御器はエラーモジュールを制御して
第二ポートを介してデュアルポートメモリから順番に読
取られた各ワードに関してエラーチェック動作を実施す
る。エラーチェック動作は、デュアルポートメモリの第
一ポートを使用して実施される外部的に開始されたメモ
リアクセス動作と実質的に並列的に実施される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ装置における
エラーを減少させる技術に関するものであって、更に詳
細には、エラーチェック及び補正回路を使用してダイナ
ミックメモリ装置におけるソフトエラーを減少させる技
術に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）装置は、コンデンサ上に格納される電荷を
維持することによってメモリセル内にデータビット値を
格納（記憶）することは公知である。このデータを維持
する技術は、アルファ粒子衝撃又は弱いメモリセルによ
って発生されるソフトエラーによってＤＲＡＭ装置をよ
り影響の受け易いものとさせる。ソフトエラーはメモリ
セルコンデンサに格納されている電荷を放電させ、その
結果論理高データビットが論理低データビットとなるこ
とが分かっている。
【０００３】データの一体性即ち信頼性が極めて重要で
ある適用例においては、ＤＲＡＭを包含するシステム
は、しばしば、エラーチェック及び補正（ＥＣＣ）能力
を使用する。ＥＣＣは、従来は、ＤＲＡＭ装置と関連す
るメモリ制御器によって実行されるソフトウエアにおい
て及びＤＲＡＭ装置内のハードウエアにおいて実現され
ている。後者に関しては、ＥＣＣ能力はメモリアクセス
動作の行アクセスサイクルの一部として又はその列アク
セスサイクルの一部として実現される。ＥＣＣ能力が行
アクセスサイクルにおいて実現される場合には、ＥＣＣ
は例えば１０２４個のビット等の行全体のデータに関し
て動作し、そのことは減少されたシリコン面積で効率を
改善させる。行アクセスサイクルにおけるＥＣＣ動作
は、行アクセスサイクルに対して長期化される時間期間
のために、通常のメモリ読取／書込動作から実質的に隠
されている。
【０００４】ＥＣＣ能力がメモリ読取／書込動作の列ア
クセスサイクルにおいて実現される場合には、ＥＣＣ動
作がより短いデータワードに関して実施されることに起
因して効率は減少される。ＥＣＣ回路の寸法は、行アク
セスサイクル期間中に実施される場合よりもより小さ
い。更に重要なことであるが、ＥＣＣ回路及び／又は動
作はメモリアクセス動作のクリチカルパス即ち臨界的経
路内に存在している。例えば、ＥＣＣ動作を実施するた
めの３ｎｓ遅延オーバーヘッドは、必要とされる５ｎｓ
アクセス時間を持っているＤＲＡＭ装置を実施不可能な
ものとさせる。然しながら、コスト及び／又はシリコン
寸法を減少させることの必要性は、メモリ読取／書込動
作の列アクセスサイクル期間中にエラーチェック及び補
正を実施する一般的な傾向とさせている。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、シリコン空間及びＤＲＡＭ性能に関して殆
ど影響を与えること無しに例えばＤＲＡＭ装置等のメモ
リ装置におけるソフトエラーを効率的に減少させること
を可能とする技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、従来のメモリ
装置における欠点を解消し、且つソフトエラーによる影
響を減少させたメモリ装置に対する顕著な要望を満足さ
せるものである。本発明の例示的な実施例によれば、メ
モリ装置は、外部的に開始されたメモリアクセス動作に
対しての第一ポート及びＥＣＣ動作を実施する第二ポー
トを具備しているデュアルポートメモリを有している。
該デュアルポートメモリはワードに関してメモリ動作を
実施することが可能であり、各ワードはデータビットと
エラーコードビットとを包含している。該デュアルポー
トメモリの第二ポートへ結合されているエラーモジュー
ルが第二ポートを介してデュアルポートメモリから読取
ったワードに関してエラーチェック動作を実施する。エ
ラーモジュールへ結合されているエラー制御器がエラー
モジュールを制御して第二ポートを介してデュアルポー
トメモリから逐次的に読取られた各ワードにおけるエラ
ーを検知する。エラーチェック動作は、デュアルポート
メモリの第一ポートを使用して実施される外部的に開始
されたメモリアクセス動作と実質的に並列的に実施され
る。エラーモジュールは、又、補正可能なエラーを持っ
ているものとして検知されたワードに基づいて補正され
たワードを発生することが可能である。エラー制御器
は、その補正可能なエラーを持っているワードをデュア
ルポートメモリにおける補正されたワードと置換させる
ことが可能である。
【０００７】本発明の例示的実施例に基づくメモリ装置
の動作は、第一ポートを介してメモリ装置に関して外部
的に開始されたメモリアクセス動作を実施し、且つ外部
的に開始されたメモリアクセス動作を実施することと実
質的に並列的に、第二ポートを介してメモリ装置に格納
されているワードに関してのエラーチェック及び補正動
作を実施することを包含している。
【０００８】
【発明の実施の形態】図１及び２を参照すると、本発明
の例示的な実施例に基づくメモリ装置１が示されてい
る。メモリ装置１はソフトエラーの発生を減少させるた
めにエラーチェック及び補正（ＥＣＣ）を使用してい
る。ＥＣＣ動作は外部的に開始されるメモリアクセス動
作（即ち、システム内の通常動作期間中にメモリ装置１
外部の発生源によって開始されるメモリ装置１に対して
の読取／書込動作）と実質的に同時的に実施される。
【０００９】メモリ装置１はランダムアクセスメモリ
（ＤＲＡＭ）２を有している。ＤＲＡＭ２はデュアルポ
ートメモリとすることが可能であり、その場合には格納
されている即ち記憶されているデータに対するアクセス
は２つのポートから行うことが可能である。本発明の例
示的な実施例によれば、外部的に開始されたメモリアク
セス動作はＤＲＡＭ２の第一ポート３を使用して実施さ
れる。ＤＲＡＭ２の第二ポート４は、以下に詳細に説明
するように、ＥＣＣ動作を実施するために使用される。
ＤＲＡＭ２の各ポートはアドレス入力バス５及び例えば
チップイネーブル、読取／書込、行アドレスストローブ
（ＲＡＳ）、列アドレスストローブ（ＣＡＳ）等の従来
のＤＲＡＭと関連している入力制御信号６を受取る。Ｄ
ＲＡＭ２の各ポートは、更に、単一の双方向入力／出力
データバス７又は単一方向動作用の別々のデータ入力及
びデータ出力バスを受取る。ＤＲＡＭ２は説明の便宜上
双方向入力／出力データバス７を受取るものとして説明
する。ＤＲＡＭ２は並列ビットのワードを格納（記憶）
することが可能である。
【００１０】例えば直接メモリアクセス（ＤＭＡ）期間
中等の外部発生源による通常動作期間中に開始されるメ
モリアクセス動作に関して、メモリ装置１は外部的に開
始されたメモリアクセス動作を簡単化させるためにメモ
リ制御器８を有することが可能である。メモリ制御器８
は第一ポート３と関連してアドレスバス５及び制御信号
６を供給することが可能であり、且つそうでない場合に
は、外部的に開始されたメモリアクセス動作を簡単化す
る場合に従来のメモリ制御器として実施することが可能
である。メモリ装置１へ送られる並列データビットのグ
ループがメモリ制御器８を介してＤＲＡＭ２へ供給され
る。メモリ制御器８はマイクロプロセッサを基礎とした
制御器として実現することも可能であるが、メモリ制御
器８はその他の態様で実現することも可能であることを
理解すべきである。
【００１１】メモリ装置１は、更に、ＥＣＣエンコーダ
ユニット及び／又は回路１０を有することが可能であ
り、それはＤＲＡＭ２内に格納されるべき並列データビ
ット１１の各グループを受取り且つそれに対してＥＣＣ
コードビット１２を発生する。並列データビット１１の
グループ及びそれに対応するコードビット１２が結合さ
れて１個のワード１３を形成する。各形成されたワード
１３はＤＲＡＭ２の第一ポート３へ供給され且つメモリ
制御器８によって制御されてメモリ書込動作期間中にＤ
ＲＡＭ２内に格納される。このように、第一ポート３を
介してＤＲＡＭ２内に格納される各ワード１３はデータ
ビット１１（外部供給源によって供給される）及びＥＣ
Ｃコードビット１２を包含している。
【００１２】理解すべきことであるが、代替的に、ＥＣ
Ｃコードビット１２はメモリ装置１に対して外部的に発
生させることが可能である。この場合には、ワード１３
の全体がその中に格納するためにメモリ装置１（及び、
第一ポート３を介してＤＲＡＭ２）へ供給される。更に
理解すべきことであるが、ＥＣＣコードビット１２はメ
モリ制御器８によって発生させることが可能である。
【００１３】本発明の例示的実施例においては、ＤＲＡ
Ｍ２は、データビットを１１の各グループと共に、ワー
ド１３内にＥＣＣコードビット１２を包含すべく拡張さ
れた単一のＤＲＡＭとして実現することが可能である。
一方、ＤＲＡＭ２は、実質的に並列的に接続した２個の
ＤＲＡＭとして実現することが可能であり、その場合に
第一ＤＲＡＭは各ワード１３に対するデータビット１１
を保持し且つ第二ＤＲＡＭは対応するＥＣＣコードビッ
ト１２を保持する。
【００１４】理解すべきことであるが、ＤＲＡＭ２内に
格納されるワード１３におけるデータビット１１及びコ
ードビット１２の数は、例えば所望とされるエラーチェ
ック及び補正の範囲等の多数のファクタに依存して変化
する場合がある。
【００１５】上述したように、第二ポート４はソフトエ
ラーの存在を減少させるためにＤＲＡＭ２内に格納され
ているワード１３に関してＥＣＣ動作を実施するために
使用される。本発明の例示的実施例によれば、メモリ装
置１は、ワード１３に関してエラーチェック動作を実施
することが可能なＥＣＣモジュール又は回路１５を包含
することが可能である。ＥＣＣモジュール１５は、ＥＣ
Ｃモジュール１５によってデコードされ及び／又は処理
された最後のワード１３が少なくとも１個のエラーを包
含するか否かを表わす値を持っているエラー信号１６を
発生する。更に、エラーモジュール１５は、ワード１３
における１個又はそれ以上の検知されたエラーが補正可
能なものであるか否かを表わす値を持っている補正信号
１７を発生することが可能である。
【００１６】各モジュール１５は、又、１個又はそれ以
上の補正可能なエラーを有するものとして決定されたワ
ード１３に関してのエラー補正動作の実施及びワード１
３に基づいて補正されたワード１８の発生を自動的に行
うことが可能である。
【００１７】メモリ装置１は、更に、ＥＣＣ制御器２０
を有しており、それは、ＤＲＡＭ２内に格納されている
各ワード１３が規則的にエラーに対してチェックされ且
つ必要である場合には補正されたワードで置換されるよ
うにＥＣＣモジュール１５及びＤＲＡＭ２を制御する。
特に、制御器２０はＤＲＡＭ２内に格納されている各ワ
ード１３を順番に検索するためのアドレスバス５及びメ
モリ制御信号６をＤＲＡＭ２へ供給することが可能であ
る。各検索されたワード１３はＥＣＣモジュール１５へ
供給され従ってそれに関してＥＣＣ動作を実施すること
が可能である。制御器２０はその際に発生されるエラー
信号１６及び補正信号１７を受取るためにＥＣＣモジュ
ール１５へ結合されている。ＤＲＡＭ２から検索された
ワード１３に関してのＥＣＣ動作期間中に発生されたエ
ラー信号１６及び補正信号１７の値に基づいて、制御器
２０は、ＤＲＡＭ２内に補正されたワードを格納するた
め、補正不可能なエラーがチェックされたことをメモリ
制御器８へ警告するため、又はテストのためにＤＲＡＭ
２から別のワード１３を読取るためのいずれかのために
メモリ書込動作を開始することが可能である。制御器２
０はＤＲＡＭ２における各メモリ位置を介してて実質的
に継続的にサイクル動作するようにＥＣＣモジュール１
５及びＤＲＡＭ２を制御する。制御器２０の特定の動作
シーケンスについて以下に詳細に説明する。
【００１８】制御器２０は、ＤＲＡＭ２に対するアドレ
ッシング及びタイミング制御信号を発生し且つＥＣＣ文
字１５によるＥＣＣ動作の結果に応答するためのステー
ト（状態）マシンとして実現することが可能である。然
しながら、理解すべきことであるが、制御器２０は、Ｄ
ＲＡＭ２及びＤＲＡＭ２内に格納されているワード１３
に関してＥＣＣ動作を実施するためのＥＣＣモジュール
１５を制御するためのソフトウエアを使用してプロセッ
サで実現することが可能である。
【００１９】メモリ装置１は、更に、ＥＣＣモジュール
１５によってＥＣＣ動作を実施すべきＤＲＡＭ２から検
索したワード１３を一時的に格納するためのキャッシュ
２０又はその他の格納（記憶）装置を包含することが可
能である。キャッシュ２０は、更に、及び／又は別法と
して、１個又はそれ以上の補正可能なエラーを包含する
ワード１３に関してのエラー補正動作の結果としてＥＣ
Ｃモジュール１５によって発生される補正されたワード
を一時的に格納するために使用することが可能である。
【００２０】メモリ装置１は、更に、メモリ制御器８及
びＥＣＣ制御器２０によって実施されるメモリアクセス
動作をモニタし、且つＤＲＡＭ２内における同一のメモ
リ位置に対して指向された実質的に同時的なメモリアク
セス動作を仲裁するためのハンドシェーク制御信号２５
を発生するためのハンドシェーク回路２４を有すること
が可能である。
【００２１】ソフトエラーの発生を減少させたワード１
３を維持するメモリ装置１の動作について説明する。メ
モリ装置１に対して外部的に開始された通常のメモリア
クセス動作期間中に、第一ポート３を介してワードがＤ
ＲＡＭ２へ書込まれ且つそれから読取られる。外部的に
開始される書込動作はメモリ制御器８によって実施され
及び／又は達成される。各外部的に開始された書込動作
期間中に、ＥＣＣエンコーダ１０がＤＲＡＭ２内に格納
されるべき並列データビット１１の各グループに対して
ＥＣＣコードビット１２を発生する。外部的に開始され
た読取動作は、従来の技術を使用して第一ポート３を介
してメモリ制御器８によって実施される。
【００２２】ＥＣＣ制御器２０及びＥＣＣモジュール１
５の動作を図２を参照して説明する。初期的には、ＥＣ
Ｃ制御器２０は内部アドレスレジスタ２７（図１）をス
テップ３０においてアドレス位置０に設定する。次い
で、ＥＣＣ制御器２０がアドレスレジスタ２７によって
識別された位置に格納されているワード１３を検索す
る。そうする場合に、ＥＣＣ制御器２０は制御信号６を
発生し且つアドレスレジスタ２７内に格納されている値
をアドレスバス５上に配置させる。検索されたワード１
３をステップ３１においてキャッシュ２１内に格納させ
且つそれに関してＥＣＣモジュール１５によってアクセ
スすることが可能である。次いで、ＥＣＣモジュール１
５はステップ３２においてエラーチェック動作を実施
し、ステップ３３においてワード１３内において１個又
はそれ以上のエラーが検知されたか否かのエラー信号１
６を表示し、且つステップ３４において検知された１個
又はそれ以上のエラーが補正可能なものであるか否かの
補正信号１７を表示する。ＥＣＣモジュール１５がワー
ド１３内において何等エラーを検知しない場合には、Ｅ
ＣＣ制御器２０は、エラー信号１６上に表われる値を読
取ることによって、アドレスレジスタ２７の値をチェッ
クし且つ、ステップ３５において、チェックした値が最
も高いアドレス値を持っているメモリ位置に対応するも
のでない場合にはアドレスレジスタ２７をインクリメン
トさせる。そうでない場合には、アドレスレジスタ２７
はリセットされる。次いで、ＥＣＣ制御器２０はアドレ
スレジスタ２７に格納されている（インクリメントされ
た）値に対応する位置から別の読取動作を実施するため
に制御信号６を発生する。
【００２３】ＥＣＣモジュール１５が１個又はそれ以上
の補正可能なエラーを検知する場合には、ＥＣＣモジュ
ール１５は、ステップ３６において、自動的にエラー補
正動作を発生し、ワード１３に対応する補正されたワー
ド１８を発生し、且つその補正されたワード１８をＥＣ
Ｃ制御器２０へ供給する。ＥＣＣ制御器２０は、エラー
信号１６及び補正信号１７上に表われる値を読取ること
によって、ステップ３７において、書込動作を実施して
アドレスレジスタ２７によって識別されたメモリ位置に
おいて補正されたワード１８をＤＲＡＭ２内に書込む。
このように、補正可能なエラーを持っているＤＲＡＭ２
内に格納されているワード１３は補正されたワード１８
によって置換される。その後に、アドレスレジスタ２７
は、ステップ３５において、選択的にインクリメントさ
れるか、又は上述した如くにリセットされる。次いで、
ＥＣＣ制御器２０は、アドレスレジスタ２７内に格納さ
れているインクリメントされた値に対応する位置から別
の読取動作を実施するために制御信号６を発生する。
【００２４】ＥＣＣモジュール１５が少なくとも１個の
補正不可能なエラーを検知する場合には、補正信号１７
は補正不可能なエラーのチェックを表示すべく駆動され
る。ＥＣＣ制御器２０は、補正信号１７上に表われる値
を読取ることによって、ステップ３８において、メモリ
制御器８に対して補正不可能なエラー条件を警告する。
次いで、メモリ制御器８はステップ３９において、それ
に応答して動作を中止するか又は適宜の修復措置を講ず
ることが可能である。
【００２５】理解すべきことであるが、初期的にリセッ
トし且つその後にアドレスレジスタ２７をインクリメン
トさせる代わりに、ＥＣＣ制御器２０は、別法として、
初期的にアドレスレジスタ２７をＤＲＡＭ２における最
も高いアドレス位置へセットし、その後に、ＤＲＡＭ２
における各メモリ位置を介してサイクル動作するために
規則的にアドレスレジスタ２７をデクリメントさせるこ
とが可能である。
【００２６】上述したように、ＥＣＣ制御器２０はＤＲ
ＡＭ２におけるメモリ位置を介してシーケンス動作し、
従って、各メモリ位置内に格納されているワード１３に
関してＥＣＣ動作を実施することが可能である。ＤＲＡ
Ｍ２における各メモリ位置に関しての上述したＥＣＣ動
作を実施するための最大時間期間がＤＲＡＭ２をリフレ
ッシュさせるためのリフレッシュ時間期間よりも短い場
合には、メモリ装置１及び特にＤＲＡＭ２はリフレッシ
ュ回路及び／又はＤＲＡＭ２を規則的にリフレッシュす
るための能力を必要とするものでない場合がある。そう
でない場合には、ハンドシェーク回路２４がＥＣＣ動
作、リフレッシュ動作、通常のメモリアクセス動作を実
施するためのメモリアクセス動作の間で仲裁（調停）を
行うことが可能である。
【００２７】理解すべきことであるが、メモリ装置１は
単一エラー補正及び二重エラー検知（ＳＥＣ／ＤＥＤ）
を使用する標準的なハミングコードを含む多数の異なる
ＥＣＣコーディング技術のうちの任意の１つを使用する
ことが可能で或る。
【００２８】集積回路においては、とりわけ、その中に
おける縮退故障を識別するために通常ビルトイン（内
蔵）自己テスト（ＢＩＳＴ）回路が設けられている。Ｄ
ＲＡＭをテストするための従来のＢＩＳＴ回路は、ＤＲ
ＡＭにおける順番のアドレス位置に関して循環的に読取
動作及び書込動作を実施する。その結果、ＤＲＡＭＢＩ
ＳＴ回路は、典型的に、アドレスレジスタ及び該アドレ
スレジスタを選択的にインクリメント又はデクリメント
させるための回路を包含している。
【００２９】ＢＩＳＴ動作は、典型的に、例えばパワー
アップ又はシステムリセット等の或るテスト時間におい
てのみ実施されるに過ぎないものであるので、ＥＣＣ制
御器２０は、通常動作期間中にＥＣＣ動作を制御するこ
とに加えてテスト時間期間中にＢＩＳＴ動作を実施する
ような形態即ち構成とすることが可能である。例えば、
ＢＩＳＴイネーブル信号ＢＩＳＴ ＥＮは、ＥＣＣ制御
器２０がＤＲＡＭ２に関してＢＩＳＴ動作を実施するか
又はそれに関してＥＣＣ動作を実施する形態とさせるた
めにメモリ装置１へ供給することが可能である。このよ
うに、アドレスレジスタ２７及びそれに対応するインク
リメント／デクリメント回路は、ＢＩＳＴ動作及びＥＣ
Ｃ動作期間中にメモリアクセス動作用のアドレス値を発
生することが可能である。この例示的な実施例は、それ
により、オーバーヘッド回路を減少させる。
【００３０】これに関連して、ＥＣＣ制御器２０及びＥ
ＣＣモジュール１５におけるレジスタは、ＥＣＣ制御器
２０及びＥＣＣモジュール１５のテスト可能性を増加さ
せるために１個又はそれ以上のシリアルスキャンレジス
タの形態とさせることが可能である。
【００３１】理解すべきことであるが、デュアルポート
ＤＲＡＭ２の代わりに、メモリ装置１は例えばデュアル
ポートスタチックランダムアクセスメモリ（ＳＲＡＭ）
等のその他の非揮発性のデュアルポートメモリを有する
ことが可能である。このように、ＥＣＣ制御器２０及び
ＥＣＣモジュール１５は該非揮発性メモリ内のアップセ
ット（単一イベントアップセット又はその他のアップセ
ット）をチェックし且つ補正することが可能である。
【００３２】メモリ装置１の１つの利点は、ＥＣＣ動作
が外部発生源によって開始された通常のメモリアクセス
動作から分離されており、それによりＥＣＣ回路をＤＲ
ＡＭ２と関連するクリチカルなタイミング経路から取除
いていることである。更に、ＥＣＣ回路はＤＲＡＭ２か
ら分離されているか又はその外側に配置されているの
で、ＥＣＣモジュール１５内のコーディング回路はＤＲ
ＡＭ２を再設計することの必要性なしに変化させること
が可能である。更に、理解すべきことであるが、ＥＣＣ
制御器及び／又はＥＣＣモジュール１５は、複数個のＤ
ＲＡＭ又はＤＲＡＭモジュールと共にＥＣＣ動作を実施
するために使用することが可能であり、それにより回路
のオーバーヘッドを減少させる。
【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の例示的実施例に基づくメモリ装置を
示した概略ブロック図。
【図２】 図１のメモリ装置の動作を示したフローチャ
ート。
【符号の説明】
１ メモリ装置 ２ ダイナミックランダムアクセスメモリ（ＤＲＡＭ） ３ 第一ポート ４ 第二ポート ５ アドレス入力バス ７ 双方向入力／出力データバス ８ メモリ制御器 １０ ＥＣＣエンコーダユニット及び／又は回路 １５ ＥＣＣモジュール ２０ ＥＣＣ制御器 ２７ アドレスレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デュアン ジル ローラント アメリカ合衆国， テキサス 75067， ルイスビル， ブリッタニー ドライブ 905 Ｆターム(参考） 5B018 GA02 HA14 QA16

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 メモリ装置において、 外部的に開始されたメモリアクセス動作に対してアクセ
    ス可能な第一ポートを具備すると共に第二ポートを具備
    しているデュアルポートメモリ、 前記デュアルポートメモリの前記第二ポートへ結合され
    ており、前記第二ポートを介しての前記デュアルポート
    メモリから読取ったワードに関してエラーチェック動作
    を実施するエラーモジュール、 前記エラーモジュールへ結合されており、前記第一ポー
    トを介して前記デュアルポートメモリに関して動作され
    るメモリアクセス動作と実質的に並列的に前記デュアル
    ポートメモリ内に格納されている各ワードにおけるエラ
    ーを実質的に規則的に検知するために前記エラーモジュ
    ールを制御するエラー制御器、を有していることを特徴
    とするメモリ装置。
  2. 【請求項２】 請求項１において、前記エラーモジュー
    ルが前記エラー制御器と共同して前記第二ポートを介し
    て前記デュアルポートメモリから読取ったワードに関し
    て補正操作を実施することを特徴とするメモリ装置。
  3. 【請求項３】 請求項２において、前記エラーモジュー
    ルが、前記デュアルポートメモリから読取ったワードに
    関してのエラーチェック動作期間中に前記エラーモジュ
    ールによって検知されたエラーが補正可能であるか否か
    を表わす信号を前記エラー制御器に対して発生すること
    を特徴とするメモリ装置。
  4. 【請求項４】 請求項２において、 前記エラーモジュールは少なくとも１個の補正可能なエ
    ラーを持っている前記デュアルポートメモリから読取っ
    たワードに対して並列ビットからなる補正したワードを
    発生することが可能であり、 前記エラー制御器は、前記エラーモジュールと共同し
    て、前記少なくとも１個の補正可能なエラーを持ってい
    るワードが以前に検索された前記デュアルポートメモリ
    内の位置へ前記補正したワードを書込む、ことを特徴と
    するメモリ装置。
  5. 【請求項５】 請求項１において、前記エラー制御器
    が、エラーチェック動作を実施するために、前記第二ポ
    ートを介して前記デュアルポートメモリから逐次的に各
    ワードを読取るためのアドレッシング及び制御信号を前
    記デュアルポートメモリへ供給することを特徴とするメ
    モリ装置。
  6. 【請求項６】 請求項１において、更に、 格納のために前記メモリ装置へ供給される各グループの
    並列データに対して１個又はそれ以上のコードビットを
    発生するコード発生回路、を有しており、各グループの
    並列データ及び対応する１個又はそれ以上のコードビッ
    トが１個のワードとして前記デュアルポートメモリ内に
    格納されることを特徴とするメモリ装置。
  7. 【請求項７】 請求項１において、更に、 前記エラーモジュールへ結合されており、前記デュアル
    ポートメモリから検索されたワードを格納するキャッシ
    ュ、を有していることを特徴とするメモリ装置。
  8. 【請求項８】 請求項１において、更に、 前記デュアルポートメモリの前記第一ポートへ結合され
    ており、前記第一ポートから前記デュアルポートメモリ
    へアクセスするメモリ制御器、を有していることを特徴
    とするメモリ装置。
  9. 【請求項９】 請求項８において、前記エラーモジュー
    ルが前記デュアルポートメモリから検索したワードが補
    正不可能なエラーを有していることを決定したことを前
    記エラー制御器が前記メモリ制御器に対して警告するこ
    とを特徴とするメモリ装置。
  10. 【請求項１０】 請求項１において、前記エラー制御器
    が、エラーチェック動作を実施するために、前記第二ポ
    ートを介して前記デュアルポートメモリから逐次的に各
    ワードを読取るためのアドレッシング及び制御信号を前
    記デュアルポートメモリへ供給し、前記読取は実質的に
    継続的に発生することを特徴とするメモリ装置。
  11. 【請求項１１】 請求項１において、前記デュアルポー
    トメモリが、 一対のデュアルポートメモリ、を有しており、前記デュ
    アルポートメモリのうちの第一のものはデータのワード
    を格納し、且つ前記デュアルポートメモリのうちの第二
    のものは前記デュアルポートメモリの前記第一のものに
    格納されるワードに対応するコードビットを格納し、前
    記一対のデュアルポートメモリは実質的に並列的にアク
    セスされることを特徴とするメモリ装置。
  12. 【請求項１２】 請求項１において、前記エラー制御器
    は前記デュアルポートメモリから検索されたワードに関
    してエラーチェック及び補正動作を実施し且つ前記デュ
    アルポートメモリに関して内蔵されている自己テスト動
    作を実施するように形態特定可能な回路を有しているこ
    とを特徴とするメモリ装置。
  13. 【請求項１３】 請求項１において、前記エラーモジュ
    ールは前記エラー制御器と共同して前記デュアルポート
    メモリから検索され且つ１個又はそれ以上の補正可能な
    エラーを持っているワードに関してエラー補正動作を自
    動的に実施することを特徴とするメモリ装置。
  14. 【請求項１４】 データを維持する方法において、 第一ポートを介してメモリ装置に関して外部的に開始さ
    れたメモリアクセス動作を実施し、 外部的に開始されたメモリアクセス動作を実施するのと
    実質的に並列的に、第二ポートを介して前記メモリ装置
    内に格納されているワードに関してエラーチェック動作
    を実施する、ことを特徴とする方法。
  15. 【請求項１５】 請求項１４において、エラーチェック
    動作を実施する場合に、前記第二ポートを介して前記メ
    モリ装置内に格納されているワードに関してエラーチェ
    ック及び補正動作を実施することを特徴とする方法。
  16. 【請求項１６】 請求項１５において、前記チェック及
    び補正動作が前記メモリ装置内に格納されている各ワー
    ドに関して実施されることを特徴とする方法。
  17. 【請求項１７】 請求項１６において、前記エラーチェ
    ック及び補正動作が前記メモリ装置内に格納されている
    ワードに関して逐次的に実施されることを特徴とする方
    法。
  18. 【請求項１８】 請求項１５において、 前記エラーチェック及び補正動作が前記メモリ装置から
    検索されたワードにおける補正可能なエラーを検知した
    場合に補正されたワードを発生し、 本方法が、更に、前記メモリ装置から検索され補正可能
    なエラーを持っているワードが格納されていた位置にお
    いて前記補正したワードを前記メモリ装置内に格納させ
    る、ことを特徴とする方法。
  19. 【請求項１９】 請求項１４において、更に、 前記メモリ装置内に格納されているワードに関してエラ
    ーチェック動作を実施することに続いて、少なくとも１
    個のエラーが検知されたか否かを表わすエラー信号を発
    生する、ことを特徴とする方法。
  20. 【請求項２０】 請求項１４において、更に、 前記メモリ装置内に格納されているワードに関してエラ
    ーチェック動作を実施することに続いて、少なくとも１
    個の検知されたエラーが補正可能であるか否かを表わす
    エラー信号を発生する、ことを特徴とする方法。
  21. 【請求項２１】 請求項１４において、 外部的に開始されたメモリアクセス動作を実施すること
    がメモリ書込動作を実施することを包含しており、各メ
    モリ書込動作が前記メモリ装置内に書込むべき並列デー
    タビットのグループに対して１個又はそれ以上のコード
    ビットを発生することを包含しており、前記並列データ
    ビットのグループ及びそれに対応する１個又はそれ以上
    のコードビットが１個のワードを形成し、且つ前記ワー
    ドを前記メモリ装置内へ書込む、ことを特徴とする方
    法。
  22. 【請求項２２】 メモリ装置において、 外部的に発生されたメモリアクセス動作を実施するべく
    適合されている第一ポートを具備すると共に第二ポート
    を具備しているデュアルポートメモリ装置、 外部的に発生されたメモリアクセス動作と実質的に同時
    的に第二ポートを介して前記メモリ装置内に格納されて
    いるワードに関してエラーチェック動作を実施するエラ
    ーチェック手段、を有していることを特徴とするメモリ
    装置。
  23. 【請求項２３】 請求項２２において、更に、 前記エラーチェック手段によって１個又はそれ以上の補
    正可能なエラーを有しているものとして識別されたワー
    ドに関してエラー補正動作を実施するエラー補正手段、
    を有していることを特徴とするメモリ装置。
  24. 【請求項２４】 請求項２２において、更に、 エラーチェック動作が前記デュアルポートメモリから逐
    次的に読取られたワードに関して実施されるように前記
    エラーチェック手段を制御する制御器手段、を有してい
    ることを特徴とするメモリ装置。
  25. 【請求項２５】 請求項２２において、更に、 前記エラーチェック手段によって１個又はそれ以上の補
    正可能なエラーを持っているものとして識別されたワー
    ドに関してエラー補正動作を実施するエラー補正手段、 前記デュアルポートメモリ内に格納されており補正可能
    なエラーを持っているワードが前記エラー補正手段によ
    って発生される補正されたワードによって置換されるよ
    うに前記エラー補正手段を制御する制御器手段、を有し
    ていることを特徴とするメモリ装置。
  26. 【請求項２６】 請求項２２において、更に、 第一ポートを介して前記メモリ装置内に格納すべき並列
    データビットの各グループに対してコードビットを発生
    し且つ並列データビット及び対応するコードビットの各
    グループから１個のワードを形成する手段、 第一ポートを介してコードビットを発生させる手段によ
    って形成される各ワードを前記デュアルポートメモリ装
    置内に格納させるメモリ制御器手段、を有していること
    を特徴とするメモリ装置。
  27. 【請求項２７】 請求項２２において、前記エラーチェ
    ック手段が、前記デュアルポートメモリ装置内に格納さ
    れている１個のワードにおける１つ又はそれ以上のエラ
    ーが検知されたか否かを表わす値を持っている制御信号
    を発生することを特徴とするメモリ装置。
  28. 【請求項２８】 メモリ装置において、 外部的に開始されたメモリアクセス動作が実施される第
    一ポートを具備すると共に第二ポートを具備しているデ
    ュアルポートランダムアクセスメモリ、 前記第二ポートへ結合されており、前記第二ポートを介
    して前記デュアルポートランダムアクセスメモリから読
    取ったワードに関してエラーチェック及びエラー補正動
    作を実施するエラーチェック及び補正回路、 前記エラーチェック及び補正回路及び前記デュアルポー
    トランダムアクセスメモリへ結合されており、前記デュ
    アルポートランダムアクセスメモリ内に格納されている
    各ワードに関して逐次的にエラーチェック動作を実施
    し、補正可能なエラーを持っているワードに関してエラ
    ー補正動作を実施し、且つ前記補正可能なエラーを持っ
    ているワードで前記エラーチェック及び補正回路によっ
    て発生された補正されたワードを置換させるために前記
    エラーチェック及び補正回路を制御するエラー制御器回
    路、を有しており、前記エラーチェック動作は第一ポー
    トを介して前記デュアルポートランダムアクセスメモリ
    に関して実施される外部的に開始されたメモリアクセス
    動作と実質的に同時的に実施されることを特徴とするメ
    モリ装置。
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