JPH0757496A

JPH0757496A - 記憶装置の誤り検出装置及び記憶装置の誤り検出と訂正をおこなう方法

Info

Publication number: JPH0757496A
Application number: JP3041127A
Authority: JP
Inventors: Michael Raynham; マイケル・レイナム
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1990-02-13
Filing date: 1991-02-13
Publication date: 1995-03-03
Also published as: US5127014A

Abstract

(57)【要約】【目的】記憶装置の誤り検出／訂正の効率化と装置全体
の小型化をおこなう。【構成】記憶装置の記憶部と誤り検出／訂正回路を１チ
ップ集積する。誤り検出／訂正が外部データ・バス仕様
に制限されず、高効率である。外部回路が簡単化され記
憶装置全体は小型化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ記憶装置の
誤りを検出し、訂正する方法と装置とに関し、特に多重
語又はページに基づく動的ランダムアクセス記憶装置
（ＤＲＡＭ）のオンチップ・誤り検出／訂正に関する。

【０００２】

【従来の技術と問題点】コンピュータ記憶装置に記憶さ
れたビットは誤りを生じ易い。すなわち記憶装置に記憶
された値が変化してしまうことがある。このような誤り
には“ハード”（すなわち永久的な）誤りと、“ソフ
ト”（すなわち非永久的な）誤りがある。ソフト誤りは
放射性物質の崩壊による放射線や宇宙線などの放射線に
よるものがない。ソフト誤りは経験的に決定できる平均
発生率ではあるが、記憶装置のランダムな記憶域とラン
ダムな時間に出現する。

【０００３】記憶装置内の誤りを検出し、訂正する一般
的な方法には、所望のデータ・ビットに加えて、記憶さ
れたデータ・ビットと関連するひとつ又は複数の誤り訂
正（“ＥＣ”) ビットを記憶しておくものがある。記憶
されたデータ・ビットの誤りの検出又は訂正が可能なＥ
Ｃビットを生成するには多くのアルゴリズムがある。例
えば、ＦｒｅｄｅｒｉｃｋＦ．Ｓｅｌｌｅｒｓ他著の
「ＥｒｒｏｒＤｅｔｅｃｔｉｎｇＬｏｇｉｃＦｏ
ｒＤｉｇｉｔａｌＣｏｍｐｕｔｅｒｓ，」（マグロ
−ヒル出版刊）は誤りの検出に一般的に利用される回路
を開示している。誤りの訂正又は検出は多くのレベルで
実施することができる。例えば、所定数の記憶された誤
り訂正ビットを用いて各ＥＣ周期で多くとも１−ビット
の誤りを検出又は訂正するようにＥＣ機構を構成するこ
とができる。ＥＣ周期ごとに２つ以上の誤りを検出又は
訂正するためには、より多数のＥＣビットを記憶する必
要がある。

【０００４】代表的な誤り訂正方法が１９８８年１月１
２日付けのＰｅｔｅｒｓｏｎ他への米国特許明細書第
４，７１９，６２７号に開示されている。この方法では
行アドレス・ストローブ（ＲＡＳ）及び列アドレス・ス
トローブ（ＣＡＳ）に引き続いて、１１８−ビット語及
び対応する１７−ビットの誤り検出コードがバスを経て
オフチップ誤り検出／訂正素子に伝送される。いずれの
誤り訂正方法でも完了するには限定された時間を必要と
し、従って誤り検出にはコストがかかる。誤り検出に必
要な時間は誤り訂正ビットの数と、いずれかの一つの誤
り訂正周期中に処理されるデータ・ビット数に左右され
る。一般に、各ＥＣ周期でより多くのビットを処理する
ことによって高い効率が達成される。従来の装置では、
単一の周期中に処理できるデータ・ビット及び誤り訂正
ビットの数が少なくとも２つの要因によって限定された
ため、誤り検出の総コストは比較的高かった。第１の要
因は使用される記憶装置アクセス・モードが単一の周期
中にアクセス可能なデータ・ビットと誤り訂正ビットの
数を決定することである。すなわち、行アドレス・スト
ローブ（ＲＡＳ）及び列アドレス・ストローブ（ＣＡ
Ｓ) のような必要な記憶装置アクセス信号をそのつど個
別にアサートすることが必要であった。第２に、従来の
装置はバスを経てデータと誤りビットを伝送する必要が
あったので、バスの帯域幅によって任意の一つのＥＣ周
期中に処理用に伝送できるビット数が限定されたことで
ある。

【０００５】ＥＣ処理の時間コストに加えて、ＥＣビッ
トを記憶するのに使用されるその記憶装置部分はデータ
の記憶には利用できないので、記憶コストも要した。ど
のレベルの訂正（すなわち、１−ビット誤り訂正、２−
ビット誤り訂正等）でも記憶された必要なＥＣビットの
数は誤りチェックされるデータ・ビット数のほぼ減少す
る指数関数である。このため、各ＥＣ周期でチェックさ
れるデータ・ビット数が増大すると、データ・ビットと
ＥＣビットの比率（ひいては利用できる記憶域と利用で
きない記憶域の比率）は減少する。しかし、従来の装置
では周期中に処理されるビット数は（前述のとおり）限
定されていたので、記憶域のコスト、すなわち使用でき
ないＥＣビットと使用できるデータ・ビットとの比率は
比較的高かった。

【０００６】誤り訂正方法ではＥＣ周期あたり所定のビ
ット数しか訂正できない。従って、訂正周期の間に所定
数以上の誤りが累積しないような充分高い周波数で誤り
訂正を行うことが望まれる。この課題を達成するため、
多くの記憶装置システムは全ての記憶域が誤り訂正され
る周期的な“スクラッブ”周期を備えている。このよう
な“スクラッブ”は一般に通常の読出し／書き込みアク
セス中に実行できる誤り訂正に加えて実施することがで
きる。スクラッブ周期中、記憶装置は他の用途には利用
できず、従ってスクラッブ法では誤り訂正の総コストが
高くなる。このような高い総コストを節減する方法の一
つが１９８７年７月２１日付けのＲａｍｓｅｙ他に与え
られた特許の米国特許明細書第４，６８２，３２８号に
開示されている。このアプローチでは、ＤＲＡＭの更新
中にパリティ・チェック（奇偶検査）及びデータ回復が
行われる。しかし、このようなパリティ・チェックの有
用性は各パリティ・チェック周期で検査できるデータ・
ビット数によって限定される。

【０００７】１９８２年６月１５日付けのＭｉｌｌｅｒ
に与えられた米国特許の米国特許明細書第４，３３５，
４５９号は能率と信頼性を高め、コストと電力消費を節
減するためにメモリ・チップ上の誤り訂正回路を提案し
ている。この特許は前述のほとんどの装置と同様に、各
記憶装置のアクセスごとに語のサイズと等しいビット幅
のデータを提供する記憶装置に関するものである。しか
し、新式の記憶装置の中には単数又は複数の幾つかの多
重語モードでアクセスすることができるものがある。す
なわち、アドレス可能な各ユニットごとにＲＡＳ及びＣ
ＡＳを別個にアサートしたり、デアサートしたりするこ
となく、一つ以上のアドレス可能ユニットをアドレスす
ることができるモードである。代表的な記憶装置の場
合、記憶装置の各語がアドレス可能ユニットである。こ
のようなシステムでは、多重語モードによってアクセス
される各語ごとにＲＡＳ及びＣＡＳを別個にアサートし
たり、（デアサートしたり）することなく、一つ以上の
語をアクセスすることができる。多重語記憶装置の例に
は高速ページ・モード記憶装置や、静的列モード記憶装
置がある。多重語モード記憶装置によって、任意の一つ
の記憶周期中にデータ・バスのビット幅よりも大きい多
くのビットをアクセスすることができる。一般にこのよ
うなモードにより記憶装置の全行内の全てのデータをア
クセスすることができる。

【０００８】

【発明の目的】本発明の目的は、誤り検出と訂正の一方
あるいは双方をデータ記憶部と同一の集積回路チップに
集積して、データ・バスに制限されない誤り検出と訂正
を可能にすることである。

【０００９】

【発明の概要】本発明はメモリ・チップ自体に形成され
た誤り検出及び訂正回路の双方又は一方を提供するもの
である。メモリ・チップ上に回路を備えることによっ
て、データ・バスのビット幅よりも大きいビット数で誤
り検出／訂正を行うことができる。本発明は単一チップ
上に多重のパーツを配置する構成と比較して、例えば小
型化できるという利点がある。データ・バスを経て誤り
訂正データを伝送する必要がなくなることによって、誤
り訂正／検出の新規の様式を利用できる。本発明に従っ
て、単一の検出／訂正周期中に、静的列（Ｓｔａｔｉｃ
Ｃｏｌｕｍｎ）、又は高速ページ・モードの動的ラン
ダム・アクセス記憶装置（ＤＲＡＭ）、特に読出し／書
き込み記憶装置の列全体で誤りの訂正を行うことができ
る。訂正周期当たり、より多くのデータの検出／訂正が
行われるので、効率が高まるという利点が得られる。ス
クラッブ周期はリフレッシュ・サイクルの一部として組
み込むことができるので、通常スクラッブ周期と関連す
る総コストが節減される。ハード・エラーは比較的少な
い総コストで訂正できるため、単数又は複数のハード・
エラーを有するメモリ・チップを使用できる。この側面
は１６メガビット（Ｍｂｉｔ）、６４Ｍｂｉｔ、２５６
Ｍｂｉｔ及び１ギガビット（Ｇｂｉｔ）のＤＲＡＭ素
子などの大量記憶素子では極めて重要である。

【００１０】従来の装置の幾つかの問題点を本発明は認
識している。すなわち、高速ページ・モード又は静的列
モード記憶装置のような多重語アクセス・モード記憶装
置を使用して、本発明で可能であることが判明している
効率の向上、その他の利点は従来の誤り訂正回路に備わ
っていないことが認識されている。更に、バスを介して
誤り訂正データを伝送する必要があることが、誤り訂正
及び検出処理の隘路になっていることが認識されてい
る。更に、従来の装置では、記憶装置のアクセス時間は
誤り検出／訂正を行うのに必要な時間によって長くな
る。

【００１１】

【発明の実施例】図３は中央処理装置（ＣＰＵ）１０を
備えたコンピュータ・システムを示している。ＣＰＵは
データ、アドレス及び制御信号を高速システム・バス１
２を経て伝送することによって他の部品と通信する。Ｉ
／０バス・アダプタ１４がシステム・バス１２をＩ／０
バス１６に接続する。Ｉ／０バス１６はデータ、アドレ
ス及び制御信号をディスク制御装置又は図形監視カード
のような単数又は複数個のＩ／０カード１８ａ，１８ｂ
に供給するために使用される。記憶装置サブシステム２
０はシステム・バス１２を経てＣＰＵ１０と通信する。
図３に示すように、記憶装置サブシステム２０はシステ
ム・バス１２から制御、データ及びアドレス信号を受け
る記憶装置制御器２２を備えている。システム・バス１
２は一般にデータ・バス１２ａ，アドレス・バス１２ｂ
及び制御バス１２ｃを含んでいる。各バス１２ａ，１２
ｂ及び１２ｃは種々の帯域幅のものが可能であるが、そ
のうちデータ・バス１２ａが本発明に関しては最も重要
である。

【００１２】一般に、データ・バス１２ａの帯域幅は、
一つ又は２つのバス周期でシステムの１語のビット幅と
等しいビット数がデータ・バス１２ａを介して伝送され
るような幅である。記憶装置制御器２２はＩ／０バス２
４を経て信号をバス送受器（バス・トランシーバ）２６
に供給する。バス送受器はＮ−ビットの群のシステム・
バス１２へデータ送信し、又バス１２からデータを受信
する。ここにＮはシステム・バス１２のデータ・バス部
のバス幅である。記憶装置制御器２２は更に行アドレス
・ストローブ（ＲＡＳ）や、列アドレス・ストローブ
（ＣＡＳ）や書き込み可能化（ＷＥ）信号のようなアド
レス情報及び制御信号をも記憶装置２８に送る。記憶装
置２８はＭ語を記憶するために利用され、各々の語は第
１の領域３０にはＮビットのデータを含み、第２の領域
３２にはＭ語の各々について誤り訂正（ＣＲＣ）Ｐビッ
トを含んでいる。データ線すなわち補助データ・バス３
４はＮビットのデータを記憶装置３０のデータ部分とバ
ス送受器２６の間で伝送するために使用される。

【００１３】誤り訂正コード（ＥＣＣ）チェック／発生
回路３６は信号線３５，３８をそれぞれ介してデータ・
ビット及び対応するＣＲＣビットを受ける。一般に、デ
ータ線３５はデータ・バス幅、すなわちＮ−ビット幅の
バスと等しいバス幅を有する補助データ・バス３４の延
長である。一般に、信号線３８はＣＲＣビット３２のビ
ット幅、すなわちＰ−ビット幅のバスと等しいバス幅を
有するバスである。記憶装置制御器２２は誤り訂正コー
ド（ＥＣＣ）回路に信号線４０を介して誤りチェック／
発生可能信号を送る。ＥＣＣ回路３６は信号線４２を経
てシステム・バス１２に信号を出力し、ハードの、すな
わち訂正不能の誤りが出現したことを指示する。ＥＣＣ
回路３６は更に信号線３８を介して生成されたＣＲＣビ
ットを出力し、かつ場合によっては訂正されたデータを
補助データ・バス３４を介して記憶装置２８に送って記
憶させる。特定の記憶サブシステムごとにＮとＰの値は
変化する。代表的なシステムでは、Ｎは６４であり、Ｐ
は８である。このようなシステムによってＥＣＣ装置は
７２ビットのなかから２つの誤りを検出し、一つの誤り
を訂正することが可能になる。前述のように、米国特許
明細書第４，７１９，６２７号では１７−ビット誤り訂
正コードを用いて１１８−ビット語で訂正を行う方法を
開示している。

【００１４】動作時には、記憶装置制御器２２はデータ
がＤＲＡＭ２８から読み出されるべきか書き込まれるべ
きかを指示する制御信号を受ける。それに応答して、記
憶装置制御器２２は記憶装置２８にアドレス及び制御信
号を送る。記憶装置２８へ読み書きされるデータは同時
にＥＥＣ回路３６に送られる。チェック／発生制御信号
４０に応答して、ＥＣＣ回路３６は読み出されたデータ
に対応するＰＣＲＣビット３２をチェックし、又は書き
込まれているデータに対応するＰＣＲＣビットを発生す
る。読み出し動作中、ＥＣＣ回路３６は対応するＣＲＣ
ビット３２をチェックして、誤りが指示されているかど
うかを判定する。誤りがある場合は、ＥＣＣ回路３６は
可能な場合は誤りを訂正し、訂正されたデータをバス３
４に送って、記憶装置２８に記憶され、かつバス送受器
２６によってシステム・バス１２に伝送されるようにす
る。誤りの訂正が不可能である場合は、ＥＣＣ回路３６
はデータ線４２を経てシステム・バス１２にハード・エ
ラーを示す信号を送る。書き込み動作中は、ＥＣＣ回路
３６は所定のＥＣＣコードに従って書き込まれているデ
ータ・ビットに対応するＰＣＲＣビットを発生する。発
生されたビットは信号線３８を介して記憶装置２８のＣ
ＲＣ部分３２に送られて記憶される。記憶装置２８から
別な語が読み出され、又はそこに書き込まれる場合は、
ＥＣＣ処理は後続の語が同じ行のように連続する位置に
あっても各語ごとに反復される。図３に示すように、任
意のひとつのＥＣＣ周期中にＥＣＣ回路３６に伝送可能
なデータ量は、このデータをＥＣＣ回路３６に送るバス
３５の帯域幅により制限される。

【００１５】図１は本発明に基づく記憶装置サブシステ
ム４８を示している。記憶装置制御器２２及びバス送受
器２６は図３に示したものと同一である。しかし、図１
に示したシステムでは、ＥＣＣチェック及び発生回路は
ＤＲＡＭ記憶アレーチップ５０に形成されている。従っ
て、記憶装置からＥＣＣ回路にデータ及びＣＲＣビット
を送るためのバス３５，３８（図３）は必要ない。ＤＲ
ＡＭ記憶アレーチップ５０はハード・エラー信号を信号
線４２を経てシステム・バス１２に出力する。データ線
３４はデータをＤＲＡＭチップ５０とバス送受器２６と
の間で搬送する。

【００１６】図４に示すように、ＤＲＡＭ記憶アレー５
０で利用できるＤＲＡＭチップ５２は書き込み可能化
（ＷＥ）線５４、列アドレス・ストローブ（ＣＡＳ）、
行アドレス・ストローブ（ＲＡＳ）及び誤り訂正コード
（ＥＣＣ）線６０を経て記憶装置制御器２２から制御信
号を受ける。チップ５２はアドレス（ＡＤＤＲ）線６２
を経て記憶装置制御器２２からアドレスを受ける。多重
化されたアドレスの長さは特定の実施例に応じて変化す
る。図４に示した実施例では、アドレスは１０−ビット
幅である。図４に示したＤＲＡＭはＸ１記憶装置であ
る。Ｘ１記憶装置では、Ｎビット語がＮのＤＲＡＭチッ
プに記憶され、各ＤＲＡＭチップがその語の１ビットを
記憶し、その語のハード・エラー信号は配列内の各ＤＲ
ＡＭからのハード・エラー信号を論理和（ＯＲ）した結
果である。このような構成では例えば各々が２²⁰ビット
を記憶する３２のＤＲＡＭを、各語が３２ビットを有す
る２²⁰語を記憶するために使用できよう。Ｘ１記憶装置
では、データ入力（ＤＩＮ）及びデータ出力（ＤＯＵ
Ｔ）線６４，６６も１ビット幅である。本発明はＸ４，
Ｘ８，Ｘ１６又はそれ以上の実施例を含む他の記憶装置
にも等しく応用でき、その場合、各々のチップが記憶ア
レー５０に記憶された語の４ビット、８ビット、１６ビ
ット又はそれ以上の部分を記憶するために利用される。
このような場合は、データ入力線６４及びデータ出力線
６６は４，８，１６又はそれ以上のビット幅である。メ
モリ・チップ５２は信号線４２を経てハード・エラー信
号を出力するように構成されている。チップ５２はアド
レス線６２から受けたアドレスを保持するための行アド
レス及び列アドレス・バッファ６８と、データ入力及び
データ出力線６４，６６から受け、又はそこに伝送され
るべきデータを保持するためのデータ入力及びデータ出
力・バッファ７２，７４を備えている。バッファ６８，
７０内の行アドレス及び列アドレスは行デコーダ及び列
デコーダ７６，７８に連結され、行及び列アドレスを記
憶アレー８０へと選択するのに利用できる信号へと変換
するようにされている。動作のタイミングは第１及び第
２クロック信号発生器８２，８４により供給されるクロ
ック信号によって制御される。記憶装置のリフレッシュ
はリフレッシュ制御回路８６とリフレッシュ・カウンタ
８８によって制御される。記憶アレー８０から読み出さ
れ、そこに書き込まれるデータは検出増幅器及びＩ／Ｏ
ゲート回路９０によって増幅され、かつラッチされる。
検出増幅器９０は誤り訂正コード（ＥＣＣ）回路９２に
接続されている。ＥＣＣ回路は更に誤り訂正（ＣＲＣ）
ビット９４を記憶するために利用される記憶アレー８０
の一部に連結されている。

【００１７】ＥＣＣ回路９２は記憶アレー８０及び検出
増幅器９０と同一のチップ上にあるので、記憶アレー８
０から読み出され、又はそこに書き込まれるデータはデ
ータ・バスのような外部バスを経てデータを送らなくて
もＥＣＣ回路に供給することができる。その代わりに、
データをＥＣＣ回路９２に搬送するため複数個の直接的
な専用信号機がオン・チップで設けられている。データ
伝送は外部バスの帯域幅によって制限されないので、Ｅ
ＣＣ回路９２はデータ・バスのような外部バスのバス幅
よりも大きいビット数で誤り検出／訂正を実行すること
ができる。図４は該部バスの幅よりも大きいビット数の
ＥＣＣ回路９２を供給する１実施例を示している。

【００１８】図１及び４に示したシステムでは、外部バ
ス、例えばシステム・バス１２、又は信号線３４は１語
の幅に等しい幅、例えば６４ビットのバス幅を有してい
る。しかし、記憶アレー８０はＥＣＣ回路９２が記憶ア
レー８０の全行にアクセスできるように構成されてい
る。図４に示した実施例では、記憶アレー８０の行は２
０４８ビットを含んでいる。後に詳述するように、行が
アクセスされると、記憶アレー８０の行内の２０４８ビ
ットの全てが検出増幅器９０に送られる。オン・チップ
信号線を利用して、検出増幅器内の２０４８ビットの全
てがＥＣＣ回路９２に送られる。ＥＣＣ回路９２はオン
・チップ線によって記憶アレー９４のＣＲＣ部に接続さ
れている。このように、図４に示した構成では単一のＥ
ＣＣ周期中（すなわちＥＣＣ信号６０の一度の出現中）
に誤り検出／訂正を受けるビット数は２０４８である。
図４で示した例では、このことは単一のＥＣＣ周期中に
記憶アレー８０の一つの行全体で誤りの訂正／検出が行
われることを示している。図４に示した実施例では、２
０４８の訂正データ・ビットと連結して１３のＣＲＣビ
ットが使用される。それによって、公知の誤り訂正アル
ゴリズムを利用して２０４８ビットのなかから２つまで
の誤りの検出と、１つの誤りの修正が可能である。オン
・チップＥＣＣはＥＣＣ周期ごとに他のデータ・ビット
数及び訂正ビット数とも互換性がある。周期ごとのデー
タ・ビット数を縮小し、及び（又は）ＣＲＣビット数を
増大することによって、ＥＣＣ周期ごとに一層多くの誤
りを検出することができる。

【００１９】本発明は記憶装置のページ、もしくは行に
高速アクセス可能に構成された形式の記憶装置の利点を
完全に活用している。このような形式の記憶装置の例は
静的列モード記憶装置、又は高速ページ・モード記憶装
置である。これらの記憶装置は行アドレスを供給するこ
とによって記憶装置のページもしくは行を選択できるよ
うに構成されているが、従来の誤り検出装置は記憶装置
の行をこのように活用するという利点を構えていない。
このように、従来の装置では、記憶装置は行形式で選択
できるものの、誤りの検出は選択された行の全てでは行
われなかった。一般には、誤りの検出は語長又はデータ
・バス１２ａのような外部バスの幅と等しいビット数で
行われた。本発明は行アドレスで選択できる記憶装置部
分の全体で好適に誤り検出を実行する。このように、本
発明に基づき、誤り検出周期を実行する際に列アドレス
を選択する必要がない。

【００２０】図５は本発明の誤り訂正回路の動作中に使
用される種々の信号のタイミングを示している。図５の
タイミング図は書き込み周期、読み出し周期またはリフ
レッシュ／スクラッブ周期に適用できる。図５は記憶装
置アクセス周期のページ・エントリ部１０２とページ・
イクシット部１０４を示している。ページ・エントリ部
１０２とページ・イクシット部１０４との間にはアクセ
ス部１０６があり、その間に記憶装置からの読み出し又
はそこへの書き込み、記憶装置リフレッシュを通常の態
様で行うことができる。アクセス部の間は行のデータは
ＥＣ回路とは独立して、すなわちＥＣのコストを必要と
せずにアクセス可能である。ページ・エントリ部１０２
はアドレス・バス６２に行アドレス１０８を配すること
によって初期状態設定される。行アドレス１０８がアド
レス・バス６２上にある間、ＲＡＳ信号１１０がアサー
トされる。ＲＡＳ信号１１０のアサートによって、最初
のクロック信号８２が開始し、行デコーダ７６が記憶ア
レー８０の５１２の行の１つの行をアクセスするための
信号を供給するようにさせる。ＲＡＳ信号１１０のアサ
ートに引き続き、ＥＣＣ使用可能信号１１２がアサート
される。ＥＣＣ信号の出現中に引き続き書き込み可能信
号１１４がアサートされることによって、検出増幅器９
０によってアドレスされ、検出された行がＥＣＣ回路９
２にランチされる。ＥＣＣ回路９２は公知の回路とアル
ゴリズムを利用してアドレスされた行内の２０４８のデ
ータ・ビット内に存在する誤りを検出する。ＥＣＣが誤
りを訂正できる場合は、すなわち所定数以上の誤りがな
い場合は、ＥＣＣ回路はＥＣＣを検出増幅器９０に接続
する線に訂正されたデータを送る。ＥＣＣが出現中に書
き込み可能信号１１６が消滅すると、ＥＣＣによって訂
正された行は検出増幅器９０にラッチされる。ＥＣＣに
よって訂正できるよりも多くの誤りが検出された場合
は、ＥＣＣはその状態を示す信号を線４２上に供給す
る。ＲＡＳがアサートされている間にＥＣＣ使用可能信
号が消滅すると、記憶装置の読みだし、書き込み及びリ
フレッシュが行われる記憶装置周期１０６が開始する。
ＴｏｓｈｉｂａＡｍｅｒｉｃａより１９８８年３月に
刊行のＭＯＳＭｅｍｏｒｙｐｒｏｄｕｃｔｓＤａ
ｔａＢｏｏｋに記載されているような任意の形式の標
準形ＤＲＡＭ読み出し／書き込みリフレッシュ信号を利
用できる。

【００２１】記憶装置周期１０６のアクセス部分の後、
ページ・イクシット１０４が開始される。ページ・イク
シット部１０４はＥＣＣ使用可能モード１２２のアサー
トとともに開始される。ＥＣＣ信号がアサート中に書き
込み可能信号１２４が引き続いてアサートされると、検
出増幅器に現在記憶されている行がＥＣＣ回路９２にラ
ッチされる。前述のとおり、ＥＣＣ回路９２は２０４８
ビットの行の誤りを検出し、訂正する。ＥＣＣはアクセ
ス部分（１０６）の間に記憶装置に書き込まれた任意の
データに対応する適宜のＣＲＣビットを生成する。書き
込み可能信号１２６が消滅すると、訂正された行が検出
増幅器９０に送られ、かつ誤りの数がＥＣＣによって訂
正可能な誤り数を超える場合は、信号線４２にその状態
を示す信号が送られる。ＲＡＳ信号１２８とＥＣＣ使用
可能信号１３０の消滅に続いて、検出増幅器９０内の訂
正されたデータが記憶アレー８０内に再度読み込まれ、
記憶アレーに書き込まれた任意のデータに対応する生成
されたビットを含め、適宜の１３−ビットのＣＲＣコー
ドが記憶装置９４のＣＲＣ部内に読み込まれる。

【００２２】別の実施例では、周期のＥＣＣ部、すなわ
ちページ・エントリ部１０２及びページ・イクシット部
１０４の双方又は一方は、ある種の記憶装置アクセス中
に削除されることができる。例えば、読み出し動作だけ
が行われている記憶装置アクセス中（例えばキャッシュ
のライン・フィル動作中）、周期のページ・イクシット
部１０４の間の誤り検出は、記憶装置に新たなデータが
書き込まれていないので削除することができる。

【００２３】図６は本発明に基づく誤り訂正の方法を示
した流れ図である。この方法に基づき、先ず行アドレス
がアドレス・バスに配される（１４０）この行アドレス
はデコードされ、デコードされたアドレスは記憶アレー
に送られてアドレス指定された行のアクセスが可能にな
る。ＥＣＣ使用可能信号がアサートされ（１４４）、記
憶アレー８０から検出増幅器９０へと行が送られる（１
４６）。この行は誤りが検出したかどうかを判定する
（１５０）ためＥＣＣ回路にラッチされる（１４８）。
誤りが検出されない場合は、ＥＣＣは消滅する（１５
２）誤りが検出された場合は、ＥＣＣは誤りが訂正可能
であるかどうかを決定し（１５３）、可能な場合は訂正
されたデータを送る。（１５４）誤りが修正不能である
場合は、信号線４２上に誤りフラグが送られる（１５
６）。回復不能の誤りがある場合は、記憶装置の周期を
終了することが好ましく、従ってＥＣＣ使用可能信号は
デアサートし（１５８）、記憶周期は終了する（１６
０）。誤りがない場合、又は誤りが既に訂正されている
場合は、ＥＣＣのデアサート（１５２）に引き続いてＥ
ＣＣ周期１４８−１５４が第一のＥＣＣ（すなわちペー
ジ・エントリ部１０２）又は第２のＥＣＣ（すなわちペ
ージ・イクシット部１０４）周期なのかが決定される。
先行のＥＣＣ周期がページ出口部１０４の間であった場
合は、記憶アレーアクセス周期は終了する（１６２）。
先行のＥＣＣ周期がページ・エントリ部の間にあった場
合は、ＥＣＣ周期の後に標準の読み出し、書き込み又は
リフレッシュ周期が続く（１６６）。標準の読み出し、
書き込み又はリフレッシュ周期に続いて、読み出し、書
き込み又はリフレッシュ周期中に書き込み動作がなされ
たかどうかが判定される（１６８）。書き込みがなされ
ていない場合は、それ以上のＥＣＣ周期は必要がないの
で記憶アレー・アクセス周期は終了することができる
（１７０）。書き込み周期があった場合は、引き続きＥ
ＣＣ周期が実行される（１７２）。

【００２４】前述の説明に鑑み、本発明の多くの利点が
明らかである。各ＥＣＣ周期で訂正されるビット数が外
部バスのバス幅によって制限されないので、誤り訂正に
関連するコストは節減される。誤り訂正が低いコストで
実行されるので、より高次の誤り訂正、例えばＥＣＣ周
期ごとに３つの誤り検出と２つの誤り訂正が可能であ
る。誤り、特に複数の誤りを効率よく訂正できることに
よって、ひとつ又はそれ以上の判明しているハード誤り
を有する記憶装置チップを製造することができる。従っ
て、本発明によって記憶装置チップの有効な生産高を増
大することができる。何故ならば、周知のハード・エラ
ーを有する記憶装置チップはそのような誤りが適正に訂
正可能であることがわかれば販売することができるから
である。本発明は記憶装置の周期、すなわちＲＡＳのア
サート中に誤りを生じやすい部分のほとんどと関連して
誤り訂正を行うものである。好適にはＥＣＣはＣＡＣが
出現している、周期の比較的誤りを生じ難い部分では実
行されない。本発明は単一の記憶装置周期中に記憶装置
の全行へのアクセスが可能であるように構成された静的
列モード記憶装置、又は高速ページ・モード記憶装置の
ような記憶装置の利点を活用している。

【００２５】ＤＲＡＭチップはＥＣＣ回路を含めること
によって複雑さを増すが、それに対応してＥＣＣ制御の
重荷が軽くなるので記憶装置制御器は簡単になる。説明
してきたオン・チップＥＣＣは備えられたＥＣＣオン・
チップ回路を使用しなければ修正なしで従来形のＤＲＡ
Ｍチップの代わりに訂正せずに、新規のＤＲＡＭチップ
を使えるという意味で互換性がある。ＤＲＡＭチップ上
に形成することができる。同様に、本発明のＤＲＡＭチ
ップと装備しようとする記憶装置サブシステムも、この
場合は、誤り訂正機能はないものの、従来のＤＲＡＭチ
ップと互換性がある。オン・チップでＥＣＣ回路を備え
ることによって、外部のＥＣＣチップを有する構成より
も電力消費が少なく、記憶装置の構造を一層コンパクト
にすることができる。

【００２６】開示した本発明には多くの変更と修正が可
能である。記憶装置制御器を別個のチップとして備える
こともでき、又は記憶装置及びＥＣＣ回路とオン・チッ
プで備えることもできる。ある種の環境では、ペ−ジ、
エントリ部１０２又はペ−ジ、イクシット部１０４を削
除することができる。例えば、リフレッシュ／スクラッ
ブ周期中だけ誤り訂正を行うこともできよう。オン・チ
ップＥＣＣは行と列による以外のアクセスを行う記憶装
置、又は周期ごとに１行以上のアクセスを行う記憶装置
と接続して使用することができる。ＥＣＣ回路は例えば
Ｘ４ＤＲＡＭ機講用の１／４行のように各ＥＣＣ周期中
に１行以下の行で誤りの検出／訂正を行うように構成す
ることもできる。本発明に基づくＥＣＣ回路は各ＥＣＣ
周期中に訂正を試みるようにも構成でき、又は誤りが検
出された場合だけ、又は検出された誤りが訂正可能であ
る場合だけデ−タ訂正を試みるようにも構成できる。本
発明ＥＣＣ回路は誤り検出と誤り訂正の両方をオン・チ
ップで行うようにも、又は誤り検出はオン・チップで行
い、誤り訂正は必要ならばオフ・チップで行うようにも
構成できる。これまでの説明は各々の行（又は”ペ−
ジ”）に行の誤りのチェックと訂正用のＥＣＣビットを
加えた記憶装置に関して行ってきたが、各々の行を区分
化することも可能であろう。例えば、各行を４、８、１
６又はそれ以外の数に区分して、各々に独立したＥＣＣ
回路を備えることも可能であろう。その場合、各々の区
分からのハード・エラーの指示を論理和様式で結合し
て、ハード・エラーの状態線を形成することができよ
う。このような構成はより大規模な記憶装置で有用であ
るものと期待される。

【００２７】本発明をこれまで好適な実施例、及びその
種々の修正と変更に基づいて説明してきたが、当業者に
は明白であるように、他の修正や変更も可能である。

【００２８】

【発明の効果】以上詳述したように、本発明の実施によ
りオンチップの誤り検出及び訂正が可能となる。従っ
て、外部データ・バスの制限がなく容易に効率の高い誤
り検出及び訂正が可能となる。多数の記憶ビットを１時
に処理できるようにも構成されるので高速化される。記
憶装置制御装置も簡単化される。

【図面の簡単な説明】

【図１】本発明の１実施例の記憶装置のブロック図であ
る。

【図２】コンピュータ・システムのブロック図である。

【図３】従来システムにおける誤りチェック回路と他の
サブシステムとの関係を示す図である。

【図４】本発明の１実施例と関連して用いられるＤＲＡ
Ｍの各部位を示すブロック図である。

【図５】本発明の一実施例において用いられる各種信号
のタイミング図である。

【図６】本発明の一実施例の誤り訂正方法のフロー図で
ある。

Claims

【特許請求の範囲】

【請求項１】中央処理装置（１０）と記憶装置（２０）
と該両者を接続する第１の数のビット幅を有するデータ
・バス（１２ａ）とから成るコンピュータ・システムに
おいて、前記記憶装置における誤りを検出するため、後
記（イ）乃至（ロ）より成り（ハ）の特徴を有する記憶
装置の誤り検出装置。（イ）ビットを格納するためのランダム・アクセス記憶
装置（８０）。（ロ）前記記憶装置から第２の数のデータ・ビットと第
３の数の誤りビットを受信し前記第２の数のデータ・ビ
ット中で誤りが検出されたときは第１の信号を発生する
誤り検出装置（９２）。（ハ）前記第１の数より前記第２の数が大きく、前記デ
ータ・バスのビット幅より誤り検出が行われる前記デー
タ・ビットの数が大きい。
【請求項２】コンピュータ・システムにおける後記
（イ）、（ロ）より成る記憶装置の誤り検出装置。（イ）ビットを格納するために動的ランダム・アクセス
記憶装置（ＤＲＡＭと呼称する）（８０）を構成するた
めの行と列。記ＤＲＡＭは単一集積回路チップ上に形成
され、前記憶装置は前記記憶装置の全ての行をアクセス
する手段を包含する。（ロ）前記ＤＲＡＭからデータを受信し、該受信したデ
ータの全ての誤りの少くとも第１番目の誤りを検出する
誤り検出回路（９２）。該誤り検出回路の全体は実質的
に前記チップ上にある。
【請求項３】コンピュータのメモリ装置に適用される後
記（イ）乃至（ロ）より成る記憶装置の誤り検出装置。（イ）行アドレスと列アドレスによりアドレスされる記
憶位置にビットを格納するための動的ランダム・アクセ
ス記憶装置（ＤＲＡＭと呼称する）。前記行アドレスを
一定に保ったまま前記列アドレスを変え第１の数の最大
のビットがアクセスされる。（ロ）前記第１の数と同数のビットを有するデータ・ビ
ットの第１グループを受信し、該第１グループ内の誤り
の少くとも第１番目の誤りを検出したとき信号（４２）
を発生する誤り検出手段（９２）。前記ＤＲＡＭの１行
全体に対する誤り検出は１検出動作で行われる。
【請求項４】行アドレスと列アドレスによってアドレス
される記憶位置にビットを格納するための記憶アレー
（８０）と前記行アドレスを一定に保ちつつ前記列アド
レスを変えてアクセスできる第１の数のビットと、ビッ
トを受信して該ビット中の誤りを検出する誤り検出装置
（９２）とを含むコンピュータの記憶装置における後記
（イ）乃至（ニ）のステップを含む記憶装置の誤り検出
と訂正をおこなう方法。（イ）第１の行アドレスをアサートするステップ。（ロ）前記第１の行アドレスがアサートされている間に
列アドレスのストローブをアサートするステップ。（ハ）前記誤り検出装置（９２）に少くとも前記第１の
数のビットを各ビット実質的に同時に入力するステッ
プ。（ニ）前記第１の数のビットにおいて前記誤り検出装置
が少くとも第１番目の誤りを検出した時第１の信号（４
２）を発生するステップ。
【請求項５】累積ソフト誤りを訂正するため、後記
（イ）乃至（ニ）のステップを含むリフレッシュつき行
アクセス記憶装置（８０）の少くとも１部分を訂正する
ための記憶装置の誤り検出と訂正をおこなう方法。（イ）前記１部分の各行に行アドレスを与えるステッ
プ。（ロ）前記（イ）のステップに引きつづいて行アドレス
・ストローブをアサートとし前記記憶装置（８０) の行
をアクセスするステップ。（ハ）行をアクセス中に前記行アドレスによりアドレス
された前記行に誤り訂正をおこなうステップ。（ニ）前記行アクセス中に前記行アドレスによってアク
セスされた前記行をリフレッシュするステップ。該ステ
ップ中で前記行のリフレッシュと前記誤り訂正動作間の
前記行の再アクセスを要しない。