JPH06101240B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH06101240B2 JPH06101240B2 JP60080155A JP8015585A JPH06101240B2 JP H06101240 B2 JPH06101240 B2 JP H06101240B2 JP 60080155 A JP60080155 A JP 60080155A JP 8015585 A JP8015585 A JP 8015585A JP H06101240 B2 JPH06101240 B2 JP H06101240B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- signal
- output
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリに係り、特に誤り訂正符号によ
るデータ訂正機能を有する半導体メモリに関する。
るデータ訂正機能を有する半導体メモリに関する。
半導体メモリのソフトエラー対策として、山田他、“ア
・サブミクロン・ブイ・エル・エス・アイ・メモリ・ウ
イズ・ア・4b−アツト−ア−タイム・ビルト・イン・イ
ー・シー・シー・サーキツト",アイ・エス・エス・シー
・シー，ダイジエスト・オブ・テクニカル・ペーパー
ズ,pp104−105,1984年２月刊（Yamada,J.,et.al.“A Su
bmicron VLSI Memory with a 4b-at-a-Time Built in E
CC Circuit"ISSCC Digest of Technical Papers,pp.104
−105,Feb.1984）に記載のように、誤り訂正符号（以下
ECCと略す）による冗長ビツトを付加し、符号化・復合
回路をチツプ上に設けてデータの訂正を行う方法があ
る。この方式を採用する場合、符号化・復合回路の規模
が問題になるが、ECCとして巡回符号を用い、その性質
を利用してシリアルに符号化・復合を行うようにすれ
ば、回路規模は小さくてすむ。これは特にデータの読み
出し、書き込みをシリアルに行うメモリに対して有効で
ある。しかし、この方式には次のような問題点がある。
書き込みの際には符号化回路をｎサイクル動作させれば
よいが、読み出しの際には復合回路をシンドローム生成
にｎサイクル、誤り訂正にｎサイクル、計2nサイクル動
かさなければならない。このように読み出しと書き込み
とでアクセス時間が異なるため、ユーザにとつては使い
にくいメモリとなつてしまう。
・サブミクロン・ブイ・エル・エス・アイ・メモリ・ウ
イズ・ア・4b−アツト−ア−タイム・ビルト・イン・イ
ー・シー・シー・サーキツト",アイ・エス・エス・シー
・シー，ダイジエスト・オブ・テクニカル・ペーパー
ズ,pp104−105,1984年２月刊（Yamada,J.,et.al.“A Su
bmicron VLSI Memory with a 4b-at-a-Time Built in E
CC Circuit"ISSCC Digest of Technical Papers,pp.104
−105,Feb.1984）に記載のように、誤り訂正符号（以下
ECCと略す）による冗長ビツトを付加し、符号化・復合
回路をチツプ上に設けてデータの訂正を行う方法があ
る。この方式を採用する場合、符号化・復合回路の規模
が問題になるが、ECCとして巡回符号を用い、その性質
を利用してシリアルに符号化・復合を行うようにすれ
ば、回路規模は小さくてすむ。これは特にデータの読み
出し、書き込みをシリアルに行うメモリに対して有効で
ある。しかし、この方式には次のような問題点がある。
書き込みの際には符号化回路をｎサイクル動作させれば
よいが、読み出しの際には復合回路をシンドローム生成
にｎサイクル、誤り訂正にｎサイクル、計2nサイクル動
かさなければならない。このように読み出しと書き込み
とでアクセス時間が異なるため、ユーザにとつては使い
にくいメモリとなつてしまう。
本発明の目的は、前述の問題点を解決し、誤り訂正機能
をもつ半導体メモリをユーザにとつて使いやすいものに
する手段を提供することにある。
をもつ半導体メモリをユーザにとつて使いやすいものに
する手段を提供することにある。
上記目的を達するためには、メモリ側から、読み出しも
しくは書き込みの準備が完了したことを示す信号を出す
ようにすればよい。ユーザはこの信号が出されたことを
検出した後にデータの読み出しもしくは書き込みを行う
ようにすればよい。
しくは書き込みの準備が完了したことを示す信号を出す
ようにすればよい。ユーザはこの信号が出されたことを
検出した後にデータの読み出しもしくは書き込みを行う
ようにすればよい。
以下、本発明の一実施例を第１図により説明する。これ
は、Ｎ本のワード線W0〜WN-1、Ｍ（例えば７）本のデー
タ線D0〜D6、NM（＝7N）個のメモリセルMC00〜MCN-1,6
をもつ、ダイナミックメモリである。ワード線はデコー
ダ10によつてランダムに選択できるが、データ線はクロ
ツク▲▼に同期して動くシフトレジスタ20によ
つてシリアルに選択する。したがつて、データの読み出
し、書き込みは▲▼に同期して１ビツトずつシ
リアルに行う。
は、Ｎ本のワード線W0〜WN-1、Ｍ（例えば７）本のデー
タ線D0〜D6、NM（＝7N）個のメモリセルMC00〜MCN-1,6
をもつ、ダイナミックメモリである。ワード線はデコー
ダ10によつてランダムに選択できるが、データ線はクロ
ツク▲▼に同期して動くシフトレジスタ20によ
つてシリアルに選択する。したがつて、データの読み出
し、書き込みは▲▼に同期して１ビツトずつシ
リアルに行う。
また、このメモリは誤り訂正符号（以下ECCと略す）に
よるデータ訂正機能を有している。ECCとしては、ここ
では簡単のため、情報点数4,検査点数３の巡回ハミング
符号を用いているが、もちろん他の符号でも本発明は適
用可能である。７本のデータ線のうち、D0〜D3が情報ビ
ツト記憶用、D4〜D6がECC用の冗長ビツト記憶用であ
る。ECC用の冗長ビツトの付加は符号化回路24で、誤り
の訂正は復合回路25で行う。これらはいずれも、巡回符
号の性質を利用して、駆動信号φECに同期してシリアル
に符号化もしくは復合を行う回路である。
よるデータ訂正機能を有している。ECCとしては、ここ
では簡単のため、情報点数4,検査点数３の巡回ハミング
符号を用いているが、もちろん他の符号でも本発明は適
用可能である。７本のデータ線のうち、D0〜D3が情報ビ
ツト記憶用、D4〜D6がECC用の冗長ビツト記憶用であ
る。ECC用の冗長ビツトの付加は符号化回路24で、誤り
の訂正は復合回路25で行う。これらはいずれも、巡回符
号の性質を利用して、駆動信号φECに同期してシリアル
に符号化もしくは復合を行う回路である。
このメモリの書き込み時の動作を第２図に従つて説明す
る。外部からチツプセレクト信号▲▼が印加される
と、タイミングパルス発生回路１は、まずアドレスバツ
フア駆動信号φAを出す。アドレスバツフアはこれを受
けて、アドレス端子A0〜Am-1からアドレス信号を取り込
み、デコーダ10に送る。次に、タイミングパルス発生回
路１は、ワード線駆動信号φX、続いてセンスアンプ駆
動信号φSAを出す。φXによつて１本の（デコーダ10に
よつて選択された）ワード線が選択され、そのワード線
上のメモリセルから各データ線にデータが読み出され、
φSAによつてそれらがセンスアンプSA0〜SA6により増幅
される。
る。外部からチツプセレクト信号▲▼が印加される
と、タイミングパルス発生回路１は、まずアドレスバツ
フア駆動信号φAを出す。アドレスバツフアはこれを受
けて、アドレス端子A0〜Am-1からアドレス信号を取り込
み、デコーダ10に送る。次に、タイミングパルス発生回
路１は、ワード線駆動信号φX、続いてセンスアンプ駆
動信号φSAを出す。φXによつて１本の（デコーダ10に
よつて選択された）ワード線が選択され、そのワード線
上のメモリセルから各データ線にデータが読み出され、
φSAによつてそれらがセンスアンプSA0〜SA6により増幅
される。
次に、タイミングパルス発生回路１は、信号φSを出し
て、入出力制御回路３を起動する。この入出力制御回路
３は、データの読み出し、書き込みを制御する回路であ
つて、第１図に示すように、遅延回路30,インバータ31,
セレクタ32,カウンタ33,および制御回路34から成る。遅
延回路30は、入力信号から適当な時間だけ遅延した信号
（φY，φSR等）を出す回路である。遅延回路30の入力
信号としては、外部クロツク▲▼と自分自身の
出す信号をインバータ31で反転させた信号φEとをセレ
クタ32によつて切り換えるようになつている。カウンタ
33は、信号を発生した回数を数えるためのものであり、
制御回路34は33の出力を受けてセレクタ32の切換えを行
う回路である。
て、入出力制御回路３を起動する。この入出力制御回路
３は、データの読み出し、書き込みを制御する回路であ
つて、第１図に示すように、遅延回路30,インバータ31,
セレクタ32,カウンタ33,および制御回路34から成る。遅
延回路30は、入力信号から適当な時間だけ遅延した信号
（φY，φSR等）を出す回路である。遅延回路30の入力
信号としては、外部クロツク▲▼と自分自身の
出す信号をインバータ31で反転させた信号φEとをセレ
クタ32によつて切り換えるようになつている。カウンタ
33は、信号を発生した回数を数えるためのものであり、
制御回路34は33の出力を受けてセレクタ32の切換えを行
う回路である。
さて、起動信号φSを受けると、制御回路34はただちに
準備完了信号▲▼を出す。これは、メモリが
データの読み出し、書き込み（ここでは書き込み）が可
能な状態になつたことを示す信号であり、ユーザにクロ
ツク▲▼の印加を要求するものである。
準備完了信号▲▼を出す。これは、メモリが
データの読み出し、書き込み（ここでは書き込み）が可
能な状態になつたことを示す信号であり、ユーザにクロ
ツク▲▼の印加を要求するものである。
クロツク▲▼がローレベルになると、（セレク
タ32はあらかじめ▲▼側を選択する状態になつ
ているので）遅延回路30は、まずデータ線選択信号
φY、および入力バツフア駆動信号φIBを出す。データ
線選択回路21は、φYを受けてデータ線D0を選択する
（シフトレジスタ20はD0が選択される状態に初期設定さ
れている）。入力バツフア22は、φIBを受けるとデータ
入力端子Dinからデータを取り込み、符号化回路24に送
る。次に、遅延回路30は、符号化・復合回路駆動信号φ
ECを出す。符号化回路24は、φECを受けて入力バツフア
22から送られて来たデータをそのままデータ線（前述の
ようにこのときD0が選択されている）に送り出し、同時
に冗長ビツトの計算を行う。
タ32はあらかじめ▲▼側を選択する状態になつ
ているので）遅延回路30は、まずデータ線選択信号
φY、および入力バツフア駆動信号φIBを出す。データ
線選択回路21は、φYを受けてデータ線D0を選択する
（シフトレジスタ20はD0が選択される状態に初期設定さ
れている）。入力バツフア22は、φIBを受けるとデータ
入力端子Dinからデータを取り込み、符号化回路24に送
る。次に、遅延回路30は、符号化・復合回路駆動信号φ
ECを出す。符号化回路24は、φECを受けて入力バツフア
22から送られて来たデータをそのままデータ線（前述の
ようにこのときD0が選択されている）に送り出し、同時
に冗長ビツトの計算を行う。
クロツク▲▼がハイレベルに戻ると、遅延回路
31は、シフトレジスタ駆動信号φSR、およびカウンタ駆
動信号φCTを出す。シフトレジスタ20はφSRによつてシ
フトされ、データ線D1が選択される状態になる。カウン
タ33（出力が“0"になるように初期設定されている）は
φECによつてカウントアツプされ、その出力は“1"とな
る。
31は、シフトレジスタ駆動信号φSR、およびカウンタ駆
動信号φCTを出す。シフトレジスタ20はφSRによつてシ
フトされ、データ線D1が選択される状態になる。カウン
タ33（出力が“0"になるように初期設定されている）は
φECによつてカウントアツプされ、その出力は“1"とな
る。
次に▲▼がローレベルになつたときには、デー
タ線D1への書き込みが行われる。次に▲▼がハ
イレベルに戻つたときには、シフトレジスタ20は再度シ
フトされてデータ線D2が選択される状態になり、カウン
タ33は再度カウントアツプされてその出力は“2"とな
る。
タ線D1への書き込みが行われる。次に▲▼がハ
イレベルに戻つたときには、シフトレジスタ20は再度シ
フトされてデータ線D2が選択される状態になり、カウン
タ33は再度カウントアツプされてその出力は“2"とな
る。
同様のことがあと２回繰り返され、データ線D2，D3への
書き込みが行われる。この時点で、シフトレジスタ20は
データ線D4が選択される状態に、カウンタ33は出力が
“4"になつている。また、符号化回路24は冗長ビツトの
計算を完了し、結果を回路内に蓄積している。
書き込みが行われる。この時点で、シフトレジスタ20は
データ線D4が選択される状態に、カウンタ33は出力が
“4"になつている。また、符号化回路24は冗長ビツトの
計算を完了し、結果を回路内に蓄積している。
カウンタ33の出力が“4"になると、制御回路34はセレク
タ32をφK側に切り換える。その結果、遅延回路30,イン
バータ31およびセレクタ32がいわゆるリングオシレータ
となり、発振を始める。発振が続いている間、遅延回路
30は、▲▼が印加されたときと同様に信号を出
し続ける（ただし、φIBは出さない）。したがつて、デ
ータ線はD4，D5，D6の順に選択される。また、符号化回
路24は、φECが印加される毎に、回路内に蓄積していた
冗長ビツトを１ビツトずつ出す。その結果、冗長ビツト
はD4，D5，D6に順に書き込まれる。
タ32をφK側に切り換える。その結果、遅延回路30,イン
バータ31およびセレクタ32がいわゆるリングオシレータ
となり、発振を始める。発振が続いている間、遅延回路
30は、▲▼が印加されたときと同様に信号を出
し続ける（ただし、φIBは出さない）。したがつて、デ
ータ線はD4，D5，D6の順に選択される。また、符号化回
路24は、φECが印加される毎に、回路内に蓄積していた
冗長ビツトを１ビツトずつ出す。その結果、冗長ビツト
はD4，D5，D6に順に書き込まれる。
カウンタ33の出力が“7"になると、制御回路34はセレク
タ32を▲▼側に切り換え、発振を停止させる。
タ32を▲▼側に切り換え、発振を停止させる。
次に、読み出し時の動作を第３図に従つて説明する。外
部からチツプセレクト信号▲▼が印加されてから、
起動信号φSが出るまでの動作は書き込みの場合（第２
図）と同様であるので説明を省略する。
部からチツプセレクト信号▲▼が印加されてから、
起動信号φSが出るまでの動作は書き込みの場合（第２
図）と同様であるので説明を省略する。
制御回路34は、起動信号φSを受けると、セレクタ32を
φE側に切り換える（この時点では準備完了信号▲
▼は出さない）。これにより、遅延回路30,イン
バータ31,スイッチ32から成るリングオシレータが発振
を始める。発振が継続している間、遅延回路30は、デー
タ線選択信号φY，シフトレジスタ駆動信号φSR，カウ
ンタ駆動信号φCT、および符号化・復合回路駆動信号φ
ECを発生し続ける。前述の書き込みの場合と同様に、デ
ータ線はD0，D1，…D6の順に選択され、カウンタ33の出
力は、“1",“2",…，“7"と変化する。各データ線から
読み出されたデータは、順に復合回路25に入る。復合回
路25は、駆動信号φECに同期してシンドロームの計算を
行う。
φE側に切り換える（この時点では準備完了信号▲
▼は出さない）。これにより、遅延回路30,イン
バータ31,スイッチ32から成るリングオシレータが発振
を始める。発振が継続している間、遅延回路30は、デー
タ線選択信号φY，シフトレジスタ駆動信号φSR，カウ
ンタ駆動信号φCT、および符号化・復合回路駆動信号φ
ECを発生し続ける。前述の書き込みの場合と同様に、デ
ータ線はD0，D1，…D6の順に選択され、カウンタ33の出
力は、“1",“2",…，“7"と変化する。各データ線から
読み出されたデータは、順に復合回路25に入る。復合回
路25は、駆動信号φECに同期してシンドロームの計算を
行う。
カウンタ33の出力が“7"になると、制御回路34は準備完
了信号▲▼を出すとともに、セレクタ32を▲
▼側に切り換え、発振を停止させる。メモリ
は、外部からクロツク▲▼が印加されるのを待
つ状態になる。
了信号▲▼を出すとともに、セレクタ32を▲
▼側に切り換え、発振を停止させる。メモリ
は、外部からクロツク▲▼が印加されるのを待
つ状態になる。
外部から▲▼が印加されると、遅延回路30はそ
れに同期して、φY，φSR，φCT，φECに加えて出力バ
ツフア駆動信号φOBをも出す。データ線は再びD0，D1，
D2，D3の順に選択される。復合回路25は、φECに同期し
て、情報ビツトを訂正した結果を１ビツトずつ、出力バ
ツフア23に送る。出力バツフア23はそれをφOBに同期し
て出力端子Doutに出す。訂正された情報ビツトは、ま
た、データ線の方へも送られる。したがつて、データ線
D0，D1，D2，D3にはそれぞれもとの情報ビツトを訂正し
た結果が再書き込みされる。
れに同期して、φY，φSR，φCT，φECに加えて出力バ
ツフア駆動信号φOBをも出す。データ線は再びD0，D1，
D2，D3の順に選択される。復合回路25は、φECに同期し
て、情報ビツトを訂正した結果を１ビツトずつ、出力バ
ツフア23に送る。出力バツフア23はそれをφOBに同期し
て出力端子Doutに出す。訂正された情報ビツトは、ま
た、データ線の方へも送られる。したがつて、データ線
D0，D1，D2，D3にはそれぞれもとの情報ビツトを訂正し
た結果が再書き込みされる。
クロツク▲▼が４回印加されてカウンタ33の出
力が“11"になると、制御回路34は、セレクタ32を再び
φE側に切り換える。再び発振が始まり、遅延回路31は
φY，φSR，φCT，φECを出し続ける（φOBは出さな
い）。データ線はD4，D5，D6の順に選択される。復合回
路25は、φECに同期して、冗長ビツトを訂正した結果を
１ビツトずつ出す。したがつて、データ線D4，D5，D6に
はそれぞれもとの冗長ビツトを訂正した結果が再書き込
みされる。
力が“11"になると、制御回路34は、セレクタ32を再び
φE側に切り換える。再び発振が始まり、遅延回路31は
φY，φSR，φCT，φECを出し続ける（φOBは出さな
い）。データ線はD4，D5，D6の順に選択される。復合回
路25は、φECに同期して、冗長ビツトを訂正した結果を
１ビツトずつ出す。したがつて、データ線D4，D5，D6に
はそれぞれもとの冗長ビツトを訂正した結果が再書き込
みされる。
カウンタ33の出力が“14"になると、制御回路34は、セ
レクタ32を再び▲▼側に切り換えて発振を停止
させる。
レクタ32を再び▲▼側に切り換えて発振を停止
させる。
以上の説明から明らかなように本メモリにおいては、チ
ツプセレクト信号▲▼が印加されてから準備完了信
号▲▼が出るまでの時間tDは、読み出しの場
合と書き込みの場合とで異なる。すなわち、遅延回路30
による自励発振の周期をtCとすると、読み出しの場合の
方が７tCだけ長い。しかし、ユーザとしては、読み出し
の場合でも書き込みの場合でも、▲▼が出さ
れたことを検出して▲▼を４回印加すればよ
い。
ツプセレクト信号▲▼が印加されてから準備完了信
号▲▼が出るまでの時間tDは、読み出しの場
合と書き込みの場合とで異なる。すなわち、遅延回路30
による自励発振の周期をtCとすると、読み出しの場合の
方が７tCだけ長い。しかし、ユーザとしては、読み出し
の場合でも書き込みの場合でも、▲▼が出さ
れたことを検出して▲▼を４回印加すればよ
い。
第４図に本発明の他の実施例を示す。第１図との相違点
は、誤り検出回路26を付加したことである。この回路
は、誤りの訂正能力はないが、誤りの検出は並列に（組
合わせ論理回路で）行うことができる。本メモリの書き
込み時の動作は前実施例（第２図）と同じであるので説
明は省略し、読み出し時の動作を第５図および第６図に
従つて説明する。
は、誤り検出回路26を付加したことである。この回路
は、誤りの訂正能力はないが、誤りの検出は並列に（組
合わせ論理回路で）行うことができる。本メモリの書き
込み時の動作は前実施例（第２図）と同じであるので説
明は省略し、読み出し時の動作を第５図および第６図に
従つて説明する。
外部からチツプセレクト信号▲▼が印加されてから
センスアンプか動作するまでの動作は前実施例と同じで
ある。センスアンプが増幅動作を完了した後、誤り検出
回路26は、読み出されたデータに誤りがあるかどうかを
判定する。誤りがある場合は、第５図に示すように信号
φEDをハイレベルに、誤りがない場合は、第６図に示す
ように信号φEDをローレベルにする。
センスアンプか動作するまでの動作は前実施例と同じで
ある。センスアンプが増幅動作を完了した後、誤り検出
回路26は、読み出されたデータに誤りがあるかどうかを
判定する。誤りがある場合は、第５図に示すように信号
φEDをハイレベルに、誤りがない場合は、第６図に示す
ように信号φEDをローレベルにする。
次に入出力制御回路３が起動信号φSによつて起動され
るが、その動作は誤りの有無によつて異なる。誤りがあ
る場合の動作（第５図）は前実施例と同じである。すな
わち、最初に７サイクル自励発振してシンドロームの計
算を行い、次に４サイクル外部クロツク▲▼に
同期して情報ビツトの訂正とデータの出力とを行い、最
後に３サイクル自励発振して冗長ビツトの訂正を行う。
るが、その動作は誤りの有無によつて異なる。誤りがあ
る場合の動作（第５図）は前実施例と同じである。すな
わち、最初に７サイクル自励発振してシンドロームの計
算を行い、次に４サイクル外部クロツク▲▼に
同期して情報ビツトの訂正とデータの出力とを行い、最
後に３サイクル自励発振して冗長ビツトの訂正を行う。
誤りがない場合（第６図）は、制御回路34は、起動信号
φSを受けるとただちに準備完了信号▲▼を
出す。外部からクロツク▲▼が印加されると
（セレクタ32は▲▼側を選択する状態のままで
ある）、遅延回路30は、データ線選択信号φY，シフト
レジスタ駆動信号φSR，カウンタ駆動信号φCT，符号化
・復合回路駆動信号φEC、および出力バツフア駆動信号
φOBを出す。データ線はD0，D1，D2，D3の順に選択さ
れ、カウンタの出力は“1",“2",“3",“4"と変化す
る。各データ線から読み出されたデータは、順に復合回
路25に入る。復合回路25は、このときは、データを訂正
せずに単に出力バツフア23に送るだけである。出力バツ
フアはそのデータをφOBに同期して出力端子Doutに出
す。
φSを受けるとただちに準備完了信号▲▼を
出す。外部からクロツク▲▼が印加されると
（セレクタ32は▲▼側を選択する状態のままで
ある）、遅延回路30は、データ線選択信号φY，シフト
レジスタ駆動信号φSR，カウンタ駆動信号φCT，符号化
・復合回路駆動信号φEC、および出力バツフア駆動信号
φOBを出す。データ線はD0，D1，D2，D3の順に選択さ
れ、カウンタの出力は“1",“2",“3",“4"と変化す
る。各データ線から読み出されたデータは、順に復合回
路25に入る。復合回路25は、このときは、データを訂正
せずに単に出力バツフア23に送るだけである。出力バツ
フアはそのデータをφOBに同期して出力端子Doutに出
す。
本実施例においても、チツプセレクト信号▲▼が印
加されてから準備完了信号▲▼が出るまでの
時間は一定でない。すなわち、書き込みの場合と読み出
しで誤りがなかつた場合とは同じであるが、読み出しで
誤りがあつた場合はそれよりも７tC（tCは自励発振の周
期）だけ長い。しかし、ユーザとしては、いずれの場合
でも、▲▼が出されたことを検出して▲
▼を４回印加すればよい。
加されてから準備完了信号▲▼が出るまでの
時間は一定でない。すなわち、書き込みの場合と読み出
しで誤りがなかつた場合とは同じであるが、読み出しで
誤りがあつた場合はそれよりも７tC（tCは自励発振の周
期）だけ長い。しかし、ユーザとしては、いずれの場合
でも、▲▼が出されたことを検出して▲
▼を４回印加すればよい。
本発明は、上で述べたようなデータの読み出し、書き込
みをシリアルに行うメモリだけでなく、ランダムアクセ
スメモリ（RAM）にも適用可能である。本発明をダイナ
ミツクRAM（DRAM）に適用した実施例を第７図に、その
書き込み、読み出しの際の動作タイムチヤートをそれぞ
れ第８図，第９図に示す。
みをシリアルに行うメモリだけでなく、ランダムアクセ
スメモリ（RAM）にも適用可能である。本発明をダイナ
ミツクRAM（DRAM）に適用した実施例を第７図に、その
書き込み、読み出しの際の動作タイムチヤートをそれぞ
れ第８図，第９図に示す。
ロウアドレスストローブ▲▼が印加されてからセ
ンスアンプが動作するまでの動作は、通常のDRAMと同じ
であるので、説明は省略する。タイミングパルス発生回
路１は、書き込みの場合（第８図）はセンスアンプ動作
後ただちに、読み出しの場合（第９図）は復合回路25が
誤り訂正を行つた後に、準備完了信号▲▼を
出す。
ンスアンプが動作するまでの動作は、通常のDRAMと同じ
であるので、説明は省略する。タイミングパルス発生回
路１は、書き込みの場合（第８図）はセンスアンプ動作
後ただちに、読み出しの場合（第９図）は復合回路25が
誤り訂正を行つた後に、準備完了信号▲▼を
出す。
外部からカラムアドレスストローブ▲▼が印加さ
れると、タイミングパルス発生回路４は、まずカラムア
ドレスバツフア駆動信号φCAを出す。カラムアドレスバ
ツフア５はこれを受けてアドレス端子A0〜An-1からカラ
ムアドレス信号を取り込み、カラムデコーダ27に送る。
次にタイミングパルス発生回路４は、データ線選択信号
φY、および入力バツフア駆動信号φIB（書き込みの場
合）もしくは出力バツフア駆動信号φOB（読み出しの場
合）を出す。φYによつて１本の（カラムデコーダ27に
よつて選択された）データ線が選択される。読み出しの
場合は、あらかじめ復合回路25によつて誤りが訂正され
ているので、φOBによつて出力端子Doutに誤り訂正後の
データが読み出される。書き込みの場合は、φIBによつ
て入力端子Dinからデータが取り込まれ、メモリセルか
ら読み出されたデータを置換する。その後、符号化回路
24によつて冗長ビツトが付加され、メモリセルに書き込
まれる。
れると、タイミングパルス発生回路４は、まずカラムア
ドレスバツフア駆動信号φCAを出す。カラムアドレスバ
ツフア５はこれを受けてアドレス端子A0〜An-1からカラ
ムアドレス信号を取り込み、カラムデコーダ27に送る。
次にタイミングパルス発生回路４は、データ線選択信号
φY、および入力バツフア駆動信号φIB（書き込みの場
合）もしくは出力バツフア駆動信号φOB（読み出しの場
合）を出す。φYによつて１本の（カラムデコーダ27に
よつて選択された）データ線が選択される。読み出しの
場合は、あらかじめ復合回路25によつて誤りが訂正され
ているので、φOBによつて出力端子Doutに誤り訂正後の
データが読み出される。書き込みの場合は、φIBによつ
て入力端子Dinからデータが取り込まれ、メモリセルか
ら読み出されたデータを置換する。その後、符号化回路
24によつて冗長ビツトが付加され、メモリセルに書き込
まれる。
本実施例においても、▲▼が印加されてから▲
▼が出るまでの時間は、読み出しの場合と書き
込みの場合とで異なるが、ユーザは▲▼が出
されたことを検出した後に▲▼を印加すればよ
い。
▼が出るまでの時間は、読み出しの場合と書き
込みの場合とで異なるが、ユーザは▲▼が出
されたことを検出した後に▲▼を印加すればよ
い。
本発明によれば、誤り訂正機能のためにアクセス時間が
一定でないメモリを、ユーザにとつて使いやすいものに
することができる。
一定でないメモリを、ユーザにとつて使いやすいものに
することができる。
第１図，第４図、および第７図は本発明による半導体メ
モリの実施例の構成図、第２図，第３図，第５図，第６
図，第８図および第９図は動作タイムチヤート図であ
る。 1,4…タイミングパルス発生回路、2,5…アドレスバツフ
ア、３…入出力制御回路、10,27…デコーダ、11…ワー
ド線選択回路、12…センスアンプ、20…シフトレジス
タ、21…データ線選択回路、22…入力バツフア、23…出
力バツフア、24…符号化回路、25…復号回路、26…誤り
検出回路、30…遅延回路、31…インバータ、32…セレク
タ、33…カウンタ、34…制御回路、W0〜WN-1…ワード
線、D0〜D6…データ線、MC00〜MCN-1,6…メモリセル。
モリの実施例の構成図、第２図，第３図，第５図，第６
図，第８図および第９図は動作タイムチヤート図であ
る。 1,4…タイミングパルス発生回路、2,5…アドレスバツフ
ア、３…入出力制御回路、10,27…デコーダ、11…ワー
ド線選択回路、12…センスアンプ、20…シフトレジス
タ、21…データ線選択回路、22…入力バツフア、23…出
力バツフア、24…符号化回路、25…復号回路、26…誤り
検出回路、30…遅延回路、31…インバータ、32…セレク
タ、33…カウンタ、34…制御回路、W0〜WN-1…ワード
線、D0〜D6…データ線、MC00〜MCN-1,6…メモリセル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池永 伸一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 下東 勝博 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (3)
- 【請求項１】誤り訂正符号によるデータ訂正機能を有す
るメモリにおいて、データの読み出し準備、もしくは書
き込み準備が完了したことを示す信号を出す端子を有す
ることを特徴とする半導体メモリ。 - 【請求項２】上記メモリは、クロツクパルスに同期して
シリアルにデータの読み出し、もしくは書き込みを行う
ことを特徴とする特許請求の範囲第１項記載の半導体メ
モリ。 - 【請求項３】上記誤り訂正符号は、巡回符号、もしくは
短縮化巡回符号であることを特徴とする特許請求の範囲
第１項または第２項記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080155A JPH06101240B2 (ja) | 1985-04-17 | 1985-04-17 | 半導体メモリ |
| KR1019860002956A KR970005648B1 (ko) | 1985-04-17 | 1986-04-17 | 에러정정수단을 갖는 반도체메모리 |
| US06/853,230 US4726021A (en) | 1985-04-17 | 1986-04-17 | Semiconductor memory having error correcting means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080155A JPH06101240B2 (ja) | 1985-04-17 | 1985-04-17 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239499A JPS61239499A (ja) | 1986-10-24 |
| JPH06101240B2 true JPH06101240B2 (ja) | 1994-12-12 |
Family
ID=13710408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080155A Expired - Lifetime JPH06101240B2 (ja) | 1985-04-17 | 1985-04-17 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101240B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570271B2 (ja) * | 1986-10-30 | 1997-01-08 | 株式会社日立製作所 | 半導体メモリ制御装置 |
| KR940010838B1 (ko) * | 1991-10-28 | 1994-11-17 | 삼성전자 주식회사 | 데이타 출력 콘트롤 회로 |
-
1985
- 1985-04-17 JP JP60080155A patent/JPH06101240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61239499A (ja) | 1986-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7392456B2 (en) | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory | |
| US4726021A (en) | Semiconductor memory having error correcting means | |
| US7203115B2 (en) | Semiconductor memory and method for operating the same | |
| US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| US4903268A (en) | Semiconductor memory device having on-chip error check and correction functions | |
| US4112502A (en) | Conditional bypass of error correction for dual memory access time selection | |
| EP0138964B1 (en) | Apparatus for controlling access to a memory | |
| US4748627A (en) | Semiconductor memory device with an error correction function | |
| JPH0757496A (ja) | 記憶装置の誤り検出装置及び記憶装置の誤り検出と訂正をおこなう方法 | |
| US20190324854A1 (en) | Memory device having error correction function and operating method thereof | |
| US20030093744A1 (en) | Error correcting memory and method of operating same | |
| US4139148A (en) | Double bit error correction using single bit error correction, double bit error detection logic and syndrome bit memory | |
| EP0041999A1 (en) | Self-correcting memory system and method | |
| EP0186719A1 (en) | Device for correcting errors in memories | |
| US6799291B1 (en) | Method and system for detecting a hard failure in a memory array | |
| JP2007066423A (ja) | 半導体集積回路装置 | |
| JP2003059290A5 (ja) | ||
| JPH06101240B2 (ja) | 半導体メモリ | |
| JP2623687B2 (ja) | 自己訂正機能付きｌｓｉメモリ | |
| JP2002280909A (ja) | エラー訂正装置 | |
| JP3170145B2 (ja) | メモリ制御システム | |
| US20030046630A1 (en) | Memory using error-correcting codes to correct stored data in background | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JPH01112599A (ja) | 半導体記憶装置 | |
| KR0172503B1 (ko) | 시스템 패리티를 기억하는 디램 에뮬레이션 칩 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |