JP2623687B2 - 自己訂正機能付きｌｓｉメモリ - Google Patents
自己訂正機能付きｌｓｉメモリInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大容量のLSIメモリに関し、特に、自己訂正
機能を有するLSIメモリに関する。
機能を有するLSIメモリに関する。
LSIメモリはメモリ容量の大容量化に伴ない、メモリ
セル面積の縮小や記憶電荷量の減少の結果、パッケージ
やLSI材料に含まれる放射性物質から発生するアルファ
粒子によるソフトエラーを防止できなくなりつつある。
このアルファ粒子によるソフトエラー問題を解決し、低
ソフトエラー率の大容量DRAMの実現する手段として、ソ
フトエラーをメモリ内で自動的に訂正する自己訂正機能
をオンチップ化したLSIメモリがある。こうした自己訂
機能を有するLSIメモリの従来例としては、例えば、198
4年２月に開催されたアイ・イー・イー・イー・インタ
ーナショナル・ソリッドステート・サーキッツ・コンフ
ァレンス（1984 IEEE INTERNATIONAL SOLID−STATE
CIRCUITS CONFERENCE）のダイジェスト・オブ・テク
ニカル・ペーパーズ（ISSCC DIGEST OF TEOH−NICAL
PAPERS）第104頁〜第105頁（1984年２月会議時に同時
領布）に掲載された「４ビット同時組込みECC付きサブ
ミクロンVLSIメモリ（“Ａ submicron VLSI memory wi
th a 4b−at−ａ−time built−in ECC circuit"）と題
する山田（Junzo Yamada）氏等の論文等に紹介されたも
のがある。上記論文に紹介されたLSIメモリのソフトエ
ラー訂正方式を第４図に示すLSIメモリ構成回路図を用
いて説明する。
セル面積の縮小や記憶電荷量の減少の結果、パッケージ
やLSI材料に含まれる放射性物質から発生するアルファ
粒子によるソフトエラーを防止できなくなりつつある。
このアルファ粒子によるソフトエラー問題を解決し、低
ソフトエラー率の大容量DRAMの実現する手段として、ソ
フトエラーをメモリ内で自動的に訂正する自己訂正機能
をオンチップ化したLSIメモリがある。こうした自己訂
機能を有するLSIメモリの従来例としては、例えば、198
4年２月に開催されたアイ・イー・イー・イー・インタ
ーナショナル・ソリッドステート・サーキッツ・コンフ
ァレンス（1984 IEEE INTERNATIONAL SOLID−STATE
CIRCUITS CONFERENCE）のダイジェスト・オブ・テク
ニカル・ペーパーズ（ISSCC DIGEST OF TEOH−NICAL
PAPERS）第104頁〜第105頁（1984年２月会議時に同時
領布）に掲載された「４ビット同時組込みECC付きサブ
ミクロンVLSIメモリ（“Ａ submicron VLSI memory wi
th a 4b−at−ａ−time built−in ECC circuit"）と題
する山田（Junzo Yamada）氏等の論文等に紹介されたも
のがある。上記論文に紹介されたLSIメモリのソフトエ
ラー訂正方式を第４図に示すLSIメモリ構成回路図を用
いて説明する。
第４図のLSIメモリは、メモリセルアレイ1,水平パリ
ティセルアレイ2,垂直パリティセルアレイ3,Xデコーダ
4,Yデコーダ及び水平・垂直コード選択回路５と、その
他のパリティ検査回路，エラー訂正回路から成る。
ティセルアレイ2,垂直パリティセルアレイ3,Xデコーダ
4,Yデコーダ及び水平・垂直コード選択回路５と、その
他のパリティ検査回路，エラー訂正回路から成る。
このLSIメモリはデータの読み出し時には、まず、Ｘ
デコーダ４において選択されたワード線６が立ち上が
り、このワード線６に接続するメモリセルのメモリ情報
が読み出される。次に、Ｙデコーダ５によってこのうち
１ケのメモリセル情報が選択され、出力データ信号７と
なって読み出される。これと並行して、当該セルの属す
る水平コードを形成するメモリセル情報がコード選択回
路５によって、メモリセルアレイ１及び水平パリティセ
ルアレイ２から読み出され、水平パリティ検査回路８に
よってパリティ検査が行われる。同様に、垂直パリティ
に関しても、垂直パリティ検査回路９によってパリティ
検査が行われる。これらの検査回路の出力は、パリティ
エラーが検知されると“1"情報が出力され、エラーがな
ければ“0"情報が出力される。この両検査回路の出力が
“1"の場合に、読み出し情報がエラーと判定され、図示
のように、両検査回路出力の論理積信号10と前記出力デ
ータ信号７の排他的論理和出力が読み出しデータ信号11
となって、チップ外部に読み出される。これと同時に、
該読み出しデータ信号11は読み出しメモリセルに再書き
込みされ、読み出し動作が終了する。
デコーダ４において選択されたワード線６が立ち上が
り、このワード線６に接続するメモリセルのメモリ情報
が読み出される。次に、Ｙデコーダ５によってこのうち
１ケのメモリセル情報が選択され、出力データ信号７と
なって読み出される。これと並行して、当該セルの属す
る水平コードを形成するメモリセル情報がコード選択回
路５によって、メモリセルアレイ１及び水平パリティセ
ルアレイ２から読み出され、水平パリティ検査回路８に
よってパリティ検査が行われる。同様に、垂直パリティ
に関しても、垂直パリティ検査回路９によってパリティ
検査が行われる。これらの検査回路の出力は、パリティ
エラーが検知されると“1"情報が出力され、エラーがな
ければ“0"情報が出力される。この両検査回路の出力が
“1"の場合に、読み出し情報がエラーと判定され、図示
のように、両検査回路出力の論理積信号10と前記出力デ
ータ信号７の排他的論理和出力が読み出しデータ信号11
となって、チップ外部に読み出される。これと同時に、
該読み出しデータ信号11は読み出しメモリセルに再書き
込みされ、読み出し動作が終了する。
他方、データの書き込み時には、通常のメモリセルへ
の書き込み動作を行う前に、まず、書き込み対象のメモ
リセル、及び、当該セルの属する水平及び垂直コードを
形成するメモリセル及びパリティセル情報が読み出され
る。この後に、書き込み対象セルに書き込みデータ信号
12が書き込まれる。これと同時に、前記の読み出し動作
と同様に、読み出されたメモリセル及びパリティセル情
報を用いて書き込み対象のメモリセルに記憶されていた
情報のパリティ検査及びエラー訂正がなされる。この後
に、更に、排他的論理和回路13によって、書き込みデー
タ信号12とエラー訂正された読み出しデータ信号11との
比較が行われる。この結果、両者の信号が異なる場合に
は、書き込み対象のメモリセルに属する水平コードと垂
直コードのパリティセル情報を排他的論理和回路14,15
を用いて反転し、パリティセル情報の書き換えを行い、
書き込み動作が終了する。
の書き込み動作を行う前に、まず、書き込み対象のメモ
リセル、及び、当該セルの属する水平及び垂直コードを
形成するメモリセル及びパリティセル情報が読み出され
る。この後に、書き込み対象セルに書き込みデータ信号
12が書き込まれる。これと同時に、前記の読み出し動作
と同様に、読み出されたメモリセル及びパリティセル情
報を用いて書き込み対象のメモリセルに記憶されていた
情報のパリティ検査及びエラー訂正がなされる。この後
に、更に、排他的論理和回路13によって、書き込みデー
タ信号12とエラー訂正された読み出しデータ信号11との
比較が行われる。この結果、両者の信号が異なる場合に
は、書き込み対象のメモリセルに属する水平コードと垂
直コードのパリティセル情報を排他的論理和回路14,15
を用いて反転し、パリティセル情報の書き換えを行い、
書き込み動作が終了する。
ところで、前記した自己訂正機能付きLSIメモリで
は、通常のLSIメモリの読み出し、書き込み動作に加え
て、パリティ検査処理，エラー訂正処理、及び、訂正デ
ータの再書き込み動作、更に、データの書き込み動作時
には、パリティセル情報の書き換え動作が余分に必要と
なる。このため、自己訂正機能付きLSIメモリでは、通
常のLSIメモリに比べて読み出し時間や書き込み時間が
長くなる欠点があり、高速処理を必要するメモリシステ
ムへの適用が困難であった。
は、通常のLSIメモリの読み出し、書き込み動作に加え
て、パリティ検査処理，エラー訂正処理、及び、訂正デ
ータの再書き込み動作、更に、データの書き込み動作時
には、パリティセル情報の書き換え動作が余分に必要と
なる。このため、自己訂正機能付きLSIメモリでは、通
常のLSIメモリに比べて読み出し時間や書き込み時間が
長くなる欠点があり、高速処理を必要するメモリシステ
ムへの適用が困難であった。
本発明の目的は、こうした欠点を改善し、自己訂正機
能付きLSIメモリにおいて、通常のLSIメモリとほぼ等し
い読み出し時間，書き込み時間を実現するLSIメモリを
提供することにある。
能付きLSIメモリにおいて、通常のLSIメモリとほぼ等し
い読み出し時間，書き込み時間を実現するLSIメモリを
提供することにある。
本発明の自己訂正機能付きLSIメモリの構成は、メモ
リセルアレイと、水平パリティセルアレイと、垂直パリ
ティセルアレイと、これらのセルアレイのワード線を選
択するＸデコーダと、これらのセルアレイのデータ線を
選択するＹデコーダ及び水平・垂直コード選択回路と、
水平及び垂直コードのパリティ検査回路とエラー訂正回
路とから少なくとも構成されるLSIメモリにおいて、デ
ータの読み出し時には、パリティ検査を行わずに読み出
しデータ信号をそのまま出力し、データの書き込み時に
は基準クロック信号の第１の電圧レベルで書き込み対象
となるメモリセルが属する水平及び垂直コードのメモリ
セル情報が読み出された後、書き込みデータ信号が書き
込み対象のメモリセルに書き込まれ、前記基準クロック
信号の第２の電圧レベルで前記書き込み対象のメモリセ
ルが属する水平及び垂直コードの水平及び垂直パリティ
セル情報が読み出されると同時に該パリティセル情報、
及び、前記読み出された水平及び垂直コードのメモリセ
ル情報を用いてパリティ検査を行い、エラー検知時に
は、前記水平及び垂直パリティセル情報の書き換えを行
い、メモリデータのリフレッシュ時には、前記メモリセ
ル及びパリティセルのパリティ検査及びメモリ情報のエ
ラー訂正を行うことを特徴とする。
リセルアレイと、水平パリティセルアレイと、垂直パリ
ティセルアレイと、これらのセルアレイのワード線を選
択するＸデコーダと、これらのセルアレイのデータ線を
選択するＹデコーダ及び水平・垂直コード選択回路と、
水平及び垂直コードのパリティ検査回路とエラー訂正回
路とから少なくとも構成されるLSIメモリにおいて、デ
ータの読み出し時には、パリティ検査を行わずに読み出
しデータ信号をそのまま出力し、データの書き込み時に
は基準クロック信号の第１の電圧レベルで書き込み対象
となるメモリセルが属する水平及び垂直コードのメモリ
セル情報が読み出された後、書き込みデータ信号が書き
込み対象のメモリセルに書き込まれ、前記基準クロック
信号の第２の電圧レベルで前記書き込み対象のメモリセ
ルが属する水平及び垂直コードの水平及び垂直パリティ
セル情報が読み出されると同時に該パリティセル情報、
及び、前記読み出された水平及び垂直コードのメモリセ
ル情報を用いてパリティ検査を行い、エラー検知時に
は、前記水平及び垂直パリティセル情報の書き換えを行
い、メモリデータのリフレッシュ時には、前記メモリセ
ル及びパリティセルのパリティ検査及びメモリ情報のエ
ラー訂正を行うことを特徴とする。
以上のようなメモリ動作を行うことにより、本発明の
自己訂正機能付きLSIメモリは、データの読み出し時に
はパリティ検査処理時間、エラー訂正処理時間、及び、
訂正データの再書き込み時間が省略でき、データの書き
込み時には、書き込み対象のメモリセルの読み出し及び
データ信号の書き込みと、パリティセルの読み出し、パ
リティ検査処理、エラー訂正処理、及び、パリティセル
情報の書き換え動作とが、メモリ動作のアクセス時とリ
セット時に分かれて行われるため、データの読み出し及
び書き込み時間は通常のLSIメモリとほとんど変わら
ず、従来の自己訂正機能付きLSIメモリに比べて大幅に
高速な読み出し・書き込み動作を行うことができる。
自己訂正機能付きLSIメモリは、データの読み出し時に
はパリティ検査処理時間、エラー訂正処理時間、及び、
訂正データの再書き込み時間が省略でき、データの書き
込み時には、書き込み対象のメモリセルの読み出し及び
データ信号の書き込みと、パリティセルの読み出し、パ
リティ検査処理、エラー訂正処理、及び、パリティセル
情報の書き換え動作とが、メモリ動作のアクセス時とリ
セット時に分かれて行われるため、データの読み出し及
び書き込み時間は通常のLSIメモリとほとんど変わら
ず、従来の自己訂正機能付きLSIメモリに比べて大幅に
高速な読み出し・書き込み動作を行うことができる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成図で、１チップ上に
形成されたLSIメモリを示している。該LSIメモリは、メ
モリセルアレイ1,水平パリティセルアレイ2,垂直パリテ
ィセルアレイ3,Xデコーダ4,Yデコーダ及び水平・垂直コ
ード選択回路5,メモリセルアレイの任意の一本のワード
線6,読み出しデータ信号7,水平パリティ検査回路8,垂直
パリティ検査回路9,ワード線６のラッチ回路21,データ
線ラッチ回路22,読み出しデータ信号ラッチ回路23,書き
込みデータ信号ラッチ回路24,ラッチ回路21で駆動され
るパリティセルアレイのワード線61とその他のエラー検
知・訂正制御回路から成る。ワード線ラッチ回路21の一
例を第２図に示す。φ1,φ２にはクロック信号を、T1,T
2はスイッチトランジスタを、それぞれ示す。第２図の
回路の動作波形の一例を第３図に示す。
形成されたLSIメモリを示している。該LSIメモリは、メ
モリセルアレイ1,水平パリティセルアレイ2,垂直パリテ
ィセルアレイ3,Xデコーダ4,Yデコーダ及び水平・垂直コ
ード選択回路5,メモリセルアレイの任意の一本のワード
線6,読み出しデータ信号7,水平パリティ検査回路8,垂直
パリティ検査回路9,ワード線６のラッチ回路21,データ
線ラッチ回路22,読み出しデータ信号ラッチ回路23,書き
込みデータ信号ラッチ回路24,ラッチ回路21で駆動され
るパリティセルアレイのワード線61とその他のエラー検
知・訂正制御回路から成る。ワード線ラッチ回路21の一
例を第２図に示す。φ1,φ２にはクロック信号を、T1,T
2はスイッチトランジスタを、それぞれ示す。第２図の
回路の動作波形の一例を第３図に示す。
本実施例のLSIメモリの動作を第３図の動作波形を用
いて説明する。
いて説明する。
データの読み出し時に、基準クロック信号▲▼の
電圧が高レベルから低レベルに下がると、Ｘデコーダ４
において選択されたワード線６の電圧が低レベルから高
レベルに上がり、このワード線６に接続するメモリセル
のメモリ情報が読み出される。この時、パリティセル選
択用のワード線61の電圧は、低レベルのままであり、パ
リティセル情報の読み出しは行われない。次に、Ｙデコ
ーダ５によってこのうちの１ケのメモリセル情報が選択
され、読み出しデータ信号７となって読み出される。こ
の間、クロック信号φ１の電圧が高レベルになり、節点
Ｎの電圧も高レベルになる。
電圧が高レベルから低レベルに下がると、Ｘデコーダ４
において選択されたワード線６の電圧が低レベルから高
レベルに上がり、このワード線６に接続するメモリセル
のメモリ情報が読み出される。この時、パリティセル選
択用のワード線61の電圧は、低レベルのままであり、パ
リティセル情報の読み出しは行われない。次に、Ｙデコ
ーダ５によってこのうちの１ケのメモリセル情報が選択
され、読み出しデータ信号７となって読み出される。こ
の間、クロック信号φ１の電圧が高レベルになり、節点
Ｎの電圧も高レベルになる。
次に、基準クロック信号▲▼の電圧が低レベルか
ら高レベルに上がると、ワード線６の電圧は高レベルか
ら低レベルに下がり、メモリセル情報は元のセルに再書
き込みされる。他方、ワード線61の電圧は節点Ｎの電圧
が高レベルのままであるため、クロック信号φ２に同期
して低レベルから高レベルに上がり、パリティセル情報
の読み出しが行われるが、パリティ検査及びエラー訂正
処理は行われない。ワード線６が選択されない場合に
は、節点Ｎの電圧が低レベルのままであるので、ワード
線61の電圧も低レベルのままとなる。尚、データの読み
出し動作において、パリティセルの読み出し情報は特に
必要ではないため、ワード線61の電圧は第３図の破線で
示すように、ラッチ回路21を動作させずに常に低レベル
の電圧に保持していてもよい。
ら高レベルに上がると、ワード線６の電圧は高レベルか
ら低レベルに下がり、メモリセル情報は元のセルに再書
き込みされる。他方、ワード線61の電圧は節点Ｎの電圧
が高レベルのままであるため、クロック信号φ２に同期
して低レベルから高レベルに上がり、パリティセル情報
の読み出しが行われるが、パリティ検査及びエラー訂正
処理は行われない。ワード線６が選択されない場合に
は、節点Ｎの電圧が低レベルのままであるので、ワード
線61の電圧も低レベルのままとなる。尚、データの読み
出し動作において、パリティセルの読み出し情報は特に
必要ではないため、ワード線61の電圧は第３図の破線で
示すように、ラッチ回路21を動作させずに常に低レベル
の電圧に保持していてもよい。
他方、データの書き込み時には、基準クロック信号▲
▼の電圧が、高レベルから低レベルに下がると、ワ
ード線６が立ち上がり書き込み対象となるメモリセル及
び当該セルが属する水平及び垂直コードのメモリセルの
情報が読み出され、データ線ラッチ回路22にストアされ
る。また、書き込み対象メモリセルの情報は読み出しデ
ータ信号ラッチ回路23にもストアされる。これと並行し
て、書き込みデータ信号12が書き込み対象のメモリセル
に書き込まれると同時に、書き込みデータ信号ラッチ回
路24にストアされる。この間、ワード線61の電圧は低レ
ベルのままであり、パリティセル情報の読み出しは行わ
れない。
▼の電圧が、高レベルから低レベルに下がると、ワ
ード線６が立ち上がり書き込み対象となるメモリセル及
び当該セルが属する水平及び垂直コードのメモリセルの
情報が読み出され、データ線ラッチ回路22にストアされ
る。また、書き込み対象メモリセルの情報は読み出しデ
ータ信号ラッチ回路23にもストアされる。これと並行し
て、書き込みデータ信号12が書き込み対象のメモリセル
に書き込まれると同時に、書き込みデータ信号ラッチ回
路24にストアされる。この間、ワード線61の電圧は低レ
ベルのままであり、パリティセル情報の読み出しは行わ
れない。
次に、基準クロック信号▲▼の電圧が低レベルか
ら高レベルに上がると、ワード線６の電圧は高レベルか
ら低レベルに下がるとともに、ラッチ回路21により、ク
ロック信号φ２に同期してパリティセルアレイのワード
線61が立ち上がり、前記書き込み対象のメモリセルが属
する水平及び垂直コードの水平及び垂直パリティセル情
報が読み出される。これと並行して、データ線ラッチ回
路22にストアされていた水平及び垂直コードのメモリセ
ル情報のうち、水平コードを形成するメモリセル情報と
前記水平パリティセル情報が水平パリティ検査回路８に
入力され、パリティ検査が行われる。同様に、垂直パリ
ティに関しても、垂直パリティ検査回路によってパリテ
ィ検査が行われる。
ら高レベルに上がると、ワード線６の電圧は高レベルか
ら低レベルに下がるとともに、ラッチ回路21により、ク
ロック信号φ２に同期してパリティセルアレイのワード
線61が立ち上がり、前記書き込み対象のメモリセルが属
する水平及び垂直コードの水平及び垂直パリティセル情
報が読み出される。これと並行して、データ線ラッチ回
路22にストアされていた水平及び垂直コードのメモリセ
ル情報のうち、水平コードを形成するメモリセル情報と
前記水平パリティセル情報が水平パリティ検査回路８に
入力され、パリティ検査が行われる。同様に、垂直パリ
ティに関しても、垂直パリティ検査回路によってパリテ
ィ検査が行われる。
この両検査回路の出力が“1"の場合には、前記書き込
み対象メモリセルの読み出し情報がエラーと判定され、
両検査回路出力の論理積信号10と前記読み出しデータ信
号ラッチ回路23からの出力データ信号71の排他的論理和
出力が前記書き込み対象セルの正しい読み出しデータ信
号11となる。この後、更に、排他的論理和回路13によっ
て、正しい読み出しデータ信号11と書き込みデータ信号
ラッチ回路24にストアされていた書き込みデータ信号12
1とが比較され、両者の信号が異なる場合には、書き込
み対象のメモリセルの属する水平コードと垂直コードの
パリティセル情報を排他的論理和回路14,15を用いて反
転し、パリティセル情報の書き換えを行う。
み対象メモリセルの読み出し情報がエラーと判定され、
両検査回路出力の論理積信号10と前記読み出しデータ信
号ラッチ回路23からの出力データ信号71の排他的論理和
出力が前記書き込み対象セルの正しい読み出しデータ信
号11となる。この後、更に、排他的論理和回路13によっ
て、正しい読み出しデータ信号11と書き込みデータ信号
ラッチ回路24にストアされていた書き込みデータ信号12
1とが比較され、両者の信号が異なる場合には、書き込
み対象のメモリセルの属する水平コードと垂直コードの
パリティセル情報を排他的論理和回路14,15を用いて反
転し、パリティセル情報の書き換えを行う。
次に、基準クロック信号▲▼の電圧が高レベルか
ら低レベルになると、クロック信号φ２に同期してワー
ド線61の電圧も高レベルから低レベルに下がり、パリテ
ィセル情報のセルにストアされる。
ら低レベルになると、クロック信号φ２に同期してワー
ド線61の電圧も高レベルから低レベルに下がり、パリテ
ィセル情報のセルにストアされる。
このように、データの書き込み動作に際し、メモリセ
ルのデータ書き込みとパリティセルのデータ読み出し・
書き込みは、基準クロック信号▲▼の電圧が低レベ
ルと高レベルの時に別々に行われる。従って、次の動作
がデータ読み出しであっても、データ書き込みであって
も、メモリセルに対する動作は通常のLSIメモリと同様
に行われ、処理時間の損失は生じない。
ルのデータ書き込みとパリティセルのデータ読み出し・
書き込みは、基準クロック信号▲▼の電圧が低レベ
ルと高レベルの時に別々に行われる。従って、次の動作
がデータ読み出しであっても、データ書き込みであって
も、メモリセルに対する動作は通常のLSIメモリと同様
に行われ、処理時間の損失は生じない。
本実施例のLSIメモリでは、メモリセル又はパリティ
セルにソフトエラーが発生したとしても、書き込み処理
を行うセル以外のセルに対しては、エラー訂正は行われ
ない。従って、単に、読み出し動作のみを行っているセ
ルに対しては、ソフトエラーが訂正されずビットエラー
が累積される。これを防ぐため、本実施例のLSIメモリ
では、ある一定時間毎のメモリデータのリフレッシュ時
に、リフレッシュ動作に並行して全メモリセル情報及び
全パリティセル情報を順に読み出し、第４図の従来例と
同様に、対象となるメモリセル又はパリティセルのパリ
ティ検査及びメモリ情報のエラー訂正を行い、訂正後の
情報を当該セルに再書き込みすることにより、ビットエ
ラーの累積を防止することになる。
セルにソフトエラーが発生したとしても、書き込み処理
を行うセル以外のセルに対しては、エラー訂正は行われ
ない。従って、単に、読み出し動作のみを行っているセ
ルに対しては、ソフトエラーが訂正されずビットエラー
が累積される。これを防ぐため、本実施例のLSIメモリ
では、ある一定時間毎のメモリデータのリフレッシュ時
に、リフレッシュ動作に並行して全メモリセル情報及び
全パリティセル情報を順に読み出し、第４図の従来例と
同様に、対象となるメモリセル又はパリティセルのパリ
ティ検査及びメモリ情報のエラー訂正を行い、訂正後の
情報を当該セルに再書き込みすることにより、ビットエ
ラーの累積を防止することになる。
本実施例の自己訂正機能付きLSIメモリでは、従来例
に見られたパリティ検査とエラー訂正処理による読み出
し時間と書き込み時間の増加を防ぐことができる。
に見られたパリティ検査とエラー訂正処理による読み出
し時間と書き込み時間の増加を防ぐことができる。
例えば、第４図の従来例のLSIメモリでは、データの
書き込み動作の処理時間として、（１）書き込み対象セ
ルの読み出し時間＋（２）パリティ検査時間＋（３）エ
ラー訂正時間＋（４）訂正された読み出しデータと書き
込みデータの比較時間＋（５）パリティセル情報の書き
換え時間が必要であったが、本実施例のLSIメモリで
は、書き込み動作がメモリ動作のアクセス時（▲▼
の電圧が低レベルの時）とリセット時（▲▼の電圧
が高レベルの時）に分割され、アクセス時には、（１）
＋書き込み対象セルのデータ書き込み時間、リセット時
には、（パリティセルの読み出し時間、又は（２）｝＋
（３）＋（４）＋（５）の処理時間で済む。しかも、リ
セット時のパリティセルの読み出し動作はアドレスの指
定が不要であるため、通常のLSIメモリのリセット時間
内に上記動作を終了させることができる。
書き込み動作の処理時間として、（１）書き込み対象セ
ルの読み出し時間＋（２）パリティ検査時間＋（３）エ
ラー訂正時間＋（４）訂正された読み出しデータと書き
込みデータの比較時間＋（５）パリティセル情報の書き
換え時間が必要であったが、本実施例のLSIメモリで
は、書き込み動作がメモリ動作のアクセス時（▲▼
の電圧が低レベルの時）とリセット時（▲▼の電圧
が高レベルの時）に分割され、アクセス時には、（１）
＋書き込み対象セルのデータ書き込み時間、リセット時
には、（パリティセルの読み出し時間、又は（２）｝＋
（３）＋（４）＋（５）の処理時間で済む。しかも、リ
セット時のパリティセルの読み出し動作はアドレスの指
定が不要であるため、通常のLSIメモリのリセット時間
内に上記動作を終了させることができる。
読み出しに関しては、パリティ検査を行わないため、
通常のLSIメモリメモリと同程度のスピードになる。
通常のLSIメモリメモリと同程度のスピードになる。
従って、本実施例の自己訂正機能付きLSIメモリは、
データの読み出し及び書き込み処理を自己訂正機能のな
い通常のLSIメモリと同程度の速度で行うことができ
る。
データの読み出し及び書き込み処理を自己訂正機能のな
い通常のLSIメモリと同程度の速度で行うことができ
る。
以上、詳細に説明したとうり、本発明の自己訂正機能
付きLSIメモリは、データの読み出し時には、パリティ
検査処理が省略でき、データの書き込み時には、書き込
み対象のメモリセルの読み出し及びデータ信号の書き込
みと、パリティセルの読み出し、パリティ検査処理、エ
ラー訂正処理、及び、パリティセル情報の書き変え動作
をLSIメモリのアクセス時とリセット時に分けて処理す
ることにより、従来の同種のLSIメモリに比べて、１サ
イクルに必要な処理時間を大幅に短縮でき、通常のLSI
メモリに匹敵する高速で、且つ、高信頼度なLSIメモリ
を実現できるという効果がある。
付きLSIメモリは、データの読み出し時には、パリティ
検査処理が省略でき、データの書き込み時には、書き込
み対象のメモリセルの読み出し及びデータ信号の書き込
みと、パリティセルの読み出し、パリティ検査処理、エ
ラー訂正処理、及び、パリティセル情報の書き変え動作
をLSIメモリのアクセス時とリセット時に分けて処理す
ることにより、従来の同種のLSIメモリに比べて、１サ
イクルに必要な処理時間を大幅に短縮でき、通常のLSI
メモリに匹敵する高速で、且つ、高信頼度なLSIメモリ
を実現できるという効果がある。
第１図は本発明の一実施例のLSIメモリの構成図、第２
図は本発明のLSIメモリを実施する上で必要となるワー
ド線ラッチ回路の一例を示す回路図、第３図は第２図の
ラッチ回路の動作波形図、第４図は従来の自己訂正機能
付きLSIメモリの代表的な構成図である。 １……メモリセルアレイ、２……水平パリティセルアレ
イ、３……垂直パリティセルアレイ、４……Ｘデコー
ダ、５……Ｙデコーダ及び水平・垂直コード選択回路、
６……ワード線、８……水平パリティ検査回路、９……
垂直パリティ検査回路、7,10,11,12,71,121……データ
信号、13,14,15……排他的論理和回路、21……ワード線
ラッチ回路、22……データ線ラッチ回路、23……読み出
しデータ信号ラッチ回路、24……書き込みデータ信号ラ
ッチ回路、61……パリティセルアレイのワード線、▲
▼……基準クロック信号、φ1,φ２……クロック信
号、T1,T2……スイッチトランジスタ、Ｎ……節点。
図は本発明のLSIメモリを実施する上で必要となるワー
ド線ラッチ回路の一例を示す回路図、第３図は第２図の
ラッチ回路の動作波形図、第４図は従来の自己訂正機能
付きLSIメモリの代表的な構成図である。 １……メモリセルアレイ、２……水平パリティセルアレ
イ、３……垂直パリティセルアレイ、４……Ｘデコー
ダ、５……Ｙデコーダ及び水平・垂直コード選択回路、
６……ワード線、８……水平パリティ検査回路、９……
垂直パリティ検査回路、7,10,11,12,71,121……データ
信号、13,14,15……排他的論理和回路、21……ワード線
ラッチ回路、22……データ線ラッチ回路、23……読み出
しデータ信号ラッチ回路、24……書き込みデータ信号ラ
ッチ回路、61……パリティセルアレイのワード線、▲
▼……基準クロック信号、φ1,φ２……クロック信
号、T1,T2……スイッチトランジスタ、Ｎ……節点。
Claims (1)
- 【請求項１】メモリセルアレイと、水平パリティセルア
レイと、垂直パリティセルアレイと、これらのセルアレ
イのワード線を選択するＸデコーダと、これらのセルア
レイのデータ線を選択するＹデコーダ及び水平・垂直コ
ード選択回路と、水平及び垂直コードのパリティ検査回
路とエラー訂正回路とから少なくとも構成されるLSIメ
モリにおいて、データの読み出し時には、パリティ検査
を行わずに読み出しデータ信号をそのまま出力し、デー
タの書き込み時には、基準クロック信号の第１の電圧レ
ベルで書き込み対象となるメモリセルが属する水平及び
垂直コードのメモリセル情報が読み出された後、書き込
みデータ信号が書き込み対象のメモリセルに書き込ま
れ、前記基準クロック信号の第２の電圧レベルで前記書
き込み対象のメモリセルが属する水平及び垂直コードの
水平及び垂直パリティセル情報が読み出されると同時
に、該パリティセル情報、及び、前記読み出された水平
及び垂直コードのメモリセル情報を用いてパリティ検査
を行い、エラー検知時には、前記水平及び垂直パリティ
セル情報の書き換えを行い、メモリデータのリフレッシ
ュ時には、前記メモリセル及びパリティセルのパリティ
検査及びメモリ情報のエラー訂正を行う事を特徴とする
自己訂正機能付きLSIメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119831A JP2623687B2 (ja) | 1988-05-16 | 1988-05-16 | 自己訂正機能付きｌｓｉメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119831A JP2623687B2 (ja) | 1988-05-16 | 1988-05-16 | 自己訂正機能付きｌｓｉメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290200A JPH01290200A (ja) | 1989-11-22 |
| JP2623687B2 true JP2623687B2 (ja) | 1997-06-25 |
Family
ID=14771341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119831A Expired - Lifetime JP2623687B2 (ja) | 1988-05-16 | 1988-05-16 | 自己訂正機能付きｌｓｉメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623687B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302488A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル矯正回路を含む不揮発性強誘電体メモリ装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7447950B2 (en) | 2003-05-20 | 2008-11-04 | Nec Electronics Corporation | Memory device and memory error correction method |
| JP4627411B2 (ja) * | 2003-05-20 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | メモリ装置及びメモリのエラー訂正方法 |
| US7502921B2 (en) * | 2005-08-02 | 2009-03-10 | Sandisk Corporation | Situation sensitive memory performance |
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| JP5067131B2 (ja) | 2007-11-07 | 2012-11-07 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリの動作方法およびシステム |
-
1988
- 1988-05-16 JP JP63119831A patent/JP2623687B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302488A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル矯正回路を含む不揮発性強誘電体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01290200A (ja) | 1989-11-22 |
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Legal Events
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