JPH01290200A - 自己訂正機能付きｌｓｉメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大容量のＬＳＩメモリに関し、特に、自己訂正
機能を有するＬＳＩメモリに関する。

〔従来の技術〕

ＬＳＩメモリはメモリ容量の大容量化に伴ない、メモリ
セル面積の縮小や記憶電荷量の減少の結果、パッケージ
やＬＳＩ材料に含まれる放射性物質から発生するアルフ
ァ粒子によるソフトエラーを防止できなくなシつつある
・このアルファ粒子によるソフトエラー問題を解決し、
低ソフトエラー率の大容量ＤＲＡＭを実現する手段とし
て、ソフトエラーをメモリ内で自動的に訂正する自己訂
正機能をオンチップ化したＬＳＩメモリがある。こうし
た自己訂正機能を有するＬＳＩメモリの従来例としては
、例えは、１９８４年２月に開催されたアイ嗜イー・イ
ー・イー・インターナシ冒ナルーンリ、トステートａ？
−キ、ツーコンファレンス（１９８４ＩＥＥＥ　ｌＮＴ
ｈ！ＲＮＡＴｌ０ＮＡＬＳＱＬＩＤ−８ＴＡＴＥ　　Ｃ
ＩＲＣＵＩＴ８　　ＣＯＮＦｇＢ−ｇＮｃｇ）のダイジ
ェスト・オプ・テクニカルーペーパーズ（ＩＳＳＣＣＤ
ＩＧＩ！Ｊ８Ｔ　　ＯＦ　　ＴＷＣＨ−ＮＩＣＡＬ　　
ＰＡＰＦ１ｉＲ８）第１０４頁〜１０５頁（１９８４年
２月会−時に同時頒布）に掲載された１４ビット同時組
込みＥＣＣ付き丈プミクロンＶＬＳＩメモリ（”Ａ　　
ｓｕｂｍｉｃｒｏｎ　ＶＬＳＩ　ｍｅｍｏｒｙｗｉｔｈ
　ａ　４ｂ−ａｔ−ａ−ｔｉｍｅ　ｂｕｉｌｔ−ｉｎ　
ＥＣＣｃｉｒｃｕｉｔ　’　）Ｊと題する山田（Ｊｕｎ
ｚｏ　Ｙａｍａｄａ　）氏等の論文等に紹介されたもの
がある。上記論文に紹介されたＬＳＩメモリのン７トエ
ラー訂正方式を第４図に示すＬＳＩメモリ構成回路図を
用いて説明する。

第４図のＬＳＩメモリは、メモリセルアレイ１゜水平パ
リティセルアレイ２．垂直パリティセにアレイ３．Ｘデ
コーダ４．Ｙデコーダ及び水平・垂直コード選択回路５
と、その他のパリティ検査回路、エラー訂正回路から成
る。

このＬＳＩメモリはデータの読み出し時には、まず、Ｘ
デコーダ４において選択されたワード線６が立ち上がシ
、このワード線６に接続するメモリセルのメモリ情報が
読み出される。次に、Ｙデコーダ５によってこのうちの
１ケのメモリセル情報が選択され、出力データ信号７と
なって読み出される。これと並行して、当該セルの属す
る水平コードを形成するメモリセル情報がコート１４　
択回路５によって、メモリセルアレイ１及び水平パリテ
ィセルアレイ２から読み出され、水平パリティ検査回路
８によってパリティ検査が行われる＠同様に、垂直パリ
ティに関しても、垂直パリティ検査回路９によってパリ
ティ検査が行われる。これらの検査回路の出力は、パリ
ティエラーが検知されると１１１情報が出力され、エラ
ーがなければ１０１情報が出力される。この両検査回路
の出力が１１１の場合に、読み出し情報がエラーと判定
され、図示のように、両検査回路出力の論理積信号１０
と前記出力データ信号７の排他的論理和出力が読み出し
データ信号１１となって、チップ外部に読み出される。

これと同時に、該読み出しデータ信号１１は読み出しメ
モリセルに再書き込みされ、読み出し動作が終了する。

他方、データの書き込み時には、通常のメモリセルへの
書き込み動作を行う前に、まず、書き込み対象のメモリ
セル、及び、当該セルの属する水平及び垂直コードを形
成するメモリセル及びパリティセル情報が読み出される
。この後に、書き込み対象セルに書き込みデータ信号１
２が書き込まれる。これと同時に、前記の読み出し動作
と同様に、読み出されたメモリセル及びパリティセル情
報を用いて書き込み対象のメモリセルに記憶されていた
情報のパリティ検査及びエラー訂正がなされる０この後
、更に、排他的論理和回路１３によって、書き込みデー
タ信号１２とエラー訂正された読み出しデータ信号１１
との比較が行われる。

この結果、両者の信号が異なる場合には、書き込み対象
のメモリセルの属する水平コードと垂直コードのパリテ
ィセル情報を排他的論理和回路１４゜１５を用いて反転
し、パリティセル情報の書き換えを行い、書き込み動作
が終了する。

ところで、前記した自己訂正機能付／ＬＳＩメモリでは
、通常のＬＳＩメモリの読み出し、書き込み動作に加え
て、パリティ検査処理、エラー訂正処理、及び、訂正デ
ータの再書き込み動作、更に、データの曹き込み動作時
には、パリティセル情報の書き換え動作が余分に必要と
なる＠このため、自己訂正機能付きＬＳＩメモリでは、
通常のＬＳＩメモリに比べて読み出し時間や書き込み時
間が長くなる欠点があり、高速処理を必要とするメモリ
システムへの適用が困難であった。

本発明の目的は、こうした欠点を改善し、自己訂正機能
付きＬＳＩメモリにおいて、通常のＬＳＩメモリとほぼ
等しい読み出し時間、書き込み時間を実現するＬＳＩメ
モリを提供することにある〔課題を解決するための手段
〕 本発明の自己訂正機能付きＬＳＩメモリの構成は、メモ
リセルアレイと、水平パリティセルアレイと、垂直ハリ
ティセルアレイと、これらのセルアレイのワード線を選
択するＸデコーダと、これらのセルプレイのデータ線を
選択するＹデコーダ及び水平・垂直コード選択回路と、
水平及び垂直コードのパリティ検査回路とエラー訂正回
路とから少なくとも構成されるＬＳＩメモリにおいて、
データの読み出し時には、パリティ検査を行わずに読み
出しデータ信号をそのまま出力し、データの書き込み時
には基準クロック信号の第１の電圧レベルで書き込み対
象となるメモリセルが属する水平及び垂直コードのメモ
リセル情報が読み出された後、書き込みデータ信号が書
き込み対象のメモリセルに書き込まれ、前記基準クロッ
ク信号の第２の電圧レベルで前記書き込み対象のメモリ
セルが属する水平及び垂直コードの水平及び垂直パリテ
ィセル情報が読み出されると同時に該パリティセル情報
、及び、前記読み出された水平及び垂直コードのメモリ
セル情報を用いてパリティ検査を行い、エラー検知時に
は、前記水平及び垂直パリティセル情報の書き換えを行
い、メモリデータのリフレ、シュ時には、前記メモリセ
ル及びパリティセルのパリティ検査及びメモリ情報のエ
ラー訂正を行うことを特徴とする。

〔作用〕

以上のようなメモリ動作を行うことにより、本発明の自
己訂正機能付きＬＳＩメモリは、データの読み出し時に
はパリティ検査処理時間、エラー訂正処理時間、及び、
訂正データの再書き込み時間が省略でき、データの書き
込み時には、書き込み対象のメモリセルの読み出し及び
データ信号の書き込みと、パリティセルの読み出し、パ
リティ検査処理、エラー訂正処理、及び、パリティセル
情報の書き換え動作とが、メモリ動作のアクセス時とリ
セット時に分かれて行われるため、データの読み出し及
び書き込み時間は通常のＬＳＩメモリとほとんど変わら
ず、従来の自己訂正機能付きＬＳＩメモリに比べて大幅
に高速な読み出し・書き込み動作を行うことができる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の構成図で、１チ。

プ上に形成されたＬＳＩメモリを示している。該ＬＳＩ
メモリは、メモリセルアレイ１．水平パリティセルアレ
イ２．垂直パリティセルアレイ３゜Ｘデコーダ４．Ｙデ
コーダ及び水平・垂直コード選択回路５．メモリセルア
レイの任意の一本のワード線６．読み出しデータ信号７
．水平パリティ検査回路８．垂直パリティ検査回路９．
ワード線６のラッチ回路２１．データ線ラッチ回路２２
゜読み出しデータ信号ラッチ回路２３．書き込みデータ
信号う、チ回路２４．ラッチ回路２１で駆動されるパリ
ティセルアレイのワード線６１とその他のエラー検知・
訂正制御回路から成る。ワード線ラッチ回路２１の一例
を第２図に示す、。φｌ。

φ２はクロック信号を、Ｔｌ　、Ｔ２はスイッチトラン
ジスタを、それぞれ示す。第２図の回路の動作波形の一
例を第３図に示す。

本実施例のＬＳＩメモリの動作を第３図の動作波形を用
いて説明する。

データの読み出し時に、基準クロック信号Ｃｇの電圧が
高レベルから低レベルに下がると、Ｘデコーダ４におい
て選択されたワード線６の電圧が低レベルから高レベル
に上がシ、このワード線６に接続するメモリセルのメモ
リ情報が読み出される。この時、パリティセル選択用の
ワード線６１の電圧は、低レベルのままであシ、パリテ
ィセル情報の読み出しは行われない。次に、Ｘデコーダ
５によってこのうちの１ケのメモリセル情報が選択され
、読み出しデータ信号７となって読み出される＠この間
、クロック信号φ１の電圧が高レベルになり、節点ＮＯ
電圧も高レベルになる。

次に、基準クロック信号ＣＭの電圧が低レベルから高レ
ベルに上がると、ワード線６の′１圧は高レベルから低
レベルに下がシ、メモリセル情報は元のセルに再書き込
みされる。他方、ワード線６１の電圧は節点Ｎの電圧が
高レベルのままであるため、クロック信号φ２に同期し
て低レベルから高レベルに上がシ、パリティセル情報の
読み出しが行われるが、パリティ検査及びエラー訂正処
理は行われない。ワード線６が選択されない場合には、
節点Ｎｏ′Ｉｃ圧が低レベルのままであるので、ワード
線６１の電圧も低レベルのままとなる。尚、データの読
み出し動作において、パリティセルの読み出し情報は特
に必要ではないため、ワード線６１の電圧ｆ−ｉ第３図
の破線で示すように、う、子回路２１を動作させずに常
に低レベルの１圧に保持していてもよい。

他方、データの書き込み時には、基準クロック信号ＣＥ
の゛電圧が、高レベルから低レベルに下がると、ワード
線６が立ち上がシ書き込み対象となるメキリセル及び尚
該セルが楓する水平及び垂直コードのメモリセルの情報
が読み出され、データ線ラッチ回路２２にストアされる
。また、書き込み対象メモリセルの情報は読み出しデー
タ信号う、子回路２３にもストアされる。これと並行し
て、書き込みデータ信号１２が書き込み対象のメモリセ
ルに書き込まれると同時に、書き込みデータ信号ラッチ
回路２４にストアされる。この間、ワード線６１の′１
圧は低レベルのままであシ、パリティセル情報の読み出
しは行われない。

次に、基準クロック信号ＣＢの電圧が低レベルから高レ
ベルに上がると、ワード線６の電圧は高レベルから低レ
ベルに下がるとともに、う、子回路２１によシ、クロッ
ク信号φ２に同期してパリティセルアレイのワード線６
１が立ち上がシ、前記書き込み対象のメモリセルが属す
る水平及び垂直コードの水平及び垂直パリティセル情報
が読み出される・これと並行して、データ線う、子回路
２２にストアされていた水平及び垂直コードのメモリセ
ル情報のうち、水平コードを形成するメモリセル情報と
前記水平パリティセル情報が水平パリティ検査回路８に
人力され、パリティ検査が行われる＠同様に、垂直パリ
ティに関しても、垂直ハリティ検査回路９によってパリ
ティ検査カ行ワれる。

この両検査回路の出力が１１１の場合には、前記書き込
み対象メモリセルの読み出し情報がエラーと判定され、
両検査回路出力の論理積信号１０と前記読み出しデータ
信号う、子回路２３からの出力データ信号７１の排他的
論理和出力が前記書き込み対象セルの正しい読み出しデ
ータ信号１１となる。この後、更に、排他的論理和回路
１３によって、正しい読み出しデータ信号１１と書き込
みデータ信号う、子回路２４にストアされていた書き込
みデータ信号１２１とが比較され、両者の信号が異なる
場合には、書き込み対象のメモリセルの属する水平コー
ドと垂直コードのパリティセル情報を排他的論理和回路
１４．１５を用いて反転し、パリティセル情報の書き換
えを行う。

次に、基準クロック信号ＣＥｏ電圧が高レベルから低レ
ベルになると、クロック信号φ２に同期してワード線６
１の電圧も為レベルから低レベルに下がり、パリティセ
ル情報のセルにストアされるＯ このように、データの書き込み動作に際し、メモリセル
のデータ書き込みとパリティセルのデータ読み出し・書
き込みは、基準クロック信号Ｃｇの電圧が低レベルと高
レベルの時に別々に行われる。従って、次の動作がデー
タ読み出しであっても、データ書き込みであっても、メ
モリセルに対する動作は通常のＬＳＩメモリと同様に行
われ、処理時間の損失は生じない。

本実施例のＬＳＩメモリでは、メモリセル又はパリティ
セルにンフトエラーが発生したとして−書き込み処理を
行うセル以外のセルに対しては、エラー訂正は行われな
い。従って、単に、読み出し動作のみを行っているセル
に対しては、ンフトエラーが訂正されずど、トエラーが
累積される口これを防ぐため、本実施例のＬＳＩメモリ
では、ある一定時間毎のメモリデータのリフレ、シュ時
に、リフレッシュ動作に並行して全メモリセル情報及び
全パリティセル情報を順に読み出し、第４図の従来例と
同様に、対象となるメモリセル又はパリティセルのパリ
ティ検査及びメモリ情報のエラー訂正を行い、訂正後の
情報を当該セルに再書き込みすることによシ、ビットエ
ラーの累積を防止することになる。

本実施例の自己訂正機能付きＩ、ＳＩメモリでは、従来
例に見られたパリティ検査とエラー訂正処理による読み
出し時間と書き込み時間の増加を防ぐことができる。

例えば、第４図の従来例のＬＳＩメモリでは、データの
書き込み動作の処理時間として、（１）書き込み対象セ
ルの読み出し時間＋（２）パリティ検査時間＋（３）エ
ラー訂正時間＋（４）訂正された読み出しデータと書き
込みデータの比較時間＋（５）パリティセル情報の書き
換え時間が必要であったが、本実施例のＬＳＩメモリで
は、書き込み動作がメモリ動作のアクセス時（ＣＥの電
圧が低レベルの時）とリセット時（Ｃｇの電圧が高レベ
ルの時）に分割され、アクセス時には、（１）十書き込
み対象セルのデータ書き込み時間、リセット時には、（
パリテ。

イセルの読み出し時間、又は＋２）　）　＋　＋３３　
＋　（４１＋　＋５１の処理時間で済む。しかも、リセ
ット時Ωパリティセルの読み出し動作はアドレスの指定
が不要であるため、通常のＬＳＩメモリのリセット時間
内に上記動作を終了させることができる。

読み出しに関しては、パリティ検査を行わないため、通
常のＬＳＩメモリと同程度のスピードになる。

従って、本実施例の自己訂正機能付きＬＳＩメモリは・
データの読み出し及び書き込み処理を自己訂正機能のな
い通常のＬＳＩメモリと同程度の速度で行うことができ
る。

〔発明の効果〕

以上、詳細に説明したとうシ、本発明の自己訂正機能付
きＬＳＩメモリは、データの読み出し時には、パリティ
検査処理が省略でき、データの書き込み時には、書き込
み対象のメモリセルの読み出し及びデータ信号の書き込
みと、パリティセルの読み出し、パリティ検査処理、エ
ラー訂正処理、及び、パリティセル情報の書き換え動作
をＬＳＩメモリのアクセス時とリセット時に分けて処理
することにより、従来の同種のＬＳＩメモリに比べて、
１ｔイクルに必要な処理時間を大幅に短縮でき、通常の
ＬＳＩメモリに匹敵する高速で、且つ、高信頼度なＬＳ
Ｉメモリを実現できると−う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のＬＳＩメモリの構成図、第
２図は本発明のＬＳＩメモリを実施する上で必要となる
ワード線う、子回路の一例を示す回路図、！＠３図は第
２図のう、子回路の動作波形図、第４図は従来の自己訂
正機能付きＩ、ＳＩメモリの代表的な構成図である＠ １・・・・・・メモリセルアレイ、２・・・・・・水平
パリティセルアレイ、３・・・・・・垂直パリティセル
アレイ、４・・・・・・Ｘデコーダ、５・・・・・・Ｙ
デコーダ及び水平・垂直コード選択回路、６・・・・・
・ワード線、８・・・・・・水平パリティ検査回路、９
・・・・・・垂直パリティ検査回路、７．１０，１１，
１２，７１．１２１・・・・・・データ信号、１３，１
４．１５・・・・・・排他的論理和回路、２１・・・・
・・ワード線ラッチ回路、２２・・・・・７データ線う
、子回路、２３・・・・・・読み出しデータ信号う、子
回路、２４・・・・・・書き込みデータ信号ラッチ回路
、６１・・・・・・パリティセルアレイのワード線、ｃ
ｇ・・・・・・基準クロック信号、φｌ、φ２・・・・
・・クロック信号、Ｔ１．Ｔ２・・・・・・スイッチト
ランジスタ、Ｎ・・・・・・節点。 代理人　弁理士　　内　原　　　晋 ２３、に壱力吊しデータＡ傾号うッ４巨り呂４２４書き
二し紗チータフ４ら号うッチＥＵメ咎７３、／４．　／
Ｓ車酢的論理句回路 懲　　　１　　　図 Ｔ＋、丁２：スイ、／＋ｈう、ンＳ゛スタψｊ、チ２：
クロツクイ言号 ６、６１　：ワーｂ°線 Ｎ　　　：節、当、 」ち　　　　Ｚ　　　翻り 第　　　３　　　　図

Claims (1)

【特許請求の範囲】
1. メモリセルアレイと、水平パリティセルアレイと、垂直
   パリティセルアレイと、これらのセルアレイのワード線
   を選択するＸデコーダと、これらのセルアレイのデータ
   線を選択するＹデコーダ及び水平・垂直コード選択回路
   と、水平及び垂直コードのパリティ検査回路とエラー訂
   正回路とから少なくとも構成されるＬＳＩメモリにおい
   て、データの読み出し時には、パリティ検査を行わずに
   読み出しデータ信号をそのまま出力し、データの書き込
   み時には、基準クロック信号の第１の電圧レベルで書き
   込み対象となるメモリセルが属する水平及び垂直コード
   のメモリセル情報が読み出された後、書き込みデータ信
   号が書き込み対象のメモリセルに書き込まれ、前記基準
   クロック信号の第２の電圧レベルで前記書き込み対象の
   メモリセルが属する水平及び垂直コードの水平及び垂直
   パリティセル情報が読み出されると同時に、該パリティ
   セル情報、及び、前記読み出された水平及び垂直コード
   のメモリセル情報を用いてパリティ検査を行い、エラー
   検知時には、前記水平及び垂直パリティセル情報の書き
   換えを行い、メモリデータのリフレッシュ時には、前記
   メモリセル及びパリティセルのパリティ検査及びメモリ
   情報のエラー訂正を行う事を特徴とする自己訂正機能付
   きＬＳＩメモリ。