JPH0814807B2 - 記憶システム - Google Patents
記憶システムInfo
- Publication number
- JPH0814807B2 JPH0814807B2 JP60262806A JP26280685A JPH0814807B2 JP H0814807 B2 JPH0814807 B2 JP H0814807B2 JP 60262806 A JP60262806 A JP 60262806A JP 26280685 A JP26280685 A JP 26280685A JP H0814807 B2 JPH0814807 B2 JP H0814807B2
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- JP
- Japan
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- error
- bit error
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- data
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶システムに関するもので、特に記憶部
の１ビットエラーがソフトエラーかハードエラーかの切
分けに関するものである。
の１ビットエラーがソフトエラーかハードエラーかの切
分けに関するものである。
この種の主記憶装置は、記憶部を構成する記憶素子と
して価格および記憶容量などの点からダイナミック型MO
SRAMが広く使用されている。RAMチップは、パッケージ
に封入して用いられるのが普通で、周知のようにパッケ
ージ材料の殆んどは、アルファ線という電離性放射線を
放出する。その結果、RAMチップ内の情報単位であるセ
ルの蓄積電荷を逆転させることがある。
して価格および記憶容量などの点からダイナミック型MO
SRAMが広く使用されている。RAMチップは、パッケージ
に封入して用いられるのが普通で、周知のようにパッケ
ージ材料の殆んどは、アルファ線という電離性放射線を
放出する。その結果、RAMチップ内の情報単位であるセ
ルの蓄積電荷を逆転させることがある。
このため、アルファ線によって情報が反転したセルを
含むアドレスに対して読出動作が行なわれると、データ
エラーが検出される。このエラーは、ハードエラーと呼
ばれる物理的な欠陥による永久的なものでなく、次に書
込動作を行えば完全に修復可能なことからソフトエラー
と呼ばれるのが普通である。
含むアドレスに対して読出動作が行なわれると、データ
エラーが検出される。このエラーは、ハードエラーと呼
ばれる物理的な欠陥による永久的なものでなく、次に書
込動作を行えば完全に修復可能なことからソフトエラー
と呼ばれるのが普通である。
記憶部に対する読出動作と書込動作の割合は、アドレ
スによって異なるが、一方の動作だけになるということ
はなく、両方の動作が行なわれるのが普通である。
スによって異なるが、一方の動作だけになるということ
はなく、両方の動作が行なわれるのが普通である。
従って、１ビットエラーがソフトエラーに起因する場
合には、エラー検出後の書込動作により自動的にエラー
が修復される。
合には、エラー検出後の書込動作により自動的にエラー
が修復される。
一方、ハードエラーに起因する１ビットエラーは、書
込動作で修復できず、早い段階で保守・交換等により１
ビットエラーを取り除いてやる必要がある。これを怠る
と、次の１ビットエラーが同一ワード内に発生した時に
２ビットエラーとなり、システムダウンにつながる。
込動作で修復できず、早い段階で保守・交換等により１
ビットエラーを取り除いてやる必要がある。これを怠る
と、次の１ビットエラーが同一ワード内に発生した時に
２ビットエラーとなり、システムダウンにつながる。
以上述べたように、従来の主記憶装置は、検出された
１ビットエラーがソフトエラーかハードエラーかの切分
けが不可能なので保守交換の判断ができないという欠点
があった。
１ビットエラーがソフトエラーかハードエラーかの切分
けが不可能なので保守交換の判断ができないという欠点
があった。
本発明の記憶システムは、記憶内容の読み出し動作時
にビットエラーの検出及び訂正を行える機能を有する記
憶装置において、データの読み出しを行う第一の動作で
ビットエラーが検出された時に該エラーを保持する手段
と、該ビットエラー検出時のアドレスを保持する手段
と、該アドレスに対して２度目の読み出しを行う第二の
動作で再びビットエラーを検出すると訂正したデータで
再書き込み動作を行わせる手段と、該再書き込み動作後
に該アドレスのデータを第一の動作で読み出してビット
エラーを検出するとハードエラーであると検出できるこ
とを特徴とする。
にビットエラーの検出及び訂正を行える機能を有する記
憶装置において、データの読み出しを行う第一の動作で
ビットエラーが検出された時に該エラーを保持する手段
と、該ビットエラー検出時のアドレスを保持する手段
と、該アドレスに対して２度目の読み出しを行う第二の
動作で再びビットエラーを検出すると訂正したデータで
再書き込み動作を行わせる手段と、該再書き込み動作後
に該アドレスのデータを第一の動作で読み出してビット
エラーを検出するとハードエラーであると検出できるこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例で、110は情報を格納する記
憶部、120は前記記憶部からの読出データ121を入力し該
読出データに１ビットエラーがあれば訂正した読出デー
タ122と１ビットエラー信号123を出力させる１ビットエ
ラー訂正回路、130は中央処理装置等の接続機器からの
書込データ131と前記読出データ122との何れか一方を選
択し、記憶部110に対し書込データ132を供給する選択回
路、140は１ビットエラーアドレスを格納するエラーア
ドレスレジスタ、150はエラーアドレスレジスタの内容
と記憶部に対するアドレス141とを比較するEXCLUSIVE O
Rゲート、160は同一アドレスで２度連続して１ビットエ
ラーが発生し、２度目のエラー時に訂正されたデータが
記憶部に再書込された時にセットされるエラー訂正レジ
スタ、170は１ビットエラーが発生した時にセットされ
る１ビットエラーレジスタ、171,172は各々前記エラー
アドレスレジスタ及びエラー訂正レジスタの格納制御を
行なうANDゲート、173は、前記選択回路の選択制御を行
なうANDゲート、180は検出された１ビットエラーがソフ
トエラーかハードエラーかの切分けを行なうANDゲート
である。
憶部、120は前記記憶部からの読出データ121を入力し該
読出データに１ビットエラーがあれば訂正した読出デー
タ122と１ビットエラー信号123を出力させる１ビットエ
ラー訂正回路、130は中央処理装置等の接続機器からの
書込データ131と前記読出データ122との何れか一方を選
択し、記憶部110に対し書込データ132を供給する選択回
路、140は１ビットエラーアドレスを格納するエラーア
ドレスレジスタ、150はエラーアドレスレジスタの内容
と記憶部に対するアドレス141とを比較するEXCLUSIVE O
Rゲート、160は同一アドレスで２度連続して１ビットエ
ラーが発生し、２度目のエラー時に訂正されたデータが
記憶部に再書込された時にセットされるエラー訂正レジ
スタ、170は１ビットエラーが発生した時にセットされ
る１ビットエラーレジスタ、171,172は各々前記エラー
アドレスレジスタ及びエラー訂正レジスタの格納制御を
行なうANDゲート、173は、前記選択回路の選択制御を行
なうANDゲート、180は検出された１ビットエラーがソフ
トエラーかハードエラーかの切分けを行なうANDゲート
である。
以下、第２図をもとに第１図の動作を説明する。アド
レスA1に対し1st読出動作が行なわれた時、記憶部から
の読出データ121に１ビットエラーがあると、１ビット
エラー訂正回路120から１ビットエラー信号123が出力さ
れ１ビットエラーレジスタ170に格納される。同時にAND
ゲート171における１ビットエラーレジスタのネガティ
ブ出力と前記１ビットエラー信号123との論理積出力に
よりこのエラー検出時のアドレスA1がエラーアドレスレ
ジスタ140に格納される。
レスA1に対し1st読出動作が行なわれた時、記憶部から
の読出データ121に１ビットエラーがあると、１ビット
エラー訂正回路120から１ビットエラー信号123が出力さ
れ１ビットエラーレジスタ170に格納される。同時にAND
ゲート171における１ビットエラーレジスタのネガティ
ブ出力と前記１ビットエラー信号123との論理積出力に
よりこのエラー検出時のアドレスA1がエラーアドレスレ
ジスタ140に格納される。
その後、同一アドレスA1に対して2nd読出動作が行な
われると、上記と同様に１ビットエラー信号123が出力
される。
われると、上記と同様に１ビットエラー信号123が出力
される。
一方、エラーアドレスレジスタ140に格納されている
アドレスと2nd読出動作のアドレスとは同一なのでEXCLU
SIVE ORゲート150から一致信号151が出力される。ま
た、エラー訂正レジスタ160の格納制御を行なうANDゲー
ト172の出力は、前記１ビットエラー信号123と１ビット
エラーレジスタ170の論理積により“1"となるので、AND
ゲート173の出力をエラー訂正レジスタ160に格納する。
この時、ANDゲート173の出力はANDゲート172の出力と一
致信号151との論理積により“1"となるので、前記エラ
ー訂正レジスタには“1"が格納されることとなる。
アドレスと2nd読出動作のアドレスとは同一なのでEXCLU
SIVE ORゲート150から一致信号151が出力される。ま
た、エラー訂正レジスタ160の格納制御を行なうANDゲー
ト172の出力は、前記１ビットエラー信号123と１ビット
エラーレジスタ170の論理積により“1"となるので、AND
ゲート173の出力をエラー訂正レジスタ160に格納する。
この時、ANDゲート173の出力はANDゲート172の出力と一
致信号151との論理積により“1"となるので、前記エラ
ー訂正レジスタには“1"が格納されることとなる。
上記のように、同一アドレスに２度１ビットエラーが
発生すると2nd読出動作後に、記憶部の内容を修復する
再書込動作を起動させる。なお、この種の主記憶装置で
は通常リードモディファイライト機能を備えているの
で、読出と再書込を一連にした動作をリード・モディフ
ァイライトで行なわせることができる。
発生すると2nd読出動作後に、記憶部の内容を修復する
再書込動作を起動させる。なお、この種の主記憶装置で
は通常リードモディファイライト機能を備えているの
で、読出と再書込を一連にした動作をリード・モディフ
ァイライトで行なわせることができる。
選択回路130は、ANDゲート173によって制御され、通
常の書込動作では接続機器からの書込データ131を、再
書込動作時には読出データ122を選択する。従って第２
へ読出後を再書込動作では、訂正したデータが記憶部に
送られる。この時、１ビットエラーの原因がソフトエラ
ーであれば、記憶部の内容は修復されるが、ハードエラ
ーの場合には修復されない。
常の書込動作では接続機器からの書込データ131を、再
書込動作時には読出データ122を選択する。従って第２
へ読出後を再書込動作では、訂正したデータが記憶部に
送られる。この時、１ビットエラーの原因がソフトエラ
ーであれば、記憶部の内容は修復されるが、ハードエラ
ーの場合には修復されない。
引続き、3rd読出動作が同一アドレスA1に対して行な
われた時、ハードエラーにより記憶部の内容が修復され
ていなければ、1st及び2nd読出動作と同様に１ビットエ
ラー信号123が出力される。また、2nd読出動作と同様に
一致信号151が出力されANDゲート173の出力も“1"とな
る。エラー訂正レジスタ160には、2nd読出動作時に“1"
が格納されているのでANDゲート180の出力は“1"とな
る。
われた時、ハードエラーにより記憶部の内容が修復され
ていなければ、1st及び2nd読出動作と同様に１ビットエ
ラー信号123が出力される。また、2nd読出動作と同様に
一致信号151が出力されANDゲート173の出力も“1"とな
る。エラー訂正レジスタ160には、2nd読出動作時に“1"
が格納されているのでANDゲート180の出力は“1"とな
る。
なお第２図には示していないが１ビットエラーの原因
がソフトエラーの場合には、2nd読出動作後の再書込動
作で記憶部の内容が修復されるので、第３の読出動作時
に１ビットエラー信号123は出力されない。従ってANDゲ
ート173の出力は“0"となりANDゲート180の出力も“0"
となる。
がソフトエラーの場合には、2nd読出動作後の再書込動
作で記憶部の内容が修復されるので、第３の読出動作時
に１ビットエラー信号123は出力されない。従ってANDゲ
ート173の出力は“0"となりANDゲート180の出力も“0"
となる。
以上説明したように本発明の主記憶装置は、読出デー
タの１ビットエラーの原因、即ちソフトエラーかハード
エラーかの切分けが容易にできるという効果がある。
タの１ビットエラーの原因、即ちソフトエラーかハード
エラーかの切分けが容易にできるという効果がある。
第１図は本発明の実施例を示す図、第２図は第１図の動
作を説明する図である。 110……記憶部、120……１ビットエラー訂正回路、121
……記憶部読出データ、122……読出データ、123……１
ビットエラー信号、130……選択回路、131……書込デー
タ、132……記憶部書込データ、140……エラーアドレス
レジスタ、141……アドレス信号、150……EXCLUSIVE OR
ゲート、151……一致信号、160……エラー訂正レジス
タ、170……１ビットエラーレジスタ、171〜173……AND
ゲート、180……ANDゲート。
作を説明する図である。 110……記憶部、120……１ビットエラー訂正回路、121
……記憶部読出データ、122……読出データ、123……１
ビットエラー信号、130……選択回路、131……書込デー
タ、132……記憶部書込データ、140……エラーアドレス
レジスタ、141……アドレス信号、150……EXCLUSIVE OR
ゲート、151……一致信号、160……エラー訂正レジス
タ、170……１ビットエラーレジスタ、171〜173……AND
ゲート、180……ANDゲート。
Claims (1)
- 【請求項１】記憶部からの読み出し動作時に記憶内容の
１ビットエラーの検出及び訂正再書込を行える機能を有
する記憶システムにおいて、データの読み出し毎にビッ
トエラー検出する手段と、ビットエラーが検出された
時、ビットエラーを起こしたアドレスを一時記憶保持す
る手段と、その後の動作で前記記憶部に新たに供給され
るアドレスと前記一時記憶保持する手段に記憶されてい
るアドレスとを比較し、両者が一致した時に同様のビッ
トエラーが生じた場合にのみ当該ビットエラーを起こし
たデータを訂正再書込する手段と、訂正再書込後のデー
タを再度読み出して読み出されたデータに新たなエラー
がある場合には、ハードエラーとして切分ける手段とを
有することことを特徴とする記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262806A JPH0814807B2 (ja) | 1985-11-21 | 1985-11-21 | 記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262806A JPH0814807B2 (ja) | 1985-11-21 | 1985-11-21 | 記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120557A JPS62120557A (ja) | 1987-06-01 |
| JPH0814807B2 true JPH0814807B2 (ja) | 1996-02-14 |
Family
ID=17380866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262806A Expired - Lifetime JPH0814807B2 (ja) | 1985-11-21 | 1985-11-21 | 記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814807B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758478B2 (ja) * | 1987-11-18 | 1995-06-21 | 富士通株式会社 | １ビット反転エラーの処理方式 |
| JP5269810B2 (ja) * | 2007-12-14 | 2013-08-21 | 株式会社東芝 | 制御装置 |
| US20110041016A1 (en) * | 2009-08-12 | 2011-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory errors and redundancy |
| US9042191B2 (en) | 2009-08-12 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-repairing memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171792A (ja) * | 1982-03-31 | 1983-10-08 | Fujitsu Ltd | 制御記憶装置のエラ−訂正方式 |
-
1985
- 1985-11-21 JP JP60262806A patent/JPH0814807B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62120557A (ja) | 1987-06-01 |
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