JPS6361692B2 - - Google Patents
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- JPS6361692B2 JPS6361692B2 JP59210686A JP21068684A JPS6361692B2 JP S6361692 B2 JPS6361692 B2 JP S6361692B2 JP 59210686 A JP59210686 A JP 59210686A JP 21068684 A JP21068684 A JP 21068684A JP S6361692 B2 JPS6361692 B2 JP S6361692B2
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- 238000001514 detection method Methods 0.000 claims description 47
- 238000010586 diagram Methods 0.000 description 8
- 238000012795 verification Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に利用する読出し書込
み可能メモリの誤り検出用パリテイ付加検出回路
に関する。特に、ｎビツトのデータをｍ回書込み
ｎ×ｍビツトのデータとして読出す読出し書込み
可能メモリに対して、データの書込み時にパリテ
イビツトを生成付加し、読出時にパリテイビツト
を確認することにより、データ誤りの検出を行う
パリテイ付加検出回路に関する。
み可能メモリの誤り検出用パリテイ付加検出回路
に関する。特に、ｎビツトのデータをｍ回書込み
ｎ×ｍビツトのデータとして読出す読出し書込み
可能メモリに対して、データの書込み時にパリテ
イビツトを生成付加し、読出時にパリテイビツト
を確認することにより、データ誤りの検出を行う
パリテイ付加検出回路に関する。
第２図は従来例のパリテイ付加検出回路のブロ
ツク構成図である。第３図は従来例のｎビツトの
データをｍ回書込み、ｎ×ｍビツトのデータとし
て読出す場合のパリテイ付加検出回路のブロツク
構成図である。第４図は他の従来例のｎビツトの
データをｍ回書込み、ｎ×ｍビツトのデータとし
て読出す場合のパリテイ付加検出回路のブロツク
構成図である。
ツク構成図である。第３図は従来例のｎビツトの
データをｍ回書込み、ｎ×ｍビツトのデータとし
て読出す場合のパリテイ付加検出回路のブロツク
構成図である。第４図は他の従来例のｎビツトの
データをｍ回書込み、ｎ×ｍビツトのデータとし
て読出す場合のパリテイ付加検出回路のブロツク
構成図である。
従来、読出し書込み可能メモリ１におけるパリ
テイ付加検出回路は、第２図に示すように、読出
し書込み可能メモリ１にデータを書込むときに入
力データS2をパリテイ付加回路１０に入力し、入
力データS2の論理「１」の数を調べて偶数または
寄数パリテイを表す１ビツトのパリテイビツトS5
を出力し、入力データS2と共に読出し書込み可能
メモリ１に書込みを行うように構成されている。
読出し書込み可能メモリ１から出力データS3を読
出すときには、出力データS3と同時にパリテイビ
ツトS4も読出し、出力データS3をパリテイ検出回
路１１に入力して、読出し書込み可能メモリ１か
ら読出されたデータのパリテイの照合をし、デー
タの誤りを検出するものである。
テイ付加検出回路は、第２図に示すように、読出
し書込み可能メモリ１にデータを書込むときに入
力データS2をパリテイ付加回路１０に入力し、入
力データS2の論理「１」の数を調べて偶数または
寄数パリテイを表す１ビツトのパリテイビツトS5
を出力し、入力データS2と共に読出し書込み可能
メモリ１に書込みを行うように構成されている。
読出し書込み可能メモリ１から出力データS3を読
出すときには、出力データS3と同時にパリテイビ
ツトS4も読出し、出力データS3をパリテイ検出回
路１１に入力して、読出し書込み可能メモリ１か
ら読出されたデータのパリテイの照合をし、デー
タの誤りを検出するものである。
ここで、ｎビツトのデータをｍ回書込みｎ×ｍ
ビツトのデータとして読出す場合には、第３図に
示すものが知られている。すなわち書込み前に既
にこの読出し書込み可能メモリ１に書込まれてい
るｎ×ｍビツトの出力データS3を読出して一旦レ
ジスタ１２に保持し、マルチプレクサ１３に入力
しておき、新たに書き替えようとする部分のｎビ
ツトのみを入力データS2から取込み、それ以外の
ｎ×（ｍ−１）ビツトはレジスタ１２から取込ん
で、この全体ｎ×ｍビツトをパリテイ付加回路１
０に入力し、このｎ×ｍビツトのデータに付加す
るパリテイビツトS5を生成して付加する。
ビツトのデータとして読出す場合には、第３図に
示すものが知られている。すなわち書込み前に既
にこの読出し書込み可能メモリ１に書込まれてい
るｎ×ｍビツトの出力データS3を読出して一旦レ
ジスタ１２に保持し、マルチプレクサ１３に入力
しておき、新たに書き替えようとする部分のｎビ
ツトのみを入力データS2から取込み、それ以外の
ｎ×（ｍ−１）ビツトはレジスタ１２から取込ん
で、この全体ｎ×ｍビツトをパリテイ付加回路１
０に入力し、このｎ×ｍビツトのデータに付加す
るパリテイビツトS5を生成して付加する。
また別の従来構成として第４図のように入力デ
ータS2のｎビツトのデータに対して各々パリテイ
ビツトS5を付加して、読出し時に出力データS3の
各ｎビツトのデータについてパリテイの照合を行
うものがあつた。
ータS2のｎビツトのデータに対して各々パリテイ
ビツトS5を付加して、読出し時に出力データS3の
各ｎビツトのデータについてパリテイの照合を行
うものがあつた。
しかし、第３図の構成では、ｎ×ｍビツトを一
時格納するレジスタ１２とｎビツト出力のデータ
セレクタｍ個のマルチプレクサ１３が必要であ
り、ビツト数ｎおよび書込回数ｍが増大すると回
路が複雑になる欠点がある。また第４図の構成で
は、パリテイ検出回路がｍ個必要であり、記憶す
るパリテイビツトが多くなるため、読出し書込み
可能メモリの容量が大きくなる欠点があつた。
時格納するレジスタ１２とｎビツト出力のデータ
セレクタｍ個のマルチプレクサ１３が必要であ
り、ビツト数ｎおよび書込回数ｍが増大すると回
路が複雑になる欠点がある。また第４図の構成で
は、パリテイ検出回路がｍ個必要であり、記憶す
るパリテイビツトが多くなるため、読出し書込み
可能メモリの容量が大きくなる欠点があつた。
本発明は上記の欠点を解決するもので、データ
のビツト数が増大しても回路の複雑化やメモリ容
量の増大をもたらさないパリテイ付加検出回路を
提供することを目的とする。
のビツト数が増大しても回路の複雑化やメモリ容
量の増大をもたらさないパリテイ付加検出回路を
提供することを目的とする。
本発明は、ｎ×ｍビツト（ｍ、ｎはそれぞれ複
数）のデータおよびこのデータのパリテイビツト
を記憶することができる読出し書込み可能メモリ
と、このメモリに記憶されたｎ×ｍビツトのデー
タおよびこのデータのパリテイビツトを読出す手
段と、この手段により読み出されたｎ×ｍビツト
のデータについてパリテイ検出を行う第一のパリ
テイ検出回路と、この第一のパリテイ検出回路の
出力パリテイビツトと上記メモリから読み出され
たパリテイビツトとを比較する手段と、上記メモ
リの記憶内容をｎビツトずつ書き替える手段と、
この手段により記憶内容が書き替えられるときに
上記メモリに記憶されたパリテイビツトを書き替
え後のデータのパリテイビツトに書き替えるパリ
テイビツト書替え手段とを備えたパリテイ付加検
出回路において、上記パリテイビツト書替え手段
は、上記メモリの読出し出力から新たに書き替え
るｎビツトのデータのアドレスにこれまで記憶さ
れていたｎビツトのデータを選択する手段と、こ
の手段の出力に得られるデータと上記第一のパリ
テイ検出回路の出力パリテイビツトとから上記メ
モリに記憶されていたｎ×ｍビツトのデータのう
ち上記新たに書き替えられるｎビツトのアドレス
に記憶されていたデータを除くデータについての
パリテイビツトを生成する第二のパリテイ検出回
路と、この第二のパリテイ検出回路の出力を一時
保持する手段と、上記メモリに新たに書き替える
ビツトのデータおよび上記一時保持する手段の出
力から書替え後のｎ×ｍビツトのデータについて
のパリテイビツトを生成して上記メモリに入力す
るパリテイ付加回路とを備えたことを特徴とす
る。
数）のデータおよびこのデータのパリテイビツト
を記憶することができる読出し書込み可能メモリ
と、このメモリに記憶されたｎ×ｍビツトのデー
タおよびこのデータのパリテイビツトを読出す手
段と、この手段により読み出されたｎ×ｍビツト
のデータについてパリテイ検出を行う第一のパリ
テイ検出回路と、この第一のパリテイ検出回路の
出力パリテイビツトと上記メモリから読み出され
たパリテイビツトとを比較する手段と、上記メモ
リの記憶内容をｎビツトずつ書き替える手段と、
この手段により記憶内容が書き替えられるときに
上記メモリに記憶されたパリテイビツトを書き替
え後のデータのパリテイビツトに書き替えるパリ
テイビツト書替え手段とを備えたパリテイ付加検
出回路において、上記パリテイビツト書替え手段
は、上記メモリの読出し出力から新たに書き替え
るｎビツトのデータのアドレスにこれまで記憶さ
れていたｎビツトのデータを選択する手段と、こ
の手段の出力に得られるデータと上記第一のパリ
テイ検出回路の出力パリテイビツトとから上記メ
モリに記憶されていたｎ×ｍビツトのデータのう
ち上記新たに書き替えられるｎビツトのアドレス
に記憶されていたデータを除くデータについての
パリテイビツトを生成する第二のパリテイ検出回
路と、この第二のパリテイ検出回路の出力を一時
保持する手段と、上記メモリに新たに書き替える
ビツトのデータおよび上記一時保持する手段の出
力から書替え後のｎ×ｍビツトのデータについて
のパリテイビツトを生成して上記メモリに入力す
るパリテイ付加回路とを備えたことを特徴とす
る。
本発明は、書込む前にメモリ１にあるｎ×ｍビ
ツトのデータに対するパリテイビツトを第一のパ
リテイ検出回路２で作成する。メモリの出力側に
あるマルチプレクサ４で書込む前にメモリ１にあ
るｎ×ｍビツトのデータから新たに書き替えるｎ
ビツトのアドレスにあるデータを選択し、第二の
パリテイ検出回路５でパリテイ検出回路２からの
パリテイビツトとマルチプレクサからの上記ｎビ
ツトのデータとを入力し、書込む前のｎ×ｍビツ
トのデータから新たに書き替えるｎビツトのアド
レスにあるｎビツトのデータを差引いたデータに
ついてパリテイビツトを作成する。このパリテイ
ビツトをフリツプフロツプ６で保持しておく。パ
リテイ付加回路７では、このフリツプフロツプ６
の出力と新たに書き替えるｎビツトのデータを入
力し、書き替えられた後のｎ×ｍビツトのパリテ
イビツトを作成して、書き替えるべきｎビツトの
書込みデータと共に、メモリ１に与える。この構
成により、メモリ１のメモリ容量を増大すること
なくかつ回路構成を簡単にして、常にメモリ１に
書込まれているｎ×ｍビツトのパリテイビツトを
同時に記憶することができる。
ツトのデータに対するパリテイビツトを第一のパ
リテイ検出回路２で作成する。メモリの出力側に
あるマルチプレクサ４で書込む前にメモリ１にあ
るｎ×ｍビツトのデータから新たに書き替えるｎ
ビツトのアドレスにあるデータを選択し、第二の
パリテイ検出回路５でパリテイ検出回路２からの
パリテイビツトとマルチプレクサからの上記ｎビ
ツトのデータとを入力し、書込む前のｎ×ｍビツ
トのデータから新たに書き替えるｎビツトのアド
レスにあるｎビツトのデータを差引いたデータに
ついてパリテイビツトを作成する。このパリテイ
ビツトをフリツプフロツプ６で保持しておく。パ
リテイ付加回路７では、このフリツプフロツプ６
の出力と新たに書き替えるｎビツトのデータを入
力し、書き替えられた後のｎ×ｍビツトのパリテ
イビツトを作成して、書き替えるべきｎビツトの
書込みデータと共に、メモリ１に与える。この構
成により、メモリ１のメモリ容量を増大すること
なくかつ回路構成を簡単にして、常にメモリ１に
書込まれているｎ×ｍビツトのパリテイビツトを
同時に記憶することができる。
本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明一実施例パリテイ付加検出回路
のブロツク構成図である。第１図において、図外
から入力アドレスS1およびｎビツトの入力データ
S2が読出し書込み可能メモリ１にそれぞれ接続さ
れる。読出し書込み可能メモリ１のｎ×ｍビツト
の出力データS3がパリテイ検出回路２に接続さ
れ、また図外に送出される。
のブロツク構成図である。第１図において、図外
から入力アドレスS1およびｎビツトの入力データ
S2が読出し書込み可能メモリ１にそれぞれ接続さ
れる。読出し書込み可能メモリ１のｎ×ｍビツト
の出力データS3がパリテイ検出回路２に接続さ
れ、また図外に送出される。
ここで本発明の特徴とするところは、一点鎖線
で囲まれたパリテイ付加検出部分である。すなわ
ち、出力データS3は分岐されてマルチプレクサ４
に接続される。読出し書込み可能メモリ１の出力
パリテイビツトS4は照合回路３に接続される。パ
リテイ検出回路２から出力データS3に対するパリ
テイビツトが照合回路３とパリテイ検出回路５と
に接続される。マルチプレクサ４により出力デー
タS3のうちの新たに書き替えられるｎビツトのア
ドレスにあるデータが選択されてパリテイ検出回
路５に接続される。ｎ×ｍビツトの出力データS3
から新たに書き替えられるｎビツトの入力データ
S2に対応するデータを差引いたデータに対応する
パリテイビツトがフリツプフロツプ６に接続され
保持される。フリツプフロツプ６の出力とｎビツ
トの入力データS2とがパリテイ付加回路７に接続
され、ｎ×ｍビツトのデータに付加するパリテイ
ビツトS5が生成され、ｎビツトの入力データS2と
共に読出し書込み可能メモリ１にそれぞれ接続さ
れる。また図外より制御信号S6が読出し書込み可
能メモリ１とマルチプレクサ４とに接続される。
で囲まれたパリテイ付加検出部分である。すなわ
ち、出力データS3は分岐されてマルチプレクサ４
に接続される。読出し書込み可能メモリ１の出力
パリテイビツトS4は照合回路３に接続される。パ
リテイ検出回路２から出力データS3に対するパリ
テイビツトが照合回路３とパリテイ検出回路５と
に接続される。マルチプレクサ４により出力デー
タS3のうちの新たに書き替えられるｎビツトのア
ドレスにあるデータが選択されてパリテイ検出回
路５に接続される。ｎ×ｍビツトの出力データS3
から新たに書き替えられるｎビツトの入力データ
S2に対応するデータを差引いたデータに対応する
パリテイビツトがフリツプフロツプ６に接続され
保持される。フリツプフロツプ６の出力とｎビツ
トの入力データS2とがパリテイ付加回路７に接続
され、ｎ×ｍビツトのデータに付加するパリテイ
ビツトS5が生成され、ｎビツトの入力データS2と
共に読出し書込み可能メモリ１にそれぞれ接続さ
れる。また図外より制御信号S6が読出し書込み可
能メモリ１とマルチプレクサ４とに接続される。
このような構成のパリテイ付加検出回路の動作
について説明する。
について説明する。
第１図において、読出し書込み可能メモリ１に
すでに記憶されているｎ×ｍビツトのデータを出
力データS3に読出して、パリテイ検出回路２に入
力する。パリテイ検出回路２ではこのｎ×ｍビツ
トのデータについてそのパリテイビツトを出力す
る。パリテイビツトは、たとえばデータの全ビツ
トのうち論理「１」の数が寄数であるときに論理
「１」、偶数であるときに論理「０」である。
すでに記憶されているｎ×ｍビツトのデータを出
力データS3に読出して、パリテイ検出回路２に入
力する。パリテイ検出回路２ではこのｎ×ｍビツ
トのデータについてそのパリテイビツトを出力す
る。パリテイビツトは、たとえばデータの全ビツ
トのうち論理「１」の数が寄数であるときに論理
「１」、偶数であるときに論理「０」である。
一方、読出し書込み可能メモリ１にはあらかじ
めこのｎ×ｍビツトのデータについて、書込み時
にそのパリテイビツトが書き込まれているので、
これを出力パリテイビツトS4に読み出す。照合回
路３では上記パリテイ検出回路２から出力される
パリテイビツトと、この出力パリテイビツトS4に
読み出されたパリテイビツトとを比較し、これが
一致すれば読出しデータのパリテイチエツクは正
しいとする。
めこのｎ×ｍビツトのデータについて、書込み時
にそのパリテイビツトが書き込まれているので、
これを出力パリテイビツトS4に読み出す。照合回
路３では上記パリテイ検出回路２から出力される
パリテイビツトと、この出力パリテイビツトS4に
読み出されたパリテイビツトとを比較し、これが
一致すれば読出しデータのパリテイチエツクは正
しいとする。
ここで、すでに読出し書込み可能メモリ１に記
憶されているｎ×ｍビツトのデータのうち、ｎビ
ツトだけを入力データS2に到達するｎビツトのデ
ータに書き替える場合を説明する。
憶されているｎ×ｍビツトのデータのうち、ｎビ
ツトだけを入力データS2に到達するｎビツトのデ
ータに書き替える場合を説明する。
すでに読出し書込み可能メモリ１に記憶されて
いるｎ×ｍビツトのデータは、上述のように出力
データS3に読み出されてマルチプレクサ４に入力
する。マルチプレクサ４では、選択制御信号S6に
より制御されて、これから書き替えようとするｎ
ビツトのアドレスにあるｎビツトのデータを選択
する。これはパリテイ検出回路５に入力する。こ
のパリテイ検出回路５では、上述のパリテイ検出
回路２の出力パリテイビツトが与えられているの
で、これを利用して上記ｎ×ｍビツトのデータの
うち、マルチプレクサ４から出力されるｎビツト
を除く ｎ×（ｍ−１）ビツト のデータについてのパリテイビツトを作る。これ
を一時フリツプフロツプ６に蓄積しておく。一
方、入力データS2に到来するｎビツトのデータ
は、パリテイ付加回路７に入力する。このパリテ
イ付加回路７には上記フリツプフロツプ６の出力
が与えられているので、新たに書き替えるｎビツ
ト分のパリテイビツトと、このフリツプフロツプ
６から与えられる書き替えない分ｎ×（ｍ−１）
ビツトのデータについてのパリテイビツトとか
ら、書き替えた結果として読出し書込み可能メモ
リ１に記憶されるｎ×ｍビツトのパリテイビツト
を作る。このパリテイビツトを入力パリテイビツ
トS5から読出し書込み可能メモリ１に与えて、上
記ｎビツトの書き替えと同時に読出し書込み可能
メモリ１に記憶する。
いるｎ×ｍビツトのデータは、上述のように出力
データS3に読み出されてマルチプレクサ４に入力
する。マルチプレクサ４では、選択制御信号S6に
より制御されて、これから書き替えようとするｎ
ビツトのアドレスにあるｎビツトのデータを選択
する。これはパリテイ検出回路５に入力する。こ
のパリテイ検出回路５では、上述のパリテイ検出
回路２の出力パリテイビツトが与えられているの
で、これを利用して上記ｎ×ｍビツトのデータの
うち、マルチプレクサ４から出力されるｎビツト
を除く ｎ×（ｍ−１）ビツト のデータについてのパリテイビツトを作る。これ
を一時フリツプフロツプ６に蓄積しておく。一
方、入力データS2に到来するｎビツトのデータ
は、パリテイ付加回路７に入力する。このパリテ
イ付加回路７には上記フリツプフロツプ６の出力
が与えられているので、新たに書き替えるｎビツ
ト分のパリテイビツトと、このフリツプフロツプ
６から与えられる書き替えない分ｎ×（ｍ−１）
ビツトのデータについてのパリテイビツトとか
ら、書き替えた結果として読出し書込み可能メモ
リ１に記憶されるｎ×ｍビツトのパリテイビツト
を作る。このパリテイビツトを入力パリテイビツ
トS5から読出し書込み可能メモリ１に与えて、上
記ｎビツトの書き替えと同時に読出し書込み可能
メモリ１に記憶する。
この結果、読出し書込み可能メモリ１に記憶さ
れているパリテイビツトは、常にこの読出し書込
み可能メモリ１に記憶されているｎ×ｍビツトの
データについての正しいパリテイビツトを表すこ
とになる。
れているパリテイビツトは、常にこの読出し書込
み可能メモリ１に記憶されているｎ×ｍビツトの
データについての正しいパリテイビツトを表すこ
とになる。
このように、この構成の装置ではパリテイビツ
トを生成するために、多量のデータを一時記憶す
るレジスタなどを必要とせず、また、ビツト数ｎ
または書込回数ｍの値が増大するにしたがつて増
大する回路はない。したがつて、ビツト数ｎおよ
び書込回数ｍの値の大きいデータについて、簡単
な回路構成によりパリテイビツトを正しく書き替
える装置が得られる。
トを生成するために、多量のデータを一時記憶す
るレジスタなどを必要とせず、また、ビツト数ｎ
または書込回数ｍの値が増大するにしたがつて増
大する回路はない。したがつて、ビツト数ｎおよ
び書込回数ｍの値の大きいデータについて、簡単
な回路構成によりパリテイビツトを正しく書き替
える装置が得られる。
上記例は、一つのデータ群についてその構成ビ
ツトのうち、一方の論理値のビツト数が寄数であ
るか偶数であるかにより、１個のパリテイビツト
を生成する場合について説明したが、一般に、一
つのデータ群についてその構成ビツトのうち、一
方の論理値のビツト数を2pの倍数について照合
し、ｐ個のパリテイビツトを生成するパリテイ論
理の場合についても、同様に本発明を実施するこ
とができる。もつとも、この場合には、フリツプ
フロツプ６（一時記憶手段）は一時記憶すること
ができるビツト数がｐビツトになるように構成さ
れる。
ツトのうち、一方の論理値のビツト数が寄数であ
るか偶数であるかにより、１個のパリテイビツト
を生成する場合について説明したが、一般に、一
つのデータ群についてその構成ビツトのうち、一
方の論理値のビツト数を2pの倍数について照合
し、ｐ個のパリテイビツトを生成するパリテイ論
理の場合についても、同様に本発明を実施するこ
とができる。もつとも、この場合には、フリツプ
フロツプ６（一時記憶手段）は一時記憶すること
ができるビツト数がｐビツトになるように構成さ
れる。
以上説明したように、本発明によれば、データ
の量が増大してもパリテイビツトを生成する回路
の規模が増大することなく、また、読出し書込み
可能メモリに記憶するパリテイビツトの数が増大
することのない装置が得られる効果がある。
の量が増大してもパリテイビツトを生成する回路
の規模が増大することなく、また、読出し書込み
可能メモリに記憶するパリテイビツトの数が増大
することのない装置が得られる効果がある。
第１図は本発明の一実施例パリテイ付加検出回
路のブロツク構成図。第２図は従来例のパリテイ
付加検出回路のブロツク構成図。第３図は従来例
のｎビツトをｍ回書込み、ｎ×ｍビツトのデータ
として読出す場合のパリテイ付加検出回路のブロ
ツク構成図。第４図は他の従来例のｎビツトをｍ
回書込み、ｎ×ｍビツトのデータとして読出す場
合のパリテイ付加検出回路のブロツク構成図。 １……読出し書込み可能メモリ、２，５，７，
１１……パリテイ検出回路、３……照合回路、
４，１３……マルチプレクサ、６……フリツプフ
ロツプ、７……パリテイ付加回路、１２……レジ
スタ、S1……入力アドレス、S2……入力データ、
S3……出力データ、S4……出力パリテイビツト、
S5……入力パリテイビツト、S6……選択制御信
号。
路のブロツク構成図。第２図は従来例のパリテイ
付加検出回路のブロツク構成図。第３図は従来例
のｎビツトをｍ回書込み、ｎ×ｍビツトのデータ
として読出す場合のパリテイ付加検出回路のブロ
ツク構成図。第４図は他の従来例のｎビツトをｍ
回書込み、ｎ×ｍビツトのデータとして読出す場
合のパリテイ付加検出回路のブロツク構成図。 １……読出し書込み可能メモリ、２，５，７，
１１……パリテイ検出回路、３……照合回路、
４，１３……マルチプレクサ、６……フリツプフ
ロツプ、７……パリテイ付加回路、１２……レジ
スタ、S1……入力アドレス、S2……入力データ、
S3……出力データ、S4……出力パリテイビツト、
S5……入力パリテイビツト、S6……選択制御信
号。
Claims (1)
- 【特許請求の範囲】 １ ｎ×ｍビツト（ｍ、ｎはそれぞれ複数）のデ
ータおよびこのデータのパリテイビツトを記憶す
ることができる読出し書込み可能メモリと、 このメモリに記憶されたｎ×ｍビツトのデータ
およびこのデータのパリテイビツトを読出す手段
と、 この手段により読み出されたｎ×ｍビツトのデ
ータについてパリテイ検出を行う第一のパリテイ
検出回路と、 この第一のパリテイ検出回路の出力パリテイビ
ツトと上記メモリから読み出されたパリテイビツ
トとを比較する手段と、 上記メモリの記憶内容をｎビツトずつ書き替え
る手段と、 この手段により記憶内容が書き替えられるとき
に上記メモリに記憶されたパリテイビツトを書き
替え後のデータのパリテイビツトに書き替えるパ
リテイビツト書替え手段と を備えたパリテイ付加検出回路において、 上記パリテイビツト書替え手段は、 上記メモリの読出し出力から新たに書き替える
ｎビツトのデータのアドレスにこれまで記憶され
ていたｎビツトのデータを選択する手段と、 この手段の出力に得られるデータと上記第一の
パリテイ検出回路の出力パリテイビツトとから上
記メモリに記憶されていたｎ×ｍビツトのデータ
のうち上記新たに書き替えられるｎビツトのアド
レスに記憶されていたデータを除くデータについ
てのパリテイビツトを生成する第二のパリテイ検
出回路と、 この第二のパリテイ検出回路の出力を一時保持
する手段と、 上記メモリに新たに書き替えるビツトのデータ
および上記一時保持する手段の出力から書替え後
のｎ×ｍビツトのデータについてのパリテイビツ
トを生成して上記メモリに入力するパリテイ付加
回路と を備えたことを特徴とするパリテイ付加検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210686A JPS6188344A (ja) | 1984-10-08 | 1984-10-08 | パリテイ付加検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210686A JPS6188344A (ja) | 1984-10-08 | 1984-10-08 | パリテイ付加検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188344A JPS6188344A (ja) | 1986-05-06 |
| JPS6361692B2 true JPS6361692B2 (ja) | 1988-11-30 |
Family
ID=16593421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210686A Granted JPS6188344A (ja) | 1984-10-08 | 1984-10-08 | パリテイ付加検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188344A (ja) |
-
1984
- 1984-10-08 JP JP59210686A patent/JPS6188344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6188344A (ja) | 1986-05-06 |
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