JP3021577B2 - Ｒａｍのテスト回路 - Google Patents
Ｒａｍのテスト回路Info
- Publication number
- JP3021577B2 JP3021577B2 JP2227285A JP22728590A JP3021577B2 JP 3021577 B2 JP3021577 B2 JP 3021577B2 JP 2227285 A JP2227285 A JP 2227285A JP 22728590 A JP22728590 A JP 22728590A JP 3021577 B2 JP3021577 B2 JP 3021577B2
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- JP
- Japan
- Prior art keywords
- bit
- memory cell
- circuit
- address
- data
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は読み出し書き込みメモリ（以下、RAMと略
す）のテスト回路に関し、特に自己診断テスト回路（BI
ST回路:Built−In Self Test）の構成に関する。
す）のテスト回路に関し、特に自己診断テスト回路（BI
ST回路:Built−In Self Test）の構成に関する。
［従来の技術］ 従来、この種のRAMは第5A図に示すように、アドレス
デコーダ105と、１ワードがｎビットでかつ2mアドレス
のメモリセルアレイ101と、メモリセルアレイ101に対し
１ワード毎にデータの読み出し、書き込みを行うリード
／ライトバッファ（以下、R/W Bufと略す）106とを有
しており、かかる構成のRAMのテストを行う場合はRAMの
メモリセルアレイ101（ワードＸアドレス）にデータビ
ットを記憶させて実行する。これらのデータビットは論
理レベル（０レベル、１レベル）のロケーションによっ
て、マーチング，ギャロップ，チェッカーフラッグ等種
々の構成がある。ところが、テスト方法の煩雑さ、およ
びテスト時間の制約から第６図に示すようなデータビッ
トの配列になるようにデータビットを書き込み、その後
読み出すというチェッカーフラッグ方式がおもに採用さ
れている。
デコーダ105と、１ワードがｎビットでかつ2mアドレス
のメモリセルアレイ101と、メモリセルアレイ101に対し
１ワード毎にデータの読み出し、書き込みを行うリード
／ライトバッファ（以下、R/W Bufと略す）106とを有
しており、かかる構成のRAMのテストを行う場合はRAMの
メモリセルアレイ101（ワードＸアドレス）にデータビ
ットを記憶させて実行する。これらのデータビットは論
理レベル（０レベル、１レベル）のロケーションによっ
て、マーチング，ギャロップ，チェッカーフラッグ等種
々の構成がある。ところが、テスト方法の煩雑さ、およ
びテスト時間の制約から第６図に示すようなデータビッ
トの配列になるようにデータビットを書き込み、その後
読み出すというチェッカーフラッグ方式がおもに採用さ
れている。
第5B図はメモリセルアレイ101を構成するメモリセル
の回路構成を示しており、メモリセルはスタティック型
である。
の回路構成を示しており、メモリセルはスタティック型
である。
［発明が解決しようとする課題］ 上述した従来のRAMのテスト方法では、第６図の様な0
/1のデータを書き込むには、例えば１ワード＝８ビット
とすると０アドレスに（01010101）、１アドレスに（10
101010）・・・と入力データワードのビット列をアドレ
スの偶数，奇数の変化に応じて反転しなくてはならな
い。また、RAMが正しいデータを保持しているか否かを
判定するためにデータワードを読み出した後には、上記
データワードのビット列をアドレス毎に判定してビット
の反転が生じたか否かを判断しなくてはならない。とこ
ろが、上述のようにアドレスの偶数、奇数毎にビット列
を反転させていると、データワード毎にビット反転の有
無を繰り返し判定しなければならず、RAMのテストの実
施が煩雑で、長時間を要するという問題点があった。
/1のデータを書き込むには、例えば１ワード＝８ビット
とすると０アドレスに（01010101）、１アドレスに（10
101010）・・・と入力データワードのビット列をアドレ
スの偶数，奇数の変化に応じて反転しなくてはならな
い。また、RAMが正しいデータを保持しているか否かを
判定するためにデータワードを読み出した後には、上記
データワードのビット列をアドレス毎に判定してビット
の反転が生じたか否かを判断しなくてはならない。とこ
ろが、上述のようにアドレスの偶数、奇数毎にビット列
を反転させていると、データワード毎にビット反転の有
無を繰り返し判定しなければならず、RAMのテストの実
施が煩雑で、長時間を要するという問題点があった。
上述した従来のテスト方法に対し、本発明はRAMのチ
ェッカーフラッグテストを自動的に行える。自己診断テ
スト回路を提供するものであり、本発明の目的はRAMの
診断テストを簡単にすることである。
ェッカーフラッグテストを自動的に行える。自己診断テ
スト回路を提供するものであり、本発明の目的はRAMの
診断テストを簡単にすることである。
［課題を解決するための手段］ 本願発明の要旨は、データビットとその反転ビットと
を記憶するメモリセルを行列状に配置し、データワード
単位で読み出し書き込み可能なメモリセルアレイに対し
て設けられたRAMのテスト回路において、ライト信号に
応答して所定のアドレスビットとその反転ビットとをア
ドレス信号で指定された複数のメモリセルにデータビッ
トが交互に論理“1"レベルと論理“0"レベルになるよう
書き込み、アドレス信号を変化させながらメモリセルア
レイを構成するメモリセルに論理“1"レベルのデータビ
ットと論理“0"レベルのデータビットとを市松模様に記
憶させる書き込み回路と、リード信号に応答し、所定の
アドレスビットが第１状態の時には、アドレス信号で指
定されたデータワードを記憶しているメモリセルを交互
に正転／反転で読み出し、上記所定アドレスビットが第
２状態の時には上記アドレス信号で指定されたデータワ
ードを記憶しているメモリセルを交互に反転／正転で読
み出す読み出し回路と、読み出し回路から供給されるデ
ータビット及びその反転ビットの論理レベルを判断し、
論理レベルが一致しているなら一致信号を出力する判定
回路とを備えたことである。
を記憶するメモリセルを行列状に配置し、データワード
単位で読み出し書き込み可能なメモリセルアレイに対し
て設けられたRAMのテスト回路において、ライト信号に
応答して所定のアドレスビットとその反転ビットとをア
ドレス信号で指定された複数のメモリセルにデータビッ
トが交互に論理“1"レベルと論理“0"レベルになるよう
書き込み、アドレス信号を変化させながらメモリセルア
レイを構成するメモリセルに論理“1"レベルのデータビ
ットと論理“0"レベルのデータビットとを市松模様に記
憶させる書き込み回路と、リード信号に応答し、所定の
アドレスビットが第１状態の時には、アドレス信号で指
定されたデータワードを記憶しているメモリセルを交互
に正転／反転で読み出し、上記所定アドレスビットが第
２状態の時には上記アドレス信号で指定されたデータワ
ードを記憶しているメモリセルを交互に反転／正転で読
み出す読み出し回路と、読み出し回路から供給されるデ
ータビット及びその反転ビットの論理レベルを判断し、
論理レベルが一致しているなら一致信号を出力する判定
回路とを備えたことである。
［作用］ アドレス信号を変化させながら所定のアドレスビット
の論理レベルを操作するとデータワードの論理レベルは
（1,0,1,・・・０）または（0,1,0,・・・１）となり、
これらがメモリセルアレイ中のメモリセルに交互に書き
込まれる。したがって、市松模様のビット配列が作られ
る。読み出し時には、アドレス信号で指定したデータワ
ード中のうちデータビットが１つおきに２回に分けて読
み出され、判定回路で論理レベルの一致，不一致が判定
される。すなわち、所定アドレスビットが第１状態なら
データワード中の半数のデータビットが１つおきに読み
出され、第２状態になると残りのデータビットの反転ビ
ットが読み出される。書き込み時にデータビットは市松
模様に形成されているので、メモリセルに異常がなけれ
ば、２回に分けて読み出されたデータビットおよび反転
ビットの論理レベルは一致しており、判定回路は一致を
示す信号を出力する。
の論理レベルを操作するとデータワードの論理レベルは
（1,0,1,・・・０）または（0,1,0,・・・１）となり、
これらがメモリセルアレイ中のメモリセルに交互に書き
込まれる。したがって、市松模様のビット配列が作られ
る。読み出し時には、アドレス信号で指定したデータワ
ード中のうちデータビットが１つおきに２回に分けて読
み出され、判定回路で論理レベルの一致，不一致が判定
される。すなわち、所定アドレスビットが第１状態なら
データワード中の半数のデータビットが１つおきに読み
出され、第２状態になると残りのデータビットの反転ビ
ットが読み出される。書き込み時にデータビットは市松
模様に形成されているので、メモリセルに異常がなけれ
ば、２回に分けて読み出されたデータビットおよび反転
ビットの論理レベルは一致しており、判定回路は一致を
示す信号を出力する。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第1A図は本発明の第１実施例にかかるRAMの回路図で
ある。RAMは、１ワード当りｎビットで2mアドレスを有
するメモリセルアレイ101と、アドレス端子102〜104に
供給されるアドレス信号A0,A1,・・・,Amにより2mのア
ドレスを発生するアドレスデコーダ105と、通常動作時
にメモリセルアレイ101へのリード／ライト動作を行うR
/W Buf106と、ライト信号WRに応答してアドレスビット
A0の値をメモリセルアレイ101の各メモリセルに交互に
“0"レベルと“1"レベルを書き込む書き込み回路107
と、アドレスビットA0とリード信号RDに応答してメモリ
セルアレイ101から読み出されたデータビットを交互に
通過させる読み出し回路108と、読み出されたデータビ
ットの一致を判定する判定回路としての論理積回路109
とで構成される。また、アドレス入力端子102〜104に
は、それぞれインバータ150が接続されており、アドレ
スビットA0〜Amの反転ビットをそれぞれ発生させてい
る。
ある。RAMは、１ワード当りｎビットで2mアドレスを有
するメモリセルアレイ101と、アドレス端子102〜104に
供給されるアドレス信号A0,A1,・・・,Amにより2mのア
ドレスを発生するアドレスデコーダ105と、通常動作時
にメモリセルアレイ101へのリード／ライト動作を行うR
/W Buf106と、ライト信号WRに応答してアドレスビット
A0の値をメモリセルアレイ101の各メモリセルに交互に
“0"レベルと“1"レベルを書き込む書き込み回路107
と、アドレスビットA0とリード信号RDに応答してメモリ
セルアレイ101から読み出されたデータビットを交互に
通過させる読み出し回路108と、読み出されたデータビ
ットの一致を判定する判定回路としての論理積回路109
とで構成される。また、アドレス入力端子102〜104に
は、それぞれインバータ150が接続されており、アドレ
スビットA0〜Amの反転ビットをそれぞれ発生させてい
る。
次に本回路の動作について説明する。通常動作状態に
はR/W Buf106によりアドレス信号A0,A1,・・・,Amで指
定されるアドレスのメモリセルに対してリード／ライト
動作を行う。
はR/W Buf106によりアドレス信号A0,A1,・・・,Amで指
定されるアドレスのメモリセルに対してリード／ライト
動作を行う。
テスト状態においてはR/W Buf106からのリード／ラ
イト動作は行われず、書き込み回路107と読み出し回路1
08により行われる。ライト信号WRが活性レベルに移行す
ると、書き込み時のデータとしてはアドレスビットA0と
その反転ビットをメモリセルアレイ101を構成するメモ
リ列B0,B1,・・・Bnに対し交互に記憶させている。
イト動作は行われず、書き込み回路107と読み出し回路1
08により行われる。ライト信号WRが活性レベルに移行す
ると、書き込み時のデータとしてはアドレスビットA0と
その反転ビットをメモリセルアレイ101を構成するメモ
リ列B0,B1,・・・Bnに対し交互に記憶させている。
例えば、１ワード＝８ビット（ｎ＝7,m＝２）であれ
ば、アドレス（A0,A1,A2）＝（0,0,0）ならメモリ列（B
0,B1,B2,B3,B4,B5,B6,B7）＝（0,1,0,1,0,1,0,1）が記
憶され、アドレス（1,0,0）には（1,0,1,0,1,0,1,0）
が、そしてアドレス（1,1,1）には（1,0,1,0,1,0,1,0）
が順次書き込まれ、メモリセルアレイ101中には第２図
のごとくチェッカーフラッグ模様（市松模様）のデータ
ビットが書き込まれる。
ば、アドレス（A0,A1,A2）＝（0,0,0）ならメモリ列（B
0,B1,B2,B3,B4,B5,B6,B7）＝（0,1,0,1,0,1,0,1）が記
憶され、アドレス（1,0,0）には（1,0,1,0,1,0,1,0）
が、そしてアドレス（1,1,1）には（1,0,1,0,1,0,1,0）
が順次書き込まれ、メモリセルアレイ101中には第２図
のごとくチェッカーフラッグ模様（市松模様）のデータ
ビットが書き込まれる。
次に、リード信号RDを変化させて、読み出し動作が行
われるが、その時はアドレスビットA0の値にしたがいメ
モリ列B0〜Bnから交互に正論理／負論理のデータビット
が読み出される。例えば読み出し時にリード信号RDが
“1"レベルならアドレスビットA0が“1"レベルの時はア
ンドゲート108aにより指定されるメモリ列のデータビッ
トが読み出され判断信号Ｊは“1"レベルとなる。
われるが、その時はアドレスビットA0の値にしたがいメ
モリ列B0〜Bnから交互に正論理／負論理のデータビット
が読み出される。例えば読み出し時にリード信号RDが
“1"レベルならアドレスビットA0が“1"レベルの時はア
ンドゲート108aにより指定されるメモリ列のデータビッ
トが読み出され判断信号Ｊは“1"レベルとなる。
一方、アドレスビットA0が“0"レベルなら、アンドゲ
ート108bで指定されるメモリ列の反転ビットが読み出さ
れ、論理積回路109に転送される。
ート108bで指定されるメモリ列の反転ビットが読み出さ
れ、論理積回路109に転送される。
第3A図は本発明の第２実施例に係るRAMの回路図であ
る。本実施例の場合、メモリセル101に書き込まれるビ
ット配列は第１実施例と同じであり、第４図の様にな
る。読み出し時のアドレスビットA0の論理が第１実施例
に対して反転しているため、リード信号RD＝１の時にデ
ータビットが一致する論理が負論理になり、NOR回路109
Aが採用されている。
る。本実施例の場合、メモリセル101に書き込まれるビ
ット配列は第１実施例と同じであり、第４図の様にな
る。読み出し時のアドレスビットA0の論理が第１実施例
に対して反転しているため、リード信号RD＝１の時にデ
ータビットが一致する論理が負論理になり、NOR回路109
Aが採用されている。
［発明の効果］ 以上説明したように本発明に係るRAMのチェッカーフ
ラッグテストの回路を内蔵することにより、煩雑であっ
たチェッカーフラッグの形成を自動的に書き込むことが
でき、しかも読み出し，判定も自動的に行えるという効
果がある。
ラッグテストの回路を内蔵することにより、煩雑であっ
たチェッカーフラッグの形成を自動的に書き込むことが
でき、しかも読み出し，判定も自動的に行えるという効
果がある。
第1A図は本発明の第１実施例に係るRAMの回路図、第1B
図は第１実施例中のメモリセルを示す回路図、第2,4図
はメモリセルアレイ中のビット配列をそれぞれ示す図、
第3A図は本発明の第２実施例に係るRAMの回路図、第3B
図はメモリセルの回路図、第5A図は従来のRAMを示す回
路図、第5B図は従来例のメモリセルの回路図、第６図は
従来例のテスト時におけるビット配列を示す図である。 101……メモリセルアレイ、 A0〜Am……アドレス信号、 105……アドレスデコーダ、 106……R/WBuf、 107……書き込み回路、 108……読み出し回路、 109……論理積回路、 109A……NOR回路。
図は第１実施例中のメモリセルを示す回路図、第2,4図
はメモリセルアレイ中のビット配列をそれぞれ示す図、
第3A図は本発明の第２実施例に係るRAMの回路図、第3B
図はメモリセルの回路図、第5A図は従来のRAMを示す回
路図、第5B図は従来例のメモリセルの回路図、第６図は
従来例のテスト時におけるビット配列を示す図である。 101……メモリセルアレイ、 A0〜Am……アドレス信号、 105……アドレスデコーダ、 106……R/WBuf、 107……書き込み回路、 108……読み出し回路、 109……論理積回路、 109A……NOR回路。
Claims (1)
- 【請求項１】データビットとその反転ビットとを記憶す
るメモリセルを行列状に配置し、データワード単位で読
み出し書き込み可能なメモリセルアレイに対して設けら
れたRAMのテスト回路において、 ライト信号に応答して所定のアドレスビットとその反転
ビットとをアドレス信号で指定された複数のメモリセル
にデータビットが交互に論理“1"レベルと論理“0"レベ
ルになるよう書き込み、アドレス信号を変化させながら
メモリセルアレイを構成するメモリセルに論理“1"レベ
ルのデータビットと論理“0"レベルのデータビットとを
市松模様に記憶させる書き込み回路と、 リード信号に応答し、所定のアドレスビットが第１状態
の時には、アドレス信号で指定されたデータワードを記
憶しているメモリセルを交互に正転／反転で読み出し、
上記所定アドレスビットが第２状態の時には上記アドレ
ス信号で指定されたデータワードを記憶しているメモリ
セルを交互に反転／正転で読み出す読み出し回路と、 読み出し回路から供給されるデータビット及びその反転
ビットの論理レベルを判断し、論理レベルが一致してい
るなら一致信号を出力する判定回路とを備えたことを特
徴とするRAMのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227285A JP3021577B2 (ja) | 1990-08-28 | 1990-08-28 | Ｒａｍのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227285A JP3021577B2 (ja) | 1990-08-28 | 1990-08-28 | Ｒａｍのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106799A JPH04106799A (ja) | 1992-04-08 |
| JP3021577B2 true JP3021577B2 (ja) | 2000-03-15 |
Family
ID=16858419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227285A Expired - Lifetime JP3021577B2 (ja) | 1990-08-28 | 1990-08-28 | Ｒａｍのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021577B2 (ja) |
-
1990
- 1990-08-28 JP JP2227285A patent/JP3021577B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106799A (ja) | 1992-04-08 |
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