JPH0378200A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に複数のメモリセ
ルを同時にテスト可能なテスト回路を備えた半導体記憶
装置に関する。

［従来の技術］ 第１９図は、テスト回路を備えた従来の半導体記憶装置
の構成を示すブロック図である。第１９図の半導体記憶
装置は、たとえばＭ、Ｋｕｍａｌｏｙａ　　ｅｔ　　ａ
ｌ、、ｌ５ＳＣＣ８５Ｄｉｇ。

ｏｆ　　Ｔｅｃｈ、Ｐａｐｅｒｓ　　ｐｐ、２４０−２
４１に示されている。

第１９図において、メモリアレイ１は、複数行および複
数列に配列された複数のメモリセルを含む。このメモリ
アレイ１は、４つのメモリアレイブロック８１〜Ｂ４に
分割されている。メモリアレイブロック８１〜Ｂ４に対
応して入出力線対■０１〜ＩＯ４がそれぞれ設けられて
いる。メモリアレイ１には、行を選択するためのロウデ
コーダ２ａ、２ｂおよび列を選択するためのコラムデコ
ーダ３ａ、３ｂが設けられている。

一方、アドレスバッファ４には、外部からアドレス信号
ＡＯ−Ａｎが与えられる。また、ＲＡＳバッファ５、Ｃ
ＡＳバッファ６およびＷＥバッファ７には、外部ロウア
ドレスストローブ信号ＲＡ１１外部コラムアドレススト
ローブ信号ＣＡＳおよび外部ライトイネーブル信号ＷＥ
がそれぞれ与えられる。

アドレスバッファ４は、ＲＡＳバッファ５からのストロ
ーブ信号ＲＡＳに応答して、外部からのアドレス信号Ａ
Ｏ〜Ａｎをロウアドレス信号としてロウデコーダ２ａ、
２ｂに与える。ロウデコーダ２ａはロウアドレス信号に
応答してメモリアレイブロックＢｌ、Ｂ３内の１行をそ
れぞれ選択する。ロウデコーダ２ｂは、ロウアドレス信
号に応答してメモリアレイブロックＢ２．Ｂ４内の１行
をそれぞれ選択する。また、アドレスバッファ４は、Ｃ
ＡＳバッファ６からのストローブ信号ＣＡ丁に応答して
、外部から与えられるアドレス信号ＡＯ〜Ａｎをコラム
アドレス信号としてコラムデコーダ３ａ、３ｂに与える
。コラムデコーダ３ａは、コラムアドレス信号に応答し
てメモリアレイブロックＢｌ、Ｂ２内の１列をそれぞれ
選択する。

コラムデコーダ３ｂは、コラムアドレス信号に応答して
メモリアレイブロックＢ３．Ｂ４内の１列をそれぞれ選
択する。

通常の読出時または書込時には、スイッチ９が接点ａの
側に切換えられる。読出時には、メモリアレイブロック
８１〜Ｂ４の各々において１つのメモリセルが選択され
る。その選択された４つのメモリセルに記憶されたデー
タがそれぞれ入出力線対ＩＯ１〜１０４を介してプリア
ンプＰＡＩ〜ＰＡ４に与えられる。ブロックセレクタ８
によりトランジスタＴ１〜Ｔ４のうちいずれか１つがオ
ンにされる。それにより、プリアンプＰＡＬ〜ＰＡ４の
うちいずれか１つにより増幅されたデータがスイッチ９
および出力バッファ１１を介して出力データＤｏｕｔと
して外部に出力される。

書込時にも同様に、ブロックセレクタ８によりトランジ
スタＴ１〜Ｔ４のうちいずれか１つがオンにされる。そ
れにより、外部からＤｉｎバッファ１２に与えられる人
力データＤｉｎが入出力線対１０１〜１０４のいずれか
１つを介して、対応するメモリアレイブロック内の選択
されたメモリセルに書込まれる。なお、読出しまたは書
込みは、ＷＥバッファ７に与えられる外部ライトイネー
ブル信号ＷＥにより選択される。

第１９図の半導体記憶装置においては、テスト時間を短
縮するためにマルチビットテストモードが準備されてい
る。このマルチビットテストモードは、テストコントロ
ール回路１０に外部からテストイネーブル信号〒百を与
えることにより制御される。テスト時には、テストコン
トロール回路１０によりスイッチ９が接点すの側に切換
えられる。

テストデータの書込時には、マルチビットライトコント
ロール回路１３によりトランジスタＴ１〜Ｔ４がすべて
オンにされる。それにより、外部から与えられるテスト
データがＤｉｎバッファ１２および入出力線対１０１〜
１０４を介してメモリアレイブロック８１〜Ｂ４に同時
に書込まれる。

また、テストデータの読出時には、メモリアレイブロッ
クＢ１〜Ｂ４から入出力線対１０１〜Ｉ０４を介して読
出されたテストデータがプリアンプＰＡＩ〜ＰＡ４によ
り増幅され、−数構出回路１４に入力される。−数構出
回路１４は、４つのデータが互いに一致していれば、「
Ｈ」のフラッグを出力し、４つのデータのうち１つでも
残りのデータと一致しないときには、ｒＬＪのフラッグ
を出力する。−数構出回路１４の出力はスイッチ９およ
び出力バッファ１１を介して外部に取出される。

具体的には、すべてｒＬＪの４ビツトのテストデータを
メモリアレイ１に入力すると、メモリアレイ１内に欠陥
のあるメモリセルが存在しないならば、プリアンプＰＡ
Ｌ〜ＰＡ４の出力はすべてｒＬＪとなり、−数構出回路
１４によりｒＨＪのフラッグが出力される。また、すべ
てｒＨＪの４ビツトのテストデータを入力したときにも
、すべてのメモリセルに異常がないならば同様にｒＨＪ
のフラッグが出力される。これに対して、メモリアレイ
１内のメモリセルに異常がある場合には、すべてのメモ
リセルに同じデータを書込んでも、読出されるデータに
は、ｒＨＪおよび「Ｌ」が混り合うこととなる。そのた
め、−数構出回路１４からはｒＬＪのフラッグが出力さ
れる。

上記のマルチビットテストモードによると、各メモリセ
ルに１つずつテストデータを書込みおよび読出すテスト
方法と比較して、テストの実行時間は４分の１に短縮さ
れる。

しかしながら、近年、半導体記憶装置の大容量化に伴い
、テスト時間の増大が顕著となっている。

そのため、従来のマルチビットテストモードではもはや
十分なテスト時間の短縮、ひいてはテストコストの削減
が困難になっている。

そこで、従来のマルチビットテストモードと比較して飛
躍的にテスト時間を短縮することができる技術として、
Ｋ、Ａｒｉｍｏｔｏ　　ｅｔ　　ａｌ。

ｌ５ＳＣＣ８９Ｄｉｇ、ｏｆ　　　Ｔｅｃｈ。

Ｐａｐｅｒｓ　　ＦＡＭ　　１６．４などに示されたラ
インモードテストがある。このラインモードテストによ
ると、１つのワード線に接続されるすべてのメモリセル
が同時にテストされるので、マルチビットテストモード
と比較してより多数のビットを一度にテストすることが
可能となる。したがって、テスト時間の大幅な短縮が期
待される。

［発明が解決しようとする課題］ 近年、１ビツトの語構成（×１構成）の半導体記憶装置
だけでなく、同一チップ上で４ビツトの語構成（×４構
成）、８ビツトの語構成（×８構成）等の半導体記憶装
置を実現することが主流となっている。そのため、それ
らに対応するテストモード回路も必要となっている。上
記のラインモードテストを種々の半導体記憶装置に適用
するためには、それぞれの半導体記憶装置に適合した周
辺回路などを設ける必要がある。

しかしながら、ラインモードテストを種々の半導体記憶
装置に適用するための具体的な技術、周辺回路などが十
分に開発されているとは言えない。

そこで、この発明の目的は、半導体記憶装置の種類に応
じて、多ビットを同時にテスト可能なテスト手段を適用
できる環境を設定し、テスト時間の大幅な短縮を図るこ
とである。

［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、メモリアレイ、複
数のテスト手段、および論理手段を備える。メモリアレ
イは、マトリクス状に配置された複数のメモリセルを含
み、複数のブロックに分割されている。複数のテスト手
段は、複数のブロックに対応して設けられ、各々が対応
するブロック内の複数のメモリセルを同時にテストする
。論理手段は、複数のテスト手段による複数のテスト結
果に対して所定の論理演算を行ない、すべてのブロック
についてのテスト結果を出力する。

第２の発明に係る半導体記憶装置は、複数ビットからな
る語構成の情報を読出または書込可能な半導体記憶装置
であって、メモリアレイ、複数のテスト手段、および複
数のテスト結果出力手段を備える。メモリアレイは、マ
トリクス状に配置された複数のメモリセルを含み、複数
ビットに対応して複数のブロックに分割されている。複
数のテスト手段は、複数のブロックに対応して設けられ
、各々が対応するブロック内の複数のメモリセルを同時
にテストする。複数のテスト結果出力手段は、複数のテ
スト手段による複数のテスト結果をそれぞれ出力する。

第３の発明に係る半導体記憶装置は、複数ビットからな
る語構成の情報を読出または書込可能な半導体記憶装置
であって、メモリアレイ、複数の入出力手段、複数のテ
スト手段、および複数のテスト結果出力手段を備える。

メモリアレイは、マトリクス状に配置された複数のメモ
リセルを含み、複数のブロックに分割されている。複数
の入出力手段は、複数ビットに対応して設けられている
。

各ブロックに含まれる各メモリセルは、複数の入出力手
段のいずれかに接続されている。複数のテスト手段は、
複数の入出力手段に対応して設けられ、各々が対応する
入出力手段に接続される複数のメモリセルを同時にテス
トする。複数のテスト結果出力手段は、複数の入出力手
段に対応して設けられ、複数のテスト手段による複数の
テスト結果をそれぞれ出力する。

［作用］ 第１の発明に係る半導体記憶装置においては、複数のブ
ロックの各々において複数のメモリセルが同時にテスト
される。複数のブロックにおける複数のテスト結果に対
してさらに所定の論理演算が行なわれ、その結果がすべ
てのブロックについてのテスト結果として出力される。

それにより、複数のブロックにおいて複数のメモリセル
に対するテストが並列して行なわれることになるので、
より一層テスト時間の短縮が図られる。

第２の発明に係る半導体記憶装置においては、複数ビッ
トに対応する複数のブロックの各々において複数のメモ
リセルが同時にテストされる。複数のブロックにおける
複数のテスト結果は複数のテスト結果出力手段によりそ
れぞれ出力される。

それにより、複数ビットからなる語構成の情報を読出ま
たは書込可能な半導体記憶装置において、複数ビットに
対応するテスト結果がそれぞれ出力される。

第３の発明に係る半導体記憶装置においては、複数の入
出力手段に対応する複数のテスト手段による複数のテス
ト結果が、複数のテスト結果出力手段によりそれぞれ出
力される。それにより、各ブロックにおいて複数の入出
力手段を介して情報の読出しおよび書込みが行なわれる
半導体記憶装置においても、複数ビットに対応するテス
ト結果がそれぞれ出力される。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

まず、ラインモードテストについて説明する。

第２０図は、ラインモードテストを説明するための回路
図である。

第２０図において、複数のビット線対ＢＬ、Ｂτおよび
複数のワード線ＷＬが互いに交差するように配置され、
それらの交点にメモリセルＭＣが設けられている。各ビ
ット線対ＢＬ　　ＢＬにはセンスアンプ１５が接続され
ている。また、ビット線ＢＬおよびＢＬは、それぞれ転
送トランジスタＱ１およびＱ２を介してノードＮ１およ
びＮ２に接続されている。

ノードＮｌ、Ｎ２間には一致検出回路１６およびレジス
タ１７が接続されている。各レジスタ１７は、互いに逆
並列に接続された２つのインバータを含む。各レジスタ
１７には期待値データがラッチされる。各−数構出回路
１６は、レジスタ１７にラッチされている期待値データ
とメモリセルＭＣからビット線対ＢＬ、ＢＴに読出され
たデータとの一致または不一致を検出する。複数の一致
検出回路１６に共通に、ラインテストの結果を出力する
ための一致線ＭＬが接続されている。

ノードＮｌ、Ｎ２は、転送トランジスタＱ３゜Ｑ４を介
して入出力線Ｉ１０．Ｉ１０に接続されている。

転送トランジスタＱｌ、Ｑ２は制御信号φにより制御さ
れる。また、転送トランジスタＱ３．Ｑ４は、コラムデ
コーダからのコラムデコード信号Ｙｎにより制御される
。隣接するビット線対ＢＬ。

丁τに対応する転送トラ＞ビスツ、Ｑ３．Ｑ４はコラム
デコーダからのコラムデコード信号Ｙｎ＋１により制御
される。

次に、第２１図および第２２図を参照しながら、ライン
モードテストにおける動作について説明する。

第２１図はレジスタ１７への期待値データの書込動作を
説明するためのタイミングチャートである。レジスタ１
７への期待値データの書込動作をレジスタモードと呼ぶ
。

まず、複数のワード線ＷＬのうちいずれか１つの電位が
ｒＨＪレベルに立上がる。これにより、そのワード線Ｗ
Ｌに接続されるメモリセルＭＣに記憶されたデータがそ
れぞれ対応するビット線ＢＬまたはＢＬ上に読出される
。各センスアンプ１５が動作すると、各ビット線対ＢＬ
、ＢＬ上の電位差が増幅される。

次に、人出力線対Ｉ１０．Ｉ１０に相補な期待値データ
が与えられる。コラムデコード信号ＹｎがｒＨＪレベル
に立上がると、対応する転送トランジスタＱ３．Ｑ４が
オンし、対応するノードＮ１、Ｎ２が人出力線対１１０
．丁７てに接続される。それにより、入出力線対１１０
１丁７で上の期待値データが対応するノードＮｌ、Ｎ２
に伝達される。次に、入出力線対１１０２丁７万に新た
な期待値データが与えられる。コラムデコード信号Ｙｎ
＋１がｒＨＪレベルに立上がると、対応する転送トラン
ジスタＱ３．Ｑ４がオンし、対応するノードＮｌ、Ｎ２
が入出力線対Ｉ１０．　　Ｉｌｏに接続される。これに
より、入出力線対Ｉ１０゜丁７で上の期待値データが対
応するノードＮｌ。

Ｎ２に伝達される。このようにして、複数のレジスタ１
７にランダムな期待値データが書込まれる。

なお、この場合、メモリセルＭＣに対してはリフレッシ
ュ動作が行なわれる。

第２２図は、−数構出動作を説明するためのタイミング
チャートである。この−数構出動作をラインリードと呼
ぶ。

まず、復熱のワード線ＷＬのうち１つの電位がｒＨＪレ
ベルに立上がる。これにより、そのワード線に接続され
るメモリセルＭＣに記憶されたデータがそれぞれ対応す
るビット線ＢＬまたはＢＬ上に読出される。各センスア
ンプ１５が動作すると、各ビット線対ＢＬ、ＢＬ″上の
電位差が増幅される。次に、各−数構出回路１６により
、メモリセルＭＣから各ビット線対ＢＬ、″ＢＬ上に読
出されたデータと各レジスタ１７に保持された期待値デ
ータとが比較される。

複数の一致検出回路１６の出力は一致線ＭＬにワイヤー
ドオア接続されている。また、−敷線ＭＬは予めｒＨＪ
レベルにプリチャージされている。

メモリセルＭＣからビット線対ＢＬ、丁丁に読出された
データが、対応するレジスタ１７に保持された期待値デ
ータと一致しないときには、−敷線ＭＬの電位はｒＬＪ
レベルに放電される。

すなわち、１つのワード線ＷＬに接続された１行のメモ
リセルＭＣのうち少なくとも１つが不良であれば、−敷
線ＭＬの電位はｒＬＪレベルとなる。一方、１つのワー
ド線ＷＬに接続された１行のメモリセルＭＣのすべてが
正常であると、−敷線ＭＬの電位はｒＨＪレベルを保持
する。

次に、制御信号φにより転送トランジスタＱｌ。

Ｑ２がオンする。これにより、各レジスタ１７に保持さ
れたデータが対応するビット線対ＢＬ、Ｂｒに転送され
る。そして、各ビット線対ＢＬ、　　Ｂｒ上のデータが
選択されたワード線ＷＬに接続されるメモリセルＭＣに
書込まれる。上記の動作がすべてのワード線ＷＬについ
て行なわれることにより、メモリアレイ全体にデータが
書込まれる。

ラインモードテストの全動作を第２３図〜第２４Ｂ図を
参照しながら説明する。

第２４Ａ図において、レジスタ１７にランダムデータが
書込まれる（第２３図のステップＳｌ）。

次に、レジスタ１７に保持されたデータが、１本のワー
ド線ＷＬに接続される１行のメモリセルＭＣ１〜ＭＣ４
に転送される（ステップＳ２）。ステップＳ２の動作が
、すべてのワード線について行なわれる。

第２４Ｂ図において、１本のワード線ＷＬに接続される
１行のメモリセルＭＣＩ〜ＭＣ４から読出されたデータ
が、−数構出回路１６において、レジスタ１７に保持さ
れたデータ（期待値データ）と比較される（ステップＳ
３）。第２４Ｂ図においては、メモリセルＭＣ２が不良
であるために書込まれたデータ“０″が“１”に反転し
たと仮定する。この場合、対応する一致検出回路１６に
より、−敷線ＭＬの電位がｒＬＪレベルに放電される。

これにより、−敷線ＭＬからは不一致を示すエラーフラ
ッグが出力される。ステップＳ３の動作が、すべてのワ
ード線について行なわれる。それにより、すべてのメモ
リセルに記憶されたデータのテストが行なわれる。この
ようにして、任意のまたはランダムなデータパターンに
基づくラインモードテストが行なわれる。

第１図は、上記のラインモードテストが適用されたこの
発明の第１の実施例による半導体記憶装置の全体の構成
を示すブロック図である。この半導体記憶装置は、１ビ
ツトの語構成（×１構成）のデータを書込みおよび読出
し可能な半導体記憶装置である。

第１図において、メモリアレイ１は、４つのメモリアレ
イブロック８１〜Ｂ４に分割されている。

メモリアレイブロック８１〜Ｂ４Ｑ各々の構成は、第２
０図に示される構成と同様である。メモリアレイブロッ
ク８１〜Ｂ４に対応して４つの入出力線対１０１〜１０
４が設けられている。また、メモリアレイブロック８１
〜Ｂ４に対応して４つの一敷線ＭＬ１〜ＭＬ４が設けら
れている。４つの一敷線ＭＬＩ〜ＭＬ４はＡＮＤ回路か
らなるフラッグコンプレス３０の入力端子に接続されて
いる。

フラッグコンプレス３０の出力端子はスイッチ９ａの接
点すに接続されている。

通常の書込時または読出時には、スイッチ９ａは接点ａ
の側に切換えられる。一方、ラインモードテスト時には
スイッチ９ａは接点すの側に切換えられる。

なお、第１図において第１９図の半導体記憶装置と同一
の部分には同一の符号が付されている。

また、第１図の半導体記憶装置の通常の書込動作および
読出動作は、第１９図の半導体記憶装置における通常の
書込動作および読出動作と同様である。

ラインモードテスト時には、ラインモードテストライト
コントロール回路１３ｂにより、トランジスタＴ１〜Ｔ
４がすべてオンにされる。それにより、外部から与えら
れるテストデータが、Ｄｉｎバッファ１２および４つの
入出力線対ＩＯ１〜１０４を介して、４つのメモリアレ
イブロック８１〜Ｂ４内のレジスタ１７に書込まれる。

すなわち、メモリアレイ１に４ビツトのテストデータが
並列に書込まれる。その後、４つのメモリアレイブロッ
クＢ１〜Ｂ４において、複数のレジスタ１７に保持され
たテストデータが１行のメモリセルＭＣに並列に転送さ
れる。

４つのメモリアレイブロック８１〜Ｂ４において同時に
ラインモードテストが行なわれ、そのテスト結果が対応
する一敷線ＭＬＩ〜ＭＬ４にそれぞれ出力される。フラ
ッグコンプレス３０により４つのテスト結果に対して論
理桔演算が行なわれ、その結果が出力バッファ１１を介
して外部に出力される。すべての−敷線ＭＬＩ〜ＭＬ４
の電位がｒＨＪ　レベルとなった場合には、フラッグコ
ンプレス３０からｒＨＪのフラッグが出力される。この
場合には、４つのメモリアレイブロック８１〜Ｂ４にお
けるテスト結果がすべて正しいということになる。一方
、−敷線ＭＬＩ〜ＭＬ４のうち少なくとも１つがｒＬＪ
レベルである場合には、フラッグコンプレス３０からは
ｒＬＪのフラッグが出力される。この場合には、メモリ
アレイ１内に不良があることになる。

上記のように、第１図の実施例では、４つのメモリアレ
イブロック８１〜Ｂ４においてラインモードテストが並
列して行なわれるため、より一層テスト時間の短縮が図
られる。

第２図は、この発明の第２の実施例による半導体記憶装
置の主要部の構成を示すブロック図である。第２図の半
導体記憶装置が第１図の半導体記憶装置と異なるのは、
−数構出回路１４が設けられている点である。

第２図の半導体記憶装置においては、第１図の半導体記
憶装置と同様にラインモードテストが可能であるととも
に、第１９図の半導体記憶装置と同様にマルチビットテ
ストが可能である。通常の書込および読出時にはスイッ
チ９ｂが接点ａの側に切換えられる。また、ラインモー
ドテスト時にはスイッチ９ｂが接点すの側に切換えられ
る。さらに、マルチビットテストモード時にはスイッチ
９ｂが接点Ｃの側に切換えられる。ラインモードテスト
時における動作は第１図の半導体記憶装置における動作
と同様であり、マルチビットテストモード時における動
作は第１９図の半導体記憶装置における動作と同様であ
る。

第３図は、この発明の第３の実施例による半導体記憶装
置の全体の構成を示すブロック図である。

この半導体記憶装置は、４ビツトの語構成（Ｘ４構成）
のデータを書込みおよび読出し可能な半導体記憶装置で
ある。

メモリアレイ１の構成は、第１図の半導体記憶装置のメ
モリアレイ１の構成と同様である。４つのメモリアレイ
ブロック８１〜Ｂ４に対応して、４つの入出力線対Ｉ０
１〜ＩＯ４が設けられている。入出力線対Ｉ０１〜１０
４は、プリアンプＰＡ１〜ＰＡ４およびスイッチ８１〜
Ｓ４を介してそれぞれ入出力端子３１〜３４に接続され
ている。

また、４つのメモリアレイブロックＢ１〜Ｂ４に対応し
て、４つの一敷線ＭＬＩ〜ＭＬ４が設けられている。一
致線ＭＬＩ〜ＭＬ４はそれぞれスイッチ８１〜Ｓ４の接
点すに接続されている。

通常の書込時および読出時にはスイッチ８１〜Ｓ４が接
点ａの側に切換えられる。データの書込時には、４ビツ
トのデータＤ１〜Ｄ４が入出力端子３１〜３４に与えら
れる。これらのデータＤ１〜Ｄ４はスイッチ８１〜Ｓ４
および入出力線対１０１〜１０４を介してそれぞれメモ
リアレイブロック８１〜Ｂ４内のメモリセルに書込まれ
る。また、データの読出時には、メモリアレイブロック
８１〜Ｂ４から読出された４つのデータがそれぞれ入出
力線対１０１〜１０４を介してプリアンプＰＡＬ〜ＰＡ
４に与えられる。プリアンプＰＡＩ〜ＰＡ４により増幅
された４ビツトのデータがスイッチ８１〜Ｓ４を介して
入出力端子３１〜３４に伝達され、出力データＤ１〜Ｄ
４として外部に出力される。

ラインモードテスト時には、テストコントロール回路１
０によりスイッチ８１〜Ｓ４が接点すの側に切換えられ
る。入出力端子３１〜３４に与えられたテストデータが
Ｄｉｎバッファ１２ａおよび入出力線対１０１〜１０４
を介してそれぞれメモリアレイブロック８１〜Ｂ４に並
列に書込まれる。４つのメモリアレイブロック８１〜Ｂ
４において並列してラインモードテストが行なわれ、そ
のテスト結果が一敷線ＭＬＩ〜ＭＬ４にそれぞれ出力さ
れる。一致線ＭＬＩ〜ＭＬ４に出力されたテスト結果は
スイッチ８１〜Ｓ４を介して入出力端子３１〜３４にそ
れぞれ与えられる。このようにして、各ビットに対応す
るテスト結果が対応する入出力端子から出力される。

第４図は、この発明の第４の実施例による半導体記憶装
置の全体の構成を示すブロック図である。

この半導体記憶装置は、同一チップにおいて１ビツトの
語構成（Ｘ１構成）および４ビツトの語構成（Ｘ４構成
）のデータを書込みおよび読出し可能な半導体記憶装置
である。

第４図において、メモリアレイ１の構成は、第１図〜第
３図の半導体記憶装置におけるメモリアレイ１の構成と
同様である。メモリアレイブロック８１〜Ｂ４に対応し
て入出力線対ＩＯ１〜１０４が設けられている。また、
メモリアレイブロック８１〜Ｂ４に対応して一敷線ＭＬ
Ｉ〜ＭＬ４が設けられている。一致線ＭＬＩ〜ＭＬ４は
フラッグコンプレス３０の入力端子に接続されるととも
に、スイッチＳｌｌ〜Ｓ１４の接点ｘ４にそれぞれ接続
されている。フラッグコンプレス３０の出力端子はスイ
ッチＳ１１の接点ｘ１に接続されている。プリアンプＰ
Ａ１の出力端子はスイッチＳ１０を介してスイッチＳ１
１の接点ｎに接続されている。プリアンプＰＡＩ〜ＰＡ
４の出力端子はトランジスタＴ１〜Ｔ４を介してスイッ
チＳＩＯの接点ｄおよびＤｉｎバッファ１２に接続され
ている。スイッチＳｌｌ〜Ｓ１４はテストコントロール
回路１０により制御される。

この半導体記憶装置が１ビツトの語構成に設定される場
合には、スイッチＳ１０が接点ｄの側に切換えられ、ス
イッチＳ１１が接点ｎの側に切換えられる。書込時には
、第１図の半導体記憶装置の場合と同様にして、外部か
らＤｉｎバッファ１２に与えられるデータＤｉｎが１つ
のメモリアレイブロック内の選択されたメモリセルに書
込まれる。また、読出、Ｄ、＋ｉには、１つのメモリア
レイブロック内の選択されたメモリセルに記憶されるデ
ータが人出力バッファ４１を介して入出力端子３１に出
力データＤｏｕｔとして読出される。この場合には、人
出力バッファ４１内の出力バッファのみが活性化される
。

この半導体記憶装置が４ビツトの語構成に設定される場
合には、スイッチＳＩＯが接点Ｃの側に切換えられ、ス
イッチＳｌｌ〜Ｓ１４が接点ｎの側に切換えられる。書
込時には、第３図の半導体記憶装置と同様にして、外部
から入出力端子３１〜３４に与えられるデータＤ１〜Ｄ
４が、人出力バッファ４１〜４４を介してメモリアレイ
ブロック８１〜Ｂ４内の選択されたメモリセルにそれぞ
れ書込まれる。また、読出時には、メモリアレイブロッ
ク８１〜Ｂ４内においてそれぞれ選択されたメモリセル
に記憶されるデータが、人出力バッファ４１〜４４を介
して入出力端子３１〜３４にそれぞれ出力データＤ１〜
Ｄ４として読出される。

１ビツトの語構成におけるラインモードテスト時には、
スイッチＳｌｌが接点Ｘ１の側に切換えられる。この場
合には、第１図の半導体記憶装置の場合と同様にして、
メモリアレイブロックＢ１〜Ｂ４において並列してライ
ンモードテストが行なわれ、そのテスト結果が一敷線Ｍ
ＬＩ〜ＭＬ４にそれぞれ出力される。そして、一致線Ｍ
ＬＩ〜ＭＬ４の出力に対してフラッグコンプレス３０に
より論理積演算が行なわれ、その結果がスイッチＳ１１
および人出力バッファ４１を介して入出力端子３１に読
出される。

４ビツトの語構成におけるラインモードテスト時には、
スイッチＳ１１〜Ｓ１４が接点Ｘ４の側に切換えられる
。この場合には、第３図の半導体記憶装置の場合と同様
にして、メモリアレイブロック８１〜Ｂ４においてライ
ンモードテストが並列して行なわれ、その結果が一敷線
ＭＬＩ〜ＭＬ４にそれぞれ出力される。一致線ＭＬＩ〜
ＭＬ４の出力は、人出力バッフ７４１〜４４を介して入
出力端子３１〜３４にそれぞれ読出される。

なお、メモリアレイ１におけるラインモードテストはラ
インモードテストコントロール回路１３ａにより制御さ
れる。

上記のように、第４図の半導体記憶装置においては、同
一チップにおいて第１図の半導体記憶装置および第３図
の半導体記憶装置の機能が達成される。なお、第４図の
半導体記憶装置においても、第２図の半導体記憶装置と
同様に一致検出回路１４を設けることにより、マルチビ
ットテストを可能としてもよい。

第５Ａ図は、この発明の第５の実施例による半導体記憶
装置の全体の構成を示すブロック図である。この半導体
記憶装置は、４ビツトの語構成（Ｘ４構成）のデータを
書込みおよび読出し可能な半導体記憶装置である。

第３図および第４図の半導体記憶装置においては１つの
メモリアレイ内に記憶されたデータは対応する入出力線
対を介して対応する入出力端子に読出されるが、第５Ａ
図の半導体記憶装置においては、各メモリアレイブロッ
クに複数の入出力線対が設けられる。すなわち、各メモ
リアレイブロックには複数の書込および読出経路が存在
する。

これに対応して、各メモリアレイブロックには複数の一
致線が設けられる。

第５Ａ図のメモリアレイブロックＢ１の具体的な構成を
ｆｆ１５Ｂ図に示す。複数のビット線対ＢＬ。

■τのうち１つおきのビット線対は、選択トランジスタ
Ｑｌ、Ｑ２および選択トランジスタＱ３゜Ｑ４を介して
入出力線対１０１に接続される。複数のビット線対ＢＬ
、ＢＬのうち残りのビット線対は、選択トランジスタＱ
１．Ｑ２および選択トランジスタＱ３．Ｑ４を介して入
出力線対１０２に接続される。また、１つおきのビット
線対に対応する一致検出回路１６の出力端子は一致線Ｍ
Ｌ１に接続され、残りのビット線対に対応する一致検出
回路１６の出力端子は一致線ＭＬ２に接続される。

したがって、メモリアレイブロックＢｌ内に記憶される
データは入出力線対１０１および１０２の２つの経路の
いずれかを介して読出される。また、メモリアレイブロ
ックＢｌ内におけるラインモードテストの結果は一致線
ＭＬＩおよびＭＬ２の２つの経路のいずれかを介して読
出される。

なお、メモリアレイブロックＢ２の構成も第５Ｂ図に示
される構成と同様である。これに対して、メモリアレイ
ブロックＢ３．Ｂ４においては、複数のビット線対ＢＬ
、ＢＬが入出力線対１０１゜１０２の代わりに入出力線
対１０３，１０４に接続され、複数の一致検出回路１６
が一致線ＭＬＩ。

ＭＬ２の代わりに一敷線ＭＬ３．ＭＬ４に接続されてい
る。

第５Ａ図を参照すると、通常の書込および読出時には、
スイッチ８１〜Ｓ４が接点ａの側に接続される。また、
ラインモードテスト時にはスイッチ８１〜Ｓ４が接点す
の側に接続される。

なお、第５Ａ図のメモリアレイ１を第４図の半導体記憶
装置に適用することにより、同一チップにおいて１ビツ
トの語構成および４ビツトの語構成に切換可能な半導体
記憶装置が実現される。

第３図〜第５Ａ図の半導体記憶装置においては、４ビツ
トの語構成の場合には、一致線ＭＬ１〜ＭＬ４に出力さ
れたテスト結果がそれぞれ対応する入出力端子３１〜３
４に読出されている。これに対して、第６図に示すよう
に、複数ビットの語構成の場合でも、一致線ＭＬＩ〜Ｍ
Ｌ４の出力に対してフラッグコンプレス３０により論理
積演算を行なって、そのフラッグコンプレス３０の出力
フラッグを外部端子３５に出力してもよい。

また、上記実施例においては、１ビツトの語構成の半導
体記憶装置および４ビツトの語構成の半導体記憶装置に
ついて説明しているが、８ビツトその他の語構成の半導
体記憶装置にも同様にしてこの発明を適用することが可
能である。

上記のように、ラインモードテストにおいては、通常の
書込みおよび読出サイクルとは異なるサイクルが実行さ
れるので、それぞれのサイクルをセットおよびリセット
するシーケンスが必要となる。

ラインモードテストにおいては、レジスタモードのセッ
トおよびリセット、コピーライトモードのセットおよび
リセット、およびラインリードモードのセットおよびリ
セットのシーケンスが必要となる。またそれぞれのモー
ドのセットおよびリセットを独立に実行できることが必
要となる。

第７図は、レジスタモードのセットおよびリセットのシ
ーケンスを説明するためのタイミングチャートである。

レジスタモードにおいては、第２０図のレジスタ１７へ
のテストデータの書込みまたは読出しが行なわれる。ロ
ウアドレスストローブ信号ＲＡＳの立下がり時に、テス
トイネーブル信号ＴＥが「Ｌ」レベル、ライトイネーブ
ル信号Ｗτおよびコラムアドレスストローブ信号でτＩ
がｒＨＪレベルであればレジスタモードがセットされ、
ロウアドレスストローブ信号■τ１の立下がり時に、テ
ストイネーブル信号ＴＥ、ライトイネーブル信号ＷＥお
よびコラムアドレスストローブ信号で１丁がｒＨＪレベ
ルであればレジスタモードがリセットされる。

第８図は、コピーライトモードのセットおよびリセット
のシーケンスを説明するためのタイミングチャートであ
る。

ロウアドレスストローブ信号ＲＡＳの立下がり時に、テ
ストイネーブル信号Ｔτおよびライトイネーブル信号Ｗ
Ｅが「Ｌ」レベル、コラムアドレスストローブ信号ＣＡ
ＳがｒＨＪレベルであればコピーライトモードがセット
され、ロウアドレスストローブ信号ＲＡＳの立下がり時
に、テストイネーブル信号Ｔ丁、ライトイネーブル信号
ＷＥおよびコラムアドレスストローブ信号ＣＡＳがｒＨ
Ｊレベルであればコピーライトモードがリセットされる
。

第９図は、ラインリードモードのセットおよびリセット
のシーケンスを説明するためのタイミングチャートであ
る。

ロウアドレスストローブ信号πＡＳの立下がり時に、テ
ストイネーブル信号ＴＥがｒＨＪレベル、ライトイネー
ブル信号ＷＥおよびコラムアドレスストローブ信号でτ
ＩがｒＬＪレベルであればセットサイクルが開始される
。ロウアドレスストローブ信号ＲＡＳの立下がり時に、
テストイネーブル信号Ｔ丁がｒＬＪレベル、ライトイネ
ーブル信号薄下およびコラムアドレスストローブ信号で
１丁がｒＨＪレベルであればラインモードテストがセッ
トされ、ラインモードサイクルが開始される。

ロウアドレスストローブ信号ＲＡＳの立下がり時に、テ
ストイネーブル信号Ｔ丁がｒＨＪであれば、ＲＡＳオン
リリフレッシュのタイミングでリセットサイクルが開始
される。

第２図の実施例のようにラインモードテストとともにマ
ルチビットテストが可能な半導体記憶装置においては、
マルチビットテストのセットおよびリセットのシーケン
スが必要となる。第１０図は、マルチビットのセットお
よびリセットのシーケンスを説明するためのタイミング
チャートである。

第１０図に示すように、第９図のラインリードモードと
同様にしてセットサイクルが開始される。

ロウアドレスストローブ信号ＲＡＳの立下がり時に、テ
ストイネーブル信号ＴＥ、ライトイネーブル信号ＷＥお
よびコラムアドレスストローブ信号ＣＡＳがｒＨＪレベ
ルであればマルチビットテストのテストサイクルが開始
される。また、第９図のラインリードモードと同様のタ
イミングでリセットサイクルが開始される。

なお、４ＭビットダイナミックＲＡＭ　（ランダムΦア
クセスφメそり）においては、マルチビットテストモー
ドのセットおよびリセットに関して第１１図および第１
２図に示される標準化された方法がある。

第１１図に示すように、ロウアドレスストローブ信号Ｒ
ＡＳの立下がり時に、コラムアドレスストローブ信号Ｃ
ＡＳおよびライトイネーブル信号ＷＴがｒＬＪレベルで
あれば（ライトＣＡＳ−ビフォア−ＲＡＳ）　、マルチ
ビットテストモードがセットされる。また、第１２図に
示すように、ライトＣＡＳ−ビフォア−ＲＡＳまたはＲ
ＡＳオンリリフレッシュモードによりマルチビットテス
トモードがリセットされる。マルチビットテストにおい
ては、書込みおよび読出しの区別なく、同じシーケンス
によりセットおよびリセットが行なわれる。

なお、上記の方法以外の方法によって上記実施例の半導
体記憶装置を各種モードに設定することも可能である。

たとえば、テストイネーブル信号下１が与えられる外部
ピンに電源電圧以上の所定の電圧（スーパーＶｃ　ｃ　
）を与えることによりいずれかのモードへの設定を行な
うこともできる。

次に、上記実施例の半導体記憶装置におけるテスト結果
の出力方法を、第１３図〜第１６図のタイミングチャー
トおよび第１７図および第１８図のブロック図を参照し
ながら説明する。

第１７図は、第１３図および第１５図に示される方法を
実行するための構成を示すブロック図である。また、第
１８図は第１４図および第１６図の方法を実行するため
の構成を示すブロック図である。

プリチャージ時には、−敷線ＭＬＩ〜ＭＬ４の電位はｒ
ＨＪレベルとなっているので、フラッグコンプレス３０
の出力はｒＨＪレベルとなる。

第１３図の方法においては、プリチャージ期間に切替信
号回路５１により第１７図のスイッチＳＷがフラッグコ
ンプレス３０の出力端子の側に切替えられる。それによ
り、プリチャージ期間には出力バッファ１１の出力はｒ
ＨＪレベルを保持する。そして、ラインモードテストが
実行された後に、出力バッファ１１の出力は、エラーが
ない場合にはｒＨＪレベルを保持し続け、エラーがあっ
た時点でｒＬＪレベルとなる。このようにして、テスト
結果の判定が行なわれる。切替信号回路５１は、ＲＡＳ
バッファ５、ＣＡＳバッファ６およびＷＥバッファ７の
出力に応答して動作するタイミングジェネレータ５０に
より制御される。

第１４図に示される方法においては、プリチャージ期間
には、−数構出終了信号発生回路５２によりトライステ
ートバッファからなる出力バッファ１１の出力が高イン
ピーダンス状態に保たれる。

そして、フラッグコンプレス３０に一数構出線ＭＬ１〜
ＭＬ４を介してラインモードテストの結果が送られた後
、出力バッファ１１の高インピーダンス状態が解除され
る。その結果、出力バッファ１１の出力は、エラーがな
いときにはｒＨＪレベル、エラーがあるときにはｒＬＪ
レベルとなる。

なお、第１３図および第１４図の方法においては、コラ
ムアドレスストローブ信号てτ１の立下がりに応答して
、出力バッファ１１から出力されたフラッグがリセット
される。

第１３図および第１４図の方法においては、ＲＡＳサイ
クルごとにエラーフラッグがリセットされるのに対して
、第１５図および第１６図の方法においては、エラーが
発生した時点でｒＬＪレベルの出力がラッチされる。

なお、−数構出終了信号発生回路５２は、タイミングジ
ェネレータ５０により制御される。

上記の実施例によれば、１ビツトの語構成の半導体記憶
装置および複数ビットの語構成の半導体記憶装置の各メ
モリアレイブロックにおいてラインモードテストが並列
に行なわれるので、テスト時間の大幅な短縮が図られる
。

［発明の効果］ 以上のように、第１の発明によれば、複数のブロックに
分割されたメモリアレイを有する半導体記憶装置におい
て、それぞれのブロックにおいて多数のメモリセルが同
時にテストされるので、テスト時間の大幅な短縮が図ら
れる。

また、第２の発明によると、複数ビットからなる語構成
の半導体記憶装置において、それぞれのブロックにおい
て多数のメモリセルが同時にテストされるので、テスト
時間の大幅な短縮が図られる。

さらに、第３の発明によれば、複数ビットからなる語構
成を有しかつ各ブロックに対して複数の入出力手段を介
して書込みおよび読出し可能な半導体記憶装置において
、複数の入出力手段に対応する複数のテスト手段により
多数のメモリセルが同時にテストされるので、テスト時
間の大幅な短縮が図られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による半導体記憶装置
の全体の構成を示すブロック図である。 第２図はこの発明の第２の実施例による半導体記憶装置
の主要部の構成を示すブロック図である。 第３図はこの発明の第３の実施例による半導体記憶装置
の全体の構成を示すブロック図である。第４図はこの発
明の第４の実施例による半導体記憶装置の全体の構成を
示すブロック図である。第５Ａ図はこの発明の第５の実
施例による半導体記憶装置の全体の構成を示すブロック
図である。第５Ｂ図は第５Ａ図の半導体記憶装置のメモ
リアレイブロックの具体的な構成を示す回路図である。 第６図はこの発明の第６の実施例による半導体記憶装置
の概略構成を示すブロック図である。第７図はレジスタ
モードのセットおよびリセットのシーケンスを説明する
ためのタイミングチャートである。第８図はコピーライ
トモードのセットおよびリセットのシーケンスを説明す
るためのタイミングチャートである。第９図はラインリ
ードモードのセットおよびリセットのシーケンスを説明
するためのタイミングチャートである。第１０図はマル
チビットテストのセットおよびリセットのシーケンスを
説明するためのタイミングチャートである。第１１図は
マルチビットテストのセットのシーケンスの他の例を説
明するためのタイミングチャートである。第１２図はマ
ルチビットテストのリセットのシーケンスの他の例を説
明するためのタイミングチャートである。第１３図はテ
スト結果の出力方法の第１の例を示すタイミングチャー
トである。第１４図はテスト結果の出力方法の第２の例
を示すタイミングチャートである。第１５図はテスト結
果の出力方法の第３の例を示すタイミングチャートであ
る。第１６図はテスト結果の出力方法の第４の例を示す
タイミングチャートである。第１７図は第１３図および
第１５図の方法を実施するための構成を示すブロック図
である。 第１８図は第１４図および第１６図の方法を実施するた
めの構成を示すブロック図である。第１９図はマルチビ
ットテストが可能な従来の半導体記憶装置の全体の構成
を示すブロック図である。第２０図はラインモードテス
トを説明するためのメモリアレイの具体的な構成を示す
回路図である。 第２１図はラインモードテストにおけるレジスタモード
の動作を説明するためのタイミングチャートである。第
２２図はラインモードテストにおけるラインリードの動
作を説明するためのタイミングチャートである。第２３
図はラインモードテストを説明するためのフローチャー
トである。第２４Ａ図はラインモードテストにおけるコ
ピーライトを説明するための図である。第２４Ｂ図はラ
インモードテストにおけるラインリードを説明するため
の図である。 図において、１はメモリアレイ、８１〜Ｂ４はメモリア
レイブロック、■０１〜１０４は人出力線対、ＭＬＩ〜
ＭＬ４は一致線、１０はテストコントロール回路、１３
ａはラインモードテストコントロール回路、１３ｂはラ
インモードテストライトコントロール回路、９ａ、９ｂ
、Ｓｌ　〜Ｓ４゜ＳＩＯ〜Ｓ１４はスイッチ、１６は一
致検出回路、１７はレジスタ、３０はフラッグコンプレ
スである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）マトリクス状に配置された複数のメモリセルを含
   み、複数のブロックに分割されたメモリアレイ、 前記複数のブロックに対応して設けられ、各々が対応す
   るブロック内の複数のメモリセルを同時にテストする複
   数のテスト手段、および 前記複数のテスト手段による複数のテスト結果に対して
   所定の論理演算を行ない、すべてのブロックについての
   テスト結果を出力する論理手段を備えた、半導体記憶装
   置。
2. （２）複数ビットからなる語構成の情報を読出または書
   込可能な半導体記憶装置であって、マトリクス状に配置
   された複数のメモリセルを含み、前記複数ビットに対応
   して複数のブロックに分割されたメモリアレイ、 前記複数のブロックに対応して設けられ、各々が対応す
   るブロック内の複数のメモリセルを同時にテストする複
   数のテスト手段、および 前記複数のテスト手段による複数のテスト結果をそれぞ
   れ出力する複数のテスト結果出力手段を備えた、半導体
   記憶装置。
3. （３）複数ビットからなる語構成の情報を読出または書
   込可能な半導体記憶装置であって、マトリクス状に配置
   された複数のメモリセルを含み、複数のブロックに分割
   されたメモリアレイ、および 前記複数ビットに対応して設けられた複数の入出力手段
   を備え、 前記各ブロックに含まれる各メモリセルは、前記複数の
   入出力手段のいずれかに接続され、前記複数の入出力手
   段に対応して設けられ、各々が対応する入出力手段に接
   続される複数のメモリセルを同時にテストする複数のテ
   スト手段、および 前記複数の入出力手段に対応して設けられ、前記複数の
   テスト手段による複数のテスト結果をそれぞれ出力する
   複数のテスト結果出力手段をさらに備えた、半導体記憶
   装置。