JP3519334B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、詳しくは、ＣＰＵ（中央処理装置）、ＲＯＭ、ＲＡ
Ｍ、各種の信号処理を行う複数個の信号処理回路等をバ
スや信号線で接続して構成したシステムを１個の半導体
チップ内に組み込んだ半導体装置に関する。
【０００２】
【従来の技術】大規模集積回路等の半導体装置は、近
年、高集積化、高密度化が進められるのに伴って、百万
個以上のトランジスタから構成されるものが実現可能と
なっている。ＣＰＵ（中央処理装置）、ＲＯＭ、ＲＡ
Ｍ、各種のデジタル信号処理を行う複数個のデジタル信
号処理回路等をバスを介して接続して構成したシステム
を１個の半導体チップ内に組み込んだＳＯＣ（System O
n a Chip）がその一例である。例えば、「ロジック混載
ＤＲＡＭコア技術」（宮野信治、東芝レビュー、Vol.5
2, No.12, pp.15-18, 1997）には、大容量のＤＲＡＭと
各種のデジタル信号処理を行うデジタル信号処理回路と
をバスを介して接続して構成したシステムを１個の半導
体チップ内に組み込んだ半導体装置が開示されている。
この種の半導体装置によれば、別々の半導体チップ上に
形成され、別々のパッケージに封止されたＤＲＡＭとデ
ジタル信号処理回路が形成された大規模半導体集積回路
とをピン及びプリント基板上に形成されたパターンを介
して接続する場合に比べて、同一の半導体チップ内に形
成されたメモリとデジタル信号処理回路との間で広いバ
ス幅及び極めて高いデータ転送レートでデータを転送す
ることができたり、プリント基板上の実装面積を削減す
ることができるという利点がある。
【０００３】
【発明が解決しようとする課題】ところで、上記したＳ
ＯＣは、その回路規模が大きいため、トランジスタ・レ
ベルの回路設計を直接行うことは不可能である。そこ
で、ＣＰＵ、ＲＯＭ、ＲＡＭ、あるいは所定のデジタル
信号処理を行う複数個のデジタル信号処理回路等をそれ
ぞれ１個の機能ブロックとし、所望の機能が得られるよ
うに、システム全体の動作や構成を決定するシステム設
計と、システム設計で決定された仕様に基づいて、各機
能ブロック間の関係及び各機能ブロック内部の動作を決
定する論理設計と、各機能ブロックをナンド・ゲート、
ノア・ゲート、ラッチ、あるいはカウンタ等の論理素子
の組み合わせで構成する詳細論理設計と、論理設計に基
づく回路仕様を満たすように、トランジスタ・レベルの
電子回路と素子の特性を決定する回路設計とを順次段階
的に行う必要がある。このうち、システム設計段階にお
いては、システム設計者は、通常、ＲＯＭやＲＡＭ（以
下、総称してメモリと呼ぶ）について、個々の回路構成
を特に考慮することなく、単に、必要な記憶容量、バン
ク数、あるいは１回のリフレッシュ処理で活性化される
メモリセル・アレイの行数を示すリフレッシュ数等を指
定するだけで自由にシステム設計を行いたいと望むもの
である。また、半導体装置は、電子機器に組み込むこと
が予定されているため、その開発期間はできる限り短い
ことが要求される。したがって、システム設計の容易化
及び開発期間の短縮化を実現するためには、ＳＯＣを構
成するメモリは、所定の記憶容量を有するメモリセルア
レイやセンスアンプ等からなるメモリブロックを単位と
して所望の記憶容量、バンク数、あるいはリフレッシュ
数等に応じて複数個自由に組み合わせて構成可能なよう
に汎用性が要求される。上記した技術文献にも、汎用性
を有するＤＲＡＭコアのユニット構成を示唆する記載が
ある。
【０００４】ところが、メモリには、メモリブロックだ
けでなく、このメモリブロックにデータを入出力する入
出力回路や、メモリブロックを構成するメモリセルアレ
イの所定のセルにデータを入出力するための各種制御信
号を発生する制御回路等の周辺回路も設けられており、
システム設計の容易化及び開発期間の短縮化を実現する
ためには、これらの周辺回路についても、汎用性が要求
されるが、上記技術文献には、これらの周辺回路の構成
については何等記載されていない。したがって、システ
ム設計者は、所望の記憶容量、バンク数、あるいはリフ
レッシュ数等に応じてメモリブロックを複数個組み合わ
せて構成することは容易にできても、周辺回路について
は個別に設計しなければならず、システム設計の容易化
及び開発期間の短縮化にも限界がある。
【０００５】この発明は、上述の事情に鑑みてなされた
もので、記憶容量、バンク数、あるいはリフレッシュ数
等の組み合わせにかかわらず、汎用性のある周辺回路を
備えたメモリを有する半導体装置を提供することを目的
としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、複数個のメモリセルを有す
るメモリセル・アレイからなるブロックが、設定された
記憶容量に応じて複数個配置されたメモリブロックと、
前記メモリブロックにデータを入出力するために用いら
れる周辺回路とが、単一の半導体チップ内に組み込まれ
てなる半導体装置に係り、前記周辺回路は、前記メモリ
ブロックを構成する前記各ブロックにデータを入出力す
る入出力回路と、設定可能な最大の記憶容量に応じた個
数のブロックに対応可能に構成され、かつ、設定された
記憶容量、バンク数及び１回のリフレッシュ処理で活性
化されるメモリセル・アレイの行数を示すリフレッシュ
数に基づいて、前記メモリブロックを構成する複数個の
前記ブロックを活性化するための各種の活性化信号を出
力する活性化回路とを備えてなることを特徴としてい
る。
【０００７】請求項２記載の発明は、請求項１記載の半
導体装置に係り、前記活性化回路は、設定された前記記
憶容量、前記バンク数及び前記リフレッシュ数に基づい
て、前記メモリブロックを構成する複数個のブロック毎
に、前記メモリブロックを構成するいずれか１個のブロ
ックを選択するブロック選択信号と、デコードした行ア
ドレスに基づいて、前記メモリセル・アレイの対応する
メインワード線を選択状態とするメインワード活性化信
号を出力する行デコーダがデコードした行アドレスを一
時保持させるための行アドレスラッチ信号と、前記行デ
コーダが前記メインワード活性化信号を出力するタイミ
ングを制御するメインワードタイミング制御信号と、対
応するブロックを構成する前記メモリセル・アレイのサ
ブワード線を活性化するサブワード活性化信号とを生成
することを特徴としている。
【０００８】また、請求項３記載の発明は、請求項２記
載の半導体装置記載に係り、設定された前記記憶容量、
前記バンク数及び前記リフレッシュ数に基づいて、外部
から供給されたアドレスに基づいて、前記ブロック選択
信号を一時保持させるためのラッチ信号と、前記行アド
レスラッチ信号を出力するタイミングを制御する第１制
御信号と、前記活性化回路が前記メインワードタイミン
グ制御信号を出力するタイミングを制御する第２制御信
号と、前記活性化回路が前記サブワード活性化信号を出
力するタイミングを制御する第３制御信号と、設定され
た記憶容量に応じた容量モード信号と、バンク数に応じ
たバンクモード信号とを生成して所定のタイミングで前
記活性化回路に供給する制御回路を備え、前記活性化回
路は、前記ラッチ信号と、前記第１〜第３制御信号と、
前記容量モード信号と、前記バンクモード信号とに基づ
いて、前記各種の活性化信号を生成することを特徴とし
ている。
【０００９】また、請求項４記載の発明は、請求項３記
載の半導体装置に係り、上記制御回路は、上記メモリの
テストを行う場合には、すべてのバンクをテストモード
にするためのテストモード信号と、テストモード時に使
用するためのクロックであるテストクロックと、対応す
るブロックを強制的に活性化するブロック強制活性化信
号とを生成して上記活性化回路に供給し、上記活性化回
路は、上記テストモード信号と、上記テストクロック
と、上記ブロック強制活性化信号とに基づいて、上記各
種の活性化信号を生成することを特徴としている。
【００１０】また、請求項５記載の発明は、請求項１乃
至４のいずれか１に記載の半導体装置に係り、上記メモ
リセル・アレイは、１Ｍビットの記憶容量を有し、複数
個のメモリセルが５１２行及び２０４８列にわたってマ
トリックス状に配置され、設定可能な記憶容量は、１Ｍ
ビット、２Ｍビット、４Ｍビット、８Ｍビットのいずれ
かであり、設定可能なバンク数は１個、２個、４個のい
ずれかであることを特徴としている。
【００１１】また、請求項６記載の発明は、各種の信号
処理を行う回路と共に、各種のデータを記憶するダイナ
ミック・ランダム・アクセス・メモリを１個の半導体チ
ップ内に組み込んだ半導体装置に係り、上記ダイナミッ
ク・ランダム・アクセス・メモリは、所定の記憶容量を
有し、複数個のメモリセルを有するメモリセル・アレイ
と、上記メモリセル・アレイを挟むように設けられ、上
記メモリセル・アレイを構成するメモリセルからビット
線に読み出されたデータを検知して増幅する第１及び第
２のセンスアンプとからなるブロックが、設定された記
憶容量に応じて複数個配置されたメモリブロックと、設
定可能な最大の記憶容量に応じた個数のブロックに対応
可能に構成され、設定された記憶容量、バンク数、１回
のリフレッシュ処理で活性化されるメモリセル・アレイ
の行数を示すリフレッシュ数に応じて、上記メモリブロ
ックを構成する複数個のブロックを活性化するための各
種の活性化信号を出力する活性化回路とを備えてなるこ
とを特徴としている。
【００１２】また、請求項７記載の発明は、請求項５記
載の半導体装置に係り、上記活性化回路は、設定された
記憶容量、バンク数、リフレッシュ数に応じて、上記メ
モリブロックを構成する複数個のブロック毎に、上記メ
モリブロックを構成するいずれか１個のブロックを選択
するブロック選択信号と、デコードした行アドレスに基
づいて、上記メモリセル・アレイの対応するメインワー
ド線を選択状態とするメインワード活性化信号を出力す
る行デコーダがデコードした行アドレスを一時保持させ
るための行アドレスラッチ信号と、上記行デコーダが上
記メインワード活性化信号を出力するタイミングを制御
するメインワードタイミング制御信号と、対応するブロ
ックを構成する上記メモリセル・アレイのサブワード線
を活性化するサブワード活性化信号と、対応するブロッ
クを構成する２個のセンスアンプを活性化するセンスア
ンプ活性化信号とを生成することを特徴としている。
【００１３】また、請求項８記載の発明は、請求項７記
載の半導体装置に係り、設定された記憶容量、バンク
数、リフレッシュ数に応じて、外部から供給されたアド
レスに基づいて、上記ブロック選択信号を一時保持させ
るためのラッチ信号と、上記行アドレスラッチ信号を出
力するタイミングを制御する第１制御信号と、上記活性
化回路が上記メインワードタイミング制御信号を出力す
るタイミングを制御する第２制御信号と、上記活性化回
路が上記サブワード活性化信号を出力するタイミングを
制御する第３制御信号と、上記活性化回路が上記センス
アンプ活性化信号を出力するタイミングを制御する第４
制御信号と、設定された記憶容量に応じた容量モード信
号と、バンク数に応じたバンクモード信号と、設定され
たリフレッシュ数に応じたリフレッシュモード信号とを
生成して所定のタイミングで上記活性化回路に供給する
制御回路を備え、上記活性化回路は、上記ラッチ信号
と、上記第１〜第４制御信号と、上記容量モード信号
と、上記バンクモード信号と、上記リフレッシュモード
信号とに基づいて、上記各種の活性化信号を生成するこ
とを特徴としている。
【００１４】また、請求項９記載の発明は、請求項８記
載の半導体装置に係り、上記活性化回路は、上記リフレ
ッシュモード信号と、上記行アドレスの上位ビットとの
組み合わせをデコードして、活性化すべきブロックを指
定する活性化指定信号を生成するリフレッシュ・デコー
ダと、設定可能な最大の記憶容量に応じた個数のブロッ
クに対応可能な個数設けられ、上記ラッチ信号と、上記
ラッチ信号を反転した反転ラッチ信号と、上記第１〜第
４制御信号と、上記容量モード信号と、上記バンクモー
ド信号と、上記リフレッシュモード信号とに基づいて、
設定された記憶容量、バンク数、リフレッシュ数に応じ
て、所定のタイミングで、上記ブロック選択信号を生成
すると共に、上記行アドレスラッチ信号と、上記メイン
ワードタイミング制御信号と、上記サブワード活性化信
号と、上記センスアンプ活性化信号とをそれぞれ生成す
るブロック活性化部とを備えてなることを特徴としてい
る。
【００１５】また、請求項１０記載の発明は、請求項９
記載の半導体装置に係り、上記ブロック活性化部は、上
記活性化指定信号と、上記ラッチ信号と、上記反転ラッ
チ信号と、上記リフレッシュモード信号と、上記バンク
モード信号とに基づいて、対応するブロックを指定する
ブロック選択信号を生成するブロック選択信号生成回路
と、上記第１制御信号と、上記ブロック選択信号とに基
づいて、上記行アドレスラッチ信号を生成して対応する
ブロックに供給する行アドレスラッチ信号生成回路と、
上記第２〜第４制御信号と、上記ブロック選択信号とに
基づいて、上記サブワード活性化信号と、上記センスア
ンプ活性化信号と、上記メインワードタイミング制御信
号とを生成して対応するブロックに供給する活性化信号
生成回路とを備えてなることを特徴としている。
【００１６】また、請求項１１記載の発明は、請求項８
乃至１０のいずれか１に記載の半導体装置に係り、上記
制御回路は、上記メモリのテストを行う場合には、すべ
てのバンクをテストモードにするためのテストモード信
号と、テストモード時に使用するためのクロックである
テストクロックと、対応するブロックを強制的に活性化
するブロック強制活性化信号とを生成して上記活性化回
路に供給し、上記活性化回路は、上記テストモード信号
と、上記テストクロックと、上記ブロック強制活性化信
号とに基づいて、上記各種の活性化信号を生成すること
を特徴としている。
【００１７】また、請求項１２記載の発明は、請求項６
乃至１１のいずれか１に記載の半導体装置に係り、上記
メモリセル・アレイは、１Ｍビットの記憶容量を有し、
複数個のメモリセルが５１２行及び２０４８列にわたっ
てマトリックス状に配置され、設定可能な記憶容量は、
１Ｍビット、２Ｍビット、４Ｍビット、８Ｍビットのい
ずれかであり、設定可能なバンク数は１個、２個、４個
のいずれかであり、設定可能なリフレッシュ数は、５１
２行、２１０行、２１１行、２１２行のいずれかである
ことを特徴としている。
【００１８】
【作用】この発明の構成によれば、記憶容量、バンク
数、あるいはリフレッシュ数等の組み合わせを変更して
も、周辺回路が汎用性を有しているので、システム設計
者は、自由かつ容易にメモリをシステム設計することが
できる。これにより、半導体装置のシステム設計の容易
化及び開発期間の短縮化を図ることができる。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である半
導体装置を構成するメモリの構成を示すブロック図であ
る。この例のメモリは、８Ｍビットの記憶容量を有し、
４個のバンクで構成され、１回のリフレッシュ処理で活
性化されるメモリセル・アレイの行数を示すリフレッシ
ュ数が１ｋ（＝２１０）行のＤＲＡＭであり、メモリブ
ロック１と、入出力回路２と、制御回路３と、活性化回
路４と、列デコーダ５１〜５４群と、行デコーダ群６１
〜６４とから概略構成されている。メモリブロック１
は、図２に示すように、それぞれ２Ｍビットの記憶容量
を有する４個のバンク７１〜７４からなる。各バンク７
１〜７４は、それぞれ２個のメモリセル・アレイ（ＭＣ
Ａ）８１及び８２と、４個のセンスアンプ（ＳＡ）９
１１、９１２、９２１、９２２とから概略構成されてい
る。ＭＣＡ８１及び８２は、それぞれ１Ｍビットの記憶
容量を有し、複数個のメモリセルが５１２行×２０４８
列にわたってマトリックス状に配置されており、５１２
リフレシュアレイと呼ばれている。ＳＡ９１１及び９
１２はＭＣＡ８１を上下に挟むように設けられ、ＳＡ９
２１及び９２２はＭＣＡ８２を上下に挟むように設けら
れており、それぞれ列デコーダ５群１〜５４を構成する
列デコーダにより選択された対応するＭＣＡ８１又はＭ
ＣＡ８２の列のメモリセルからビット線に読み出された
データを検知して増幅する。これ以降、１個のＭＣＡ及
びその上下に設けられた２個のＳＡをブロックと呼ぶこ
とにする。
【００２０】また、図１に示す入出力回路２は、入出力
アンプと、データ入出力回路と、入出力アンプとデータ
入出力回路とを接続するデータ入出力バスとから概略構
成されている。入出力アンプは、バンク７１〜７４に共
通して設けられ、ＳＡ９１１、９１２、９２１、９２２
において検知増幅された後、入出力線を介して供給され
たデータを増幅するデータアンプと、データ入出力回路
からデータ入出力バスを介して供給されたデータを増幅
するライトアンプとから概略構成されている。データ入
出力回路は、バンク７１〜７４に共通して設けられ、デ
ータ入出力端子より入力されたデータをデータ入出力バ
スを介して入出力アンプへ供給すると共に、入出力アン
プからデータ入出力バスを介して供給されたデータをデ
ータ入出力端子より順次出力する。
【００２１】制御回路３は、システム設計者が設定し
た、記憶容量（今の場合、８Ｍビット）、バンク数（今
の場合、４個）及びリフレッシュ数（今の場合、１ｋ
行）に応じて、外部から供給されたアドレスＡＤをトリ
ガとして、所定のタイミングで各種の信号を出力する。
すなわち、制御回路３は、活性化回路４が内部で生成す
る、メモリブロック１を構成する各バンクに属するいず
れか１個のブロックを選択するブロック選択信号ＢＳを
一時保持させるためのラッチ信号ＬＴ１〜ＬＴ４及びラ
ッチ信号ＬＴ１〜ＬＴ４が反転された反転ラッチ信号／
ＬＴ１〜／ＬＴ４と、活性化回路４から出力される、行
デコーダ群６１〜６４を構成する行デコーダがデコード
した行アドレスを一時保持させるための行アドレスラッ
チ信号ＲＬＴ１〜ＲＬＴ８を出力するタイミングを制御
する第１制御信号ＦＩＲＣ１〜ＦＩＲＣ４と、行デコー
ダ群６１〜６４を構成する行デコーダが対応するＭＣＡ
のメインワード線を活性化するメインワード活性化信号
ＭＷＡＴを出力するタイミングを制御するメインワード
タイミング制御信号ＭＴＣ１〜ＭＴＣ８を活性化回路４
が出力するタイミングを制御する第２制御信号ＳＥＣＣ
１〜ＳＥＣＣ４と、活性化回路４から出力される、メモ
リブロック１を構成するいずれか１個のブロックを構成
するＭＣＡのサブワード線を活性化するサブワード活性
化信号ＳＷＡＴ１〜ＳＷＡＴ８を出力するタイミングを
制御する第３制御信号ＴＨＩＣ１〜ＴＨＩＣ４と、活性
化回路４から出力される、メモリブロック１を構成する
いずれか１個のブロックを構成する２個のＳＡを活性化
する２種類のＳＡ活性化信号ＳＡＡＴ１１〜ＳＡＡＴ１
８及びＳＡＡＴ２１〜ＳＡＡＴ２８を出力するタイミン
グを制御する２種類の第４制御信号ＦＯＲＣ１１〜ＦＯ
ＲＣ１４及びＦＯＲＣ２１〜ＦＯＲＣ２４とをそれぞれ
出力する。
【００２２】また、制御回路３は、システム設計者によ
り設定された記憶容量（１Ｍビット、２Ｍビット、４Ｍ
ビット、８Ｍビットのいずれか）に応じて"Ｈ"レベル又
は"Ｌ"レベルとなる容量モード信号ＣＭ２、ＣＭ４、Ｃ
Ｍ８と、システム設計者により設定されたバンク数（１
個、２個、４個のいずれか）に応じて"Ｈ"レベル又は"
Ｌ"レベルとなるバンクモード信号ＢＭ１、ＢＭ２、Ｂ
Ｍ４と、システム設計者により設定されたリフレッシュ
数（５１２行、１ｋ行、２ｋ（＝２１１）行、４ｋ（＝
２１２）行のいずれか）に応じて"Ｈ"レベル又は"Ｌ"レ
ベルとなるリフレッシュモード信号ＲＭ０５、Ｒ
Ｍ１０、ＲＭ２０、ＲＭ４０とをそれぞれ出力する。ま
た、制御回路３は、外部から供給されたアドレスＡＤの
うち、１１ビットの列アドレスＣＡＤを列デコーダ群５
１〜５４に、最大で１２ビットの行アドレスＲＡＤ（Ｒ
ＡＤ１〜ＲＡＤ１２）を行デコーダ群６１〜６４にそれ
ぞれ供給すると共に、行アドレスＲＡＤの上位３ビット
である行アドレス上位ビットＲＡＤ１ ０〜ＲＡＤ１２及
びそれらを反転した反転行アドレス上位ビット／ＲＡＤ
１０〜／ＲＡＤ１２を活性化回路４に供給する。
【００２３】また、制御回路３は、このＤＲＡＭの不良
解析等の信頼性テストを行う場合には、すべてのバンク
７１〜７４のすべてのワード線に通常使用時より高い電
圧を印加してスクーリングを行うために、すべてのバン
ク７１〜７４を信頼性テストを行うテストモードにする
ための"Ｈ"レベルのテストモード信号ＴＭと、テストモ
ード時に使用するためのクロックであるテストクロック
ＴＣＫと、それぞれテストクロックＴＣＫの立ち上がり
で"Ｈ"レベルに順次立ち上がり、ブロック選択信号ＢＳ
の状態にかかわりなく、メモリブロック１を構成する対
応するブロックを強制的に活性化するブロック強制活性
化信号ＢＦＡＴ１〜ＢＦＡＴ８を出力する。
【００２４】活性化回路４は、制御回路３から供給され
るラッチ信号ＬＴ１〜ＬＴ４、反転ラッチ信号／ＬＴ１
〜／ＬＴ４、第１制御信号ＦＩＲＣ１〜ＦＩＲＣ４、第
２制御信号ＳＥＣＣ１〜ＳＥＣＣ４、第３制御信号ＴＨ
ＩＣ１〜ＴＨＩＣ４、第４制御信号ＦＯＲＣ１１〜ＦＯ
ＲＣ１４並びにＦＯＲＣ２１〜ＦＯＲＣ２４、容量モー
ド信号ＣＭ２、ＣＭ４、ＣＭ８、バンクモード信号ＢＭ
１、ＢＭ２、ＢＭ４、リフレッシュモード信号Ｒ
Ｍ０５、ＲＭ１０、ＲＭ２０、ＲＭ４０、行アドレス上
位ビットＲＡＤ１０〜ＲＡＤ１２並びに反転行アドレス
上位ビット／ＲＡＤ１ ０〜／ＲＡＤ１２、テストモード
信号ＴＭ、テストクロックＴＣＫ、及びブロック強制活
性化信号ＢＦＡＴ１〜ＢＦＡＴ８に基づいて、システム
設計者が設定した、記憶容量、バンク数及びリフレッシ
ュ数に応じて、所定のタイミングで、ブロック選択信号
ＢＳを生成すると共に、行アドレスラッチ信号ＲＤＡＫ
１〜ＲＤＡＫ８、メインワードタイミング制御信号ＭＴ
Ｃ１〜ＭＴＣ８、サブワード活性化信号ＳＷＡＴ１〜Ｓ
ＷＡＴ８、及びＳＡ活性化信号ＳＡＡＴ１１〜ＳＡＡＴ
１ ８並びにＳＡＡＴ２１〜ＳＡＡＴ２８をそれぞれ生成
して出力する。なお、活性化回路４の詳細な構成につい
ては後述する。
【００２５】列デコーダ群５１〜５４は、メモリブロッ
ク１を構成するバンク７１〜７４に対応して設けられ、
制御回路３から供給される列アドレスＣＡＤをデコード
して、各バンク７１〜７４を構成するＭＣＡ８１及び８
２の対応するビット線に接続されたＳＡ９１１、
９１２、９２１、９２２を選択状態とするための複数個
の列選択スイッチをそれぞれ出力する複数個の列デコー
ダを有する。行デコーダ群６１〜６４は、メモリブロッ
ク１を構成するバンク７１〜７４に対応して設けられ、
制御回路３から供給される行アドレスＲＡＤをデコード
すると共に、デコードした行アドレスを、活性化回路４
から供給される行アドレスラッチ信号ＲＬＴ１〜ＲＬＴ
８により一時保持した後、活性化回路４から供給される
メインワードタイミング制御信号ＭＴＣ１〜ＭＴＣ８に
より制御されたタイミングで、それぞれＭＣＡ８１及び
８２の対応するメインワード線を選択状態とするメイン
ワード活性化信号ＭＷＡＴを出力する複数個の行デコー
ダ１０を有する。ここで、図３に行デコーダ１０の構成
の一例を示す。この例の行デコーダ１０は、制御回路３
から供給される最大１２ビットの行アドレスＲＡＤのう
ち、第４ビット〜第９ビットＲＡＤ４〜ＲＡＤ８をデコ
ードするデコーダ１１と、活性化回路４から供給され
る"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ１〜ＲＬＴ
８によりオンしてデコーダ１１の出力データを通過させ
るＮチャネルのＭＯＳトランジスタ１２と、行アドレス
ラッチ信号ＲＬＴ１〜ＲＬＴ８が"Ｌ"レベルに変化して
ＭＯＳトランジスタ１２がオフすることにより、デコー
ダ１１の出力データを反転して一時保持するラッチ１３
と、活性化回路４から"Ｈ"レベルのメインワードタイミ
ング制御信号ＭＴＣ１〜ＭＴＣ８が供給されたタイミン
グで、ラッチ１３の出力データをメインワード活性化信
号ＭＷＡＴとして出力するナンドゲート１４とから構成
されている。このように、ラッチ１３を設けたことによ
り、この後行アドレスが変化しても、当該ブロックの活
性化された状態は維持される。
【００２６】次に、活性化回路４の構成について、図４
〜図３７を参照して説明する。活性化回路４は、図４に
示すように、リフレッシュ・デコーダ１５と、ブロック
活性化部１６１〜１６８とから概略構成されている。リ
フレッシュ・デコーダ１５は、制御回路３から供給され
るリフレッシュモード信号ＲＭ１０、ＲＭ２０、ＲＭ
４０と、行アドレス上位ビットＲＡＤ１０〜ＲＡＤ１２
及び反転行アドレス上位ビット／ＲＡＤ１０〜／ＲＡＤ
１２との組み合わせをデコードして、活性化すべきブロ
ックを指定する活性化指定信号ＡＴＤ１〜ＡＴＤ１４を
生成する。なお、リフレッシュ・デコーダ１５の詳細な
構成については後述する。ブロック活性化部１６１〜１
６８は、対応するブロックを活性化するために各種の信
号を生成する。すなわち、ブロック活性化部１６１〜１
６８は、制御回路３から供給されるラッチ信号ＬＴ１〜
ＬＴ４、反転ラッチ信号／ＬＴ１〜／ＬＴ ４、第１制御
信号ＦＩＲＣ１〜ＦＩＲＣ４、第２制御信号ＳＥＣＣ１
〜ＳＥＣＣ ４、第３制御信号ＴＨＩＣ１〜ＴＨＩＣ４、
第４制御信号ＦＯＲＣ１１〜ＦＯＲＣ１４並びにＦＯＲ
Ｃ２１〜ＦＯＲＣ２４、容量モード信号ＣＭ２、Ｃ
Ｍ４、ＣＭ８、バンクモード信号ＢＭ１、ＢＭ２、ＢＭ
４、リフレッシュモード信号ＲＭ ０５、テストモード信
号ＴＭ、テストクロックＴＣＫ、及びブロック強制活性
化信号ＢＦＡＴ１〜ＢＦＡＴ８に基づいて、システム設
計者が設定した、記憶容量、バンク数及びリフレッシュ
数に応じて、所定のタイミングで、ブロック選択信号Ｂ
Ｓを生成すると共に、行アドレスラッチ信号ＲＬＴ１〜
ＲＬＴ８、メインワードタイミング制御信号ＭＴＣ１〜
ＭＴＣ８、サブワード活性化信号ＳＷＡＴ１〜ＳＷＡＴ
８、及びＳＡ活性化信号ＳＡＡＴ１１〜ＳＡＡＴ１８並
びにＳＡＡＴ ２１〜ＳＡＡＴ２８をそれぞれ生成して出
力する。なお、ブロック活性化部１６ １〜１６８の詳細
な構成については後述する。
【００２７】次に、リフレッシュ・デコーダ１５の構成
について、図５を参照して説明する。リフレッシュ・デ
コーダ１５は、デコーダ１７１〜１７１４から構成され
ている。デコーダ１７１は、システム設計者がリフレッ
シュ数を１ｋ行に設定した場合に"Ｈ"レベルとなるリフ
レッシュモード信号ＲＭ１０と、反転行アドレス上位ビ
ット／ＲＡＤ１０との組み合わせをデコードして、活性
化すべきブロックを指定する活性化指定信号ＡＴＤ１を
生成する。デコーダ１７２は、リフレッシュモード信号
ＲＭ１０と、行アドレス上位ビットＲＡＤ１０との組み
合わせをデコードして、活性化すべきブロックを指定す
る活性化指定信号ＡＴＤ２を生成する。デコーダ１７３
は、システム設計者がリフレッシュ数を２ｋ行に設定し
た場合に"Ｈ"レベルとなるリフレッシュモード信号ＲＭ
２０と、反転行アドレス上位ビット／ＲＡＤ１０と、反
転行アドレス上位ビット／ＲＡＤ１１との組み合わせを
デコードして、活性化すべきブロックを指定する活性化
指定信号ＡＴＤ３を生成する。デコーダ１７４は、リフ
レッシュモード信号ＲＭ２０と、行アドレス上位ビット
ＲＡＤ１０と、反転行アドレス上位ビット／ＲＡＤ１１
との組み合わせをデコードして、活性化すべきブロック
を指定する活性化指定信号ＡＴＤ４を生成する。デコー
ダ１７５は、リフレッシュモード信号ＲＭ２０と、反転
行アドレス上位ビット／ＲＡＤ１０と、行アドレス上位
ビットＲＡＤ１１との組み合わせをデコードして、活性
化すべきブロックを指定する活性化指定信号ＡＴＤ５を
生成する。デコーダ１７６は、リフレッシュモード信号
ＲＭ２０と、行アドレス上位ビットＲＡＤ１０と、行ア
ドレス上位ビットＲＡＤ１１との組み合わせをデコード
して、活性化すべきブロックを指定する活性化指定信号
ＡＴＤ６を生成する。デコーダ１７７は、システム設計
者がリフレッシュ数を４ｋ行に設定した場合に"Ｈ"レベ
ルとなるリフレッシュモード信号ＲＭ４０と、反転行ア
ドレス上位ビット／ＲＡＤ１０と、反転行アドレス上位
ビット／ＲＡＤ１１と、反転行アドレス上位ビット／Ｒ
ＡＤ１２との組み合わせをデコードして、活性化すべき
ブロックを指定する活性化指定信号ＡＴＤ７を生成す
る。
【００２８】デコーダ１７８は、リフレッシュモード信
号ＲＭ４０と、行アドレス上位ビットＲＡＤ１０と、反
転行アドレス上位ビット／ＲＡＤ１１と、反転行アドレ
ス上位ビット／ＲＡＤ１２との組み合わせをデコードし
て、活性化すべきブロックを指定する活性化指定信号Ａ
ＴＤ８を生成する。デコーダ１７９は、リフレッシュモ
ード信号ＲＭ４０と、反転行アドレス上位ビット／ＲＡ
Ｄ１０と、行アドレス上位ビットＲＡＤ１１と、反転行
アドレス上位ビット／ＲＡＤ１２との組み合わせをデコ
ードして、活性化すべきブロックを指定する活性化指定
信号ＡＴＤ９を生成する。デコーダ１７１０は、リフレ
ッシュモード信号ＲＭ４０と、行アドレス上位ビットＲ
ＡＤ１０と、行アドレス上位ビットＲＡＤ１１と、反転
行アドレス上位ビット／ＲＡＤ１２との組み合わせをデ
コードして、活性化すべきブロックを指定する活性化指
定信号ＡＴＤ１０を生成する。デコーダ１７１１は、リ
フレッシュモード信号ＲＭ４０と、反転行アドレス上位
ビット／ＲＡＤ１０と、反転行アドレス上位ビット／Ｒ
ＡＤ１１と、行アドレス上位ビットＲＡＤ１２との組み
合わせをデコードして、活性化すべきブロックを指定す
る活性化指定信号ＡＴＤ１１を生成する。デコーダ１７
１２は、リフレッシュモード信号ＲＭ４０と、行アドレ
ス上位ビットＲＡＤ１０と、反転行アドレス上位ビット
／ＲＡＤ１１と、行アドレス上位ビットＲＡＤ１２との
組み合わせをデコードして、活性化すべきブロックを指
定する活性化指定信号ＡＴＤ１２を生成する。デコーダ
１７１ ３は、リフレッシュモード信号ＲＭ４０と、反転
行アドレス上位ビット／ＲＡＤ １０と、行アドレス上位
ビットＲＡＤ１１と、行アドレス上位ビットＲＡＤ１２
との組み合わせをデコードして、活性化すべきブロック
を指定する活性化指定信号ＡＴＤ１３を生成する。デコ
ーダ１７１４は、リフレッシュモード信号ＲＭ４ ０と、
行アドレス上位ビットＲＡＤ１０と、行アドレス上位ビ
ットＲＡＤ１１と、行アドレス上位ビットＲＡＤ１２と
の組み合わせをデコードして、活性化すべきブロックを
指定する活性化指定信号ＡＴＤ１４を生成する。
【００２９】次に、ブロック活性化部１６１〜１６８の
構成について、図６〜図３７を参照して説明する。ブロ
ック活性化部１６１は、図６に示すように、ブロック選
択信号生成回路１８１と、行アドレスラッチ信号生成回
路１９１と、活性化信号生成回路２０１とから構成され
ている。ブロック選択信号生成回路１８１は、リフレッ
シュ・デコーダ１５から供給される活性化指定信号ＡＴ
Ｄ１、ＡＴＤ３並びにＡＴＤ７と、制御回路３から供給
されるラッチ信号ＬＴ１、反転ラッチ信号／ＬＴ１、リ
フレッシュモード信号ＲＭ０５、及びバンクモード信号
ＢＭ１、ＢＭ２、ＢＭ４とに基づいて、メモリブロック
１が１個のバンクで構成されている場合に当該バンクに
属する全体で第１番目のブロックを活性化するブロック
選択信号ＢＳ１１１、メモリブロック１が２個のバンク
で構成されている場合に第１番目のバンクに属する全体
で第１番目のブロックを活性化するブロック選択信号Ｂ
Ｓ１１２、あるいはメモリブロック１が４個のバンクで
構成されている場合に第１番目のバンクに属する全体で
第１番目のブロックを活性化するブロック選択信号ＢＳ
１１４のいずれかを生成する。
【００３０】ここで、図７にブロック選択信号生成回路
１８１の構成の一例を示す。この例のブロック選択信号
生成回路１８１は、２入力のオアゲート２１と、３入力
のオアゲート２２と、４入力のオアゲート２３と、２入
力のナンドゲート２４〜２６と、トランスファゲート２
７〜２９と、ラッチ３０〜３２と、インバータ３３〜３
５とから構成されている。システム設計者がリフレッシ
ュ数を５１２行に設定した場合に"Ｈ"レベルとなるリフ
レッシュモード信号ＲＭ０５、あるいはシステム設計者
がリフレッシュ数を１ｋ行に設定し、かつ、"Ｈ"レベル
の反転行アドレス上位ビット／ＲＡＤ１０が供給された
場合に生成される"Ｈ"レベルの活性化指定信号ＡＴＤ１
のいずれかが供給された場合には、オアゲート２１か
ら"Ｈ"レベルの信号が出力されるので、システム設計者
がバンク数を４個に設定したことにより"Ｈ"レベルのバ
ンクモード信号ＢＭ４が供給されていると、ナンドゲー
ト２４から"Ｌ"レベルの信号が出力され、オンしている
トランスファゲート２７を通過してラッチ３０で"Ｈ"レ
ベルに反転された後、インバータ３３でさらに反転され
て"Ｌ"レベルとなり、メモリブロック１が４個のバンク
で構成されている場合に第１番目のバンクに属する全体
で第１番目のブロックを選択する"Ｌ"レベルのブロック
選択信号ＢＳ１１ ４として出力される。そして、制御回
路３から第１番目のバンクに属するすべてのブロックへ
供給されるブロック選択信号ＢＳを一時保持させるため
の"Ｈ"レベルのラッチ信号ＬＴ１及び"Ｌ"レベルの反転
ラッチ信号／ＬＴ１が供給されると、トランスファゲー
ト２７がオフするので、トランスファゲート２７がオフ
している間、ブロック選択信号ＢＳ１１４の反転する前
の状態をラッチ３０に保持している。なお、ブロック選
択信号ＢＳ１１４の反転する前の状態を"Ｈ"レベルのラ
ッチ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号／ＬＴ
１によりラッチ３０に一時保持するのは、他のブロック
を当該ブロックより時間を遅らせて活性化した場合であ
っても、当該ブロックが非活性となるのを防止するため
である。以下、ラッチ３１及び３２が設けられている理
由も同様である。
【００３１】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、"Ｈ"レベルの活性化指定信号ＡＴＤ１、あ
るいはシステム設計者がリフレッシュ数を２ｋ行に設定
し、かつ、"Ｈ"レベルの反転行アドレス上位ビット／Ｒ
ＡＤ１０及び"Ｈ"レベルの反転行アドレス上位ビット／
ＲＡＤ１１が供給された場合に生成される活性化指定信
号ＡＴＤ３のいずれかが供給された場合には、オアゲー
ト２２から"Ｈ"レベルの信号が出力されるので、システ
ム設計者がバンク数を２個に設定したことにより"Ｈ"レ
ベルのバンクモード信号ＢＭ２が供給されていると、ナ
ンドゲート２５から"Ｌ"レベルの信号が出力され、オン
しているトランスファゲート２８を通過してラッチ３１
で"Ｈ"レベルに反転された後、インバータ３４でさらに
反転されて"Ｌ"レベルとなり、メモリブロック１が２個
のバンクで構成されている場合に第１番目のバンクに属
する全体で第１番目のブロックを選択する"Ｌ"レベルの
ブロック選択信号ＢＳ１１２として出力される。そし
て、制御回路３から"Ｈ"レベルのラッチ信号ＬＴ１及
び"Ｌ"レベルの反転ラッチ信号／ＬＴ１が供給される
と、トランスファゲート２８がオフするので、トランス
ファゲート２８がオフしている間、ブロック選択信号Ｂ
Ｓ１１２の反転する前の状態をラッチ３４に保持してい
る。
【００３２】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、活性化指定信号ＡＴＤ １、活性化指定信号
ＡＴＤ３、あるいはシステム設計者がリフレッシュ数を
４ｋ行に設定し、かつ、"Ｈ"レベルの反転行アドレス上
位ビット／ＲＡＤ１０、"Ｈ"レベルの反転行アドレス上
位ビット／ＲＡＤ１１及び"Ｈ"レベルの反転行アドレス
上位ビット／ＲＡＤ１２が供給された場合に生成され
る"Ｈ"レベルの活性化指定信号ＡＴＤ７のいずれかが供
給された場合には、オアゲート２３から"Ｈ"レベルの信
号が出力されるので、システム設計者がバンク数を１個
に設定したことにより"Ｈ"レベルのバンクモード信号Ｂ
Ｍ１が供給されていると、ナンドゲート２６から"Ｌ"レ
ベルの信号が出力され、オンしているトランスファゲー
ト２９を通過してラッチ３２で"Ｈ"レベルに反転された
後、インバータ３５でさらに反転されて"Ｌ"レベルとな
り、メモリブロック１が１個のバンクで構成されている
場合に当該バンクに属する全体で第１番目のブロックを
選択する"Ｌ"レベルのブロック選択信号ＢＳ１１１とし
て出力される。そして、制御回路３から"Ｈ"レベルのラ
ッチ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号／ＬＴ
１が供給されると、トランスファゲート２９がオフする
ので、トランスファゲート２９がオフしている間、ブロ
ック選択信号ＢＳ１１１の反転する前の状態をラッチ３
２に保持している。なお、システム設計者がリフレッシ
ュ数を５１２行に設定した場合には、"Ｈ"レベルのリフ
レッシュモード信号ＲＭ０５が供給され、システム設計
者がバンク数をいずれに設定した場合であってもいずれ
かのブロック選択信号ＢＳが出力されるが、これは、図
５から分かるように、この場合には活性化指定信号ＡＴ
Ｄは生成されないからである。
【００３３】次に、図６に示す行アドレス供給ラッチ信
号生成回路１９１は、制御回路３から供給される第１制
御信号ＦＩＲＣ１、テストモード信号ＴＭ及びブロック
強制活性化信号ＢＦＡＴ１と、ブロック選択信号生成回
路１８１から供給されるブロック選択信号ＢＳ１１１、
ＢＳ１１２並びにＢＳ１１４とに基づいて、行デコーダ
１０がデコードした行アドレスを一時保持する（図３参
照）ための行アドレスラッチ信号ＲＬＴ１を生成して第
１番目のブロックに供給する。ここで、図８に行アドレ
スラッチ信号生成回路１９１の構成の一例を示す。この
例の行アドレスラッチ信号生成回路１９１は、インバー
タ３６及び３７と、２入力のオアゲート３８〜４１と、
３入力のアンドゲート４２と、２入力のナンドゲート４
３とから構成されている。ブロック選択信号生成回路１
８１からブロック選択信号ＢＳ１１１、ＢＳ１１ ２及び
ＢＳ１１４がいずれも"Ｈ"レベルで供給されると共に、
第１番目のバンクに行アドレスラッチ信号ＲＬＴを出力
するタイミングを制御する第１制御信号ＦＩＲＣ１が"
Ｌ"レベルで供給されている状態では、オアゲート３８
〜４１のいずれからも"Ｈ"レベルの信号が出力されてい
るので、アンドゲート４２からは"Ｈ"レベルの信号が出
力されている。また、通常時においては、テストモード
信号ＴＭ及びブロック強制活性化信号ＢＦＡＴ１はいず
れも"Ｌ"レベルで供給されている。したがって、この状
態では、ナンドゲート４３から"Ｌ"レベルの行アドレス
ラッチ信号ＲＬＴ１が出力される。次に、"Ｌ"レベルの
ブロック選択信号ＢＳ１ １１、ＢＳ１１２、あるいはＢ
Ｓ１１４のいずれかが供給されても、第１制御信号ＦＩ
ＲＣ１が"Ｌ"レベルのままでは、何等の変化もない。そ
して、第１制御信号ＦＩＲＣ１が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ１１１、ＢＳ１ １２、あるい
はＢＳ１１４のいずれかが"Ｌ"レベルに変化しているの
で、その信号が供給されているオアゲートから"Ｌ"レベ
ルの信号が出力される。これにより、アンドゲート４２
からは"Ｌ"レベルの信号が出力されるので、ナンドゲー
ト４３から"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ１
が出力され、第１番目のブロックに供給される。すなわ
ち、８個の行アドレスラッチ信号生成回路１９１〜１９
８の中から"Ｈ"レベルのブロック選択信号ＢＳ１１１、
ＢＳ１１２、あるいはＢＳ１１４のいずれかによって当
該行アドレスラッチ信号生成回路１９１が選択された
後、第１制御信号ＦＩＲＣ１が"Ｈ"レベルに変化するタ
イミングで"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ１
が出力され、第１番目のブロックに供給される。また、
テスト時には、テストモード信号ＴＭが"Ｈ"レベルに変
化するので、ブロック選択信号ＢＳ１１１、ＢＳ１１２
並びにＢＳ１１４及び第１制御信号ＦＩＲＣ１の供給の
有無にかかわらず、ブロック強制活性化信号ＢＦＡＴ１
が"Ｈ"レベルに変化するタイミングで"Ｈ"レベルの行ア
ドレスラッチ信号ＲＬＴ１が出力される。
【００３４】また、図６に示す活性化信号生成回路２０
１は、制御回路３から供給される第２制御信号ＳＥＣＣ
１、第３制御信号ＴＨＩＣ１、第４制御信号ＦＯＲＣ
１１、ＦＯＲＣ２１、テストモード信号ＴＭ、テストク
ロックＴＣＫ及びブロック強制活性化信号ＢＦＡＴ
１と、ブロック選択信号生成回路１８１から供給される
ブロック選択信号ＢＳ１１１、ＢＳ１１２並びにＢＳ
１１４とに基づいて、メモリブロック１を構成する第１
番目のブロックを構成するＭＣＡのサブワード線を活性
化するサブワード活性化信号ＳＷＡＴ１と、メモリブロ
ック１を構成する第１番目のブロックを構成する２個の
ＳＡを活性化する２種類のＳＡ活性化信号ＳＡＡ
Ｔ１１、ＳＡＡＴ２１と、行デコーダ１０がメインワー
ド活性化信号ＭＷＡＴを出力するタイミングを制御する
メインワードタイミング制御信号ＭＴＣ１とを生成して
第１番目のブロックに供給する。
【００３５】ここで、図９に活性化信号生成回路２０１
の構成の一例を示す。この例の活性化信号生成回路２０
１は、インバータ４４〜４８と、２入力のオアゲート４
９〜６１と、３入力のアンドゲート６２と、２入力のナ
ンドゲート６３と、ＳＲラッチ６４と、４入力のナンド
ゲート６５と、３入力のナンドゲート６６及び６７とか
ら構成されている。ブロック選択信号生成回路１８１か
らブロック選択信号ＢＳ１１１、ＢＳ１１ ２及びＢＳ
１１４がいずれも"Ｈ"レベルで供給されると共に、第１
番目のバンクにメインワードタイミング制御信号ＭＴＣ
を出力するタイミングを制御する第２制御信号ＳＥＣＣ
１が"Ｌ"レベルで供給されている状態では、オアゲート
４９〜５１のいずれからも"Ｈ"レベルの信号が出力され
ているので、アンドゲート６２からは"Ｈ"レベルの信号
が出力されている。また、通常時においては、テストモ
ード信号ＴＭ及びブロック強制活性化信号ＢＦＡＴ１は
いずれも"Ｌ"レベルで供給されている。したがって、こ
の状態では、ナンドゲート６３から"Ｌ"レベルのメイン
ワードタイミング制御信号ＭＴＣ１が出力される。次
に、"Ｌ"レベルのブロック選択信号ＢＳ１１１、ＢＳ
１１２、あるいはＢＳ１１４のいずれかが供給されて
も、第２制御信号ＳＥＣＣ１が"Ｌ"レベルのままでは、
何等の変化もない。そして、第２制御信号ＳＥＣＣ
１が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
１１１、ＢＳ１１２、あるいはＢＳ１１４のいずれか
が"Ｌ"レベルに変化しているので、その信号が供給され
ているオアゲートから"Ｌ"レベルの信号が出力される。
これにより、アンドゲート６２からは"Ｌ"レベルの信号
が出力されるので、ナンドゲート６３から"Ｈ"レベルの
メインワードタイミング制御信号ＭＴＣ１が出力され、
第１番目のブロックに供給される。すなわち、８個の活
性化信号生成回路２０１〜２０８の中から"Ｌ"レベルの
ブロック選択信号ＢＳ１１１、ＢＳ１１２、あるいはＢ
Ｓ１１４のいずれかによって当該活性化信号生成回路２
０１が選択された後、第２制御信号ＳＥＣＣ１が"Ｈ"レ
ベルに変化するタイミングで"Ｈ"レベルのメインワード
タイミング制御信号ＭＴＣ１が出力され、第１番目のブ
ロックに供給される。また、テスト時には、テストモー
ド信号ＴＭが"Ｈ"レベルに変化するので、ブロック選択
信号ＢＳ１１１、ＢＳ１１２並びにＢＳ１１４及び第２
制御信号ＳＥＣＣ１の供給の有無にかかわらず、ブロッ
ク強制活性化信号ＢＦＡＴ１が"Ｈ"レベルに変化するタ
イミングで"Ｈ"レベルのメインワードタイミング制御信
号ＭＴＣ１が出力される。
【００３６】また、ブロック選択信号生成回路１８１か
らブロック選択信号ＢＳ１１１、ＢＳ１１２及びＢＳ
１１４がいずれも"Ｈ"レベルで供給されると共に、第１
番目のバンクにサブワード活性化信号ＳＷＡＴを出力す
るタイミングを制御する第３制御信号ＴＨＩＣ１が"Ｌ"
レベルで供給されている状態では、オアゲート５３〜５
５のいずれからも"Ｈ"レベルの信号が出力されている。
また、通常時においては、ブロック強制活性化信号ＢＦ
ＡＴ１は"Ｌ"レベルで供給され、テストクロックＴＣＫ
は供給されていないので、ＳＲラッチ６４からは"Ｈ"レ
ベルの信号が出力されている。したがって、この状態で
は、ナンドゲート６５から"Ｌ"レベルのサブワード活性
化信号ＳＷＡＴ１が出力される。次に、"Ｌ"レベルのブ
ロック選択信号ＢＳ１１１、ＢＳ１１２、あるいはＢＳ
１１４のいずれかが供給されても、第３制御信号ＴＨＩ
Ｃ１が"Ｌ"レベルのままでは、何等の変化もない。そし
て、第３制御信号ＴＨＩＣ１が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ１１ １、ＢＳ１１２、あるい
はＢＳ１１４のいずれかが"Ｌ"レベルに変化しているの
で、その信号が供給されているオアゲートから"Ｌ"レベ
ルの信号が出力される。これにより、ナンドゲート６５
から"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ １が出
力され、第１番目のブロックに供給される。すなわち、
８個の活性化信号生成回路２０１〜２０８の中から"Ｌ"
レベルのブロック選択信号ＢＳ１１１、ＢＳ１１２、あ
るいはＢＳ１１４のいずれかによって当該活性化信号生
成回路２０１が選択された後、第３制御信号ＴＨＩＣ１
が"Ｈ"レベルに変化するタイミングで"Ｈ"レベルのサブ
ワード活性化信号ＳＷＡＴ １が出力され、第１番目のブ
ロックに供給される。また、テスト時には、まず、テス
トクロックＴＣＫが供給され、その最初の立ち上がりで
ブロック強制活性化信号ＢＦＡＴ１が"Ｈ"レベルに立ち
上がった後、テストクロックＴＣＫの最初の立ち下がり
でＳＲラッチ６４の出力信号が"Ｌ"レベルに変化するの
で、ブロック選択信号ＢＳ１１１、ＢＳ１１２並びにＢ
Ｓ１１ ４及び第３制御信号ＴＨＩＣ１の供給の有無にか
かわらず、テストクロックＴＣＫが最初に立ち下がるタ
イミングで"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ
１が出力される。
【００３７】また、ブロック選択信号生成回路１８１か
らブロック選択信号ＢＳ１１１、ＢＳ１１２及びＢＳ
１１４がいずれも"Ｈ"レベルで供給されると共に、第１
番目のバンクに２種類のＳＡ活性化信号ＳＡＡＴ１及び
ＳＡＡＴ２を出力するタイミングを制御する２種類の第
４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１が"Ｌ"レベル
で供給されている状態では、オアゲート５６〜６１のい
ずれからも"Ｈ"レベルの信号が出力されている。したが
って、この状態では、ナンドゲート６６及び６７から共
に"Ｌ"レベルのＳＡ活性化信号ＳＡＡＴ１１及びＳＡＡ
Ｔ２１が出力される。次に、"Ｌ"レベルのブロック選択
信号ＢＳ１１１、ＢＳ１１２、あるいはＢＳ１１４のい
ずれかが供給されても、第４制御信号ＦＯＲＣ１１及び
ＦＯＲＣ２ １が共に"Ｌ"レベルのままでは、何等の変化
もない。そして、まず、第４制御信号ＦＯＲＣ１１が"
Ｈ"レベルに変化すると、ブロック選択信号Ｂ
Ｓ１１１、ＢＳ １１２、あるいはＢＳ１１４のいずれか
が"Ｌ"レベルに変化しているので、その信号が供給され
ているオアゲートから"Ｌ"レベルの信号が出力される。
これにより、ナンドゲート６６から"Ｈ"レベルのＳＡ活
性化信号ＳＡＡＴ１１が出力され、第１番目のブロック
に供給される。続いて、第４制御信号ＦＯＲＣ２１が"
Ｈ"レベルに変化すると、ブロック選択信号Ｂ
Ｓ１１１、ＢＳ１１２、あるいはＢＳ １１４のいずれか
が"Ｌ"レベルに変化しているので、その信号が供給され
ているオアゲートから"Ｌ"レベルの信号が出力される。
これにより、ナンドゲート６７から"Ｈ"レベルのＳＡ活
性化信号ＳＡＡＴ２１が出力され、第１番目のブロック
に供給される。すなわち、８個の活性化信号生成回路２
０１〜２０８の中から"Ｌ"レベルのブロック選択信号Ｂ
Ｓ１１１、ＢＳ１１２、あるいはＢＳ１１４のいずれか
によって当該活性化信号生成回路２０１が選択された
後、第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１が順
次"Ｈ"レベルに変化するタイミングで"Ｈ"レベルのＳＡ
活性化信号ＳＡＡＴ１１及びＳＡＡＴ２１が順次出力さ
れ、第１番目のブロックに供給される。
【００３８】ブロック活性化部１６２は、図１０に示す
ように、ブロック選択信号生成回路１８２と、行アドレ
スラッチ信号生成回路１９２と、活性化信号生成回路２
０２とから構成されている。ブロック選択信号生成回路
１８２は、リフレッシュ・デコーダ１５から供給される
活性化指定信号ＡＴＤ２、ＡＴＤ４並びにＡＴＤ８と、
制御回路３から供給されるラッチ信号ＬＴ１並びにＬＴ
２、反転ラッチ信号／ＬＴ１並びに／ＬＴ２、リフレッ
シュモード信号ＲＭ０５、バンクモード信号ＢＭ１、Ｂ
Ｍ２、ＢＭ４、及び容量モード信号ＣＭ２、ＣＭ４、Ｃ
Ｍ８とに基づいて、メモリブロック１が１個のバンクで
構成されている場合に当該バンクに属する全体で第２番
目のブロックを活性化するブロック選択信号Ｂ
Ｓ２１１、メモリブロック１が２個のバンクで構成され
ている場合に第１番目のバンクに属する全体で第２番目
のブロックを活性化するブロック選択信号ＢＳ２１２、
メモリブロック１が４個のバンクで構成されている場合
に第１番目のバンクに属する全体で第２番目のブロック
を活性化するブロック選択信号ＢＳ２１４、メモリブロ
ック１が２個のバンクで構成されている場合に第２番目
のバンクに属する全体で第２番目のブロックを活性化す
るブロック選択信号ＢＳ２２２、あるいはメモリブロッ
ク１が４個のバンクで構成されている場合に第２番目の
バンクに属する全体で第２番目のブロックを活性化する
ブロック選択信号ＢＳ２２４のいずれかを生成する。
【００３９】ここで、図１１にブロック選択信号生成回
路１８２の構成の一例を示す。この例のブロック選択信
号生成回路１８２は、２入力のオアゲート６８及び６９
と、２入力のアンドゲート７０〜７６と、３入力のオア
ゲート７７及び７８と、４入力のオアゲート７９と、２
入力のナンドゲート８０〜８４と、トランスファゲート
８５〜８９と、ラッチ９０〜９４と、インバータ９５〜
９９とから構成されている。システム設計者がリフレッ
シュ数を５１２行に設定した場合に"Ｈ"レベルとなるリ
フレッシュモード信号ＲＭ０５及びシステム設計者が記
憶容量を４Ｍビットに設定した場合に"Ｈ"レベルとなる
容量モード信号ＣＭ４が共に供給された場合には、アン
ドゲート７４から"Ｈ"レベルの信号が出力されるので、
システム設計者がバンク数を４個に設定したことによ
り"Ｈ"レベルのバンクモード信号ＢＭ４が供給されてい
ると、ナンドゲート８０から"Ｌ"レベルの信号が出力さ
れ、オンしているトランスファゲート８５を通過してラ
ッチ９０で"Ｈ"レベルに反転された後、インバータ９５
でさらに反転されて"Ｌ"レベルとなり、メモリブロック
１が４個のバンクで構成されている場合に第２番目のバ
ンクに属する全体で第２番目のブロックを選択する"Ｌ"
レベルのブロック選択信号ＢＳ２２４として出力され
る。そして、制御回路３から第２番目のバンクに属する
すべてのブロックへ供給されるブロック選択信号ＢＳを
一時保持させるための"Ｈ"レベルのラッチ信号ＬＴ２及
び"Ｌ"レベルの反転ラッチ信号／ＬＴ２が供給される
と、トランスファゲート８５がオフするので、トランス
ファゲート８５がオフしている間、ブロック選択信号Ｂ
Ｓ２２４の反転する前の状態をラッチ８５に保持してい
る。なお、ブロック選択信号ＢＳ２２４の反転する前の
状態を"Ｈ"レベルのラッチ信号ＬＴ２及び"Ｌ"レベルの
反転ラッチ信号／ＬＴ２によりラッチ８５に一時保持す
るのは、他のブロックを当該ブロックより時間を遅らせ
て活性化した場合であっても、当該ブロックが非活性と
なるのを防止するためである。以下、ラッチ９１〜９４
が設けられている理由も同様である。
【００４０】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、あるいはシステム設計者がリフレッシュ数
を１ｋ行に設定し、かつ、"Ｈ"レベルの行アドレス上位
ビットＲＡＤ１０が供給された場合に生成される活性化
指定信号ＡＴＤ２のいずれかが供給されると共に、シス
テム設計者が記憶容量を８Ｍビットに設定した場合に"
Ｈ"レベルとなる容量モード信号ＣＭ８が供給された場
合には、アンドゲート７５から"Ｈ"レベルの信号が出力
されるので、"Ｈ"レベルのバンクモード信号ＢＭ ４が供
給されていると、ナンドゲート８１から"Ｌ"レベルの信
号が出力され、オンしているトランスファゲート８７を
通過してラッチ９２で"Ｈ"レベルに反転された後、イン
バータ９６でさらに反転されて"Ｌ"レベルとなり、メモ
リブロック１が４個のバンクで構成されている場合に第
１番目のバンクに属する全体で第２番目のブロックを活
性化する"Ｌ"レベルのブロック選択信号ＢＳ２１４とし
て出力される。そして、制御回路３から第１番目のバン
クに属するすべてのブロックへ供給されるブロック選択
信号ＢＳを一時保持させるための"Ｈ"レベルのラッチ信
号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号／ＬＴ１が供
給されると、トランスファゲート８７がオフするので、
トランスファゲート８７がオフしている間、ブロック選
択信号ＢＳ２１４の反転する前の状態をラッチ９２に保
持している。
【００４１】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５及びシステム設計者が記憶容量を２Ｍビット
に設定した場合に"Ｈ"レベルとなる容量モード信号ＣＭ
２が共に供給された場合には、アンドゲート７６から"
Ｈ"レベルの信号が出力されるので、システム設計者が
バンク数を２個に設定したことにより"Ｈ"レベルのバン
クモード信号ＢＭ２が供給されていると、ナンドゲート
８２から"Ｌ"レベルの信号が出力され、オンしているト
ランスファゲート８６を通過してラッチ９１で"Ｈ"レベ
ルに反転された後、インバータ９７でさらに反転され
て"Ｌ"レベルとなり、メモリブロック１が２個のバンク
で構成されている場合に第２番目のバンクに属する全体
で第２番目のブロックを活性化する"Ｌ"レベルのブロッ
ク選択信号ＢＳ２２２として出力される。そして、制御
回路３から"Ｈ"レベルのラッチ信号ＬＴ２及び"Ｌ"レベ
ルの反転ラッチ信号／ＬＴ２が供給されると、トランス
ファゲート８６がオフするので、トランスファゲート８
６がオフしている間、ブロック選択信号ＢＳ２１４の反
転する前の状態をラッチ９１に保持している。
【００４２】また、システム設計者がリフレッシュ数を
２ｋ行に設定し、かつ、"Ｈ"レベルの行アドレス上位ビ
ットＲＡＤ１０及び"Ｈ"レベルの反転行アドレス上位ビ
ット／ＲＡＤ１１が供給された場合に生成される活性化
指定信号ＡＴＤ４と、"Ｈ"レベルの容量モード信号ＣＭ
８とが共に供給された場合には、アンドゲート７０か
ら"Ｈ"レベルの信号が出力され、また、"Ｈ"レベルのリ
フレッシュモード信号ＲＭ０５と、"Ｈ"レベルの容量モ
ード信号ＣＭ８とが共に供給された場合には、アンドゲ
ート７１から"Ｈ"レベルの信号が出力され、また、"Ｈ"
レベルのリフレッシュモード信号ＲＭ０５と、"Ｈ"レベ
ルの容量モード信号ＣＭ４とが共に供給された場合に
は、アンドゲート７２から"Ｈ"レベルの信号が出力さ
れ、また、活性化指定信号ＡＴＤ２が供給された場合に
は、いずれの場合にもオアゲート７９から"Ｈ"レベルの
信号が出力されるので、"Ｈ"レベルのバンクモード信号
ＢＭ２が供給されていると、ナンドゲート８３から"Ｌ"
レベルの信号が出力され、オンしているトランスファゲ
ート８８を通過してラッチ９３で"Ｈ"レベルに反転され
た後、インバータ９８でさらに反転されて"Ｌ"レベルと
なり、メモリブロック１が２個のバンクで構成されてい
る場合に第１番目のバンクに属する全体で第２番目のブ
ロックを活性化する"Ｌ"レベルのブロック選択信号ＢＳ
２１２として出力される。そして、制御回路３から"Ｈ"
レベルのラッチ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ
信号／ＬＴ１が供給されると、トランスファゲート９７
がオフするので、トランスファゲート９７がオフしてい
る間、ブロック選択信号ＢＳ２１２の反転する前の状態
をラッチ９３に保持している。
【００４３】また、活性化指定信号ＡＴＤ２、ＡＴ
Ｄ４、システム設計者がリフレッシュ数を４ｋ行に設定
し、かつ、"Ｈ"レベルの行アドレス上位ビット／ＲＡＤ
１０、"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１１及び"Ｈ"レベルの反転行アドレス上位ビット／ＲＡ
Ｄ１２が供給された場合に生成される活性化指定信号Ａ
ＴＤ８のいずれかが供給された場合にはオアゲート７８
から"Ｈ"レベルの信号が出力され、また、"Ｈ"レベルの
容量モード信号ＣＭ２、ＣＭ４、ＣＭ８のいずれかが供
給されると共に、"Ｈ"レベルのリフレッシュモード信号
ＲＭ０５が供給された場合には、アンドゲート７３か
ら"Ｈ"レベルの信号が出力され、いずれの場合にもオア
ゲート６９から"Ｈ"レベルの信号が出力されるので、シ
ステム設計者がバンク数を１個に設定したことにより"
Ｈ"レベルのバンクモード信号ＢＭ１が供給されている
と、ナンドゲート８４から"Ｌ"レベルの信号が出力さ
れ、オンしているトランスファゲート８９を通過してラ
ッチ９４で"Ｈ"レベルに反転された後、インバータ９９
でさらに反転されて"Ｌ"レベルとなり、メモリブロック
１が１個のバンクで構成されている場合に当該バンクに
属する全体で第２番目のブロックを活性化する"Ｌ"レベ
ルのブロック選択信号ＢＳ２１１として出力される。そ
して、制御回路３から"Ｈ"レベルのラッチ信号ＬＴ１及
び"Ｌ"レベルの反転ラッチ信号／ＬＴ１が供給される
と、トランスファゲート８９がオフするので、トランス
ファゲート８９がオフしている間、ブロック選択信号Ｂ
Ｓ２１１の反転する前の状態をラッチ９４に保持してい
る。なお、システム設計者がリフレッシュ数を５１２行
に設定した場合には、"Ｈ"レベルのリフレッシュモード
信号ＲＭ０５が供給され、システム設計者がバンク数を
いずれに設定した場合であってもいずれかのブロック選
択信号ＢＳが出力されるが、これは、図５から分かるよ
うに、この場合には活性化指定信号ＡＴＤは生成されな
いからである。
【００４４】次に、図１０に示す行アドレスラッチ信号
生成回路１９２は、制御回路３から供給される第１制御
信号ＦＩＲＣ１及びＦＩＲＣ２、テストモード信号ＴＭ
及びブロック強制活性化信号ＢＦＡＴ２と、ブロック選
択信号生成回路１８２から供給されるブロック選択信号
ＢＳ２１１、ＢＳ２１２、ＢＳ２２２、ＢＳ２１４並び
にＢＳ２２４とに基づいて、行デコーダ１０がデコード
した行アドレスを一時保持する（図３参照）ための行ア
ドレスラッチ信号ＲＬＴ２を生成して第２番目のブロッ
クに供給する。ここで、図１２に行アドレスラッチ信号
生成回路１９２の構成の一例を示す。この例の行アドレ
スラッチ信号生成回路１９２は、インバータ１００〜１
０２と、２入力のオアゲート１０３〜１０８と、５入力
のアンドゲート１０９と、２入力のナンドゲート１１０
とから構成されている。ブロック選択信号生成回路１８
２からブロック選択信号ＢＳ２１１、ＢＳ２１ ２、ＢＳ
２２２、ＢＳ２１４及びＢＳ２２４がいずれも"Ｈ"レベ
ルで供給されると共に、第１及び第２番目のバンクに行
アドレスラッチ信号ＲＬＴを出力するタイミングを制御
する第１制御信号ＦＩＲＣ１及びＦＩＲＣ２が"Ｌ"レベ
ルで供給されている状態では、オアゲート１０３〜１０
７のいずれからも"Ｈ"レベルの信号が出力されているの
で、アンドゲート４２からは"Ｈ"レベルの信号が出力さ
れている。また、通常時においては、テストモード信号
ＴＭ及びブロック強制活性化信号ＢＦＡＴ２はいずれ
も"Ｌ"レベルで供給されている。したがって、この状態
では、ナンドゲート１１０から"Ｌ"レベルの行アドレス
ラッチ信号ＲＬＴ２が出力される。次に、"Ｌ"レベルの
ブロック選択信号ＢＳ２１１、ＢＳ２１２、あるいはＢ
Ｓ２１４のいずれかが供給されても、第１制御信号ＦＩ
ＲＣ１が"Ｌ"レベルのままでは、何等の変化もない。そ
して、第１制御信号ＦＩＲＣ１が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ２１１、ＢＳ２１２、あるい
はＢＳ２ １４のいずれかが"Ｌ"レベルに変化しているの
で、その信号が供給されているオアゲートから"Ｌ"レベ
ルの信号が出力される。これにより、アンドゲート１０
９からは"Ｌ"レベルの信号が出力されるので、ナンドゲ
ート１１０から"Ｈ"レベルの行アドレスラッチ信号ＲＬ
Ｔ２が出力され、第２番目のブロックに供給される。同
様に、"Ｌ"レベルのブロック選択信号ＢＳ２２２又はＢ
Ｓ２２４のいずれかが供給されても、第１制御信号ＦＩ
ＲＣ２が"Ｌ"レベルのままでは、何等の変化もない。そ
して、第１制御信号ＦＩＲＣ２が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ２２２又はＢＳ２２４のいず
れかが"Ｌ"レベルに変化しているので、その信号が供給
されているオアゲートから"Ｌ"レベルの信号が出力され
る。これにより、アンドゲート１０９からは"Ｌ"レベル
の信号が出力されるので、ナンドゲート１１０から"Ｈ"
レベルの行アドレスラッチ信号ＲＬＴ２が出力され、第
２番目のブロックに供給される。すなわち、８個の行ア
ドレスラッチ信号生成回路１９１〜１９８の中から"Ｌ"
レベルのブロック選択信号ＢＳ２１１、ＢＳ２１２、Ｂ
Ｓ２２２、ＢＳ２１４、あるいはＢＳ２２４のいずれか
によって当該行アドレスラッチ信号生成回路１９ ２が選
択された後、第１制御信号ＦＩＲＣ１又はＦＩＲＣ
２が"Ｈ"レベルに変化するタイミングで"Ｈ"レベルの行
アドレスラッチ信号ＲＬＴ２が出力され、第２番目のブ
ロックに供給される。また、テスト時には、テストモー
ド信号ＴＭが"Ｈ"レベルに変化するので、ブロック選択
信号ＢＳ２１１、ＢＳ２１２、ＢＳ２２２、ＢＳ２１４
並びにＢＳ２ ２４及び第１制御信号ＦＩＲＣ１並びにＦ
ＩＲＣ２の供給の有無にかかわらず、ブロック強制活性
化信号ＢＦＡＴ２が"Ｈ"レベルに変化するタイミング
で"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ２が出力さ
れる。
【００４５】また、図１０に示す活性化信号生成回路２
０２は、制御回路３から供給される第２制御信号ＳＥＣ
Ｃ１及びＳＥＣＣ２、第３制御信号ＴＨＩＣ１及びＴＨ
ＩＣ ２、第４制御信号ＦＯＲＣ１１、ＦＯＲＣ１２、Ｆ
ＯＲＣ２１、ＦＯＲＣ２２、テストモード信号ＴＭ、テ
ストクロックＴＣＫ及びブロック強制活性化信号ＢＦＡ
Ｔ２と、ブロック選択信号生成回路１８２から供給され
るブロック選択信号ＢＳ２１１、ＢＳ２１２、ＢＳ
２２２、ＢＳ２１４並びにＢＳ２２４とに基づいて、メ
モリブロック１を構成する第２番目のブロックを構成す
るＭＣＡのサブワード線を活性化するサブワード活性化
信号ＳＷＡＴ２と、メモリブロック１を構成する第２番
目のブロックを構成する２個のＳＡを活性化する２種類
のＳＡ活性化信号ＳＡＡＴ１２、ＳＡＡＴ２２と、行デ
コーダ１０がメインワード活性化信号ＭＷＡＴを出力す
るタイミングを制御するメインワードタイミング制御信
号ＭＴＣ２とを生成して第２番目のブロックに供給す
る。
【００４６】ここで、図１３に活性化信号生成回路２０
２の構成の一例を示す。この例の活性化信号生成回路２
０２は、インバータ１１１〜１１９と、２入力のオアゲ
ート１２０〜１４０と、４入力のアンドゲート１４１
と、２入力のナンドゲート１４２と、ＳＲラッチ１４３
と、６入力のナンドゲート１４４と、５入力のナンドゲ
ート１４５及び１４６とから構成されている。ブロック
選択信号生成回路１８２からブロック選択信号ＢＳ
２１１、ＢＳ２１ ２、ＢＳ２２２、ＢＳ２１４及びＢＳ
２２４がいずれも"Ｈ"レベルで供給されると共に、第１
及び第２番目のバンクにメインワードタイミング制御信
号ＭＴＣを出力するタイミングを制御する第２制御信号
ＳＥＣＣ１及びＳＥＣＣ２がＬ"レベルで供給されてい
る状態では、オアゲート１２０〜１２４のいずれから
も"Ｈ"レベルの信号が出力されているので、アンドゲー
ト１４１からは"Ｈ"レベルの信号が出力されている。ま
た、通常時においては、テストモード信号ＴＭ及びブロ
ック強制活性化信号ＢＦＡＴ２はいずれも"Ｌ"レベルで
供給されている。したがって、この状態では、ナンドゲ
ート１４２から"Ｌ"レベルのメインワードタイミング制
御信号ＭＴＣ２が出力される。次に、"Ｌ"レベルのブロ
ック選択信号ＢＳ ２１１、ＢＳ２１２、あるいはＢＳ
２１４のいずれかが供給されても、第２制御信号ＳＥＣ
Ｃ１が"Ｌ"レベルのままでは、何等の変化もない。そし
て、第２制御信号ＳＥＣＣ１が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ２１１、ＢＳ ２１２、あるい
はＢＳ２１４のいずれかが"Ｌ"レベルに変化しているの
で、その信号が供給されているオアゲートから"Ｌ"レベ
ルの信号が出力される。これにより、アンドゲート１４
１からは"Ｌ"レベルの信号が出力されるので、ナンドゲ
ート１４２から"Ｈ"レベルのメインワードタイミング制
御信号ＭＴＣ２が出力され、第２番目のブロックに供給
される。同様に、"Ｌ"レベルのブロック選択信号ＢＳ
２２２又はＢＳ２２４のいずれかが供給されても、第２
制御信号ＳＥＣＣ２が"Ｌ"レベルのままでは、何等の変
化もない。そして、第２制御信号ＳＥＣＣ２が"Ｈ"レベ
ルに変化すると、ブロック選択信号ＢＳ２２２又はＢＳ
２２４のいずれかが"Ｌ"レベルに変化しているので、そ
の信号が供給されているオアゲートから"Ｌ"レベルの信
号が出力される。これにより、アンドゲート１４１から
は"Ｌ"レベルの信号が出力されるので、ナンドゲート１
４２から"Ｈ"レベルのメインワードタイミング制御信号
ＭＴＣ２が出力され、第２番目のブロックに供給され
る。すなわち、８個の活性化信号生成回路２０１〜２０
８の中から"Ｌ"レベルのブロック選択信号ＢＳ２１１、
ＢＳ２１２、ＢＳ２２２、ＢＳ２１４、あるいはＢＳ
２２４のいずれかによって当該活性化信号生成回路２０
２が選択された後、第２制御信号ＳＥＣＣ１又はＳＥＣ
Ｃ２が"Ｈ"レベルに変化するタイミングで"Ｈ"レベルの
メインワードタイミング制御信号ＭＴＣ２が出力され、
第２番目のブロックに供給される。また、テスト時に
は、テストモード信号ＴＭが"Ｈ"レベルに変化するの
で、ブロック選択信号ＢＳ２１１、ＢＳ２１２、ＢＳ
２２２、ＢＳ２１４並びにＢＳ２ ２４及び第２制御信号
ＳＥＣＣ１並びにＳＥＣＣ２の供給の有無にかかわら
ず、ブロック強制活性化信号ＢＦＡＴ２が"Ｈ"レベルに
変化するタイミングで"Ｈ"レベルのメインワードタイミ
ング制御信号ＭＴＣ２が出力される。
【００４７】また、ブロック選択信号生成回路１８２か
らブロック選択信号ＢＳ２１１、ＢＳ２１２、ＢＳ
２２２、ＢＳ２１４及びＢＳ２２４がいずれも"Ｈ"レベ
ルで供給されると共に、第１及び第２番目のバンクにサ
ブワード活性化信号ＳＷＡＴを出力するタイミングを制
御する第３制御信号ＴＨＩＣ１及びＴＨＩＣ２がＬ"レ
ベルで供給されている状態では、オアゲート１２６〜１
３０のいずれからも"Ｈ"レベルの信号が出力されてい
る。また、通常時においては、ブロック強制活性化信号
ＢＦＡＴ２は"Ｌ"レベルで供給され、テストクロックＴ
ＣＫは供給されていないので、ＳＲラッチ１４３から
は"Ｈ"レベルの信号が出力されている。したがって、こ
の状態では、ナンドゲート１４４から"Ｌ"レベルのサブ
ワード活性化信号ＳＷＡＴ２が出力される。次に、"Ｌ"
レベルのブロック選択信号ＢＳ２１１、ＢＳ２１２、あ
るいはＢＳ２１４のいずれかが供給されても、第３制御
信号ＴＨＩＣ１が"Ｌ"レベルのままでは、何等の変化も
ない。そして、第３制御信号ＴＨＩＣ１が"Ｈ"レベルに
変化すると、ブロック選択信号ＢＳ２１１、Ｂ
Ｓ２１２、あるいはＢＳ２１４のいずれかが"Ｌ"レベル
に変化しているので、その信号が供給されているオアゲ
ートから"Ｌ"レベルの信号が出力される。これにより、
ナンドゲート１４４から"Ｈ"レベルのサブワード活性化
信号ＳＷＡＴ２が出力され、第２番目のブロックに供給
される。同様に、"Ｌ"レベルのブロック選択信号ＢＳ２
２２又はＢＳ２２４のいずれかが供給されても、第３制
御信号ＴＨＩＣ２が"Ｌ"レベルのままでは、何等の変化
もない。そして、第３制御信号ＴＨＩＣ２が"Ｈ"レベル
に変化すると、ブロック選択信号ＢＳ２２２又はＢＳ
２２４のいずれかが"Ｌ"レベルに変化しているので、そ
の信号が供給されているオアゲートから"Ｌ"レベルの信
号が出力される。これにより、ナンドゲート１４４か
ら"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ２が出力
され、第２番目のブロックに供給される。すなわち、８
個の活性化信号生成回路２０１〜２０８の中から"Ｌ"レ
ベルのブロック選択信号ＢＳ２１１、ＢＳ２１２、ＢＳ
２２２、ＢＳ２１４、あるいはＢＳ２２４のいずれかに
よって当該活性化信号生成回路２０２が選択された後、
第３制御信号ＴＨＩＣ１又はＴＨＩＣ２が"Ｈ"レベルに
変化するタイミングで"Ｈ"レベルのサブワード活性化信
号ＳＷＡＴ２が出力され、第２番目のブロックに供給さ
れる。また、テスト時には、まず、テストクロックＴＣ
Ｋが供給され、その第２番目の立ち上がりでブロック強
制活性化信号ＢＦＡＴ２が"Ｈ"レベルに立ち上がった
後、テストクロックＴＣＫの第２番目の立ち下がりでＳ
Ｒラッチ１４３の出力信号が"Ｌ"レベルに変化するの
で、ブロック選択信号ＢＳ２１１、ＢＳ２１２、ＢＳ
２２２、ＢＳ２１４並びにＢＳ２２４及び第３制御信号
ＴＨＩＣ１並びにＴＨＩＣ２の供給の有無にかかわら
ず、テストクロックＴＣＫが第２番目に立ち下がるタイ
ミングで"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ２
が出力される。
【００４８】また、ブロック選択信号生成回路１８２か
らブロック選択信号ＢＳ２１１、ＢＳ２１２、ＢＳ
２２２、ＢＳ２１４及びＢＳ２２４がいずれも"Ｈ"レベ
ルで供給されると共に、第１及び第２番目のバンクに２
種類のＳＡ活性化信号ＳＡＡＴ１及びＳＡＡＴ２を出力
するタイミングを制御する２種類の第４制御信号ＦＯＲ
Ｃ １１、ＦＯＲＣ１２、ＦＯＲＣ２１及びＦＯＲＣ２２
がＬ"レベルで供給されている状態では、オアゲート１
３１〜１４０のいずれからも"Ｈ"レベルの信号が出力さ
れている。したがって、この状態では、ナンドゲート１
４５及び１４６から共に"Ｌ"レベルのＳＡ活性化信号Ｓ
ＡＡＴ１２及びＳＡＡＴ２２が出力される。
【００４９】次に、"Ｌ"レベルのブロック選択信号ＢＳ
２１１、ＢＳ２１２、あるいはＢＳ ２１４のいずれかが
供給されても、第４制御信号ＦＯＲＣ１１及びＦＯＲＣ
２１が共に"Ｌ"レベルのままでは、何等の変化もない。
そして、まず、第４制御信号ＦＯＲＣ１１が"Ｈ"レベル
に変化すると、ブロック選択信号ＢＳ２１１、ＢＳ２
１２、あるいはＢＳ２１４のいずれかが"Ｌ"レベルに変
化しているので、その信号が供給されているオアゲート
から"Ｌ"レベルの信号が出力される。これにより、ナン
ドゲート１４５から"Ｈ"レベルのＳＡ活性化信号ＳＡＡ
Ｔ１２が出力され、第２番目のブロックに供給される。
続いて、第４制御信号ＦＯＲＣ２１が"Ｈ"レベルに変化
すると、ブロック選択信号ＢＳ２１１、ＢＳ２１２、あ
るいはＢＳ ２１４のいずれかが"Ｌ"レベルに変化してい
るので、その信号が供給されているオアゲートから"Ｌ"
レベルの信号が出力される。これにより、ナンドゲート
１４６から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ２２が
出力され、第２番目のブロックに供給される。同様
に、"Ｌ"レベルのブロック選択信号ＢＳ２２２又はＢＳ
２２４のいずれかが供給されても、第４制御信号ＦＯＲ
Ｃ１２及びＦＯＲＣ２２が共に"Ｌ"レベルのままでは、
何等の変化もない。そして、まず、第４制御信号ＦＯＲ
Ｃ１２が"Ｈ"レベルに変化すると、ブロック選択信号Ｂ
Ｓ２２２又はＢＳ２２４のいずれかが"Ｌ"レベルに変化
しているので、その信号が供給されているオアゲートか
ら"Ｌ"レベルの信号が出力される。これにより、ナンド
ゲート１４５から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ
１２が出力され、第２番目のブロックに供給される。続
いて、第４制御信号ＦＯＲＣ２２が"Ｈ"レベルに変化す
ると、ブロック選択信号ＢＳ２２２又はＢＳ２２４のい
ずれかが"Ｌ"レベルに変化しているので、その信号が供
給されているオアゲートから"Ｌ"レベルの信号が出力さ
れる。これにより、ナンドゲート１４６から"Ｈ"レベル
のＳＡ活性化信号ＳＡＡＴ２２が出力され、第２番目の
ブロックに供給される。すなわち、８個の活性化信号生
成回路２０１〜２０８の中から"Ｌ"レベルのブロック選
択信号ＢＳ２１１、ＢＳ２１２、ＢＳ２２２、ＢＳ
２１４、あるいはＢＳ２２４のいずれかによって当該活
性化信号生成回路２０２が選択された後、第４制御信号
ＦＯＲＣ１１及びＦＯＲＣ２１又は第４制御信号ＦＯＲ
Ｃ１２及びＦＯＲＣ２２が順次"Ｈ"レベルに変化するタ
イミングで"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１２及
びＳＡＡＴ２２が順次出力される。
【００５０】ブロック活性化部１６３は、図１４に示す
ように、ブロック選択信号生成回路１８３と、行アドレ
スラッチ信号生成回路１９３と、活性化信号生成回路２
０３とから構成されている。ブロック選択信号生成回路
１８３は、リフレッシュ・デコーダ１５から供給される
活性化指定信号ＡＴＤ１、ＡＴＤ５並びにＡＴＤ９と、
制御回路３から供給されるラッチ信号ＬＴ１〜ＬＴ３、
反転ラッチ信号／ＬＴ１〜／ＬＴ３、リフレッシュモー
ド信号ＲＭ０５、バンクモード信号ＢＭ１、ＢＭ２、Ｂ
Ｍ４、及び容量モード信号ＣＭ４、ＣＭ８とに基づい
て、メモリブロック１が１個のバンクで構成されている
場合に当該バンクに属する全体で第３番目のブロックを
活性化するブロック選択信号ＢＳ３１１、メモリブロッ
ク１が２個のバンクで構成されている場合に第１番目の
バンクに属する全体で第３番目のブロックを活性化する
ブロック選択信号ＢＳ３１２、メモリブロック１が２個
のバンクで構成されている場合に第２番目のバンクに属
する全体で第３番目のブロックを活性化するブロック選
択信号ＢＳ３２２、メモリブロック１が４個のバンクで
構成されている場合に第２番目のバンクに属する全体で
第３番目のブロックを活性化するブロック選択信号ＢＳ
３２４、あるいはメモリブロック１が４個のバンクで構
成されている場合に第３番目のバンクに属する全体で第
３番目のブロックを活性化するブロック選択信号ＢＳ
３３４のいずれかを生成する。
【００５１】ここで、図１５にブロック選択信号生成回
路１８３の構成の一例を示す。この例のブロック選択信
号生成回路１８３は、２入力のオアゲート１４７〜１４
９と、２入力のアンドゲート１５０〜１５７と、４入力
のオアゲート１５８及び１５９と、２入力のナンドゲー
ト１６０〜１６４と、トランスファゲート１６５〜１６
９と、ラッチ１７０〜１７４と、インバータ１７５〜１
７９とから構成されている。システム設計者がリフレッ
シュ数を５１２行に設定した場合に"Ｈ"レベルとなるリ
フレッシュモード信号ＲＭ０５及びシステム設計者が記
憶容量を４Ｍビットに設定した場合に"Ｈ"レベルとなる
容量モード信号ＣＭ４が共に供給された場合には、アン
ドゲート１５５から"Ｈ"レベルの信号が出力されるの
で、システム設計者がバンク数を４個に設定したことに
より"Ｈ"レベルのバンクモード信号ＢＭ ４が供給されて
いると、ナンドゲート１６０から"Ｌ"レベルの信号が出
力され、オンしているトランスファゲート１６５を通過
してラッチ１７０で"Ｈ"レベルに反転された後、インバ
ータ１７５でさらに反転されて"Ｌ"レベルとなり、メモ
リブロック１が４個のバンクで構成されている場合に第
３番目のバンクに属する全体で第３番目のブロックを活
性化する"Ｌ"レベルのブロック選択信号ＢＳ３３４とし
て出力される。そして、制御回路３から第３番目のバン
クに属するすべてのブロックへ供給されるブロック選択
信号ＢＳを一時保持させるための"Ｈ"レベルのラッチ信
号ＬＴ３及び"Ｌ"レベルの反転ラッチ信号／ＬＴ３が供
給されると、トランスファゲート１６５がオフするの
で、トランスファゲート１６５がオフしている間、ブロ
ック選択信号ＢＳ３３４の反転する前の状態をラッチ１
７０に保持している。なお、ブロック選択信号ＢＳ
３３４の反転する前の状態を"Ｈ"レベルのラッチ信号Ｌ
Ｔ３及び"Ｌ"レベルの反転ラッチ信号／ＬＴ３によりラ
ッチ１７０に一時保持するのは、他のブロックを当該ブ
ロックより時間を遅らせて活性化した場合であっても、
当該ブロックが非活性となるのを防止するためである。
以下、ラッチ１７１〜１７４が設けられている理由も同
様である。
【００５２】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、あるいはシステム設計者がリフレッシュ数
を１ｋ行に設定し、かつ、"Ｈ"レベルの反転行アドレス
上位ビット／ＲＡＤ１０が供給された場合に生成される
活性化指定信号ＡＴＤ１のいずれかが供給されると共
に、システム設計者が記憶容量を８Ｍビットに設定した
場合に"Ｈ"レベルとなる容量モード信号ＣＭ８が供給さ
れた場合には、アンドゲート１５６から"Ｈ"レベルの信
号が出力されるので、"Ｈ"レベルのバンクモード信号Ｂ
Ｍ４が供給されていると、ナンドゲート１６１から"Ｌ"
レベルの信号が出力され、オンしているトランスファゲ
ート１６６を通過してラッチ１７１で"Ｈ"レベルに反転
された後、インバータ１７６でさらに反転されて"Ｌ"レ
ベルとなり、メモリブロック１が４個のバンクで構成さ
れている場合に第２番目のバンクに属する全体で第３番
目のブロックを活性化する"Ｌ"レベルのブロック選択信
号ＢＳ３２４として出力される。そして、制御回路３か
ら第２番目のバンクに属するすべてのブロックへ供給さ
れるブロック選択信号ＢＳを一時保持させるための"Ｈ"
レベルのラッチ信号ＬＴ２及び"Ｌ"レベルの反転ラッチ
信号／ＬＴ２が供給されると、トランスファゲート１６
６がオフするので、トランスファゲート１６６がオフし
ている間、ブロック選択信号ＢＳ３２４の反転する前の
状態をラッチ１７１に保持している。
【００５３】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、あるいは"Ｈ"レベルの活性化指定信号ＡＴ
Ｄ１のいずれかが供給されると共に、"Ｈ"レベルの容量
モード信号ＣＭ４が供給された場合には、アンドゲート
１５７から"Ｈ"レベルの信号が出力されるので、システ
ム設計者がバンク数を２個に設定したことにより"Ｈ"レ
ベルのバンクモード信号ＢＭ２が供給されていると、ナ
ンドゲート１６２から"Ｌ"レベルの信号が出力され、オ
ンしているトランスファゲート１６７を通過してラッチ
１７２で"Ｈ"レベルに反転された後、インバータ１７７
でさらに反転されて"Ｌ"レベルとなり、メモリブロック
１が２個のバンクで構成されている場合に第２番目のバ
ンクに属する全体で第３番目のブロックを活性化する"
Ｌ"レベルのブロック選択信号ＢＳ３２２として出力さ
れる。そして、制御回路３から"Ｈ"レベルのラッチ信号
ＬＴ２及び"Ｌ"レベルの反転ラッチ信号／ＬＴ２が供給
されると、トランスファゲート１６７がオフするので、
トランスファゲート１６７がオフしている間、ブロック
選択信号ＢＳ３２２の反転する前の状態をラッチ１７２
に保持している。
【００５４】また、システム設計者がリフレッシュ数を
２ｋ行に設定し、かつ、"Ｈ"レベルの反転行アドレス上
位ビット／ＲＡＤ１０及び"Ｈ"レベルの行アドレス上位
ビットＲＡＤ１１が供給された場合に生成される活性化
指定信号ＡＴＤ５と、"Ｈ"レベルの容量モード信号ＣＭ
８とが共に供給された場合には、アンドゲート１５０か
ら"Ｈ"レベルの信号が出力され、また、"Ｈ"レベルの活
性化指定信号ＡＴＤ１と、"Ｈ"レベルの容量モード信号
ＣＭ８とが共に供給された場合には、アンドゲート１５
１から"Ｈ"レベルの信号が出力され、また、"Ｈ"レベル
のリフレッシュモード信号ＲＭ０５と、"Ｈ"レベルの容
量モード信号ＣＭ８とが共に供給された場合には、アン
ドゲート１５２から"Ｈ"レベルの信号が出力され、ま
た、システム設計者がリフレッシュ数を４ｋ行に設定
し、かつ、"Ｈ"レベルの反転行アドレス上位ビット／Ｒ
ＡＤ１０、"Ｈ"レベルの行アドレス上位ビットＲＡＤ
１１及び"Ｈ"レベルの反転行アドレス上位ビット／ＲＡ
Ｄ１２が供給された場合に生成される活性化指定信号Ａ
ＴＤ９が供給された場合には、いずれの場合にもオアゲ
ート１５８から"Ｈ"レベルの信号が出力されるので、"
Ｈ"レベルのバンクモード信号ＢＭ２が供給されている
と、ナンドゲート１６３から"Ｌ"レベルの信号が出力さ
れ、オンしているトランスファゲート１６８を通過して
ラッチ１７３で"Ｈ"レベルに反転された後、インバータ
１７８でさらに反転されて"Ｌ"レベルとなり、メモリブ
ロック１が２個のバンクで構成されている場合に第１番
目のバンクに属する全体で第３番目のブロックを活性化
する"Ｌ"レベルのブロック選択信号ＢＳ ３１２として出
力される。そして、制御回路３から第１番目のバンクに
属するすべてのブロックへ供給されるブロック選択信号
ＢＳを一時保持させるための"Ｈ"レベルのラッチ信号Ｌ
Ｔ１及び"Ｌ"レベルの反転ラッチ信号／ＬＴ１が供給さ
れると、トランスファゲート１６８がオフするので、ト
ランスファゲート１６８がオフしている間、ブロック選
択信号ＢＳ３１２の反転する前の状態をラッチ１７３に
保持している。
【００５５】また、活性化指定信号ＡＴＤ５又はＡＴＤ
９のいずれかが供給された場合、"Ｈ"レベルの容量モー
ド信号ＣＭ４又はＣＭ８のいずれかが供給されると共
に、"Ｈ"レベルのリフレッシュモード信号ＲＭ０５が供
給された場合、"Ｈ"レベルの容量モード信号ＣＭ４又は
ＣＭ８のいずれかが供給されると共に、"Ｈ"レベルの活
性化指定信号ＡＴＤ１が供給された場合、いずれの場合
にもオアゲート１５９から"Ｈ"レベルの信号が出力され
るので、システム設計者がバンク数を１個に設定したこ
とにより"Ｈ"レベルのバンクモード信号ＢＭ１が供給さ
れていると、ナンドゲート１６４から"Ｌ"レベルの信号
が出力され、オンしているトランスファゲート１６９を
通過してラッチ１７４で"Ｈ"レベルに反転された後、イ
ンバータ１７９でさらに反転されて"Ｌ"レベルとなり、
メモリブロック１が１個のバンクで構成されている場合
に当該バンクに属する全体で第３番目のブロックを活性
化する"Ｌ"レベルのブロック選択信号ＢＳ３１１として
出力される。そして、制御回路３から"Ｈ"レベルのラッ
チ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号／ＬＴ１
が供給されると、トランスファゲート１６９がオフする
ので、トランスファゲート１６９がオフしている間、ブ
ロック選択信号ＢＳ３１１の反転する前の状態をラッチ
１７４に保持している。なお、システム設計者がリフレ
ッシュ数を５１２行に設定した場合には、"Ｈ"レベルの
リフレッシュモード信号ＲＭ０５が供給され、システム
設計者がバンク数をいずれに設定した場合であってもい
ずれかのブロック選択信号ＢＳが出力されるが、これ
は、図５から分かるように、この場合には活性化指定信
号ＡＴＤは生成されないからである。
【００５６】次に、図１４に示す行アドレスラッチ信号
生成回路１９３は、制御回路３から供給される第１制御
信号ＦＩＲＣ１〜ＦＩＲＣ３、テストモード信号ＴＭ及
びブロック強制活性化信号ＢＦＡＴ３と、ブロック選択
信号生成回路１８３から供給されるブロック選択信号Ｂ
Ｓ３１１、ＢＳ３１２、ＢＳ３２２、ＢＳ３２４並びに
ＢＳ３３４とに基づいて、行デコーダ１０がデコードし
た行アドレスを一時保持する（図３参照）ための行アド
レスラッチ信号ＲＬＴ３を生成して第３番目のブロック
に供給する。ここで、図１６に行アドレスラッチ信号生
成回路１９３の構成の一例を示す。この例の行アドレス
ラッチ信号生成回路１９３は、インバータ１８０〜１８
３と、２入力のオアゲート１８４〜１８９と、５入力の
アンドゲート１９０と、２入力のナンドゲート１９１と
から構成されている。ブロック選択信号生成回路１８３
からブロック選択信号ＢＳ３１１、ＢＳ３１ ２、ＢＳ
３２２、ＢＳ３２４及びＢＳ３３４がいずれも"Ｈ"レベ
ルで供給されると共に、第１〜第３番目のバンクに行ア
ドレスラッチ信号ＲＬＴを出力するタイミングを制御す
る第１制御信号ＦＩＲＣ１〜ＦＩＲＣ３が"Ｌ"レベルで
供給されている状態では、オアゲート１８４〜１８８の
いずれからも"Ｈ"レベルの信号が出力されているので、
アンドゲート１９０からは"Ｈ"レベルの信号が出力され
ている。また、通常時においては、テストモード信号Ｔ
Ｍ及びブロック強制活性化信号ＢＦＡＴ３はいずれも"
Ｌ"レベルで供給されている。したがって、この状態で
は、ナンドゲート１９１から"Ｌ"レベルの行アドレスラ
ッチ信号ＲＬＴ３が出力される。次に、"Ｌ"レベルのブ
ロック選択信号ＢＳ３１１又はＢＳ３１２のいずれかが
供給されても、第１制御信号ＦＩＲＣ１が"Ｌ"レベルの
ままでは、何等の変化もない。そして、第１制御信号Ｆ
ＩＲＣ１が"Ｈ"レベルに変化すると、ブロック選択信号
ＢＳ３１１又はＢＳ３１２のいずれかが"Ｌ"レベルに変
化しているので、その信号が供給されているオアゲート
から"Ｌ"レベルの信号が出力される。これにより、アン
ドゲート１９０からは"Ｌ"レベルの信号が出力されるの
で、ナンドゲート１９１から"Ｈ"レベルの行アドレスラ
ッチ信号ＲＬＴ３が出力され、第３番目のブロックに供
給される。同様に、"Ｌ"レベルのブロック選択信号ＢＳ
３２２又はＢＳ３２４のいずれかが供給されても、第１
制御信号ＦＩＲＣ２が"Ｌ"レベルのままでは、何等の変
化もない。そして、第１制御信号ＦＩＲＣ２が"Ｈ"レベ
ルに変化すると、ブロック選択信号ＢＳ３２２又はＢＳ
３２４のいずれかが"Ｌ"レベルに変化しているので、そ
の信号が供給されているオアゲートから"Ｌ"レベルの信
号が出力される。これにより、アンドゲート１９０から
は"Ｌ"レベルの信号が出力されるので、ナンドゲート１
９１から"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ３が
出力され、第３番目のブロックに供給される。同様
に、"Ｌ"レベルのブロック選択信号ＢＳ３３４が供給さ
れても、第１制御信号ＦＩＲＣ３が"Ｌ"レベルのままで
は、何等の変化もない。そして、第１制御信号ＦＩＲＣ
３が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
３３４が"Ｌ"レベルに変化しているので、オアゲート１
８８から"Ｌ"レベルの信号が出力される。これにより、
アンドゲート１９０からは"Ｌ"レベルの信号が出力され
るので、ナンドゲート１９１から"Ｈ"レベルの行アドレ
スラッチ信号ＲＬＴ３が出力され、第３番目のブロック
に供給される。すなわち、８個の行アドレスラッチ信号
生成回路１９１〜１９８の中から"Ｌ"レベルのブロック
選択信号ＢＳ３１１、ＢＳ３１２、ＢＳ３２２、ＢＳ
３２４、あるいはＢＳ３３４のいずれかによって当該行
アドレスラッチ信号生成回路１９ ３が選択された後、第
１制御信号ＦＩＲＣ１〜ＦＩＲＣ３が"Ｈ"レベルに変化
するタイミングで"Ｈ"レベルの行アドレスラッチ信号Ｒ
ＬＴ３が出力され、第３番目のブロックに供給される。
また、テスト時には、テストモード信号ＴＭが"Ｈ"レベ
ルに変化するので、ブロック選択信号ＢＳ３１１、ＢＳ
３１２、ＢＳ３２２、ＢＳ３２４並びにＢＳ３ ３４及び
第１制御信号ＦＩＲＣ１〜ＦＩＲＣ３の供給の有無にか
かわらず、ブロック強制活性化信号ＢＦＡＴ３が"Ｈ"レ
ベルに変化するタイミングで"Ｈ"レベルの行アドレスラ
ッチ信号ＲＬＴ３が出力される。
【００５７】また、図１４に示す活性化信号生成回路２
０３は、制御回路３から供給される第２制御信号ＳＥＣ
Ｃ１〜ＳＥＣＣ３、第３制御信号ＴＨＩＣ１〜ＴＨＩＣ
３、第４制御信号ＦＯＲＣ１１〜ＦＯＲＣ１３並びにＦ
ＯＲＣ２１〜ＦＯＲＣ２３、テストモード信号ＴＭ、テ
ストクロックＴＣＫ及びブロック強制活性化信号ＢＦＡ
Ｔ３と、ブロック選択信号生成回路１８３から供給され
るブロック選択信号ＢＳ３１１、ＢＳ３１２、ＢＳ
３２２、ＢＳ３２４並びにＢＳ３３４とに基づいて、メ
モリブロック１を構成する第３番目のブロックを構成す
るＭＣＡのサブワード線を活性化するサブワード活性化
信号ＳＷＡＴ３と、メモリブロック１を構成する第３番
目のブロックを構成する２個のＳＡを活性化する２種類
のＳＡ活性化信号ＳＡＡＴ１３、ＳＡＡＴ２３と、行デ
コーダ１０がメインワード活性化信号ＭＷＡＴを出力す
るタイミングを制御するメインワードタイミング制御信
号ＭＴＣ３とを生成して第３番目のブロックに供給す
る。
【００５８】ここで、図１７に活性化信号生成回路２０
３の構成の一例を示す。この例の活性化信号生成回路２
０３は、インバータ１９２〜２０４と、２入力のオアゲ
ート２０５〜２２５と、５入力のアンドゲート２２６
と、２入力のナンドゲート２２７と、ＳＲラッチ２２８
と、６入力のナンドゲート２２９と、５入力のナンドゲ
ート２３０及び２３１とから構成されている。ブロック
選択信号生成回路１８３からブロック選択信号ＢＳ
３１１、ＢＳ３１ ２、ＢＳ３２２、ＢＳ３２４及びＢＳ
３３４がいずれも"Ｈ"レベルで供給されると共に、第１
〜第３番目のバンクにメインワードタイミング制御信号
ＭＴＣを出力するタイミングを制御する第２制御信号Ｓ
ＥＣＣ１〜ＳＥＣＣ３がＬ"レベルで供給されている状
態では、オアゲート２０５〜２０９のいずれからも"Ｈ"
レベルの信号が出力されているので、アンドゲート２２
６からは"Ｈ"レベルの信号が出力されている。また、通
常時においては、テストモード信号ＴＭ及びブロック強
制活性化信号ＢＦＡＴ３はいずれも"Ｌ"レベルで供給さ
れている。したがって、この状態では、ナンドゲート２
２７から"Ｌ"レベルのメインワードタイミング制御信号
ＭＴＣ３が出力される。次に、"Ｌ"レベルのブロック選
択信号ＢＳ３１ １又はＢＳ３１２のいずれかが供給され
ても、第２制御信号ＳＥＣＣ１が"Ｌ"レベルのままで
は、何等の変化もない。そして、第２制御信号ＳＥＣＣ
１が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
３１１又はＢＳ３１２のいずれかが"Ｌ"レベルに変化し
ているので、その信号が供給されているオアゲートか
ら"Ｌ"レベルの信号が出力される。これにより、アンド
ゲート２２６からは"Ｌ"レベルの信号が出力されるの
で、ナンドゲート２２７から"Ｈ"レベルのメインワード
タイミング制御信号ＭＴＣ３が出力され、第３番目のブ
ロックに供給される。同様に、"Ｌ"レベルのブロック選
択信号ＢＳ３２２又はＢＳ３２４のいずれかが供給され
ても、第２制御信号ＳＥＣＣ２が"Ｌ"レベルのままで
は、何等の変化もない。そして、第２制御信号ＳＥＣＣ
２が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
３２２又はＢＳ３２４のいずれかが"Ｌ"レベルに変化し
ているので、その信号が供給されているオアゲートか
ら"Ｌ"レベルの信号が出力される。これにより、アンド
ゲート２２６からは"Ｌ"レベルの信号が出力されるの
で、ナンドゲート２２７から"Ｈ"レベルのメインワード
タイミング制御信号ＭＴＣ３が出力され、第３番目のブ
ロックに供給される。同様に、"Ｌ"レベルのブロック選
択信号ＢＳ３３４が供給されても、第２制御信号ＳＥＣ
Ｃ３が"Ｌ"レベルのままでは、何等の変化もない。そし
て、第２制御信号ＳＥＣＣ３が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ３３４が"Ｌ"レベルに変化し
ているので、オアゲート２０９から"Ｌ"レベルの信号が
出力される。これにより、アンドゲート２２６からは"
Ｌ"レベルの信号が出力されるので、ナンドゲート２２
７から"Ｈ"レベルのメインワードタイミング制御信号Ｍ
ＴＣ３が出力され、第３番目のブロックに供給される。
すなわち、８個の活性化信号生成回路２０１〜２０８の
中から"Ｌ"レベルのブロック選択信号ＢＳ３１１、ＢＳ
３１２、ＢＳ３２２、ＢＳ３２４、あるいはＢＳ３３４
のいずれかによって当該活性化信号生成回路２０３が選
択された後、第２制御信号ＳＥＣＣ１、ＳＥＣＣ２、あ
るいはＳＥＣＣ３のいずれかが"Ｈ"レベルに変化するタ
イミングで"Ｈ"レベルのメインワードタイミング制御信
号ＭＴＣ ３が出力され、第３番目のブロックに供給され
る。また、テスト時には、テストモード信号ＴＭが"Ｈ"
レベルに変化するので、ブロック選択信号ＢＳ３１１、
ＢＳ３１２、ＢＳ３２２、ＢＳ３２４並びにＢＳ３ ３４
及び第２制御信号ＳＥＣＣ１〜ＳＥＣＣ３の供給の有無
にかかわらず、ブロック強制活性化信号ＢＦＡＴ３が"
Ｈ"レベルに変化するタイミングで"Ｈ"レベルのメイン
ワードタイミング制御信号ＭＴＣ３が出力される。
【００５９】また、ブロック選択信号生成回路１８３か
らブロック選択信号ＢＳ３１１、ＢＳ３１２、ＢＳ
３２２、ＢＳ３２４及びＢＳ３３４がいずれも"Ｈ"レベ
ルで供給されると共に、第１〜第３番目のバンクにサブ
ワード活性化信号ＳＷＡＴを出力するタイミングを制御
する第３制御信号ＴＨＩＣ１〜ＴＨＩＣ３がＬ"レベル
で供給されている状態では、オアゲート２１１〜２１５
のいずれからも"Ｈ"レベルの信号が出力されている。ま
た、通常時においては、ブロック強制活性化信号ＢＦＡ
Ｔ３は"Ｌ"レベルで供給され、テストクロックＴＣＫは
供給されていないので、ＳＲラッチ２２８からは"Ｈ"レ
ベルの信号が出力されている。したがって、この状態で
は、ナンドゲート２２９から"Ｌ"レベルのサブワード活
性化信号ＳＷＡＴ３が出力される。次に、"Ｌ"レベルの
ブロック選択信号ＢＳ３１１又はＢＳ ３１２のいずれか
が供給されても、第３制御信号ＴＨＩＣ１が"Ｌ"レベル
のままでは、何等の変化もない。そして、第３制御信号
ＴＨＩＣ１が"Ｈ"レベルに変化すると、ブロック選択信
号ＢＳ３１１又はＢＳ３１２のいずれかが"Ｌ"レベルに
変化しているので、その信号が供給されているオアゲー
トから"Ｌ"レベルの信号が出力される。これにより、ナ
ンドゲート２２９から"Ｈ"レベルのサブワード活性化信
号ＳＷＡＴ３が出力され、第３番目のブロックに供給さ
れる。同様に、"Ｌ"レベルのブロック選択信号ＢＳ
３２２又はＢＳ３２４のいずれかが供給されても、第３
制御信号ＴＨＩＣ２が"Ｌ"レベルのままでは、何等の変
化もない。そして、第３制御信号ＴＨＩＣ２が"Ｈ"レベ
ルに変化すると、ブロック選択信号ＢＳ３２２又はＢＳ
３２４のいずれかが"Ｌ"レベルに変化しているので、そ
の信号が供給されているオアゲートから"Ｌ"レベルの信
号が出力される。これにより、ナンドゲート２２９か
ら"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ３が出力
され、第３番目のブロックに供給される。同様に、"Ｌ"
レベルのブロック選択信号ＢＳ３３４が供給されても、
第３制御信号ＴＨＩＣ３が"Ｌ"レベルのままでは、何等
の変化もない。そして、第３制御信号ＴＨＩＣ３が"Ｈ"
レベルに変化すると、ブロック選択信号ＢＳ３３４が"
Ｌ"レベルに変化しているので、オアゲート２１５から"
Ｌ"レベルの信号が出力される。これにより、ナンドゲ
ート２２９から"Ｈ"レベルのサブワード活性化信号ＳＷ
ＡＴ３が出力され、第３番目のブロックに供給される。
すなわち、８個の活性化信号生成回路２０１〜２０８の
中から"Ｌ"レベルのブロック選択信号ＢＳ３１１、ＢＳ
３１２、ＢＳ３２２、ＢＳ３２４、あるいはＢＳ３３４
のいずれかによって当該活性化信号生成回路２０３が選
択された後、第３制御信号ＴＨＩＣ１、ＴＨＩＣ２、あ
るいはＴＨＩＣ３のいずれかが"Ｈ"レベルに変化するタ
イミングで"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ
３が出力され、第３番目のブロックに供給される。ま
た、テスト時には、まず、テストクロックＴＣＫが供給
され、その第３番目の立ち上がりでブロック強制活性化
信号ＢＦＡＴ３が"Ｈ"レベルに立ち上がった後、テスト
クロックＴＣＫの第３番目の立ち下がりでＳＲラッチ２
２８の出力信号が"Ｌ"レベルに変化するので、ブロック
選択信号ＢＳ３１１、ＢＳ３１２、ＢＳ３２２、ＢＳ
３２４並びにＢＳ３３４及び第３制御信号ＴＨＩＣ１〜
ＴＨＩＣ ３の供給の有無にかかわらず、テストクロック
ＴＣＫが第３番目に立ち下がるタイミングで"Ｈ"レベル
のサブワード活性化信号ＳＷＡＴ３が出力される。
【００６０】また、ブロック選択信号生成回路１８３か
らブロック選択信号ＢＳ３１１、ＢＳ３１２、ＢＳ
３２２、ＢＳ３２４及びＢＳ３３４がいずれも"Ｈ"レベ
ルで供給されると共に、第１〜第３番目のバンクに２種
類のＳＡ活性化信号ＳＡＡＴ１及びＳＡＡＴ２を出力す
るタイミングを制御する２種類の第４制御信号ＦＯＲＣ
１ １〜ＦＯＲＣ１３及びＦＯＲＣ２１〜ＦＯＲＣ２３が
Ｌ"レベルで供給されている状態では、オアゲート２１
６〜２２５のいずれからも"Ｈ"レベルの信号が出力され
ている。したがって、この状態では、ナンドゲート２３
０及び２３１から共に"Ｌ"レベルのＳＡ活性化信号ＳＡ
ＡＴ１３及びＳＡＡＴ２３が出力される。
【００６１】次に、"Ｌ"レベルのブロック選択信号ＢＳ
３１１又はＢＳ３１２のいずれかが供給されても、第４
制御信号ＦＯＲＣ１１及びＦＯＲＣ２１が共に"Ｌ"レベ
ルのままでは、何等の変化もない。そして、まず、第４
制御信号ＦＯＲＣ１１が"Ｈ"レベルに変化すると、ブロ
ック選択信号ＢＳ３１１又はＢＳ３１２のいずれかが"
Ｌ"レベルに変化しているので、その信号が供給されて
いるオアゲートから"Ｌ"レベルの信号が出力される。こ
れにより、ナンドゲート２３０から"Ｈ"レベルのＳＡ活
性化信号ＳＡＡＴ１３が出力され、第３番目のブロック
に供給される。続いて、第４制御信号ＦＯＲＣ２１が"
Ｈ"レベルに変化すると、ブロック選択信号ＢＳ３１１
又はＢＳ３１２のいずれかが"Ｌ"レベルに変化している
ので、その信号が供給されているオアゲートから"Ｌ"レ
ベルの信号が出力される。これにより、ナンドゲート２
３１から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ２３が出
力され、第３番目のブロックに供給される。
【００６２】同様に、"Ｌ"レベルのブロック選択信号Ｂ
Ｓ３２２又はＢＳ３２４のいずれかが供給されても、第
４制御信号ＦＯＲＣ１２及びＦＯＲＣ２２が共に"Ｌ"レ
ベルのままでは、何等の変化もない。そして、まず、第
４制御信号ＦＯＲＣ１２が"Ｈ"レベルに変化すると、ブ
ロック選択信号ＢＳ３２２又はＢＳ３２４のいずれか
が"Ｌ"レベルに変化しているので、その信号が供給され
ているオアゲートから"Ｌ"レベルの信号が出力される。
これにより、ナンドゲート２３０から"Ｈ"レベルのＳＡ
活性化信号ＳＡＡＴ１３が出力され、第３番目のブロッ
クに供給される。続いて、第４制御信号ＦＯＲＣ
２２が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
３２２又はＢＳ３２４のいずれかが"Ｌ"レベルに変化し
ているので、その信号が供給されているオアゲートか
ら"Ｌ"レベルの信号が出力される。これにより、ナンド
ゲート２３１から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ
２３が出力され、第３番目のブロックに供給される。
【００６３】同様に、"Ｌ"レベルのブロック選択信号Ｂ
Ｓ３３４が供給されても、第４制御信号ＦＯＲＣ１３及
びＦＯＲＣ２３が共に"Ｌ"レベルのままでは、何等の変
化もない。そして、まず、第４制御信号ＦＯＲＣ
１３が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
３３４が"Ｌ"レベルに変化しているので、オアゲート２
２０から"Ｌ"レベルの信号が出力される。これにより、
ナンドゲート２３０から"Ｈ"レベルのＳＡ活性化信号Ｓ
ＡＡＴ１３が出力され、第３番目のブロックに供給され
る。続いて、第４制御信号ＦＯＲＣ２３が"Ｈ"レベルに
変化すると、ブロック選択信号ＢＳ３３４が"Ｌ"レベル
に変化しているので、オアゲート２２５から"Ｌ"レベル
の信号が出力される。これにより、ナンドゲート２３１
から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ２３が出力さ
れ、第３番目のブロックに供給される。すなわち、８個
の活性化信号生成回路２０１〜２０８の中から"Ｌ"レベ
ルのブロック選択信号ＢＳ３１１、ＢＳ３１２、ＢＳ
３２２、ＢＳ３２４、あるいはＢＳ３３４のいずれかに
よって当該活性化信号生成回路２０３が選択された後、
第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１、第４制御
信号ＦＯＲＣ１２及びＦＯＲＣ２２、あるいは第４制御
信号ＦＯＲＣ１３及びＦＯＲＣ２３が順次"Ｈ"レベルに
変化するタイミングで"Ｈ"レベルのＳＡ活性化信号ＳＡ
ＡＴ１３及びＳＡＡＴ２３が順次出力される。
【００６４】ブロック活性化部１６４は、図１８に示す
ように、ブロック選択信号生成回路１８４と、行アドレ
スラッチ信号生成回路１９４と、活性化信号生成回路２
０４とから構成されている。ブロック選択信号生成回路
１８４は、リフレッシュ・デコーダ１５から供給される
活性化指定信号ＡＴＤ２、ＡＴＤ６並びにＡＴＤ
１０と、制御回路３から供給されるラッチ信号ＬＴ１、
ＬＴ２、ＬＴ４、反転ラッチ信号／ＬＴ１、／ＬＴ ２、
／ＬＴ４、リフレッシュモード信号ＲＭ０５、バンクモ
ード信号ＢＭ１、ＢＭ２、ＢＭ４、及び容量モード信号
ＣＭ４、ＣＭ８とに基づいて、メモリブロック１が１個
のバンクで構成されている場合に当該バンクに属する全
体で第４番目のブロックを活性化するブロック選択信号
ＢＳ４１１、メモリブロック１が２個のバンクで構成さ
れている場合に第１番目のバンクに属する全体で第４番
目のブロックを活性化するブロック選択信号Ｂ
Ｓ４１２、メモリブロック１が２個のバンクで構成され
ている場合に第２番目のバンクに属する全体で第４番目
のブロックを活性化するブロック選択信号ＢＳ４２２、
メモリブロック１が４個のバンクで構成されている場合
に第２番目のバンクに属する全体で第４番目のブロック
を活性化するブロック選択信号ＢＳ４２４、あるいはメ
モリブロック１が４個のバンクで構成されている場合に
第４番目のバンクに属する全体で第４番目のブロックを
活性化するブロック選択信号ＢＳ４４４のいずれかを生
成する。
【００６５】ここで、図１９にブロック選択信号生成回
路１８４の構成の一例を示す。この例のブロック選択信
号生成回路１８４は、２入力のオアゲート２３２〜２３
４と、２入力のアンドゲート２３５〜２４２と、３入力
のオアゲート２４３と、４入力のオアゲート２４４と、
２入力のナンドゲート２４５〜２４９と、トランスファ
ゲート２５０〜２５４と、ラッチ２５５〜２５９と、イ
ンバータ２６０〜２６４とから構成されている。システ
ム設計者がリフレッシュ数を５１２行に設定した場合
に"Ｈ"レベルとなるリフレッシュモード信号ＲＭ０５及
びシステム設計者が記憶容量を４Ｍビットに設定した場
合に"Ｈ"レベルとなる容量モード信号ＣＭ４が共に供給
された場合には、アンドゲート２４０から"Ｈ"レベルの
信号が出力されるので、システム設計者がバンク数を４
個に設定したことにより"Ｈ"レベルのバンクモード信号
ＢＭ ４が供給されていると、ナンドゲート２４５から"
Ｌ"レベルの信号が出力され、オンしているトランスフ
ァゲート２５０を通過してラッチ２５５で"Ｈ"レベルに
反転された後、インバータ２６０でさらに反転されて"
Ｌ"レベルとなり、メモリブロック１が４個のバンクで
構成されている場合に第４番目のバンクに属する全体で
第４番目のブロックを活性化する"Ｌ"レベルのブロック
選択信号ＢＳ４４４として出力される。そして、制御回
路３から第４番目のバンクに属するすべてのブロックへ
供給されるブロック選択信号ＢＳを一時保持させるため
の"Ｈ"レベルのラッチ信号ＬＴ４及び"Ｌ"レベルの反転
ラッチ信号／ＬＴ４が供給されると、トランスファゲー
ト２５０がオフするので、トランスファゲート２５０が
オフしている間、ブロック選択信号ＢＳ４４４の反転す
る前の状態をラッチ２５５に保持している。なお、ブロ
ック選択信号ＢＳ４４４の反転する前の状態を"Ｈ"レベ
ルのラッチ信号ＬＴ４及び"Ｌ"レベルの反転ラッチ信号
／ＬＴ４によりラッチ２５５に一時保持するのは、他の
ブロックを当該ブロックより時間を遅らせて活性化した
場合であっても、当該ブロックが非活性となるのを防止
するためである。以下、ラッチ２５６〜２５９が設けら
れている理由も同様である。
【００６６】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、あるいはシステム設計者がリフレッシュ数
を１ｋ行に設定し、かつ、"Ｈ"レベルの行アドレス上位
ビットＲＡＤ１０が供給された場合に生成される活性化
指定信号ＡＴＤ２のいずれかが供給されると共に、シス
テム設計者が記憶容量を８Ｍビットに設定した場合に"
Ｈ"レベルとなる容量モード信号ＣＭ８が供給された場
合には、アンドゲート２４１から"Ｈ"レベルの信号が出
力されるので、"Ｈ"レベルのバンクモード信号ＢＭ４が
供給されていると、ナンドゲート２４６から"Ｌ"レベル
の信号が出力され、オンしているトランスファゲート２
５１を通過してラッチ２５６で"Ｈ"レベルに反転された
後、インバータ２６１でさらに反転されて"Ｌ"レベルと
なり、メモリブロック１が４個のバンクで構成されてい
る場合に第２番目のバンクに属する全体で第４番目のブ
ロックを活性化する"Ｌ"レベルのブロック選択信号ＢＳ
４２ ４として出力される。そして、制御回路３から第２
番目のバンクに属するすべてのブロックへ供給されるブ
ロック選択信号ＢＳを一時保持させるための"Ｈ"レベル
のラッチ信号ＬＴ２及び"Ｌ"レベルの反転ラッチ信号／
ＬＴ２が供給されると、トランスファゲート２５１がオ
フするので、トランスファゲート２５１がオフしている
間、ブロック選択信号ＢＳ４２４の反転する前の状態を
ラッチ２５６に保持している。
【００６７】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、あるいは"Ｈ"レベルの活性化指定信号ＡＴ
Ｄ２のいずれかが供給されると共に、"Ｈ"レベルの容量
モード信号ＣＭ４が供給された場合には、アンドゲート
２４２から"Ｈ"レベルの信号が出力されるので、システ
ム設計者がバンク数を２個に設定したことにより"Ｈ"レ
ベルのバンクモード信号ＢＭ２が供給されていると、ナ
ンドゲート２４７から"Ｌ"レベルの信号が出力され、オ
ンしているトランスファゲート２５２を通過してラッチ
２５７で"Ｈ"レベルに反転された後、インバータ２６２
でさらに反転されて"Ｌ"レベルとなり、メモリブロック
１が２個のバンクで構成されている場合に第２番目のバ
ンクに属する全体で第４番目のブロックを活性化する"
Ｌ"レベルのブロック選択信号ＢＳ４２２として出力さ
れる。そして、制御回路３から"Ｈ"レベルのラッチ信号
ＬＴ２及び"Ｌ"レベルの反転ラッチ信号／ＬＴ２が供給
されると、トランスファゲート２５２がオフするので、
トランスファゲート２５２がオフしている間、ブロック
選択信号ＢＳ４２２の反転する前の状態をラッチ２５７
に保持している。
【００６８】また、システム設計者がリフレッシュ数を
２ｋ行に設定し、かつ、"Ｈ"レベルの行アドレス上位ビ
ットＲＡＤ１０及び"Ｈ"レベルの行アドレス上位ビット
ＲＡＤ１１が供給された場合に生成される活性化指定信
号ＡＴＤ６と、"Ｈ"レベルの容量モード信号ＣＭ８とが
共に供給された場合には、アンドゲート２３５から"Ｈ"
レベルの信号が出力され、また、"Ｈ"レベルの活性化指
定信号ＡＴＤ２と、"Ｈ"レベルの容量モード信号ＣＭ８
とが共に供給された場合には、アンドゲート２３６か
ら"Ｈ"レベルの信号が出力され、また、"Ｈ"レベルのリ
フレッシュモード信号ＲＭ０５と、"Ｈ"レベルの容量モ
ード信号ＣＭ８とが共に供給された場合には、アンドゲ
ート２３７から"Ｈ"レベルの信号が出力され、いずれの
場合にもオアゲート２４３から"Ｈ"レベルの信号が出力
されるので、"Ｈ"レベルのバンクモード信号ＢＭ２が供
給されていると、ナンドゲート２４８から"Ｌ"レベルの
信号が出力され、オンしているトランスファゲート２５
３を通過してラッチ２５８で"Ｈ"レベルに反転された
後、インバータ２６３でさらに反転されて"Ｌ"レベルと
なり、メモリブロック１が２個のバンクで構成されてい
る場合に第１番目のバンクに属する全体で第４番目のブ
ロックを活性化する"Ｌ"レベルのブロック選択信号ＢＳ
４１２として出力される。そして、制御回路３から第１
番目のバンクに属するすべてのブロックへ供給されるブ
ロック選択信号ＢＳを一時保持させるための"Ｈ"レベル
のラッチ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号／
ＬＴ１が供給されると、トランスファゲート２５３がオ
フするので、トランスファゲート２５３がオフしている
間、ブロック選択信号ＢＳ４１２の反転する前の状態を
ラッチ２５８に保持している。
【００６９】また、活性化指定信号ＡＴＤ６、又は、シ
ステム設計者がリフレッシュ数を４ｋ行に設定し、か
つ、"Ｈ"レベルの行アドレス上位ビット／ＲＡ
Ｄ１０、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１１
及び"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１２が供給された場合に生成される活性化指定信号ＡＴ
Ｄ１０のいずれかが供給された場合、"Ｈ"レベルの容量
モード信号ＣＭ４又はＣＭ８のいずれかが供給されると
共に、"Ｈ"レベルのリフレッシュモード信号ＲＭ０５が
供給された場合、"Ｈ"レベルの容量モード信号ＣＭ４又
はＣＭ８のいずれかが供給されると共に、"Ｈ"レベルの
活性化指定信号ＡＴＤ２が供給された場合、いずれの場
合にもオアゲート２４４から"Ｈ"レベルの信号が出力さ
れるので、システム設計者がバンク数を１個に設定した
ことにより"Ｈ"レベルのバンクモード信号ＢＭ １が供給
されていると、ナンドゲート２４９から"Ｌ"レベルの信
号が出力され、オンしているトランスファゲート２５４
を通過してラッチ２５９で"Ｈ"レベルに反転された後、
インバータ２６４でさらに反転されて"Ｌ"レベルとな
り、メモリブロック１が１個のバンクで構成されている
場合に当該バンクに属する全体で第４番目のブロックを
活性化する"Ｌ"レベルのブロック選択信号ＢＳ４１１と
して出力される。そして、制御回路３から"Ｈ"レベルの
ラッチ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号／Ｌ
Ｔ１が供給されると、トランスファゲート２５４がオフ
するので、トランスファゲート２５４がオフしている
間、ブロック選択信号ＢＳ４１１の反転する前の状態を
ラッチ２５９に保持している。なお、システム設計者が
リフレッシュ数を５１２行に設定した場合には、"Ｈ"レ
ベルのリフレッシュモード信号ＲＭ０５が供給され、シ
ステム設計者がバンク数をいずれに設定した場合であっ
てもいずれかのブロック選択信号ＢＳが出力されるが、
これは、図５から分かるように、この場合には活性化指
定信号ＡＴＤは生成されないからである。
【００７０】次に、図１８に示す行アドレスラッチ信号
生成回路１９４は、制御回路３から供給される第１制御
信号ＦＩＲＣ１、ＦＩＲＣ２及びＦＩＲＣ４、テストモ
ード信号ＴＭ及びブロック強制活性化信号ＢＦＡＴ
４と、ブロック選択信号生成回路１８４から供給される
ブロック選択信号ＢＳ４１１、ＢＳ４１２、Ｂ
Ｓ４２２、ＢＳ４２４並びにＢＳ４４４とに基づいて、
行デコーダ１０がデコードした行アドレスを一時保持す
る（図３参照）ための行アドレスラッチ信号ＲＬＴ４を
生成して第４番目のブロックに供給する。ここで、図２
０に行アドレスラッチ信号生成回路１９４の構成の一例
を示す。この図において、図１６の各部に対応する部分
には同一の符号を付け、その説明を省略する。この図に
示す行アドレスラッチ信号生成回路１９４においては、
図１６に示すブロック選択信号ＢＳ３１１、Ｂ
Ｓ３１２、ＢＳ３２２、ＢＳ３２４並びにＢＳ３３４、
第１制御信号ＦＩＲＣ３及びブロック強制活性化信号Ｂ
ＦＡＴ３が入力される代わりに、ブロック選択信号生成
回路１８４からブロック選択信号ＢＳ４１１、ＢＳ
４１２、ＢＳ４２２、ＢＳ４２４並びにＢＳ４４４が新
たに入力されると共に、制御回路３から第１制御信号Ｆ
ＩＲＣ４及びブロック強制活性化信号ＢＦＡＴ４が新た
に入力され、行アドレスラッチ信号ＲＬＴ３が出力され
る代わりに、行アドレスラッチ信号ＲＬＴ４が新たに出
力される。すなわち、行アドレスラッチ信号生成回路１
９３と行アドレスラッチ信号生成回路１９４とは、入出
力される信号が異なる以外は構成は同一である。したが
って、８個の行アドレスラッチ信号生成回路１９１〜１
９８の中から"Ｌ"レベルのブロック選択信号ブロック選
択信号ＢＳ４１１、ＢＳ４１２、ＢＳ ４２２、ＢＳ
４２４、あるいはＢＳ４４４のいずれかによって当該行
アドレスラッチ信号生成回路１９４が選択された後、第
１制御信号ＦＩＲＣ１、ＦＩＲＣ２及びＦＩＲＣ４が"
Ｈ"レベルに変化するタイミングで"Ｈ"レベルの行アド
レスラッチ信号ＲＬＴ４が出力され、第４番目のブロッ
クに供給される。また、テスト時には、テストモード信
号ＴＭが"Ｈ"レベルに変化するので、ブロック選択信号
ＢＳ４１１、ＢＳ４１２、ＢＳ４２２、ＢＳ４２４並び
にＢＳ４ ４４及び第１制御信号ＦＩＲＣ１、ＦＩＲＣ２
及びＦＩＲＣ４の供給の有無にかかわらず、ブロック強
制活性化信号ＢＦＡＴ４が"Ｈ"レベルに変化するタイミ
ングで"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ４が出
力される。
【００７１】また、図１８に示す活性化信号生成回路２
０４は、制御回路３から供給される第２制御信号ＳＥＣ
Ｃ１、ＳＥＣＣ２及びＳＥＣＣ４、第３制御信号ＴＨＩ
Ｃ１、ＴＨＩＣ２及びＴＨＩＣ４、第４制御信号ＦＯＲ
Ｃ１１、ＦＯＲＣ１２、ＦＯＲＣ１４、ＦＯＲＣ２１、
ＦＯＲＣ２２、ＦＯＲＣ２４、テストモード信号ＴＭ、
テストクロックＴＣＫ及びブロック強制活性化信号ＢＦ
ＡＴ４と、ブロック選択信号生成回路１８４から供給さ
れるブロック選択信号ＢＳ４１１、ＢＳ４１２、ＢＳ
４２２、ＢＳ４２４並びにＢＳ４４４とに基づいて、メ
モリブロック１を構成する第４番目のブロックを構成す
るＭＣＡのサブワード線を活性化するサブワード活性化
信号ＳＷＡＴ４と、メモリブロック１を構成する第４番
目のブロックを構成する２個のＳＡを活性化する２種類
のＳＡ活性化信号ＳＡＡＴ１４、ＳＡＡＴ２４と、行デ
コーダ１０がメインワード活性化信号ＭＷＡＴを出力す
るタイミングを制御するメインワードタイミング制御信
号ＭＴＣ４とを生成して第４番目のブロックに供給す
る。
【００７２】ここで、図２１に活性化信号生成回路２０
４の構成の一例を示す。この図において、図１７の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この図に示す活性化信号生成回路２０４において
は、図１７に示すブロック選択信号ＢＳ３１１、ＢＳ
３１２、ＢＳ３２２、ＢＳ３２４並びにＢＳ３３４、第
２制御信号ＳＥＣＣ３、第３制御信号ＴＨＩＣ３、第４
制御信号ＦＯＲＣ１３、ＦＯＲＣ２３及びブロック強制
活性化信号ＢＦＡＴ３が入力される代わりに、ブロック
選択信号生成回路１８４からブロック選択信号ＢＳ
４１１、ＢＳ４１２、ＢＳ４２２、ＢＳ４２４並びにＢ
Ｓ４４４が新たに入力されると共に、制御回路３から第
２制御信号ＳＥＣＣ４、第３制御信号ＴＨＩＣ４、第４
制御信号ＦＯＲＣ１４、ＦＯＲＣ２４及びブロック強制
活性化信号ＢＦＡＴ４が新たに入力され、サブワード活
性化信号ＳＷＡＴ３、ＳＡ活性化信号ＳＡＡＴ１３、Ｓ
ＡＡＴ２ ３、メインワードタイミング制御信号ＭＴＣ３
が出力される代わりに、サブワード活性化信号ＳＷＡＴ
４、ＳＡ活性化信号ＳＡＡＴ１４、ＳＡＡＴ２４及びメ
インワードタイミング制御信号ＭＴＣ４が新たに出力さ
れる。すなわち、活性化信号生成回路２０３と活性化信
号生成回路２０４とは、入出力される信号が異なる以外
は構成は同一である。したがって、８個の活性化信号生
成回路２０１〜２０８の中から"Ｌ"レベルのブロック選
択信号ＢＳ４１１、ＢＳ４１２、ＢＳ４２２、ＢＳ
４２４、あるいはＢＳ４４４のいずれかによって当該活
性化信号生成回路２０４が選択された後、第２制御信号
ＳＥＣＣ１、ＳＥＣＣ２、あるいはＳＥＣＣ４のいずれ
かが"Ｈ"レベルに変化するタイミングで"Ｈ"レベルのメ
インワードタイミング制御信号ＭＴＣ４が出力され、第
４番目のブロックに供給される。また、テスト時には、
テストモード信号ＴＭが"Ｈ"レベルに変化するので、ブ
ロック選択信号ＢＳ４１１、ＢＳ４１２、ＢＳ４２２、
ＢＳ４２４並びにＢＳ４ ４４及び第２制御信号ＳＥＣＣ
１、ＳＥＣＣ２及びＳＥＣＣ４の供給の有無にかかわら
ず、ブロック強制活性化信号ＢＦＡＴ４が"Ｈ"レベルに
変化するタイミングで"Ｈ"レベルのメインワードタイミ
ング制御信号ＭＴＣ４が出力される。
【００７３】また、８個の活性化信号生成回路２０１〜
２０８の中から"Ｌ"レベルのブロック選択信号ＢＳ
４１１、ＢＳ４１２、ＢＳ４２２、ＢＳ４２４、あるい
はＢＳ４ ４４のいずれかによって当該活性化信号生成回
路２０４が選択された後、第３制御信号ＴＨＩＣ１、Ｔ
ＨＩＣ２、あるいはＴＨＩＣ４のいずれかが"Ｈ"レベル
に変化するタイミングで"Ｈ"レベルのサブワード活性化
信号ＳＷＡＴ４が出力され、第４番目のブロックに供給
される。また、テスト時には、まず、テストクロックＴ
ＣＫが供給され、その第４番目の立ち上がりでブロック
強制活性化信号ＢＦＡＴ４が"Ｈ"レベルに立ち上がった
後、テストクロックＴＣＫの第４番目の立ち下がりでＳ
Ｒラッチ２２８の出力信号が"Ｌ"レベルに変化するの
で、ブロック選択信号ＢＳ４１１、ＢＳ４１２、ＢＳ
４２２、ＢＳ４２４並びにＢＳ４４４及び第３制御信号
ＴＨＩＣ１、ＴＨＩＣ ２並びにＴＨＩＣ４の供給の有無
にかかわらず、テストクロックＴＣＫが第４番目に立ち
下がるタイミングで"Ｈ"レベルのサブワード活性化信号
ＳＷＡＴ４が出力される。
【００７４】また、８個の活性化信号生成回路２０１〜
２０８の中から"Ｌ"レベルのブロック選択信号ＢＳ
４１１、ＢＳ４１２、ＢＳ４２２、ＢＳ４２４、あるい
はＢＳ４ ４４のいずれかによって当該活性化信号生成回
路２０４が選択された後、第４制御信号ＦＯＲＣ１１及
びＦＯＲＣ２１、第４制御信号ＦＯＲＣ１２及びＦＯＲ
Ｃ ２２、あるいは第４制御信号ＦＯＲＣ１４及びＦＯＲ
Ｃ２４が順次"Ｈ"レベルに変化するタイミングで"Ｈ"レ
ベルのＳＡ活性化信号ＳＡＡＴ１４及びＳＡＡＴ２ ４が
順次出力される。
【００７５】ブロック活性化部１６５は、図２２に示す
ように、ブロック選択信号生成回路１８５と、行アドレ
スラッチ信号生成回路１９５と、活性化信号生成回路２
０５とから構成されている。ブロック選択信号生成回路
１８５は、リフレッシュ・デコーダ１５から供給される
活性化指定信号ＡＴＤ１、ＡＴＤ３並びにＡＴＤ７と、
制御回路３から供給されるラッチ信号ＬＴ１〜ＬＴ３、
反転ラッチ信号／ＬＴ１〜／ＬＴ３、リフレッシュモー
ド信号ＲＭ０５、バンクモード信号ＢＭ１、ＢＭ２、Ｂ
Ｍ４、及び容量モード信号ＣＭ８とに基づいて、メモリ
ブロック１が１個のバンクで構成されている場合に当該
バンクに属する全体で第５番目のブロックを活性化する
ブロック選択信号ＢＳ５１１、メモリブロック１が２個
のバンクで構成されている場合に第２番目のバンクに属
する全体で第５番目のブロックを活性化するブロック選
択信号ＢＳ５２２、あるいはメモリブロック１が４個の
バンクで構成されている場合に第３番目のバンクに属す
る全体で第５番目のブロックを活性化するブロック選択
信号ＢＳ５３４のいずれかを生成する。
【００７６】ここで、図２３にブロック選択信号生成回
路１８５の構成の一例を示す。この例のブロック選択信
号生成回路１８５は、２入力のノアゲート２６５〜２６
７と、３入力のノアゲート２６８と、２入力のナンドゲ
ート２６９〜２７３と、３入力のナンドゲート２７４
と、トランスファゲート２７５〜２７７と、ラッチ２７
８〜２８０と、インバータ２８１〜２８３とから構成さ
れている。システム設計者がリフレッシュ数を５１２行
に設定した場合に"Ｈ"レベルとなるリフレッシュモード
信号ＲＭ０５、あるいはシステム設計者がリフレッシュ
数を１ｋ行に設定し、かつ、"Ｈ"レベルの反転行アドレ
ス上位ビット／ＲＡＤ１０が供給された場合に生成され
る活性化指定信号ＡＴＤ１のいずれかが供給されると共
に、システム設計者が記憶容量を８Ｍビットに設定した
場合に"Ｈ"レベルとなる容量モード信号ＣＭ８が供給さ
れた場合には、システム設計者がバンク数を４個に設定
したことにより"Ｈ"レベルのバンクモード信号ＢＭ４が
供給されていると、ナンドゲート２７１から"Ｌ"レベル
の信号が出力され、オンしているトランスファゲート２
７５を通過してラッチ２７８で"Ｈ"レベルに反転された
後、インバータ２８１でさらに反転されて"Ｌ"レベルと
なり、メモリブロック１が４個のバンクで構成されてい
る場合に第３番目のバンクに属する全体で第５番目のブ
ロックを活性化する"Ｌ"レベルのブロック選択信号ＢＳ
５３４として出力される。そして、制御回路３から第３
番目のバンクに属するすべてのブロックへ供給されるブ
ロック選択信号ＢＳを一時保持させるための"Ｈ"レベル
のラッチ信号ＬＴ ３及び"Ｌ"レベルの反転ラッチ信号／
ＬＴ３が供給されると、トランスファゲート２７５がオ
フするので、トランスファゲート２７５がオフしている
間、ブロック選択信号ＢＳ５３４の反転する前の状態を
ラッチ３０に保持している。なお、ブロック選択信号Ｂ
Ｓ５３４の反転する前の状態を"Ｈ"レベルのラッチ信号
ＬＴ３及び"Ｌ"レベルの反転ラッチ信号／ＬＴ３により
ラッチ２７８に一時保持するのは、他のブロックを当該
ブロックより時間を遅らせて活性化した場合であって
も、当該ブロックが非活性となるのを防止するためであ
る。以下、ラッチ２７９及び２８０が設けられている理
由も同様である。
【００７７】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、"Ｈ"レベルの活性化指定信号ＡＴＤ１、あ
るいはシステム設計者がリフレッシュ数を２ｋ行に設定
し、かつ、"Ｈ"レベルの反転行アドレス上位ビット／Ｒ
ＡＤ１０及び"Ｈ"レベルの反転行アドレス上位ビット／
ＲＡＤ１１が供給された場合に生成される活性化指定信
号ＡＴＤ３のいずれかが供給されると共に、"Ｈ"レベル
の容量モード信号ＣＭ ８が供給された場合には、システ
ム設計者がバンク数を２個に設定したことにより"Ｈ"レ
ベルのバンクモード信号ＢＭ２が供給されていると、ナ
ンドゲート２７２から"Ｌ"レベルの信号が出力され、オ
ンしているトランスファゲート２７６を通過してラッチ
２７９で"Ｈ"レベルに反転された後、インバータ２８２
でさらに反転されて"Ｌ"レベルとなり、メモリブロック
１が２個のバンクで構成されている場合に第２番目のバ
ンクに属する全体で第５番目のブロックを活性化する"
Ｌ"レベルのブロック選択信号ＢＳ５２２として出力さ
れる。そして、制御回路３から第２番目のバンクに属す
るすべてのブロックへ供給されるブロック選択信号ＢＳ
を一時保持させるための"Ｈ"レベルのラッチ信号ＬＴ２
及び"Ｌ"レベルの反転ラッチ信号／ＬＴ２が供給される
と、トランスファゲート２７６がオフするので、トラン
スファゲート２７６がオフしている間、ブロック選択信
号ＢＳ５２２の反転する前の状態をラッチ２７９に保持
している。
【００７８】また、"Ｈ"レベルのリフレッシュモード信
号ＲＭ０５、あるいは"Ｈ"レベルの活性化指定信号ＡＴ
Ｄ１のいずれかが供給されると共に、"Ｈ"レベルの活性
化指定信号ＡＴＤ３、あるいはシステム設計者がリフレ
ッシュ数を４ｋ行に設定し、かつ、"Ｈ"レベルの反転行
アドレス上位ビット／ＲＡＤ１０、"Ｈ"レベルの反転行
アドレス上位ビット／ＲＡＤ１１及び"Ｈ"レベルの反転
行アドレス上位ビット／ＲＡＤ１２が供給された場合に
生成される活性化指定信号ＡＴＤ７のいずれかが供給さ
れ、さらに、"Ｈ"レベルの容量モード信号ＣＭ８が供給
された場合には、システム設計者がバンク数を１個に設
定したことにより"Ｈ"レベルのバンクモード信号ＢＭ１
が供給されていると、ナンドゲート２７３から"Ｌ"レベ
ルの信号が出力され、オンしているトランスファゲート
２７７を通過してラッチ２８０で"Ｈ"レベルに反転され
た後、インバータ２８３でさらに反転されて"Ｌ"レベル
となり、メモリブロック１が４個のバンクで構成されて
いる場合に第３番目のバンクに属する全体で第５番目の
ブロックを活性化する"Ｌ"レベルのブロック選択信号Ｂ
Ｓ５３４として出力される。そして、制御回路３から第
１番目のバンクに属するすべてのブロックへ供給される
ブロック選択信号ＢＳを一時保持させるための"Ｈ"レベ
ルのラッチ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号
／ＬＴ１が供給されると、トランスファゲート２７７が
オフするので、トランスファゲート２７７がオフしてい
る間、ブロック選択信号ＢＳ５１１の反転する前の状態
をラッチ２８０に保持している。なお、システム設計者
がリフレッシュ数を５１２行に設定した場合には、"Ｈ"
レベルのリフレッシュモード信号ＲＭ０５が供給され、
システム設計者がバンク数をいずれに設定した場合であ
ってもいずれかのブロック選択信号ＢＳが出力される
が、これは、図５から分かるように、この場合には活性
化指定信号ＡＴＤは生成されないからである。
【００７９】次に、図２２に示す行アドレスラッチ信号
生成回路１９５は、制御回路３から供給される第１制御
信号ＦＩＲＣ１〜ＦＩＲＣ３、テストモード信号ＴＭ、
ブロック強制活性化信号ＢＦＡＴ５及び容量モード信号
ＣＭ８と、ブロック選択信号生成回路１８５から供給さ
れるブロック選択信号ＢＳ５１１、ＢＳ５２２並びにＢ
Ｓ５３４とに基づいて、行デコーダ１０がデコードした
行アドレスを一時保持する（図３参照）ための行アドレ
スラッチ信号ＲＬＴ５を生成して第５番目のブロックに
供給する。ここで、図２４に行アドレスラッチ信号生成
回路１９５の構成の一例を示す。この例の行アドレスラ
ッチ信号生成回路１９５は、インバータ２８５〜２８９
と、２入力のオアゲート２９０〜２９２と、３入力のナ
ンドゲート２９３及び２９４と、２入力のナンドゲート
２９５とから構成されている。ブロック選択信号生成回
路１８５からブロック選択信号ＢＳ５１１、ＢＳ５２ ２
及びＢＳ５３４がいずれも"Ｈ"レベルで供給されると共
に、第１〜第３番目のバンクに行アドレスラッチ信号Ｒ
ＬＴを出力するタイミングを制御する第１制御信号ＦＩ
ＲＣ１〜ＦＩＲＣ３が"Ｌ"レベルで供給されている状態
では、オアゲート２９０〜２９２のいずれからも"Ｈ"レ
ベルの信号が出力されているので、ナンドゲート２９３
からは"Ｌ"レベルの信号が出力されている。また、通常
時においては、テストモード信号ＴＭ及びブロック強制
活性化信号ＢＦＡＴ５はいずれも"Ｌ"レベルで供給され
ている。したがって、システム設計者が記憶容量を８Ｍ
ビットに設定した場合に"Ｈ"レベルとなる容量モード信
号ＣＭ８が供給された場合には、この状態では、ナンド
ゲート２９５から"Ｌ"レベルの行アドレスラッチ信号Ｒ
ＬＴ５が出力される。次に、"Ｌ"レベルのブロック選択
信号ＢＳ５１１が供給されても、第１制御信号ＦＩＲＣ
１が"Ｌ"レベルのままでは、何等の変化もない。そし
て、第１制御信号ＦＩＲＣ１が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ５１１が"Ｌ"レベルに変化し
ているので、オアゲート２９０から"Ｌ"レベルの信号が
出力される。これにより、ナンドゲート２９３からは"
Ｈ"レベルの信号が出力されるので、ナンドゲート２９
５から"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ５が出
力され、第５番目のブロックに供給される。同様に、"
Ｌ"レベルのブロック選択信号ＢＳ５２２が供給されて
も、第１制御信号ＦＩＲＣ２が"Ｌ"レベルのままでは、
何等の変化もない。そして、第１制御信号ＦＩＲＣ
２が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
５２２が"Ｌ"レベルに変化しているので、オアゲート２
９１から"Ｌ"レベルの信号が出力される。これにより、
ナンドゲート２９３からは"Ｈ"レベルの信号が出力され
るので、ナンドゲート２９５から"Ｈ"レベルの行アドレ
スラッチ信号ＲＬＴ５が出力され、第５番目のブロック
に供給される。同様に、"Ｌ"レベルのブロック選択信号
ＢＳ５３４が供給されても、第１制御信号ＦＩＲＣ
３が"Ｌ"レベルのままでは、何等の変化もない。そし
て、第１制御信号ＦＩＲＣ３が"Ｈ"レベルに変化する
と、ブロック選択信号ＢＳ５３４が"Ｌ"レベルに変化し
ているので、オアゲート２９２から"Ｌ"レベルの信号が
出力される。これにより、ナンドゲート２９３からは"
Ｈ"レベルの信号が出力されるので、ナンドゲート２９
５から"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ５が出
力され、第５番目のブロックに供給される。すなわち、
８個の行アドレスラッチ信号生成回路１９１〜１９８の
中から"Ｌ"レベルのブロック選択信号ＢＳ５１１、ＢＳ
５２２、あるいはＢＳ５３４のいずれかによって当該行
アドレスラッチ信号生成回路１９５が選択された後、第
１制御信号ＦＩＲＣ１〜ＦＩＲＣ３が"Ｈ"レベルに変化
するタイミングで"Ｈ"レベルの行アドレスラッチ信号Ｒ
ＬＴ５が出力され、第５番目のブロックに供給される。
また、テスト時には、テストモード信号ＴＭが"Ｈ"レベ
ルに変化するので、ブロック選択信号ＢＳ５１１、ＢＳ
５２２並びにＢＳ５３４及び第１制御信号ＦＩＲＣ１〜
ＦＩＲＣ３の供給の有無にかかわらず、ブロック強制活
性化信号ＢＦＡＴ５が"Ｈ"レベルに変化するタイミング
で"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ５が出力さ
れる。
【００８０】また、図２２に示す活性化信号生成回路２
０５は、制御回路３から供給される第２制御信号ＳＥＣ
Ｃ１〜ＳＥＣＣ３、第３制御信号ＴＨＩＣ１〜ＴＨＩＣ
３、第４制御信号ＦＯＲＣ１１〜ＦＯＲＣ１３並びにＦ
ＯＲＣ２１〜ＦＯＲＣ２３、テストモード信号ＴＭ、テ
ストクロックＴＣＫ、ブロック強制活性化信号ＢＦＡＴ
５及び容量モード信号ＣＭ８と、ブロック選択信号生成
回路１８５から供給されるブロック選択信号Ｂ
Ｓ５１１、ＢＳ５２２並びにＢＳ５３４とに基づいて、
メモリブロック１を構成する第５番目のブロックを構成
するＭＣＡのサブワード線を活性化するサブワード活性
化信号ＳＷＡＴ５と、メモリブロック１を構成する第５
番目のブロックを構成する２個のＳＡを活性化する２種
類のＳＡ活性化信号ＳＡＡＴ１５、ＳＡＡＴ２５と、行
デコーダ１０がメインワード活性化信号ＭＷＡＴを出力
するタイミングを制御するメインワードタイミング制御
信号ＭＴＣ ５とを生成して第５番目のブロックに供給す
る。
【００８１】ここで、図２５に活性化信号生成回路２０
５の構成の一例を示す。この例の活性化信号生成回路２
０５は、インバータ２９６〜３０９と、２入力のオアゲ
ート３１０〜３２１と、３入力のナンドゲート３２２〜
３２６と、２入力のナンドゲート３２７〜３２９と、Ｓ
Ｒラッチ３３０と、２入力のアンドゲート３３１及び３
３２とから構成されている。ブロック選択信号生成回路
１８５からブロック選択信号ＢＳ５１１、ＢＳ５２ ２及
びＢＳ５３４がいずれも"Ｈ"レベルで供給されると共
に、第１〜第３番目のバンクにメインワードタイミング
制御信号ＭＴＣを出力するタイミングを制御する第２制
御信号ＳＥＣＣ１〜ＳＥＣＣ３がＬ"レベルで供給され
ている状態では、オアゲート３１０〜３１２のいずれか
らも"Ｈ"レベルの信号が出力されているので、ナンドゲ
ート３２２からは"Ｌ"レベルの信号が出力されている。
また、通常時においては、テストモード信号ＴＭ及びブ
ロック強制活性化信号ＢＦＡＴ５はいずれも"Ｌ"レベル
で供給されている。したがって、"Ｈ"レベルの容量モー
ド信号ＣＭ８が供給された場合には、この状態では、ナ
ンドゲート３２７から"Ｌ"レベルのメインワードタイミ
ング制御信号ＭＴＣ５が出力される。次に、"Ｌ"レベル
のブロック選択信号ＢＳ５１１が供給されても、第２制
御信号ＳＥＣＣ１が"Ｌ"レベルのままでは、何等の変化
もない。そして、第２制御信号ＳＥＣＣ１が"Ｈ"レベル
に変化すると、ブロック選択信号ＢＳ５１１が"Ｌ"レベ
ルに変化しているので、オアゲート３１０から"Ｌ"レベ
ルの信号が出力される。これにより、ナンドゲート３２
２からは"Ｈ"レベルの信号が出力されるので、ナンドゲ
ート３２７から"Ｈ"レベルのメインワードタイミング制
御信号ＭＴＣ５が出力され、第５番目のブロックに供給
される。同様に、"Ｌ"レベルのブロック選択信号ＢＳ５
２２が供給されても、第２制御信号ＳＥＣＣ２が"Ｌ"レ
ベルのままでは、何等の変化もない。そして、第２制御
信号ＳＥＣＣ２が"Ｈ"レベルに変化すると、ブロック選
択信号ＢＳ５２２が"Ｌ"レベルに変化しているので、オ
アゲート３１１から"Ｌ"レベルの信号が出力される。こ
れにより、ナンドゲート３２２からは"Ｈ"レベルの信号
が出力されるので、ナンドゲート３２７から"Ｈ"レベル
のメインワードタイミング制御信号ＭＴＣ５が出力さ
れ、第５番目のブロックに供給される。同様に、"Ｌ"レ
ベルのブロック選択信号ＢＳ５３４が供給されても、第
２制御信号ＳＥＣＣ３が"Ｌ"レベルのままでは、何等の
変化もない。そして、第２制御信号ＳＥＣＣ３が"Ｈ"レ
ベルに変化すると、ブロック選択信号ＢＳ５３４が"Ｌ"
レベルに変化しているので、オアゲート３１２から"Ｌ"
レベルの信号が出力される。これにより、ナンドゲート
３２２からは"Ｈ"レベルの信号が出力されるので、ナン
ドゲート３２７から"Ｈ"レベルのメインワードタイミン
グ制御信号ＭＴＣ ５が出力され、第５番目のブロックに
供給される。すなわち、８個の活性化信号生成回路２０
１〜２０８の中から"Ｌ"レベルのブロック選択信号ＢＳ
５１１、ＢＳ５２２、あるいはＢＳ５３４のいずれかに
よって当該活性化信号生成回路２０５が選択された後、
第２制御信号ＳＥＣＣ１、ＳＥＣＣ２、あるいはＳＥＣ
Ｃ３のいずれかが"Ｈ"レベルに変化するタイミングで"
Ｈ"レベルのメインワードタイミング制御信号ＭＴＣ５
が出力され、第５番目のブロックに供給される。また、
テスト時には、テストモード信号ＴＭが"Ｈ"レベルに変
化するので、ブロック選択信号ＢＳ５１１、ＢＳ５２２
並びにＢＳ５３４及び第２制御信号ＳＥＣＣ１〜ＳＥＣ
Ｃ３の供給の有無にかかわらず、ブロック強制活性化信
号ＢＦＡＴ５が"Ｈ"レベルに変化するタイミングで"Ｈ"
レベルのメインワードタイミング制御信号ＭＴＣ５が出
力される。
【００８２】また、ブロック選択信号生成回路１８５か
らブロック選択信号ＢＳ５１１、ＢＳ５２２及びＢＳ
５３４がいずれも"Ｈ"レベルで供給されると共に、第１
〜第３番目のバンクにサブワード活性化信号ＳＷＡＴを
出力するタイミングを制御する第３制御信号ＴＨＩＣ１
〜ＴＨＩＣ３がＬ"レベルで供給されている状態では、
オアゲート３１３〜３１５のいずれからも"Ｈ"レベルの
信号が出力されている。また、通常時においては、ブロ
ック強制活性化信号ＢＦＡＴ５は"Ｌ"レベルで供給さ
れ、テストクロックＴＣＫは供給されていないので、Ｓ
Ｒラッチ３３０からは"Ｈ"レベルの信号が出力されてい
る。したがって、"Ｈ"レベルの容量モード信号ＣＭ８が
供給された場合には、この状態では、ナンドゲート３２
９から"Ｌ"レベルのサブワード活性化信号ＳＷＡＴ５が
出力される。次に、"Ｌ"レベルのブロック選択信号ＢＳ
５１１が供給されても、第３制御信号ＴＨＩＣ１が"Ｌ"
レベルのままでは、何等の変化もない。そして、第３制
御信号ＴＨＩＣ１が"Ｈ"レベルに変化すると、ブロック
選択信号ＢＳ５１１が"Ｌ"レベルに変化しているので、
オアゲート３１３から"Ｌ"レベルの信号が出力される。
これにより、ナンドゲート３２４から"Ｈ"レベルの信号
が出力されるので、ナンドゲート３２９から"Ｈ"レベル
のサブワード活性化信号ＳＷＡＴ５が出力され、第５番
目のブロックに供給される。同様に、"Ｌ"レベルのブロ
ック選択信号ＢＳ５２２が供給されても、第３制御信号
ＴＨＩＣ２が"Ｌ"レベルのままでは、何等の変化もな
い。そして、第３制御信号ＴＨＩＣ２が"Ｈ"レベルに変
化すると、ブロック選択信号ＢＳ５２ ２が"Ｌ"レベルに
変化しているので、オアゲート３１４から"Ｌ"レベルの
信号が出力される。これにより、ナンドゲート３２４か
ら"Ｈ"レベルの信号が出力されるので、ナンドゲート３
２９から"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ５
が出力され、第５番目のブロックに供給される。同様
に、"Ｌ"レベルのブロック選択信号ＢＳ５３４が供給さ
れても、第３制御信号ＴＨＩＣ３が"Ｌ"レベルのままで
は、何等の変化もない。そして、第３制御信号ＴＨＩＣ
３が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
５３４が"Ｌ"レベルに変化しているので、オアゲート３
１５から"Ｌ"レベルの信号が出力される。これにより、
ナンドゲート３２４から"Ｈ"レベルの信号が出力される
ので、ナンドゲート３２９から"Ｈ"レベルのサブワード
活性化信号ＳＷＡＴ５が出力され、第５番目のブロック
に供給される。すなわち、８個の活性化信号生成回路２
０１〜２０８の中から"Ｌ"レベルのブロック選択信号Ｂ
Ｓ５１１、ＢＳ５２２、あるいはＢＳ５３４のいずれか
によって当該活性化信号生成回路２０５が選択された
後、第３制御信号ＴＨＩＣ１、ＴＨＩＣ２、あるいはＴ
ＨＩＣ３のいずれかが"Ｈ"レベルに変化するタイミング
で"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ５が出力
され、第５番目のブロックに供給される。また、テスト
時には、まず、テストクロックＴＣＫが供給され、その
第５番目の立ち上がりでブロック強制活性化信号ＢＦＡ
Ｔ５が"Ｈ"レベルに立ち上がった後、テストクロックＴ
ＣＫの第５番目の立ち下がりでＳＲラッチ３３０の出力
信号が"Ｌ"レベルに変化するので、ブロック選択信号Ｂ
Ｓ５１１、ＢＳ５２２並びにＢＳ５３４及び第３制御信
号ＴＨＩＣ１〜ＴＨＩＣ３の供給の有無にかかわらず、
テストクロックＴＣＫが第５番目に立ち下がるタイミン
グで"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ５が出
力される。
【００８３】また、ブロック選択信号生成回路１８５か
らブロック選択信号ＢＳ５１１、ＢＳ５２２及びＢＳ
５３４がいずれも"Ｈ"レベルで供給されると共に、第１
〜第３番目のバンクに２種類のＳＡ活性化信号ＳＡＡＴ
１及びＳＡＡＴ２を出力するタイミングを制御する２種
類の第４制御信号ＦＯＲＣ１１〜ＦＯＲＣ１３及びＦＯ
ＲＣ２１〜ＦＯＲＣ２３がＬ"レベルで供給されている
状態では、オアゲート３１６〜３２１のいずれからも"
Ｈ"レベルの信号が出力されている。したがって、"Ｈ"
レベルの容量モード信号ＣＭ８が供給された場合には、
この状態では、アンドゲート３３１及び３３２から共
に"Ｌ"レベルのＳＡ活性化信号ＳＡＡＴ１５及びＳＡＡ
Ｔ２５が出力される。次に、"Ｌ"レベルのブロック選択
信号ＢＳ５が供給されても、第４制御信号ＦＯＲＣ１１
及びＦＯＲＣ２１が共に"Ｌ"レベルのままでは、何等の
変化もない。そして、まず、第４制御信号ＦＯＲＣ１１
が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
５が"Ｌ"レベルに変化しているので、オアゲート３１６
から"Ｌ"レベルの信号が出力される。これにより、ナン
ドゲート３２５から"Ｈ"レベルの信号が出力されるの
で、ナンドゲート３３１から"Ｈ"レベルのＳＡ活性化信
号ＳＡＡＴ１５が出力され、第５番目のブロックに供給
される。続いて、第４制御信号ＦＯＲＣ２１が"Ｈ"レベ
ルに変化すると、ブロック選択信号ＢＳ５１１が"Ｌ"レ
ベルに変化しているので、オアゲート３１９から"Ｌ"レ
ベルの信号が出力される。これにより、ナンドゲート３
２６から"Ｈ"レベルの信号が出力されるので、ナンドゲ
ート３３２から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ
２５が出力され、第５番目のブロックに供給される。
【００８４】同様に、"Ｌ"レベルのブロック選択信号Ｂ
Ｓ５２２が供給されても、第４制御信号ＦＯＲＣ１２及
びＦＯＲＣ２２が共に"Ｌ"レベルのままでは、何等の変
化もない。そして、まず、第４制御信号ＦＯＲＣ
１２が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
５２２が"Ｌ"レベルに変化しているので、オアゲート３
１７から"Ｌ"レベルの信号が出力される。これにより、
ナンドゲート３２５から"Ｈ"レベルの信号が出力される
ので、ナンドゲート３３１から"Ｈ"レベルのＳＡ活性化
信号ＳＡＡＴ１５が出力され、第５番目のブロックに供
給される。続いて、第４制御信号ＦＯＲＣ２２が"Ｈ"レ
ベルに変化すると、ブロック選択信号ＢＳ５２ ２が"Ｌ"
レベルに変化しているので、オアゲート３２０から"Ｌ"
レベルの信号が出力される。これにより、ナンドゲート
３２６から"Ｈ"レベルの信号が出力されるので、ナンド
ゲート３３２から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ
２５が出力され、第５番目のブロックに供給される。
【００８５】同様に、"Ｌ"レベルのブロック選択信号Ｂ
Ｓ５３４が供給されても、第４制御信号ＦＯＲＣ１３及
びＦＯＲＣ２３が共に"Ｌ"レベルのままでは、何等の変
化もない。そして、まず、第４制御信号ＦＯＲＣ
１３が"Ｈ"レベルに変化すると、ブロック選択信号ＢＳ
５３４が"Ｌ"レベルに変化しているので、オアゲート３
１８から"Ｌ"レベルの信号が出力される。これにより、
ナンドゲート３２５から"Ｈ"レベルの信号が出力される
ので、ナンドゲート３３１から"Ｈ"レベルのＳＡ活性化
信号ＳＡＡＴ１５が出力され、第５番目のブロックに供
給される。続いて、第４制御信号ＦＯＲＣ２３が"Ｈ"レ
ベルに変化すると、ブロック選択信号ＢＳ５３ ４が"Ｌ"
レベルに変化しているので、オアゲート３２１から"Ｌ"
レベルの信号が出力される。これにより、ナンドゲート
３２６から"Ｈ"レベルの信号が出力されるので、ナンド
ゲート３３２から"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ
２５が出力され、第５番目のブロックに供給される。す
なわち、８個の活性化信号生成回路２０１〜２０８の中
から"Ｌ"レベルのブロック選択信号ＢＳ５１１、ＢＳ
５２２、あるいはＢＳ５３４のいずれかによって当該活
性化信号生成回路２０５が選択された後、第４制御信号
ＦＯＲＣ１１及びＦＯＲＣ２１、第４制御信号ＦＯＲＣ
１２及びＦＯＲＣ２２、あるいは第４制御信号ＦＯＲＣ
１３及びＦＯＲＣ２３が順次"Ｈ"レベルに変化するタイ
ミングで"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１５及び
ＳＡＡＴ２５が順次出力される。
【００８６】ブロック活性化部１６６は、図２６に示す
ように、ブロック選択信号生成回路１８６と、行アドレ
スラッチ信号生成回路１９６と、活性化信号生成回路２
０６とから構成されている。ブロック選択信号生成回路
１８６は、リフレッシュ・デコーダ１５から供給される
活性化指定信号ＡＴＤ２、ＡＴＤ４並びにＡＴＤ
１２と、制御回路３から供給されるラッチ信号ＬＴ１〜
ＬＴ３、反転ラッチ信号／ＬＴ１〜／ＬＴ３、リフレッ
シュモード信号ＲＭ０５、バンクモード信号ＢＭ１、Ｂ
Ｍ２、ＢＭ４、及び容量モード信号ＣＭ８とに基づい
て、メモリブロック１が１個のバンクで構成されている
場合に当該バンクに属する全体で第６番目のブロックを
活性化するブロック選択信号ＢＳ６１１、メモリブロッ
ク１が２個のバンクで構成されている場合に第２番目の
バンクに属する全体で第６番目のブロックを活性化する
ブロック選択信号ＢＳ６２２、あるいはメモリブロック
１が４個のバンクで構成されている場合に第３番目のバ
ンクに属する全体で第６番目のブロックを活性化するブ
ロック選択信号ＢＳ６３４のいずれかを生成する。
【００８７】ここで、図２７にブロック選択信号生成回
路１８６の構成の一例を示す。この図において、図２３
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示すブロック選択信号生成回路１
８６においては、図２３に示す活性化指定信号ＡＴ
Ｄ１、ＡＴＤ３並びにＡＴＤ７が入力される代わりに、
活性化指定信号ＡＴＤ２、ＡＴＤ４並びにＡＴＤ１２が
新たに入力され、ブロック選択信号ＢＳ５１１、ＢＳ
５２２、あるいはＢＳ５３４のいずれかが出力される代
わりに、ブロック選択信号ＢＳ６１１、ＢＳ６２２、あ
るいはＢＳ６３４のいずれかが新たに出力される。すな
わち、ブロック選択信号生成回路１８５とブロック選択
信号生成回路１８６とは、入出力される信号が異なる以
外は構成は同一であるので、その説明を省略する。
【００８８】次に、図２６に示す行アドレスラッチ信号
生成回路１９６は、制御回路３から供給される第１制御
信号ＦＩＲＣ１〜ＦＩＲＣ３、テストモード信号ＴＭ、
ブロック強制活性化信号ＢＦＡＴ６及び容量モード信号
ＣＭ８と、ブロック選択信号生成回路１８６から供給さ
れるブロック選択信号ＢＳ６１１、ＢＳ６２２並びにＢ
Ｓ６３４とに基づいて、行デコーダ１０がデコードした
行アドレスを一時保持する（図３参照）ための行アドレ
スラッチ信号ＲＬＴ６を生成して第６番目のブロックに
供給する。ここで、図２８に行アドレスラッチ信号生成
回路１９６の構成の一例を示す。この図において、図２
４の各部に対応する部分には同一の符号を付け、その説
明を省略する。この図に示す行アドレスラッチ信号生成
回路１９６においては、図２４に示すブロック選択信号
ＢＳ５１１、ＢＳ５２２並びにＢＳ５３４及びブロック
強制活性化信号ＢＦＡＴ５が入力される代わりに、ブロ
ック選択信号生成回路１８６からブロック選択信号ＢＳ
６１１、ＢＳ６２２並びにＢＳ６３４が新たに入力され
ると共に、制御回路３からブロック強制活性化信号ＢＦ
ＡＴ６が新たに入力され、行アドレスラッチ信号ＲＬＴ
５が出力される代わりに、行アドレスラッチ信号ＲＬＴ
６が新たに出力される。すなわち、行アドレスラッチ信
号生成回路１９５と行アドレスラッチ信号生成回路１９
６とは、入出力される信号が異なる以外は構成は同一で
ある。したがって、８個の行アドレスラッチ信号生成回
路１９１〜１９８の中から"Ｌ"レベルのブロック選択信
号ブロック選択信号ＢＳ６１１、ＢＳ６２２、あるいは
ＢＳ６３４のいずれかによって当該行アドレスラッチ信
号生成回路１９６が選択された後、第１制御信号ＦＩＲ
Ｃ１〜ＦＩＲＣ３が"Ｈ"レベルに変化するタイミング
で"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ６が出力さ
れ、第６番目のブロックに供給される。また、テスト時
には、テストモード信号ＴＭが"Ｈ"レベルに変化するの
で、ブロック選択信号ＢＳ６１１、ＢＳ６２２並びにＢ
Ｓ６３４及び第１制御信号ＦＩＲＣ１〜ＦＩＲＣ３の供
給の有無にかかわらず、ブロック強制活性化信号ＢＦＡ
Ｔ６が"Ｈ"レベルに変化するタイミングで"Ｈ"レベルの
行アドレスラッチ信号ＲＬＴ６が出力される。
【００８９】また、図２６に示す活性化信号生成回路２
０６は、制御回路３から供給される第２制御信号ＳＥＣ
Ｃ１〜ＳＥＣＣ３、第３制御信号ＴＨＩＣ１〜ＴＨＩＣ
３、第４制御信号ＦＯＲＣ１１〜ＦＯＲＣ１３並びにＦ
ＯＲＣ２１〜ＦＯＲＣ２３、テストモード信号ＴＭ、テ
ストクロックＴＣＫ、ブロック強制活性化信号ＢＦＡＴ
６及び容量モード信号ＣＭ８と、ブロック選択信号生成
回路１８６から供給されるブロック選択信号Ｂ
Ｓ６１１、ＢＳ６２２並びにＢＳ６３４とに基づいて、
メモリブロック１を構成する第６番目のブロックを構成
するＭＣＡのサブワード線を活性化するサブワード活性
化信号ＳＷＡＴ６と、メモリブロック１を構成する第６
番目のブロックを構成する２個のＳＡを活性化する２種
類のＳＡ活性化信号ＳＡＡＴ１６、ＳＡＡＴ２６と、行
デコーダ１０がメインワード活性化信号ＭＷＡＴを出力
するタイミングを制御するメインワードタイミング制御
信号ＭＴＣ ６とを生成して第６番目のブロックに供給す
る。
【００９０】ここで、図２９に活性化信号生成回路２０
６の構成の一例を示す。この図において、図２５の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この図に示す活性化信号生成回路２０６において
は、図２５に示すブロック選択信号ＢＳ５１１、ＢＳ
５２２並びにＢＳ５３４及びブロック強制活性化信号Ｂ
ＦＡＴ５が入力される代わりに、ブロック選択信号生成
回路１８６からブロック選択信号ＢＳ６１１、ＢＳ
６２２並びにＢＳ６３４が新たに入力されると共に、制
御回路３からブロック強制活性化信号ＢＦＡＴ６が新た
に入力され、サブワード活性化信号ＳＷＡＴ５、ＳＡ活
性化信号ＳＡＡＴ１５、ＳＡＡＴ２５、メインワードタ
イミング制御信号ＭＴＣ５が出力される代わりに、サブ
ワード活性化信号ＳＷＡＴ６、ＳＡ活性化信号ＳＡＡＴ
１６、ＳＡＡＴ２６及びメインワードタイミング制御信
号ＭＴＣ６が新たに出力される。すなわち、活性化信号
生成回路２０５と活性化信号生成回路２０６とは、入出
力される信号が異なる以外は構成は同一である。したが
って、８個の活性化信号生成回路２０１〜２０８の中か
ら"Ｌ"レベルのブロック選択信号ＢＳ６１１、ＢＳ
６２２、あるいはＢＳ６３４のいずれかによって当該活
性化信号生成回路２０６が選択された後、第２制御信号
ＳＥＣＣ１、ＳＥＣＣ２、あるいはＳＥＣＣ３のいずれ
かが"Ｈ"レベルに変化するタイミングで"Ｈ"レベルのメ
インワードタイミング制御信号ＭＴＣ６が出力され、第
６番目のブロックに供給される。また、テスト時には、
テストモード信号ＴＭが"Ｈ"レベルに変化するので、ブ
ロック選択信号ＢＳ６１１、ＢＳ６２２並びにＢＳ
６３４４及び第２制御信号ＳＥＣＣ１〜ＳＥＣＣ３の供
給の有無にかかわらず、ブロック強制活性化信号ＢＦＡ
Ｔ６が"Ｈ"レベルに変化するタイミングで"Ｈ"レベルの
メインワードタイミング制御信号ＭＴＣ６が出力され
る。
【００９１】また、８個の活性化信号生成回路２０１〜
２０８の中から"Ｌ"レベルのブロック選択信号ＢＳ
６１１、ＢＳ６２２、あるいはＢＳ６３４のいずれかに
よって当該活性化信号生成回路２０６が選択された後、
第３制御信号ＴＨＩＣ１、ＴＨＩＣ２、あるいはＴＨＩ
Ｃ３のいずれかが"Ｈ"レベルに変化するタイミングで"
Ｈ"レベルのサブワード活性化信号ＳＷＡＴ６が出力さ
れ、第６番目のブロックに供給される。また、テスト時
には、まず、テストクロックＴＣＫが供給され、その第
６番目の立ち上がりでブロック強制活性化信号ＢＦＡＴ
６が"Ｈ"レベルに立ち上がった後、テストクロックＴＣ
Ｋの第６番目の立ち下がりでＳＲラッチ３３０の出力信
号が"Ｌ"レベルに変化するので、ブロック選択信号ＢＳ
６１１、ＢＳ６２２並びにＢＳ６３４及び第３制御信号
ＴＨＩＣ１〜ＴＨＩＣ３の供給の有無にかかわらず、テ
ストクロックＴＣＫが第６番目に立ち下がるタイミング
で"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ６が出力
される。また、８個の活性化信号生成回路２０１〜２０
８の中から"Ｌ"レベルのブロック選択信号ＢＳ６１１、
ＢＳ６２２、あるいはＢＳ６３４のいずれかによって当
該活性化信号生成回路２０６が選択された後、第４制御
信号ＦＯＲＣ１１及びＦＯＲＣ２１、第４制御信号ＦＯ
ＲＣ１２及びＦＯＲＣ２２、あるいは第４制御信号ＦＯ
ＲＣ１３及びＦＯＲＣ２３が順次"Ｈ"レベルに変化する
タイミングで"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１６
及びＳＡＡＴ２６が順次出力される。
【００９２】ブロック活性化部１６７は、図３０に示す
ように、ブロック選択信号生成回路１８７と、行アドレ
スラッチ信号生成回路１９７と、活性化信号生成回路２
０７とから構成されている。ブロック選択信号生成回路
１８７は、リフレッシュ・デコーダ１５から供給される
活性化指定信号ＡＴＤ１、ＡＴＤ５並びにＡＴＤ
１３と、制御回路３から供給されるラッチ信号ＬＴ１、
ＬＴ２、ＬＴ４、反転ラッチ信号／ＬＴ１、／ＬＴ ２、
／ＬＴ４、リフレッシュモード信号ＲＭ０５、バンクモ
ード信号ＢＭ１、ＢＭ２、ＢＭ４、及び容量モード信号
ＣＭ８とに基づいて、メモリブロック１が１個のバンク
で構成されている場合に当該バンクに属する全体で第７
番目のブロックを活性化するブロック選択信号ＢＳ
７１１、メモリブロック１が２個のバンクで構成されて
いる場合に第２番目のバンクに属する全体で第７番目の
ブロックを活性化するブロック選択信号ＢＳ７２２、あ
るいはメモリブロック１が４個のバンクで構成されてい
る場合に第４番目のバンクに属する全体で第７番目のブ
ロックを活性化するブロック選択信号ＢＳ７４４のいず
れかを生成する。
【００９３】ここで、図３１にブロック選択信号生成回
路１８７の構成の一例を示す。この図において、図２３
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示すブロック選択信号生成回路１
８７においては、図２３に示す活性化指定信号ＡＴＤ３
並びにＡＴＤ７、ラッチ信号ＬＴ３及び反転ラッチ信号
／ＬＴ３が入力される代わりに、活性化指定信号ＡＴＤ
５並びにＡＴＤ１３、ラッチ信号ＬＴ４及び反転ラッチ
信号／ＬＴ４が新たに入力され、ブロック選択信号ＢＳ
５１１、ＢＳ５２２、あるいはＢＳ５３４のいずれかが
出力される代わりに、ブロック選択信号ＢＳ７１１、Ｂ
Ｓ７２２、あるいはＢＳ７４４のいずれかが新たに出力
される。すなわち、ブロック選択信号生成回路１８５と
ブロック選択信号生成回路１８７とは、入出力される信
号が異なる以外は構成は同一であるので、その説明を省
略する。
【００９４】次に、図３０に示す行アドレスラッチ信号
生成回路１９７は、制御回路３から供給される第１制御
信号ＦＩＲＣ１、ＦＩＲＣ２、ＦＩＲＣ４、テストモー
ド信号ＴＭ、ブロック強制活性化信号ＢＦＡＴ７及び容
量モード信号ＣＭ８と、ブロック選択信号生成回路１８
７から供給されるブロック選択信号ＢＳ７１１、ＢＳ
７２２並びにＢＳ７４４とに基づいて、行デコーダ１０
がデコードした行アドレスを一時保持する（図３参照）
ための行アドレスラッチ信号ＲＬＴ７を生成して第７番
目のブロックに供給する。ここで、図３２に行アドレス
ラッチ信号生成回路１９７の構成の一例を示す。この図
において、図２４の各部に対応する部分には同一の符号
を付け、その説明を省略する。この図に示す行アドレス
ラッチ信号生成回路１９７においては、図２４に示すブ
ロック選択信号ＢＳ５１１、ＢＳ５２２並びにＢＳ
５３４及びブロック強制活性化信号ＢＦＡＴ５が入力さ
れる代わりに、ブロック選択信号生成回路１８７からブ
ロック選択信号ＢＳ７１１、ＢＳ７２２並びにＢＳ
７４４が新たに入力されると共に、制御回路３からブロ
ック強制活性化信号ＢＦＡＴ７が新たに入力され、行ア
ドレスラッチ信号ＲＬＴ５が出力される代わりに、行ア
ドレスラッチ信号ＲＬＴ７が新たに出力される。すなわ
ち、行アドレスラッチ信号生成回路１９５と行アドレス
ラッチ信号生成回路１９７とは、入出力される信号が異
なる以外は構成は同一である。したがって、８個の行ア
ドレスラッチ信号生成回路１９１〜１９８の中から"Ｌ"
レベルのブロック選択信号ブロック選択信号Ｂ
Ｓ７１１、ＢＳ７２２、あるいはＢＳ７４４のいずれか
によって当該行アドレスラッチ信号生成回路１９７が選
択された後、第１制御信号ＦＩＲＣ１、ＦＩＲＣ２、あ
るいはＦＩＲＣ４が"Ｈ"レベルに変化するタイミング
で"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ７が出力さ
れ、第７番目のブロックに供給される。また、テスト時
には、テストモード信号ＴＭが"Ｈ"レベルに変化するの
で、ブロック選択信号ＢＳ７１１、ＢＳ７２２並びにＢ
Ｓ７４４及び第１制御信号ＦＩＲＣ１、ＦＩＲＣ２並び
にＦＩＲＣ４の供給の有無にかかわらず、ブロック強制
活性化信号ＢＦＡＴ７が"Ｈ"レベルに変化するタイミン
グで"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ７が出力
される。
【００９５】また、図３０に示す活性化信号生成回路２
０７は、制御回路３から供給される第２制御信号ＳＥＣ
Ｃ１、ＳＥＣＣ２、ＳＥＣＣ４、第３制御信号ＴＨＩＣ
１、ＴＨＩＣ２、ＴＨＩＣ４、第４制御信号ＦＯＲＣ
１１、ＦＯＲＣ１２、ＦＯＲＣ １４、ＦＯＲＣ２１、Ｆ
ＯＲＣ２２、ＦＯＲＣ２４、テストモード信号ＴＭ、テ
ストクロックＴＣＫ、ブロック強制活性化信号ＢＦＡＴ
７及び容量モード信号ＣＭ８と、ブロック選択信号生成
回路１８７から供給されるブロック選択信号Ｂ
Ｓ ７１１、ＢＳ７２２並びにＢＳ７４４とに基づいて、
メモリブロック１を構成する第７番目のブロックを構成
するＭＣＡのサブワード線を活性化するサブワード活性
化信号ＳＷＡＴ７と、メモリブロック１を構成する第７
番目のブロックを構成する２個のＳＡを活性化する２種
類のＳＡ活性化信号ＳＡＡＴ１７、ＳＡＡＴ ２７と、行
デコーダ１０がメインワード活性化信号ＭＷＡＴを出力
するタイミングを制御するメインワードタイミング制御
信号ＭＴＣ７とを生成して第７番目のブロックに供給す
る。
【００９６】ここで、図３３に活性化信号生成回路２０
７の構成の一例を示す。この図において、図２５の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この図に示す活性化信号生成回路２０７において
は、図２５に示すブロック選択信号ＢＳ５１１、ＢＳ
５２２並びにＢＳ５３４、第２制御信号ＳＥＣＣ３、第
３制御信号ＴＨＩＣ３、第４制御信号ＦＯＲＣ１３、Ｆ
ＯＲＣ２３及びブロック強制活性化信号ＢＦＡＴ５が入
力される代わりに、ブロック選択信号生成回路１８７か
らブロック選択信号ＢＳ７１１、ＢＳ７２２並びにＢＳ
７４４が新たに入力されると共に、制御回路３から第２
制御信号ＳＥＣＣ４、第３制御信号ＴＨＩＣ４、第４制
御信号ＦＯＲＣ１４、ＦＯＲＣ２４及びブロック強制活
性化信号ＢＦＡＴ７が新たに入力され、サブワード活性
化信号ＳＷＡＴ５、ＳＡ活性化信号ＳＡＡＴ１５、ＳＡ
ＡＴ２５、メインワードタイミング制御信号ＭＴＣ５が
出力される代わりに、サブワード活性化信号ＳＷＡ
Ｔ７、ＳＡ活性化信号ＳＡＡＴ１ ７、ＳＡＡＴ２７及び
メインワードタイミング制御信号ＭＴＣ７が新たに出力
される。すなわち、活性化信号生成回路２０５と活性化
信号生成回路２０７とは、入出力される信号が異なる以
外は構成は同一である。したがって、８個の活性化信号
生成回路２０１〜２０８の中から"Ｌ"レベルのブロック
選択信号ＢＳ７１１、ＢＳ７２２、あるいはＢＳ７４４
のいずれかによって当該活性化信号生成回路２０７が選
択された後、第２制御信号ＳＥＣＣ１、ＳＥＣＣ２、あ
るいはＳＥＣＣ４のいずれかが"Ｈ"レベルに変化するタ
イミングで"Ｈ"レベルのメインワードタイミング制御信
号ＭＴＣ７が出力され、第７番目のブロックに供給され
る。また、テスト時には、テストモード信号ＴＭが"Ｈ"
レベルに変化するので、ブロック選択信号ＢＳ７１１、
ＢＳ７２２並びにＢＳ７４４及び第２制御信号ＳＥＣＣ
１、ＳＥＣＣ２並びにＳＥＣＣ４の供給の有無にかかわ
らず、ブロック強制活性化信号ＢＦＡＴ７が"Ｈ"レベル
に変化するタイミングで"Ｈ"レベルのメインワードタイ
ミング制御信号ＭＴＣ７が出力される。
【００９７】また、８個の活性化信号生成回路２０１〜
２０８の中から"Ｌ"レベルのブロック選択信号ＢＳ
７１１、ＢＳ７２２、あるいはＢＳ７４４のいずれかに
よって当該活性化信号生成回路２０７が選択された後、
第３制御信号ＴＨＩＣ１、ＴＨＩＣ２、あるいはＴＨＩ
Ｃ４のいずれかが"Ｈ"レベルに変化するタイミングで"
Ｈ"レベルのサブワード活性化信号ＳＷＡＴ７が出力さ
れ、第７番目のブロックに供給される。また、テスト時
には、まず、テストクロックＴＣＫが供給され、その第
７番目の立ち上がりでブロック強制活性化信号ＢＦＡＴ
７が"Ｈ"レベルに立ち上がった後、テストクロックＴＣ
Ｋの第７番目の立ち下がりでＳＲラッチ３３０の出力信
号が"Ｌ"レベルに変化するので、ブロック選択信号ＢＳ
７１１、ＢＳ７２２並びにＢＳ７４４及び第３制御信号
ＴＨＩＣ１、ＴＨＩＣ２並びにＴＨＩＣ４の供給の有無
にかかわらず、テストクロックＴＣＫが第７番目に立ち
下がるタイミングで"Ｈ"レベルのサブワード活性化信号
ＳＷＡＴ７が出力される。また、８個の活性化信号生成
回路２０１〜２０８の中から"Ｌ"レベルのブロック選択
信号ＢＳ７１１、ＢＳ７２２、あるいはＢＳ７４４のい
ずれかによって当該活性化信号生成回路２０７が選択さ
れた後、第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１、
第４制御信号ＦＯＲＣ１２及びＦＯＲＣ２２、あるいは
第４制御信号ＦＯＲＣ１４及びＦＯＲＣ２４が順次"Ｈ"
レベルに変化するタイミングで"Ｈ"レベルのＳＡ活性化
信号ＳＡＡＴ１７及びＳＡＡＴ２７が順次出力される。
【００９８】ブロック活性化部１６８は、図３４に示す
ように、ブロック選択信号生成回路１８８と、行アドレ
スラッチ信号生成回路１９８と、活性化信号生成回路２
０８とから構成されている。ブロック選択信号生成回路
１８８は、リフレッシュ・デコーダ１５から供給される
活性化指定信号ＡＴＤ２、ＡＴＤ６並びにＡＴＤ
１４と、制御回路３から供給されるラッチ信号ＬＴ１、
ＬＴ２、ＬＴ４、反転ラッチ信号／ＬＴ１、／ＬＴ ２、
／ＬＴ４、リフレッシュモード信号ＲＭ０５、バンクモ
ード信号ＢＭ１、ＢＭ２、ＢＭ４、及び容量モード信号
ＣＭ８とに基づいて、メモリブロック１が１個のバンク
で構成されている場合に当該バンクに属する全体で第８
番目のブロックを活性化するブロック選択信号ＢＳ
８１１、メモリブロック１が２個のバンクで構成されて
いる場合に第２番目のバンクに属する全体で第８番目の
ブロックを活性化するブロック選択信号ＢＳ８２２、あ
るいはメモリブロック１が４個のバンクで構成されてい
る場合に第４番目のバンクに属する全体で第８番目のブ
ロックを活性化するブロック選択信号ＢＳ８４４のいず
れかを生成する。
【００９９】ここで、図３５にブロック選択信号生成回
路１８８の構成の一例を示す。この図において、図２３
の各部に対応する部分には同一の符号を付け、その説明
を省略する。この図に示すブロック選択信号生成回路１
８８においては、図２３に示す活性化指定信号ＡＴ
Ｄ１、ＡＴＤ３並びにＡＴＤ７、ラッチ信号ＬＴ３及び
反転ラッチ信号／ＬＴ３が入力される代わりに、活性化
指定信号ＡＴＤ２、ＡＴＤ ６並びにＡＴＤ１４、ラッチ
信号ＬＴ４及び反転ラッチ信号／ＬＴ４が新たに入力さ
れ、ブロック選択信号ＢＳ５１１、ＢＳ５２２、あるい
はＢＳ５３４のいずれかが出力される代わりに、ブロッ
ク選択信号ＢＳ８１１、ＢＳ８２２、あるいはＢＳ
８４４のいずれかが新たに出力される。すなわち、ブロ
ック選択信号生成回路１８５とブロック選択信号生成回
路１８８とは、入出力される信号が異なる以外は構成は
同一であるので、その説明を省略する。
【０１００】次に、図３４に示す行アドレスラッチ信号
生成回路１９８は、制御回路３から供給される第１制御
信号ＦＩＲＣ１、ＦＩＲＣ２、ＦＩＲＣ４、テストモー
ド信号ＴＭ、ブロック強制活性化信号ＢＦＡＴ８及び容
量モード信号ＣＭ８と、ブロック選択信号生成回路１８
８から供給されるブロック選択信号ＢＳ８１１、ＢＳ
８２２並びにＢＳ８４４とに基づいて、行デコーダ１０
がデコードした行アドレスを一時保持する（図３参照）
ための行アドレスラッチ信号ＲＬＴ８を生成して第８番
目のブロックに供給する。ここで、図３６に行アドレス
ラッチ信号生成回路１９８の構成の一例を示す。この図
において、図２４の各部に対応する部分には同一の符号
を付け、その説明を省略する。この図に示す行アドレス
ラッチ信号生成回路１９８においては、図２４に示すブ
ロック選択信号ＢＳ５１１、ＢＳ５２２並びにＢＳ
５３４及びブロック強制活性化信号ＢＦＡＴ５が入力さ
れる代わりに、ブロック選択信号生成回路１８８からブ
ロック選択信号ＢＳ８１１、ＢＳ８２２並びにＢＳ
８４４が新たに入力されると共に、制御回路３からブロ
ック強制活性化信号ＢＦＡＴ８が新たに入力され、行ア
ドレスラッチ信号ＲＬＴ５が出力される代わりに、行ア
ドレスラッチ信号ＲＬＴ８が新たに出力される。すなわ
ち、行アドレスラッチ信号生成回路１９５と行アドレス
ラッチ信号生成回路１９８とは、入出力される信号が異
なる以外は構成は同一である。したがって、８個の行ア
ドレスラッチ信号生成回路１９１〜１９８の中から"Ｌ"
レベルのブロック選択信号ブロック選択信号Ｂ
Ｓ８１１、ＢＳ８２２、あるいはＢＳ８４４のいずれか
によって当該行アドレスラッチ信号生成回路１９８が選
択された後、第１制御信号ＦＩＲＣ１、ＦＩＲＣ２、あ
るいはＦＩＲＣ４が"Ｈ"レベルに変化するタイミング
で"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ８が出力さ
れ、第８番目のブロックに供給される。また、テスト時
には、テストモード信号ＴＭが"Ｈ"レベルに変化するの
で、ブロック選択信号ＢＳ８１１、ＢＳ８２２並びにＢ
Ｓ８４４及び第１制御信号ＦＩＲＣ１、ＦＩＲＣ２並び
にＦＩＲＣ４の供給の有無にかかわらず、ブロック強制
活性化信号ＢＦＡＴ８が"Ｈ"レベルに変化するタイミン
グで"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ８が出力
される。
【０１０１】また、図３４に示す活性化信号生成回路２
０８は、制御回路３から供給される第２制御信号ＳＥＣ
Ｃ１、ＳＥＣＣ２、ＳＥＣＣ４、第３制御信号ＴＨＩＣ
１、ＴＨＩＣ２、ＴＨＩＣ４、第４制御信号ＦＯＲＣ
１１、ＦＯＲＣ１２、ＦＯＲＣ １４、ＦＯＲＣ２１、Ｆ
ＯＲＣ２２、ＦＯＲＣ２４、テストモード信号ＴＭ、テ
ストクロックＴＣＫ、ブロック強制活性化信号ＢＦＡＴ
８及び容量モード信号ＣＭ８と、ブロック選択信号生成
回路１８８から供給されるブロック選択信号Ｂ
Ｓ ８１１、ＢＳ８２２並びにＢＳ８４４とに基づいて、
メモリブロック１を構成する第８番目のブロックを構成
するＭＣＡのサブワード線を活性化するサブワード活性
化信号ＳＷＡＴ８と、メモリブロック１を構成する第８
番目のブロックを構成する２個のＳＡを活性化する２種
類のＳＡ活性化信号ＳＡＡＴ１８、ＳＡＡＴ ２８と、行
デコーダ１０がメインワード活性化信号ＭＷＡＴを出力
するタイミングを制御するメインワードタイミング制御
信号ＭＴＣ８とを生成して第８番目のブロックに供給す
る。
【０１０２】ここで、図３７に活性化信号生成回路２０
８の構成の一例を示す。この図において、図２５の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この図に示す活性化信号生成回路２０８において
は、図２５に示すブロック選択信号ＢＳ５１１、ＢＳ
５２２並びにＢＳ５３４、第２制御信号ＳＥＣＣ３、第
３制御信号ＴＨＩＣ３、第４制御信号ＦＯＲＣ１３、Ｆ
ＯＲＣ２３及びブロック強制活性化信号ＢＦＡＴ５が入
力される代わりに、ブロック選択信号生成回路１８８か
らブロック選択信号ＢＳ８１１、ＢＳ８２２並びにＢＳ
８４４が新たに入力されると共に、制御回路３から第２
制御信号ＳＥＣＣ４、第３制御信号ＴＨＩＣ４、第４制
御信号ＦＯＲＣ１４、ＦＯＲＣ２４及びブロック強制活
性化信号ＢＦＡＴ８が新たに入力され、サブワード活性
化信号ＳＷＡＴ５、ＳＡ活性化信号ＳＡＡＴ１５、ＳＡ
ＡＴ２５、メインワードタイミング制御信号ＭＴＣ５が
出力される代わりに、サブワード活性化信号ＳＷＡ
Ｔ８、ＳＡ活性化信号ＳＡＡＴ１ ８、ＳＡＡＴ２８及び
メインワードタイミング制御信号ＭＴＣ８が新たに出力
される。すなわち、活性化信号生成回路２０５と活性化
信号生成回路２０８とは、入出力される信号が異なる以
外は構成は同一である。したがって、８個の活性化信号
生成回路２０１〜２０８の中から"Ｌ"レベルのブロック
選択信号ＢＳ８１１、ＢＳ８２２、あるいはＢＳ８４４
のいずれかによって当該活性化信号生成回路２０８が選
択された後、第２制御信号ＳＥＣＣ１、ＳＥＣＣ２、あ
るいはＳＥＣＣ４のいずれかが"Ｈ"レベルに変化するタ
イミングで"Ｈ"レベルのメインワードタイミング制御信
号ＭＴＣ８が出力され、第８番目のブロックに供給され
る。また、テスト時には、テストモード信号ＴＭが"Ｈ"
レベルに変化するので、ブロック選択信号ＢＳ８１１、
ＢＳ８２２並びにＢＳ８４４及び第２制御信号ＳＥＣＣ
１、ＳＥＣＣ２並びにＳＥＣＣ４の供給の有無にかかわ
らず、ブロック強制活性化信号ＢＦＡＴ８が"Ｈ"レベル
に変化するタイミングで"Ｈ"レベルのメインワードタイ
ミング制御信号ＭＴＣ８が出力される。
【０１０３】また、８個の活性化信号生成回路２０１〜
２０８の中から"Ｌ"レベルのブロック選択信号ＢＳ
８１１、ＢＳ８２２、あるいはＢＳ８４４のいずれかに
よって当該活性化信号生成回路２０８が選択された後、
第３制御信号ＴＨＩＣ１、ＴＨＩＣ２、あるいはＴＨＩ
Ｃ４のいずれかが"Ｈ"レベルに変化するタイミングで"
Ｈ"レベルのサブワード活性化信号ＳＷＡＴ８が出力さ
れ、第８番目のブロックに供給される。また、テスト時
には、まず、テストクロックＴＣＫが供給され、その第
８番目の立ち上がりでブロック強制活性化信号ＢＦＡＴ
８が"Ｈ"レベルに立ち上がった後、テストクロックＴＣ
Ｋの第８番目の立ち下がりでＳＲラッチ３３０の出力信
号が"Ｌ"レベルに変化するので、ブロック選択信号ＢＳ
８１１、ＢＳ８２２並びにＢＳ８４４及び第３制御信号
ＴＨＩＣ１、ＴＨＩＣ２並びにＴＨＩＣ４の供給の有無
にかかわらず、テストクロックＴＣＫが第８番目に立ち
下がるタイミングで"Ｈ"レベルのサブワード活性化信号
ＳＷＡＴ８が出力される。また、８個の活性化信号生成
回路２０１〜２０８の中から"Ｌ"レベルのブロック選択
信号ＢＳ８１１、ＢＳ８２２、あるいはＢＳ８４４のい
ずれかによって当該活性化信号生成回路２０８が選択さ
れた後、第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１、
第４制御信号ＦＯＲＣ１２及びＦＯＲＣ２２、あるいは
第４制御信号ＦＯＲＣ１４及びＦＯＲＣ２４が順次"Ｈ"
レベルに変化するタイミングで"Ｈ"レベルのＳＡ活性化
信号ＳＡＡＴ１８及びＳＡＡＴ２８が順次出力される。
【０１０４】次に、上記構成のＤＲＡＭの動作につい
て、図３８〜図４５を参照して説明する。ＤＲＡＭの通
常動作の概略について、図３８を参照して説明する。制
御回路３は、システム設計者により設定された記憶容
量、バンク数、リフレッシュ数に応じた個数のラッチ信
号ＬＴ１〜ＬＴ４を"Ｈ"レベルに順次立ち上げる（図３
８（１）参照）と共に、対応する反転ラッチ信号／ＬＴ
を同時に"Ｌ"レベルに順次立ち下げる（図示略）ことに
より、各活性化部１６１〜１６８を構成する各ブロック
選択信号生成回路１８１〜１８８においてそれぞれ対応
するブロック選択信号ＢＳを反転する前の状態で一時保
持させる。続いて、制御回路３は、システム設計者によ
り設定された記憶容量、バンク数、リフレッシュ数に応
じた個数及び種類の第１制御信号ＦＩＲＣ１〜ＦＩＲＣ
４、第２制御信号ＳＥＣＣ１〜ＳＥＣＣ４、第３制御信
号ＴＨＩＣ１〜ＴＨＩＣ４、２種類の第４制御信号ＦＯ
ＲＣ１ １〜ＦＯＲＣ１４及びＦＯＲＣ２１〜ＦＯＲＣ
２４を順次"Ｈ"レベルに立ち上げる（図３８（２）〜
（６）参照）。
【０１０５】これにより、各ブロック選択信号生成回路
１８１〜１８８は、対応するラッチ信号ＬＴ１〜ＬＴ４
の立ち上がり及び反転ラッチ信号／ＬＴの立ち下がりに
応じてトランスファゲートがオフするので、トランスフ
ァゲートがオフしている間、ブロック選択信号ＢＳの反
転する前の状態を対応するラッチに保持している。した
がって、対応するブロック選択信号ＢＳが"Ｌ"レベルで
供給され、選択された各行アドレスラッチ信号生成回路
１９１〜１９８は、対応する第１制御信号ＦＩＲＣ１〜
ＦＩＲＣ４が"Ｈ"レベルの間（図３８（２）参照）、対
応する行アドレスラッチ信号ＲＬＴ１〜ＲＬＴ８（図３
８（７）参照）を生成した後、対応する行デコーダ群６
を構成する行デコーダ１０（図３参照）に供給する。同
様に、対応するブロック選択信号ＢＳが"Ｌ"レベルで供
給され、選択された各活性化信号生成回路２０１〜２０
８は、対応する第２制御信号ＳＥＣＣ１〜ＳＥＣＣ
４が"Ｈ"レベルの間（図３８（３）参照）、対応するメ
インワードタイミング制御信号ＭＴＣ１〜ＭＴＣ８（図
３８（８）参照）を生成した後、対応する行デコーダ群
６を構成する行デコーダ１０（図３参照）に供給し、対
応する第３制御信号ＴＨＩＣ１〜ＴＨＩＣ４が"Ｈ"レベ
ルの間（図３８（４）参照）、対応するサブワード活性
化信号ＳＷＡＴ１〜ＳＷＡＴ８（図３８（９）参照）を
生成した後、対応するＭＣＡのサブワード線に供給し、
対応する２種類の第４制御信号ＦＯＲＣ１１〜ＦＯＲＣ
１４及びＦＯＲＣ２１〜ＦＯＲＣ２４が"Ｈ"レベルの間
（図３８（５）及び（６）参照）、対応する２種類のＳ
Ａ活性化信号ＳＡＡＴ １１〜ＳＡＡＴ１８及びＳＡＡＴ
２１〜ＳＡＡＴ２８（図３８（１０）及び（１１）参
照）を生成した後、対応するブロックを構成する２個の
ＳＡに供給する。
【０１０６】次に、ＤＲＡＭの通常動作の詳細につい
て、図３９〜図４１を参照して説明する。まず、この例
では、システム設計者が記憶容量として８Ｍビット、バ
ンク数として４個、リフレッシュ数として１ｋ行を設定
しているので、制御回路３は、図３９（１）〜（３）に
示すように、容量モード信号ＣＭ８、バンクモード信号
ＢＭ４及びリフレッシュモード信号ＲＭ１０をすべて"
Ｈ"レベルで出力すると共に、容量モード信号ＣＭ２、
ＣＭ４、バンクモード信号ＢＭ１、ＢＭ２、リフレッシ
ュモード信号ＲＭ０５、ＲＭ２０、ＲＭ４０をすべて"
Ｌ"レベルで出力する（図示略）。また、制御回路３
は、リフレッシュ数として１ｋ行が設定されているの
で、活性化回路４に対し、外部から供給されたアドレス
ＡＤのうち、行アドレス上位ビットＲＡＤ１０及び反転
行アドレス上位ビット／ＲＡＤ１０を供給し、行アドレ
ス上位ビットＲＡＤ１１並びにＲＡＤ１２及び反転行ア
ドレス上位ビット／ＲＡＤ１１並びに／ＲＡＤ１２は供
給しない（図３９（４）〜（９）参照）。また、制御回
路３は、通常動作時であるので、テストモード信号ＴＭ
及びブロック強制活性化信号ＢＦＡＴ１〜ＢＦＡＴ
８を"Ｌ"レベルのままとし、テストクロックＴＣＫも供
給しない。
【０１０７】次に、制御回路３は、"Ｈ"レベルの反転行
アドレス上位ビット／ＲＡＤ１０が供給されてから所定
時間経過後、ラッチ信号ＬＴ１を"Ｈ"レベルに立ち上げ
る（図３９（１０）参照）と共に、反転ラッチ信号／Ｌ
Ｔ１を同時に"Ｌ"レベルに立ち下げる（図示略）。一
方、図５に示すリフレッシュ・デコーダ１５は、図示し
ないが、"Ｈ"レベルのリフレッシュモード信号ＲＭ１０
と、"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１０とに基づいて、活性化指定信号ＡＴＤ１を生成して
ブロック選択信号生成回路１８１、１８３、１８５及び
１８７に供給している。これにより、ブロック選択信号
生成回路１８１からはブロック選択信号ＢＳ １１４が"
Ｌ"レベルで出力され、ラッチ信号ＬＴ１が"Ｈ"レベル
である間、その状態を保持される（図示略）が、"Ｈ"レ
ベルのラッチ信号ＬＴ２〜ＬＴ４及び"Ｌ"レベルの反転
ラッチ信号／ＬＴ２〜ＬＴ４が供給されないので、ブロ
ック選択信号生成回路１８３、１８５及び１８７から
は、活性化指定信号ＡＴＤ１が供給されている間だけ、
すなわち、"Ｈ"レベルの反転行アドレス上位ビット／Ｒ
ＡＤ１０が供給されている間だけ、ブロック選択信号Ｂ
Ｓ３２４、ＢＳ５３４及びＢＳ７４４がそれぞれ"Ｌ"レ
ベルで出力される（図示略）。
【０１０８】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ１、第２制御信号ＳＥＣＣ１、第３
制御信号ＴＨＩＣ１、２種類の第４制御信号ＦＯＲＣ
１１及びＦＯＲＣ２１を順次"Ｈ"レベルに立ち上げ、所
定時間保持する（図３９（１４）、図４０（１）並びに
（１３）及び図４１（１）並びに（５）参照）。これに
より、行アドレスラッチ信号生成回路１９１は、第１制
御信号ＦＩＲＣ１が"Ｈ"レベルの間（図３９（１４）参
照）、"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ １（図
３９（１８）参照）を生成した後、対応する行デコーダ
群６を構成する行デコーダ１０（図３参照）に供給す
る。一方、行アドレスラッチ信号生成回路１９３、１９
５及び１９７は、"Ｈ"レベルの反転行アドレス上位ビッ
ト／ＲＡＤ１ ０が供給されている間だけ、"Ｌ"レベルの
ブロック選択信号ＢＳ３２４、ＢＳ５ ３４及びＢＳ
７４４がそれぞれ供給されているが、"Ｈ"レベルの第１
制御信号ＦＩＲＣ２〜ＦＩＲＣ４が供給されないの
で、"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ３、ＲＬ
Ｔ５及びＲＬＴ７を出力しない（図３９（２０）、（２
２）及び（２４）参照）。同様に、活性化信号生成回路
２０１は、第２制御信号ＳＥＣＣ１が"Ｈ"レベルの間
（図４０（１）参照）、メインワードタイミング制御信
号ＭＴＣ１（図４０（５）参照）を生成した後、対応す
る行デコーダ群６を構成する行デコーダ１０（図３参
照）に供給し、第３制御信号ＴＨＩＣ１が"Ｈ"レベルの
間（図４０（１３）参照）、サブワード活性化信号ＳＷ
ＡＴ１（図４０（１７）参照）を生成した後、対応する
ＭＣＡのサブワード線に供給し、対応する２種類の第４
制御信号ＦＯＲＣ１１及びＦＯＲＣ２１が"Ｈ"レベルの
間（図４１（１）及び（５）参照）、２種類のＳＡ活性
化信号ＳＡＡＴ１１及びＳＡＡＴ２１（図４１（９）及
び（１７）参照）を生成した後、図２に示すバンク７１
に属する全体で第１番目のブロックを構成する２個のＳ
Ａ９１１及び９１２に供給する。一方、活性化信号生成
回路２０３、２０５及び２０７は、"Ｈ"レベルの反転行
アドレス上位ビット／ＲＡＤ１０が供給されている間だ
け、"Ｌ"レベルのブロック選択信号ＢＳ３２ ４、ＢＳ
５３４及びＢＳ７４４がそれぞれ供給されているが、"
Ｈ"レベルの第２制御信号ＳＥＣＣ２〜ＳＥＣＣ４、"
Ｈ"レベルの第３制御信号ＴＨＩＣ２〜ＴＨＩＣ４、"
Ｈ"レベルの第４制御信号ＦＯＲＣ１２〜ＦＯＲＣ１４
及びＦＯＲＣ２ ２〜ＦＯＲＣ２４が供給されないの
で、"Ｈ"レベルのメインワードタイミング制御信号ＭＴ
Ｃ３、ＭＴＣ５及びＭＴＣ７、"Ｈ"レベルのサブワード
活性化信号ＳＷＡＴ３、ＳＷＡＴ５及びＳＷＡＴ７、"
Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１ ３並びにＳＡＡ
Ｔ２３、ＳＡＡＴ１５並びにＳＡＡＴ２５及びＳＡＡＴ
１７並びにＳＡＡＴ２７を出力しない（図４０（７）、
（９）、（１１）、（１９）、（２１）並びに（２
３）、図４１（１１）、（１３）、（１５）、（１
９）、（２１）並びに（２３）参照）。そして、第１制
御信号ＦＩＲＣ１を"Ｌ"レベルに立ち下げた（図３９
（１４）参照）後、第３制御信号ＴＨＩＣ１、２種類の
第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１を同時に"
Ｌ"レベルに立ち下げる（図４０（１３）及び図４１
（１）並びに（５）参照）ことにより、サブワード活性
化信号ＳＷＡＴ１、２種類のＳＡ活性化信号ＳＡＡＴ
１１及びＳＡＡＴ２１を同時に立ち下げ（図４０（１
７）及び図４１（９）並びに（１７）参照）、その後、
第２制御信号ＳＥＣＣ１を"Ｌ"レベルに立ち下げる（図
４０（１）参照）ことにより、以上説明したバンク７１
に属する全体で第１番目のブロックの活性化が終了する
と、制御回路３は、ラッチ信号ＬＴ１を"Ｌ"レベルに立
ち下げる（図３９（１０）参照）と共に、反転ラッチ信
号／ＬＴ１を同時に"Ｈ"レベルに立ち上げる（図示
略）。
【０１０９】次に、制御回路３は、"Ｈ"レベルの行アド
レス上位ビットＲＡＤ１０が供給されてから所定時間経
過後、再び、ラッチ信号ＬＴ１を"Ｈ"レベルに立ち上げ
る（図３９（１０）参照）と共に、反転ラッチ信号／Ｌ
Ｔ１を同時に"Ｌ"レベルに立ち下げる（図示略）。一
方、図５に示すリフレッシュ・デコーダ１５は、図示し
ないが、"Ｈ"レベルのリフレッシュモード信号ＲＭ１０
と、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１０とに
基づいて、活性化指定信号ＡＴＤ２を生成してブロック
選択信号生成回路１８２、１８４、１８６及び１８８に
供給している。これにより、ブロック選択信号生成回路
１８２からはブロック選択信号ＢＳ２１４が"Ｌ"レベル
で出力され、ラッチ信号ＬＴ１が"Ｈ"レベルである間、
その状態を保持される（図示略）が、"Ｈ"レベルのラッ
チ信号ＬＴ２〜ＬＴ４及び"Ｌ"レベルの反転ラッチ信号
／ＬＴ２〜／ＬＴ４が供給されないので、ブロック選択
信号生成回路１８４、１８６及び１８８からは、活性化
指定信号ＡＴＤ２が供給されている間だけ、すなわ
ち、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１０が供
給されている間だけ、ブロック選択信号ＢＳ４２４、Ｂ
Ｓ６３４及びＢＳ８４４がそれぞれ"Ｌ"レベルで出力さ
れる（図示略）。
【０１１０】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ１、第２制御信号ＳＥＣＣ１、第３
制御信号ＴＨＩＣ１、２種類の第４制御信号ＦＯＲＣ
１１及びＦＯＲＣ２１を順次"Ｈ"レベルに立ち上げる
（図３９（１４）、図４０（１）並びに（１３）及び図
４１（１）並びに（５）参照）。これにより、行アドレ
スラッチ信号生成回路１９２は、第１制御信号ＦＩＲＣ
１が"Ｈ"レベルの間（図３９（１４）参照）、行アドレ
スラッチ信号ＲＬＴ２（図３９（１９）参照）を生成し
た後、対応する行デコーダ群６を構成する行デコーダ１
０（図３参照）に供給する。一方、行アドレスラッチ信
号生成回路１９４、１９６及び１９８は、"Ｈ"レベルの
行アドレス上位ビットＲＡＤ１０が供給されている間だ
け、"Ｌ"レベルのブロック選択信号ＢＳ４２４、ＢＳ
６３４及びＢＳ８４４がそれぞれ供給されているが、"
Ｈ"レベルの第１制御信号ＦＩＲＣ２〜ＦＩＲＣ４が供
給されないので、"Ｈ"レベルの行アドレスラッチ信号Ｒ
ＬＴ４、ＲＬＴ６及びＲＬＴ８を出力しない（図３９
（２１）、（２３）及び（２５）参照）。同様に、活性
化信号生成回路２０２は、第２制御信号ＳＥＣＣ１が"
Ｈ"レベルの間（図４０（１）参照）、メインワードタ
イミング制御信号ＭＴＣ２（図４０（６）参照）を生成
した後、対応する行デコーダ群６を構成する行デコーダ
１０（図３参照）に供給し、第３制御信号ＴＨＩＣ
１が"Ｈ"レベルの間（図４０（１３）参照）、サブワー
ド活性化信号ＳＷＡＴ２（図４０（１８）参照）を生成
した後、対応するＭＣＡのサブワード線に供給し、対応
する２種類の第４制御信号ＦＯＲＣ１１及びＦＯＲＣ
２１が"Ｈ"レベルの間（図４１（１）及び（５）参
照）、２種類のＳＡ活性化信号ＳＡＡＴ１２及びＳＡＡ
Ｔ２２（図４１（１０）及び（１８）参照）を生成した
後、図２に示すバンク７１に属する全体で第２番目のブ
ロックを構成する２個のＳＡ９２１及び９２２に供給す
る。一方、活性化信号生成回路２０４、２０６及び２０
８は、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１０が
供給されている間だけ、"Ｌ"レベルのブロック選択信号
ＢＳ４２４、ＢＳ６３４及びＢＳ８４４がそれぞれ供給
されているが、"Ｈ"レベルの第２制御信号ＳＥＣＣ２〜
ＳＥＣＣ４、"Ｈ"レベルの第３制御信号ＴＨＩＣ２〜Ｔ
ＨＩＣ ４、"Ｈ"レベルの第４制御信号ＦＯＲＣ１２〜Ｆ
ＯＲＣ１４及びＦＯＲＣ２２〜ＦＯＲＣ２４が供給され
ないので、"Ｈ"レベルのメインワードタイミング制御信
号ＭＴＣ４、ＭＴＣ６及びＭＴＣ８、"Ｈ"レベルのサブ
ワード活性化信号ＳＷＡＴ４、ＳＷＡＴ６及びＳＷＡＴ
８、"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１４並びにＳ
ＡＡＴ２４、ＳＡＡＴ１６並びにＳＡＡＴ２６及びＳＡ
ＡＴ１８並びにＳＡＡＴ２８を出力しない（図４０
（８）、（１０）、（１２）、（２０）、（２２）並び
に（２４）、図４１（１２）、（１４）、（１６）、
（２０）、（２２）並びに（２４）参照）。そして、第
１制御信号ＦＩＲＣ１を"Ｌ"レベルに立ち下げた（図３
９（１４）参照）後、第３制御信号ＴＨＩＣ１、２種類
の第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１を同時
に"Ｌ"レベルに立ち下げる（図４０（１３）及び図４１
（１）並びに（５）参照）ことにより、サブワード活性
化信号ＳＷＡＴ２、２種類のＳＡ活性化信号ＳＡＡＴ
１２及びＳＡＡＴ２２を同時に立ち下げ（図４０（１
８）及び図４１（１０）並びに（１８）参照）、その
後、第２制御信号ＳＥＣＣ１を"Ｌ"レベルに立ち下げる
（図４０（１）参照）ことにより、以上説明したバンク
７１に属する全体で第２番目のブロックの活性化が終了
すると、制御回路３は、ラッチ信号ＬＴ１を"Ｌ"レベル
に立ち下げる（図３９（１０）参照）と共に、反転ラッ
チ信号／ＬＴ１を同時に"Ｈ"レベルに立ち上げる（図示
略）。
【０１１１】これ以降、"Ｈ"レベルの反転行アドレス上
位ビット／ＲＡＤ１０及び"Ｈ"レベルの行アドレス上位
ビットＲＡＤ１０が供給される毎に、以上説明した動作
と同様の動作をラッチ信号ＬＴ２〜ＬＴ４、反転ラッチ
信号／ＬＴ２〜／ＬＴ４、第１制御信号ＦＩＲＣ２〜Ｆ
ＩＲＣ４、第２制御信号ＳＥＣＣ２〜ＳＥＣＣ４、第３
制御信号ＴＨＩＣ２〜ＴＨＩＣ４、２種類の第４制御信
号ＦＯＲＣ１２〜ＦＯＲＣ１４及びＦＯＲＣ２２〜ＦＯ
ＲＣ２４について繰り返すことにより、第３番目〜第８
番目のブロックが順次活性化される。なお、データの書
き込みや読み出し、あるいはリフレッシュ等の動作につ
いては、従来のＤＲＡＭと略動作であるので、その説明
を省略する。
【０１１２】次に、ＤＲＡＭの複数個のバンクに属する
複数個のブロックをほぼ同時に活性化するマルチバンク
動作の詳細について、図４２〜図４４を参照して説明す
る。まず、この例では、システム設計者が記憶容量とし
て８Ｍビット、バンク数として４個、リフレッシュ数と
して１ｋ行を設定しているので、制御回路３は、図４２
（１）〜（３）に示すように、容量モード信号ＣＭ８、
バンクモード信号ＢＭ ４及びリフレッシュモード信号Ｒ
Ｍ１０をすべて"Ｈ"レベルで出力すると共に、容量モー
ド信号ＣＭ２、ＣＭ４、バンクモード信号ＢＭ１、ＢＭ
２、リフレッシュモード信号ＲＭ０５、ＲＭ２０、ＲＭ
４０をすべて"Ｌ"レベルで出力する（図示略）。また、
制御回路３は、リフレッシュ数として１ｋ行が設定され
ているので、活性化回路４に対し、外部から供給された
アドレスＡＤのうち、行アドレス上位ビットＲＡＤ１０
及び反転行アドレス上位ビット／ＲＡＤ１０を供給し、
行アドレス上位ビットＲＡＤ１１並びにＲＡＤ１２及び
反転行アドレス上位ビット／ＲＡＤ１１並びに／ＲＡＤ
１２は供給しない（図４２（４）〜（９）参照）。ま
た、制御回路３は、通常動作時であるので、テストモー
ド信号ＴＭ及びブロック強制活性化信号ＢＦＡＴ１〜Ｂ
ＦＡＴ８を"Ｌ"レベルのままとし、テストクロックＴＣ
Ｋも供給しない。
【０１１３】次に、制御回路３は、"Ｈ"レベルの反転行
アドレス上位ビット／ＲＡＤ１０が供給されてから所定
時間経過後、ラッチ信号ＬＴ１を"Ｈ"レベルに立ち上げ
る（図４２（１０）参照）と共に、反転ラッチ信号／Ｌ
Ｔ１を同時に"Ｌ"レベルに立ち下げる（図示略）。一
方、図５に示すリフレッシュ・デコーダ１５は、図示し
ないが、"Ｈ"レベルのリフレッシュモード信号ＲＭ１０
と、"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１０とに基づいて、活性化指定信号ＡＴＤ１を生成して
ブロック選択信号生成回路１８１、１８３、１８５及び
１８７に供給している。これにより、ブロック選択信号
生成回路１８１からはブロック選択信号ＢＳ １１４が"
Ｌ"レベルで出力され、ラッチ信号ＬＴ１が"Ｈ"レベル
である間、その状態を保持される（図示略）が、"Ｈ"レ
ベルのラッチ信号ＬＴ２〜ＬＴ４及び"Ｌ"レベルの反転
ラッチ信号／ＬＴ２〜ＬＴ４が供給されないので、ブロ
ック選択信号生成回路１８３、１８５及び１８７から
は、活性化指定信号ＡＴＤ１が供給されている間だけ、
すなわち、"Ｈ"レベルの反転行アドレス上位ビット／Ｒ
ＡＤ１０が供給されている間だけ、ブロック選択信号Ｂ
Ｓ３２４、ＢＳ５３４及びＢＳ７４４がそれぞれ"Ｌ"レ
ベルで出力される（図示略）。
【０１１４】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ１、第２制御信号ＳＥＣＣ１、第３
制御信号ＴＨＩＣ１、２種類の第４制御信号ＦＯＲＣ
１１及びＦＯＲＣ２１を順次"Ｈ"レベルに立ち上げる
（図４２（１４）、図４３（１）並びに（１３）及び図
４４（１）並びに（５）参照）。これにより、行アドレ
スラッチ信号生成回路１９１は、第１制御信号ＦＩＲＣ
１が"Ｈ"レベルの間（図４２（１４）参照）、行アドレ
スラッチ信号ＲＬＴ１（図４２（１８）参照）を生成し
た後、対応する行デコーダ群６を構成する行デコーダ１
０（図３参照）に供給する。一方、行アドレスラッチ信
号生成回路１９３、１９５及び１９７は、"Ｈ"レベルの
反転行アドレス上位ビット／ＲＡＤ１０が供給されてい
る間だけ、"Ｌ"レベルのブロック選択信号ＢＳ３２４、
ＢＳ５３４及びＢＳ７４４がそれぞれ供給されている
が、"Ｈ"レベルの第１制御信号ＦＩＲＣ２〜ＦＩＲＣ４
が供給されないので、"Ｈ"レベルの行アドレスラッチ信
号ＲＬＴ３、ＲＬＴ５及びＲＬＴ７を出力しない（図４
２（２０）、（２２）及び（２４）参照）。同様に、活
性化信号生成回路２０１は、第２制御信号ＳＥＣＣ
１が"Ｈ"レベルの間（図４３（１）参照）、メインワー
ドタイミング制御信号ＭＴＣ１（図４３（３）参照）を
生成した後、対応する行デコーダ群６を構成する行デコ
ーダ１０（図３参照）に供給し、第３制御信号ＴＨＩＣ
１が"Ｈ"レベルの間（図４３（１３）参照）、サブワー
ド活性化信号ＳＷＡＴ１（図４３（１７）参照）を生成
した後、対応するＭＣＡのサブワード線に供給し、対応
する２種類の第４制御信号ＦＯＲＣ１１及びＦＯＲＣ
２１が"Ｈ"レベルの間（図４４（１）及び（５）参
照）、２種類のＳＡ活性化信号ＳＡＡＴ１１及びＳＡＡ
Ｔ２１（図４４（９）及び（１７）参照）を生成した
後、図２に示すバンク７１に属する全体で第１番目のブ
ロックを構成する２個のＳＡ９１１及び９１２に供給す
る。一方、活性化信号生成回路２０３、２０５及び２０
７は、"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１０が供給されている間だけ、"Ｌ"レベルのブロック選
択信号ＢＳ３２ ４、ＢＳ５３４及びＢＳ７４４がそれぞ
れ供給されているが、"Ｈ"レベルの第２制御信号ＳＥＣ
Ｃ２〜ＳＥＣＣ４、"Ｈ"レベルの第３制御信号ＴＨＩＣ
２〜ＴＨＩＣ４、"Ｈ"レベルの第４制御信号ＦＯＲＣ
１２〜ＦＯＲＣ１４及びＦＯＲＣ２ ２〜ＦＯＲＣ２４が
供給されないので、"Ｈ"レベルのメインワードタイミン
グ制御信号ＭＴＣ３、ＭＴＣ５及びＭＴＣ７、"Ｈ"レベ
ルのサブワード活性化信号ＳＷＡＴ３、ＳＷＡＴ５及び
ＳＷＡＴ７、"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１ ３
並びにＳＡＡＴ２３、ＳＡＡＴ１５並びにＳＡＡＴ２５
及びＳＡＡＴ１７並びにＳＡＡＴ２７を出力しない（図
４３（７）、（９）、（１１）、（１９）、（２１）並
びに（２３）、図４４（１１）、（１３）、（１５）、
（１９）、（２１）並びに（２３）参照）。
【０１１５】以上説明したバンク７１に属する全体で第
１番目のブロックの活性化を実行している間に、制御回
路３は、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１０
が供給されてから所定時間経過後、ラッチ信号ＬＴ
２を"Ｈ"レベルに立ち上げる（図４２（１１）参照）と
共に、反転ラッチ信号／ＬＴ２を同時に"Ｌ"レベルに立
ち下げる（図示略）。一方、図５に示すリフレッシュ・
デコーダ１５は、図示しないが、"Ｈ"レベルのリフレッ
シュモード信号ＲＭ１０と、"Ｈ"レベルの行アドレス上
位ビットＲＡＤ１０とに基づいて、活性化指定信号ＡＴ
Ｄ２を生成してブロック選択信号生成回路１８２、１８
４、１８６及び１８８に供給している。また、"Ｈ"レベ
ルのラッチ信号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号
／ＬＴ１は供給されたままである（図４２（１０）参
照）。これにより、ブロック選択信号生成回路１８１か
らブロック選択信号ＢＳ１１４が"Ｌ"レベルで出力され
たままである（図示略）一方、図１１に示すブロック選
択信号生成回路１８２においては、活性化指定信号ＡＴ
Ｄ２が供給されているが、"Ｈ"レベルのラッチ信号ＬＴ
１及び"Ｌ"レベルの反転ラッチ信号／ＬＴ１により、ト
ランスファゲート８７がオフのままであるので、ブロッ
ク選択信号ＢＳ２１４が"Ｈ"レベルのままで出力される
（図示略）。また、ブロック選択信号生成回路１８４か
らはブロック選択信号ＢＳ４２４が"Ｌ"レベルで出力さ
れ、ラッチ信号ＬＴ２が"Ｈ"レベルである間、その状態
を保持される（図示略）が、"Ｈ"レベルのラッチ信号Ｌ
Ｔ３並びにＬＴ４及び"Ｌ"レベルの反転ラッチ信号／Ｌ
Ｔ３並びに／ＬＴ４が供給されないので、ブロック選択
信号生成回路１８６及び１８８からは、活性化指定信号
ＡＴＤ ２が供給されている間だけ、すなわち、"Ｈ"レベ
ルの行アドレス上位ビットＲＡＤ１０が供給されている
間だけ、ブロック選択信号ＢＳ６３４及びＢＳ８４４が
それぞれ"Ｌ"レベルで出力される（図示略）。
【０１１６】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ２、第２制御信号ＳＥＣＣ２、第３
制御信号ＴＨＩＣ２、２種類の第４制御信号ＦＯＲＣ
１２及びＦＯＲＣ２２を順次"Ｈ"レベルに立ち上げる
（図４２（１５）、図４３（２）並びに（１４）及び図
４４（２）並びに（６）参照）。これにより、行アドレ
スラッチ信号生成回路１９４は、第１制御信号ＦＩＲＣ
２が"Ｈ"レベルの間（図４２（１５）参照）、行アドレ
スラッチ信号ＲＬＴ４（図４２（２１）参照）を生成し
た後、対応する行デコーダ群６を構成する行デコーダ１
０（図３参照）に供給する。一方、行アドレスラッチ信
号生成回路１９６及び１９８は、"Ｈ"レベルの行アドレ
ス上位ビットＲＡＤ１０が供給されている間だけ、"Ｌ"
レベルのブロック選択信号ＢＳ６３４及びＢＳ８４４が
それぞれ供給されているが、"Ｈ"レベルの第１制御信号
ＦＩＲＣ３及びＦＩＲＣ４が供給されないので、"Ｈ"レ
ベルの行アドレスラッチ信号ＲＬＴ６及びＲＬＴ８を出
力しない（図４２（２３）及び（２５）参照）。同様
に、活性化信号生成回路２０４は、第２制御信号ＳＥＣ
Ｃ２が"Ｈ"レベルの間（図４３（２）参照）、メインワ
ードタイミング制御信号ＭＴＣ４（図４３（８）参照）
を生成した後、対応する行デコーダ群６を構成する行デ
コーダ１０（図３参照）に供給し、第３制御信号ＴＨＩ
Ｃ２が"Ｈ"レベルの間（図４３（１４）参照）、サブワ
ード活性化信号ＳＷＡＴ４（図４３（２０）参照）を生
成した後、対応するＭＣＡのサブワード線に供給し、対
応する２種類の第４制御信号ＦＯＲＣ１２及びＦＯＲＣ
２２が"Ｈ"レベルの間（図４４（２）及び（６）参
照）、２種類のＳＡ活性化信号ＳＡＡＴ１４及びＳＡＡ
Ｔ２４（図４４（１２）及び（２０）参照）を生成した
後、図２に示すバンク７２に属する全体で第４番目のブ
ロックを構成する２個のＳＡ９２１及び９２２に供給す
る。一方、活性化信号生成回路２０６及び２０８は、"
Ｈ"レベルの行アドレス上位ビットＲＡＤ１０が供給さ
れている間だけ、"Ｌ"レベルのブロック選択信号ＢＳ
６３４及びＢＳ８ ４４がそれぞれ供給されているが、"
Ｈ"レベルの第２制御信号ＳＥＣＣ３及びＳＥＣＣ４、"
Ｈ"レベルの第３制御信号ＴＨＩＣ３及びＴＨＩＣ４、"
Ｈ"レベルの第４制御信号ＦＯＲＣ１３並びにＦＯＲＣ
１４及びＦＯＲＣ２３並びにＦＯＲＣ ２４が供給されな
いので、"Ｈ"レベルのメインワードタイミング制御信号
ＭＴＣ ６及びＭＴＣ８、"Ｈ"レベルのサブワード活性化
信号ＳＷＡＴ６及びＳＷＡＴ８、"Ｈ"レベルのＳＡ活性
化信号ＳＡＡＴ１６並びにＳＡＡＴ２６及びＳＡＡＴ１
８並びにＳＡＡＴ２８を出力しない（図４３（１０）、
（１２）、（２２）並びに（２４）、図４１（１４）、
（１６）、（２２）並びに（２４）参照）。
【０１１７】以上説明したバンク７１に属する全体で第
１番目のブロック及びバンク７２に属する全体で第４番
目のブロックの活性化を実行している間に、制御回路３
は、"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１０が供給されてから所定時間経過後、ラッチ信号ＬＴ
３を"Ｈ"レベルに立ち上げる（図４２（１２）参照）と
共に、反転ラッチ信号／ＬＴ３を同時に"Ｌ"レベルに立
ち下げる（図示略）。一方、図５に示すリフレッシュ・
デコーダ１５は、図示しないが、"Ｈ"レベルのリフレッ
シュモード信号ＲＭ１０と、"Ｈ"レベルの反転行アドレ
ス上位ビット／ＲＡＤ１０とに基づいて、活性化指定信
号ＡＴＤ１を生成してブロック選択信号生成回路１
８１、１８３、１８５及び１８７に供給している。ま
た、"Ｈ"レベルのラッチ信号ＬＴ１並びにＬＴ２及び"
Ｌ"レベルの反転ラッチ信号／ＬＴ１並びに／ＬＴ２は
供給されたままである（図４２（１０）及び（１１）参
照）。これにより、ブロック選択信号生成回路１８１及
び１８４からブロック選択信号ＢＳ１ １４及びＢＳ
４２４がそれぞれ"Ｌ"レベルで出力されたままである
（図示略）一方、図１５に示すブロック選択信号生成回
路１８３においては、活性化指定信号ＡＴＤ１が供給さ
れているが、"Ｈ"レベルのラッチ信号ＬＴ２及び"Ｌ"レ
ベルの反転ラッチ信号／ＬＴ２により、トランスファゲ
ート１６６がオフのままであるので、ブロック選択信号
ＢＳ３２４が"Ｈ"レベルのままで出力される（図示
略）。また、ブロック選択信号生成回路１８５からはブ
ロック選択信号ＢＳ５３４が"Ｌ"レベルで出力され、ラ
ッチ信号ＬＴ３が"Ｈ"レベルである間、その状態を保持
される（図示略）が、"Ｈ"レベルのラッチ信号ＬＴ４及
び"Ｌ"レベルの反転ラッチ信号／ＬＴ４が供給されない
ので、ブロック選択信号生成回路１８７からは、活性化
指定信号ＡＴＤ１が供給されている間だけ、すなわ
ち、"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１０が供給されている間だけ、ブロック選択信号ＢＳ
７４４が"Ｌ"レベルで出力される（図示略）。
【０１１８】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ３、第２制御信号ＳＥＣＣ３、第３
制御信号ＴＨＩＣ３、２種類の第４制御信号ＦＯＲＣ
１３及びＦＯＲＣ２３を順次"Ｈ"レベルに立ち上げる
（図４２（１６）、図４３（３）並びに（１５）及び図
４４（３）並びに（７）参照）。これにより、行アドレ
スラッチ信号生成回路１９５は、第１制御信号ＦＩＲＣ
５が"Ｈ"レベルの間（図４２（１６）参照）、行アドレ
スラッチ信号ＲＬＴ５（図４２（２２）参照）を生成し
た後、対応する行デコーダ群６を構成する行デコーダ１
０（図３参照）に供給する。一方、行アドレスラッチ信
号生成回路１９７は、"Ｈ"レベルの反転行アドレス上位
ビット／ＲＡＤ１０が供給されている間だけ、"Ｌ"レベ
ルのブロック選択信号ＢＳ７４４が供給されている
が、"Ｈ"レベルの第１制御信号ＦＩＲＣ４が供給されな
いので、"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ７を
出力しない（図４２（２４）参照）。同様に、活性化信
号生成回路２０５は、第２制御信号ＳＥＣＣ３が"Ｈ"レ
ベルの間（図４３（３）参照）、メインワードタイミン
グ制御信号ＭＴＣ５（図４３（９）参照）を生成した
後、対応する行デコーダ群６を構成する行デコーダ１０
（図３参照）に供給し、第３制御信号ＴＨＩＣ３が"Ｈ"
レベルの間（図４３（１５）参照）、サブワード活性化
信号ＳＷＡＴ５（図４３（２１）参照）を生成した後、
対応するＭＣＡのサブワード線に供給し、対応する２種
類の第４制御信号ＦＯＲＣ１３及びＦＯＲＣ２３が"Ｈ"
レベルの間（図４４（３）及び（７）参照）、２種類の
ＳＡ活性化信号ＳＡＡＴ１５及びＳＡＡＴ２５（図４４
（１３）及び（２１）参照）を生成した後、図２に示す
バンク７３に属する全体で第５番目のブロックを構成す
る２個のＳＡ９１１及び９１２に供給する。一方、活性
化信号生成回路２０７は、"Ｈ"レベルの反転行アドレス
上位ビット／ＲＡＤ１０が供給されている間だけ、"Ｌ"
レベルのブロック選択信号ＢＳ７４４が供給されている
が、"Ｈ"レベルの第２制御信号ＳＥＣＣ４、"Ｈ"レベル
の第３制御信号ＴＨＩＣ４、"Ｈ"レベルの第４制御信号
ＦＯＲＣ１４及びＦＯＲＣ２４が供給されないので、"
Ｈ"レベルのメインワードタイミング制御信号ＭＴ
Ｃ７、"Ｈ"レベルのサブワード活性化信号ＳＷＡ
Ｔ７、"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１７並びに
ＳＡＡＴ２７を出力しない（図４３（１１）並びに（２
３）、図４４（１５）並びに（２３）参照）。
【０１１９】以上説明したバンク７１に属する全体で第
１番目のブロック、バンク７２に属する全体で第４番目
のブロック及びバンク７３に属する全体で第５番目のブ
ロックの活性化を実行している間に、制御回路３は、"
Ｈ"レベルの行アドレス上位ビットＲＡＤ１０が供給さ
れてから所定時間経過後、ラッチ信号ＬＴ４を"Ｈ"レベ
ルに立ち上げる（図４２（１３）参照）と共に、反転ラ
ッチ信号／ＬＴ４を同時に"Ｌ"レベルに立ち下げる（図
示略）。一方、図５に示すリフレッシュ・デコーダ１５
は、図示しないが、"Ｈ"レベルのリフレッシュモード信
号ＲＭ１０と、"Ｈ"レベルの行アドレス上位ビットＲＡ
Ｄ１０とに基づいて、活性化指定信号ＡＴＤ２を生成し
てブロック選択信号生成回路１８２、１８４、１８６及
び１８８に供給している。また、"Ｈ"レベルのラッチ信
号ＬＴ１〜ＬＴ３及び"Ｌ"レベルの反転ラッチ信号／Ｌ
Ｔ１〜／ＬＴ３は供給されたままである（図４２（１
０）〜（１２）参照）。これにより、ブロック選択信号
生成回路１８１、１８４及び１８５からブロック選択信
号ＢＳ１１４、４２４及びＢＳ５３４が"Ｌ"レベルで出
力されたままである（図示略）一方、図１１に示すブロ
ック選択信号生成回路１８２においては、活性化指定信
号ＡＴＤ２が供給されているが、"Ｈ"レベルのラッチ信
号ＬＴ１及び"Ｌ"レベルの反転ラッチ信号／ＬＴ１によ
り、トランスファゲート８７がオフのままであるので、
ブロック選択信号ＢＳ２１４が"Ｈ"レベルのままで出力
され（図示略）、図２７に示すブロック選択信号生成回
路１８６においては、活性化指定信号ＡＴＤ２が供給さ
れているが、"Ｈ"レベルのラッチ信号ＬＴ３及び"Ｌ"レ
ベルの反転ラッチ信号／ＬＴ３により、トランスファゲ
ート２７５がオフのままであるので、ブロック選択信号
ＢＳ６３４が"Ｈ"レベルのままで出力される（図示
略）。また、ブロック選択信号生成回路１８８からはブ
ロック選択信号ＢＳ８４４が"Ｌ"レベルで出力され、ラ
ッチ信号ＬＴ４が"Ｈ"レベルである間、その状態を保持
される（図示略）。
【０１２０】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ４、第２制御信号ＳＥＣＣ４、第３
制御信号ＴＨＩＣ４、２種類の第４制御信号ＦＯＲＣ
１４及びＦＯＲＣ２４を順次"Ｈ"レベルに立ち上げる
（図４２（１７）、図４３（４）並びに（１６）及び図
４４（４）並びに（８）参照）。これにより、行アドレ
スラッチ信号生成回路１９８は、第１制御信号ＦＩＲＣ
４が"Ｈ"レベルの間（図４２（１７）参照）、行アドレ
スラッチ信号ＲＬＴ８（図４２（２５）参照）を生成し
た後、対応する行デコーダ群６を構成する行デコーダ１
０（図３参照）に供給する。同様に、活性化信号生成回
路２０８は、第２制御信号ＳＥＣＣ４が"Ｈ"レベルの間
（図４３（４）参照）、メインワードタイミング制御信
号ＭＴＣ８（図４３（１２）参照）を生成した後、対応
する行デコーダ群６を構成する行デコーダ１０（図３参
照）に供給し、第３制御信号ＴＨＩＣ４が"Ｈ"レベルの
間（図４３（１６）参照）、サブワード活性化信号ＳＷ
ＡＴ８（図４３（２４）参照）を生成した後、対応する
ＭＣＡのサブワード線に供給し、対応する２種類の第４
制御信号ＦＯＲＣ１４及びＦＯＲＣ２４が"Ｈ"レベルの
間（図４４（４）及び（８）参照）、２種類のＳＡ活性
化信号ＳＡＡＴ１８及びＳＡＡＴ２８（図４４（１６）
及び（２４）参照）を生成した後、図２に示すバンク７
４に属する全体で第８番目のブロックを構成する２個の
ＳＡ９２１及び９２２に供給する。
【０１２１】そして、第１制御信号ＦＩＲＣ１を"Ｌ"レ
ベルに立ち下げた（図４２（１４）参照）後、第３制御
信号ＴＨＩＣ１、２種類の第４制御信号ＦＯＲＣ１１及
びＦＯＲＣ２１を同時に"Ｌ"レベルに立ち下げる（図４
３（１３）及び図４４（１）並びに（５）参照）ことに
より、サブワード活性化信号ＳＷＡＴ１、２種類のＳＡ
活性化信号ＳＡＡＴ１１及びＳＡＡＴ２１を同時に立ち
下げ（図４３（１７）及び図４４（９）並びに（１７）
参照）、その後、第２制御信号ＳＥＣＣ１を"Ｌ"レベル
に立ち下げる（図４３（１）参照）ことにより、以上説
明したバンク７１に属する全体で第１番目のブロックの
活性化が終了すると、制御回路３は、ラッチ信号ＬＴ１
を"Ｌ"レベルに立ち下げる（図４２（１０）参照）と共
に、反転ラッチ信号／ＬＴ１を同時に"Ｈ"レベルに立ち
上げる（図示略）。次に、第１制御信号ＦＩＲＣ２を"
Ｌ"レベルに立ち下げた（図４２（１５）参照）後、第
３制御信号ＴＨＩＣ２、２種類の第４制御信号ＦＯＲＣ
１２及びＦＯＲＣ２２を同時に"Ｌ"レベルに立ち下げる
（図４３（１４）及び図４４（２）並びに（６）参照）
ことにより、サブワード活性化信号ＳＷＡＴ４、２種類
のＳＡ活性化信号ＳＡＡＴ１４及びＳＡＡＴ２４を同時
に立ち下げ（図４３（２０）及び図４４（１２）並びに
（２０）参照）、その後、第２制御信号ＳＥＣＣ２を"
Ｌ"レベルに立ち下げる（図４３（２）参照）ことによ
り、以上説明したバンク７２に属する全体で第４番目の
ブロックの活性化が終了すると、制御回路３は、ラッチ
信号ＬＴ ２を"Ｌ"レベルに立ち下げる（図４２（１１）
参照）と共に、反転ラッチ信号／ＬＴ２を同時に"Ｈ"レ
ベルに立ち上げる（図示略）。次に、第１制御信号ＦＩ
ＲＣ３を"Ｌ"レベルに立ち下げた（図４２（１６）参
照）後、第３制御信号ＴＨＩＣ３、２種類の第４制御信
号ＦＯＲＣ１３及びＦＯＲＣ２３を同時に"Ｌ"レベルに
立ち下げる（図４３（１５）及び図４４（３）並びに
（７）参照）ことにより、サブワード活性化信号ＳＷＡ
Ｔ５、２種類のＳＡ活性化信号ＳＡＡＴ１５及びＳＡＡ
Ｔ２５を同時に立ち下げ（図４３（２１）及び図４４
（１３）並びに（２１）参照）、その後、第２制御信号
ＳＥＣＣ３を"Ｌ"レベルに立ち下げる（図４３（３）参
照）ことにより、以上説明したバンク７３に属する全体
で第５番目のブロックの活性化が終了すると、制御回路
３は、ラッチ信号ＬＴ３を"Ｌ"レベルに立ち下げる（図
４２（１０）参照）と共に、反転ラッチ信号／ＬＴ３を
同時に"Ｈ"レベルに立ち上げる（図示略）。次に、第１
制御信号ＦＩＲＣ４を"Ｌ"レベルに立ち下げた（図４２
（１７）参照）後、第３制御信号ＴＨＩＣ４、２種類の
第４制御信号ＦＯＲＣ１４及びＦＯＲＣ２４を同時に"
Ｌ"レベルに立ち下げる（図４３（１６）及び図４４
（４）並びに（８）参照）ことにより、サブワード活性
化信号ＳＷＡＴ８、２種類のＳＡ活性化信号ＳＡＡＴ
１８及びＳＡＡＴ２８を同時に立ち下げ（図４３（２
４）及び図４４（１６）並びに（２４）参照）、その
後、第２制御信号ＳＥＣＣ４を"Ｌ"レベルに立ち下げる
（図４３（４）参照）ことにより、以上説明したバンク
７４に属する全体で第８番目のブロックの活性化が終了
すると、制御回路３は、ラッチ信号ＬＴ４を"Ｌ"レベル
に立ち下げる（図４２（１３）参照）と共に、反転ラッ
チ信号／ＬＴ４を同時に"Ｈ"レベルに立ち上げる（図示
略）。
【０１２２】これ以降、"Ｈ"レベルの反転行アドレス上
位ビット／ＲＡＤ１０及び"Ｈ"レベルの行アドレス上位
ビットＲＡＤ１０が供給される毎に、以上説明した動作
と同様の動作をラッチ信号ＬＴ１〜ＬＴ４、反転ラッチ
信号／ＬＴ１〜／ＬＴ４、第１制御信号ＦＩＲＣ１〜Ｆ
ＩＲＣ４、第２制御信号ＳＥＣＣ１〜ＳＥＣＣ４、第３
制御信号ＴＨＩＣ１〜ＴＨＩＣ４、２種類の第４制御信
号ＦＯＲＣ１１〜ＦＯＲＣ１４及びＦＯＲＣ２１〜ＦＯ
ＲＣ２４について繰り返すことにより、複数個のブロッ
クがほぼ同時に活性化される。なお、データの書き込み
や読み出し、あるいはリフレッシュ等の動作について
は、複数個のブロックにおいてほぼ同時に実行される以
外は従来のＤＲＡＭと略動作であるので、その説明を省
略する。
【０１２３】次に、ＤＲＡＭの不良解析等の信頼性テス
トを行うテスト動作の概略について、図４５を参照して
説明する。まず、制御回路３は、図４５（１）に示すよ
うに、テストモード信号を"Ｈ"レベルに立ち上げ、テス
トモードに移行する。次に、制御回路３は、図４５
（２）に示すように、テストクロックＴＣＫを活性化回
路４に供給すると共に、図４５（３）〜（１０）に示す
ように、テストクロックＴＣＫの第１〜第８番目の立ち
上がりでブロック強制活性化信号ＢＦＡＴ１〜ＢＦＡＴ
８を"Ｈ"レベルに順次立ち上げ、活性化回路４に供給す
る。これにより、行アドレスラッチ信号生成回路１９１
〜１９８は、図４５（１１）〜（１８）に示すように、
対応するブロック強制活性化信号ＢＦＡＴ１〜ＢＦＡＴ
８が"Ｈ"レベルに変化するタイミングで"Ｈ"レベルの行
アドレスラッチ信号ＲＬＴ１〜ＲＬＴ ８を出力する。ま
た、活性化信号生成回路２０１〜２０８は、対応するブ
ロック強制活性化信号ＢＦＡＴ１〜ＢＦＡＴ８が"Ｈ"レ
ベルに変化するタイミングで"Ｈ"レベルのメインワード
タイミング制御信号ＭＴＣ１〜ＭＴＣ８を出力する（図
示略）と共に、図４５（１９）〜（２６）に示すよう
に、テストクロックＴＣＫの第１〜第８番目の立ち下が
りで"Ｈ"レベルのサブワード活性化信号ＳＷＡＴ １〜Ｓ
ＷＡＴ８を出力する。したがって、テストクロックＴＣ
Ｋが第８番目に立ち下がった段階でメモリブロック１を
構成するすべてのブロックが活性化されるので、不良解
析等の信頼性テストを行うことができる。そして、テス
トを終了する場合には、図４５（１）に示すように、テ
ストモード信号ＴＭを"Ｌ"レベルに立ち下げる。これに
より、ブロック強制活性化信号ＢＦＡＴ１〜ＢＦＡＴ８
（図４５（３）〜（１０）参照）、行アドレスラッチ信
号ＲＬＴ１〜ＲＬＴ８（図４５（１１）〜（１８）参
照）、サブワード活性化信号ＳＷＡＴ１〜ＳＷＡＴ
８（図４５（１９）〜（２６）参照）、及びメインワー
ドタイミング制御信号ＭＴＣ１〜ＭＴＣ８（図示略）
が"同時にＬ"レベルに立ち下がる。
【０１２４】次に、システム設計者が記憶容量として２
Ｍビット、バンク数として１個、リフレッシュ数として
１ｋ行を設定した場合のＤＲＡＭの通常動作の詳細につ
いて、図４６〜図４８を参照して説明する。この場合、
メモリブロックは、図２に示す構成を流用すれば、バン
ク７１を構成する２個のブロックにより構成される。ま
ず、制御回路３は、図４６（１）〜（３）に示すよう
に、容量モード信号ＣＭ２、バンクモード信号ＢＭ１及
びリフレッシュモード信号ＲＭ１０をすべて"Ｈ"レベル
で出力すると共に、容量モード信号ＣＭ４、ＣＭ８、バ
ンクモード信号ＢＭ２、ＢＭ４、リフレッシュモード信
号ＲＭ０５、ＲＭ２０、ＲＭ４０をすべて"Ｌ"レベルで
出力する（図示略）。また、制御回路３は、リフレッシ
ュ数として１ｋ行が設定されているので、活性化回路４
に対し、外部から供給されたアドレスＡＤのうち、行ア
ドレス上位ビットＲＡＤ１０及び反転行アドレス上位ビ
ット／ＲＡＤ１０を供給し、行アドレス上位ビットＲＡ
Ｄ１１並びにＲＡＤ１２及び反転行アドレス上位ビット
／ＲＡＤ１１並びに／ＲＡＤ１２は供給しない（図４６
（４）〜（９）参照）。また、制御回路３は、通常動作
時であるので、テストモード信号ＴＭ及びブロック強制
活性化信号ＢＦＡＴ１〜ＢＦＡＴ８を"Ｌ"レベルのまま
とし、テストクロックＴＣＫも供給しない。
【０１２５】次に、制御回路３は、"Ｈ"レベルの反転行
アドレス上位ビット／ＲＡＤ１０が供給されてから所定
時間経過後、ラッチ信号ＬＴ１を"Ｈ"レベルに立ち上げ
る（図４６（１０）参照）と共に、反転ラッチ信号／Ｌ
Ｔ１を同時に"Ｌ"レベルに立ち下げる（図示略）。一
方、図５に示すリフレッシュ・デコーダ１５は、図示し
ないが、"Ｈ"レベルのリフレッシュモード信号ＲＭ１０
と、"Ｈ"レベルの反転行アドレス上位ビット／ＲＡＤ
１０とに基づいて、活性化指定信号ＡＴＤ１を生成して
ブロック選択信号生成回路１８１、１８３、１８５及び
１８７に供給している。これにより、ブロック選択信号
生成回路１８１からはブロック選択信号ＢＳ １１４が"
Ｌ"レベルで出力され、ラッチ信号ＬＴ１が"Ｈ"レベル
である間、その状態を保持される（図示略）が、"Ｈ"レ
ベルのラッチ信号ＬＴ２〜ＬＴ４及び"Ｌ"レベルの反転
ラッチ信号／ＬＴ２〜ＬＴ４が供給されないので、ブロ
ック選択信号生成回路１８３、１８５及び１８７から
は、活性化指定信号ＡＴＤ１が供給されている間だけ、
すなわち、"Ｈ"レベルの反転行アドレス上位ビット／Ｒ
ＡＤ１０が供給されている間だけ、ブロック選択信号Ｂ
Ｓ３２４、ＢＳ５３４及びＢＳ７４４がそれぞれ"Ｌ"レ
ベルで出力される（図示略）。
【０１２６】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ１、第２制御信号ＳＥＣＣ１、第３
制御信号ＴＨＩＣ１、２種類の第４制御信号ＦＯＲＣ
１１及びＦＯＲＣ２１を順次"Ｈ"レベルに立ち上げ、所
定時間保持する（図４６（１４）、図４７（１）並びに
（１３）及び図４８（１）並びに（５）参照）。これに
より、行アドレスラッチ信号生成回路１９１は、第１制
御信号ＦＩＲＣ１が"Ｈ"レベルの間（図４６（１４）参
照）、"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ １（図
４６（１８）参照）を生成した後、対応する行デコーダ
群６を構成する行デコーダ１０（図３参照）に供給す
る。一方、行アドレスラッチ信号生成回路１９３、１９
５及び１９７は、"Ｈ"レベルの反転行アドレス上位ビッ
ト／ＲＡＤ１ ０が供給されている間だけ、"Ｌ"レベルの
ブロック選択信号ＢＳ３２４、ＢＳ５ ３４及びＢＳ
７４４がそれぞれ供給されているが、"Ｈ"レベルの第１
制御信号ＦＩＲＣ２〜ＦＩＲＣ４が供給されないの
で、"Ｈ"レベルの行アドレスラッチ信号ＲＬＴ３、ＲＬ
Ｔ５及びＲＬＴ７を出力しない（図４６（２０）、（２
２）及び（２４）参照）。同様に、活性化信号生成回路
２０１は、第２制御信号ＳＥＣＣ１が"Ｈ"レベルの間
（図４７（１）参照）、メインワードタイミング制御信
号ＭＴＣ１（図４７（５）参照）を生成した後、対応す
る行デコーダ群６を構成する行デコーダ１０（図３参
照）に供給し、第３制御信号ＴＨＩＣ１が"Ｈ"レベルの
間（図４７（１３）参照）、サブワード活性化信号ＳＷ
ＡＴ１（図４７（１７）参照）を生成した後、対応する
ＭＣＡのサブワード線に供給し、対応する２種類の第４
制御信号ＦＯＲＣ１１及びＦＯＲＣ２１が"Ｈ"レベルの
間（図４８（１）及び（５）参照）、２種類のＳＡ活性
化信号ＳＡＡＴ１１及びＳＡＡＴ２１（図４８（９）及
び（１７）参照）を生成した後、図２ではバンク７１に
相当する第１番目のブロックを構成する２個のＳＡ９
１１及び９１２に供給する。一方、活性化信号生成回路
２０３、２０５及び２０７は、"Ｈ"レベルの反転行アド
レス上位ビット／ＲＡＤ１０が供給されている間だ
け、"Ｌ"レベルのブロック選択信号ＢＳ３２４、ＢＳ
５３４及びＢＳ７４４がそれぞれ供給されているが、"
Ｈ"レベルの第２制御信号ＳＥＣＣ２〜ＳＥＣＣ４、"
Ｈ"レベルの第３制御信号ＴＨＩＣ２〜ＴＨＩＣ４、"
Ｈ"レベルの第４制御信号ＦＯＲＣ１２〜ＦＯＲＣ１４
及びＦＯＲＣ２２〜ＦＯＲＣ２４が供給されないの
で、"Ｈ"レベルのメインワードタイミング制御信号ＭＴ
Ｃ３、ＭＴＣ５及びＭＴＣ７、"Ｈ"レベルのサブワード
活性化信号ＳＷＡＴ ３、ＳＷＡＴ５及びＳＷＡＴ７、"
Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１３並びにＳＡＡ
Ｔ２３、ＳＡＡＴ１５並びにＳＡＡＴ２５及びＳＡＡＴ
１７並びにＳＡＡＴ２７を出力しない（図４７（７）、
（９）、（１１）、（１９）、（２１）並びに（２
３）、図４８（１１）、（１３）、（１５）、（１
９）、（２１）並びに（２３）参照）。そして、第１制
御信号ＦＩＲＣ１を"Ｌ"レベルに立ち下げた（図４６
（１４）参照）後、第３制御信号ＴＨＩＣ１、２種類の
第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１を同時に"
Ｌ"レベルに立ち下げる（図４７（１３）及び図４８
（１）並びに（５）参照）ことにより、サブワード活性
化信号ＳＷＡＴ１、２種類のＳＡ活性化信号ＳＡＡＴ
１１及びＳＡＡＴ２１を同時に立ち下げ（図４７（１
７）及び図４８（９）並びに（１７）参照）、その後、
第２制御信号ＳＥＣＣ１を"Ｌ"レベルに立ち下げる（図
４７（１）参照）ことにより、以上説明した第１番目の
ブロックの活性化が終了すると、制御回路３は、ラッチ
信号ＬＴ１を"Ｌ"レベルに立ち下げる（図４６（１０）
参照）と共に、反転ラッチ信号／ＬＴ１を同時に"Ｈ"レ
ベルに立ち上げる（図示略）。
【０１２７】次に、制御回路３は、"Ｈ"レベルの行アド
レス上位ビットＲＡＤ１０が供給されてから所定時間経
過後、再び、ラッチ信号ＬＴ１を"Ｈ"レベルに立ち上げ
る（図４６（１０）参照）と共に、反転ラッチ信号／Ｌ
Ｔ１を同時に"Ｌ"レベルに立ち下げる（図示略）。一
方、図５に示すリフレッシュ・デコーダ１５は、図示し
ないが、"Ｈ"レベルのリフレッシュモード信号ＲＭ１０
と、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１０とに
基づいて、活性化指定信号ＡＴＤ２を生成してブロック
選択信号生成回路１８２、１８４、１８６及び１８８に
供給している。これにより、ブロック選択信号生成回路
１８２からはブロック選択信号ＢＳ２１４が"Ｌ"レベル
で出力され、ラッチ信号ＬＴ１が"Ｈ"レベルである間、
その状態を保持される（図示略）が、"Ｈ"レベルのラッ
チ信号ＬＴ２〜ＬＴ４及び"Ｌ"レベルの反転ラッチ信号
／ＬＴ２〜／ＬＴ４が供給されないので、ブロック選択
信号生成回路１８４、１８６及び１８８からは、活性化
指定信号ＡＴＤ２が供給されている間だけ、すなわ
ち、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１０が供
給されている間だけ、ブロック選択信号ＢＳ４２４、Ｂ
Ｓ６３４及びＢＳ８４４がそれぞれ"Ｌ"レベルで出力さ
れる（図示略）。
【０１２８】次に、制御回路３は、所定時間経過後、第
１制御信号ＦＩＲＣ１、第２制御信号ＳＥＣＣ１、第３
制御信号ＴＨＩＣ１、２種類の第４制御信号ＦＯＲＣ
１１及びＦＯＲＣ２１を順次"Ｈ"レベルに立ち上げる
（図４６（１４）、図４７（１）並びに（１３）及び図
４８（１）並びに（５）参照）。これにより、行アドレ
スラッチ信号生成回路１９２は、第１制御信号ＦＩＲＣ
１が"Ｈ"レベルの間（図４６（１４）参照）、行アドレ
スラッチ信号ＲＬＴ２（図４６（１９）参照）を生成し
た後、対応する行デコーダ群６を構成する行デコーダ１
０（図３参照）に供給する。一方、行アドレスラッチ信
号生成回路１９４、１９６及び１９８は、"Ｈ"レベルの
行アドレス上位ビットＲＡＤ１０が供給されている間だ
け、"Ｌ"レベルのブロック選択信号ＢＳ４２４、ＢＳ
６３４及びＢＳ８４４がそれぞれ供給されているが、"
Ｈ"レベルの第１制御信号ＦＩＲＣ２〜ＦＩＲＣ４が供
給されないので、"Ｈ"レベルの行アドレスラッチ信号Ｒ
ＬＴ４、ＲＬＴ６及びＲＬＴ８を出力しない（図４６
（２１）、（２３）及び（２５）参照）。同様に、活性
化信号生成回路２０２は、第２制御信号ＳＥＣＣ１が"
Ｈ"レベルの間（図４７（１）参照）、メインワードタ
イミング制御信号ＭＴＣ２（図４７（６）参照）を生成
した後、対応する行デコーダ群６を構成する行デコーダ
１０（図３参照）に供給し、第３制御信号ＴＨＩＣ
１が"Ｈ"レベルの間（図４７（１３）参照）、サブワー
ド活性化信号ＳＷＡＴ２（図４７（１８）参照）を生成
した後、対応するＭＣＡのサブワード線に供給し、対応
する２種類の第４制御信号ＦＯＲＣ１１及びＦＯＲＣ
２１が"Ｈ"レベルの間（図４８（１）及び（５）参
照）、２種類のＳＡ活性化信号ＳＡＡＴ１２及びＳＡＡ
Ｔ２２（図４８（１０）及び（１８）参照）を生成した
後、図２ではバンク７１に相当する第２番目のブロック
を構成する２個のＳＡ９２１及び９２２に供給する。一
方、活性化信号生成回路２０４、２０６及び２０
８は、"Ｈ"レベルの行アドレス上位ビットＲＡＤ１ ０が
供給されている間だけ、"Ｌ"レベルのブロック選択信号
ＢＳ４２４、ＢＳ６ ３４及びＢＳ８４４がそれぞれ供給
されているが、"Ｈ"レベルの第２制御信号ＳＥＣＣ２〜
ＳＥＣＣ４、"Ｈ"レベルの第３制御信号ＴＨＩＣ２〜Ｔ
ＨＩＣ４、"Ｈ"レベルの第４制御信号ＦＯＲＣ１２〜Ｆ
ＯＲＣ１４及びＦＯＲＣ２２〜ＦＯＲＣ２４が供給され
ないので、"Ｈ"レベルのメインワードタイミング制御信
号ＭＴＣ４、ＭＴＣ６及びＭＴＣ８、"Ｈ"レベルのサブ
ワード活性化信号ＳＷＡＴ４、ＳＷＡＴ６及びＳＷＡＴ
８、"Ｈ"レベルのＳＡ活性化信号ＳＡＡＴ１４並びにＳ
ＡＡＴ２４、ＳＡＡＴ１６並びにＳＡＡＴ２６及びＳＡ
ＡＴ１８並びにＳＡＡＴ２８を出力しない（図４７
（８）、（１０）、（１２）、（２０）、（２２）並び
に（２４）、図４８（１２）、（１４）、（１６）、
（２０）、（２２）並びに（２４）参照）。そして、第
１制御信号ＦＩＲＣ１を"Ｌ"レベルに立ち下げた（図４
６（１４）参照）後、第３制御信号ＴＨＩＣ１、２種類
の第４制御信号ＦＯＲＣ１１及びＦＯＲＣ２１を同時
に"Ｌ"レベルに立ち下げる（図４７（１３）及び図４８
（１）並びに（５）参照）ことにより、サブワード活性
化信号ＳＷＡＴ２、２種類のＳＡ活性化信号ＳＡＡＴ
１２及びＳＡＡＴ２２を同時に立ち下げ（図４７（１
８）及び図４８（１０）並びに（１８）参照）、その
後、第２制御信号ＳＥＣＣ１を"Ｌ"レベルに立ち下げる
（図４７（１）参照）ことにより、以上説明した第２番
目のブロックの活性化が終了すると、制御回路３は、ラ
ッチ信号ＬＴ１を"Ｌ"レベルに立ち下げる（図４６（１
０）参照）と共に、反転ラッチ信号／ＬＴ１を同時に"
Ｈ"レベルに立ち上げる（図示略）。
【０１２９】これ以降、"Ｈ"レベルの反転行アドレス上
位ビット／ＲＡＤ１０及び"Ｈ"レベルの行アドレス上位
ビットＲＡＤ１０が供給される毎に、以上説明した動作
を繰り返すことにより、第１番目及び第２番目のブロッ
クが交互に活性化される。なお、データの書き込みや読
み出し、あるいはリフレッシュ等の動作については、従
来のＤＲＡＭと略動作であるので、その説明を省略す
る。
【０１３０】このように、この例の構成によれば、１Ｍ
ビットの記憶容量を有し、複数個のメモリセルが５１２
行×２０４８列にわたってマトリックス状に配置された
１個のＭＣＡと、その上下に設けられた２個のＳＡとか
らなるブロックを汎用性のある記憶単位として、所望の
記憶容量に応じて自由にその数を調整できるようにする
と共に、記憶容量、バンク数及びリフレッシュ数の組み
合わせにかかわらず、汎用性のある活性化回路４を設け
たので、システム設計者は、ＤＲＡＭについて、個々の
回路構成を特に考慮することなく、単に、必要な記憶容
量、バンク数、リフレッシュ数を指定するだけで自由に
システム設計を行うことができる。これにより、システ
ム設計者は、システム設計を容易に行うことができる。
また、半導体装置のメーカーにとっても、汎用性のある
活性化回路４を１種類用意しておくだけで良いので、半
導体装置の開発期間を短縮化することができる。ここ
で、図４９に、この例で適用可能な記憶容量、バンク数
及びリフレッシュ数の組み合わせと、容量モード信号Ｃ
Ｍ８、ＣＭ４、ＣＭ２、バンクモード信号ＢＭ４、ＢＭ
２、ＢＭ１及びリフレッシュモード信号ＲＭ４０、ＲＭ
２０、ＲＭ １０、ＲＭ０５のっ各状態との関係を示す。
この図から分かるように、システム設計者は、１９通り
もの記憶容量、バンク数及びリフレッシュ数の組み合わ
せを自由に選択することができる。
【０１３１】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、各活性化信号生成回路２０１〜２
０８は、２種類のＳＡ活性化信号ＳＡＡＴ１１〜ＳＡＡ
Ｔ１８及びＳＡＡＴ２１〜ＳＡＡＴ２８を出力してブロ
ックを構成する１個のＳＡを２段階に分けて活性化する
例を示したが、これに限定されず、１種類のＳＡ活性化
信号を出力して１個のＳＡを１段階で活性化するように
構成しても良い。また、上述の実施例において、行デコ
ーダ１０、リフレッシュ・デコーダ１５、ブロック選択
信号生成回路１８１〜１８８、行アドレスラッチ信号生
成回路１９１〜１９８及び活性化信号生成回路２０１〜
２０８の構成は一例であって、同一の機能を有する構成
であればどのようなものでも良い。また、上述の実施例
においては、この例のＤＲＡＭといっしょに組み込まれ
る回路については特に説明していないが、「従来の技
術」において説明したＣＰＵや各種のデジタル信号処理
を行う複数個のデジタル信号処理回路の他、ＤＭＡＣ
（ダイレクト・メモリ・アクセス・コントローラ）、デ
ジタル・アナログ変換器、アナログ・デジタル変換器、
あるいは各種のアナログ信号処理を行う複数個のアナロ
グ信号処理回路等を１個の半導体チップ内に組み込み、
バスや信号線を介して互いに接続するように構成しても
良い。
【０１３２】また、上述の実施例においては、ブロック
を構成するＭＣＡを５１２行×２０４８列にわたってマ
トリックス状に複数個のメモリセルが配置された構成と
したために、記憶容量として８Ｍビット、４Ｍビット、
２Ｍビット、１Ｍビット、バンク数として４個、２個、
１個、リフレッシュ数として４ｋ行、２ｋ行、１ｋ行、
５１２行のいずれかが選択できる例を示したが、これに
限定されず、ＭＣＡの構成を適宜変更することにより、
記憶容量、バンク数及びリフレッシュ数を自由に設定す
ることができると共に、これらの組み合わせもＭＣＡの
構成に制約されるものの、ある程度自由に選択すること
ができる。また、上述の実施例においては、メモリとし
てＤＲＡＭを採用した例を示したが、これに限定され
ず、メモリとしてＳＲＡＭやＲＯＭを採用しても良い。
その場合には、もちろん、リフレッシュする必要はない
から、記憶容量とバンク数だけを設定すれば良く、ま
た、その分、活性化回路４の構成が簡単になる。
【０１３３】
【発明の効果】以上説明したように、この発明の構成に
よれば、メモリ又はＤＲＡＭは、所定の記憶容量を有す
るメモリセル・アレイからなるブロック又は、メモリセ
ル・アレイと、このメモリセル・アレイを挟むように設
けられた第１及び第２のセンスアンプとからなるブロッ
クが、設定された記憶容量に応じて複数個配置されたメ
モリブロックと、設定可能な最大の記憶容量に応じた個
数のブロックに対応可能に構成され、設定された記憶容
量、バンク数、あるいはリフレッシュ数に応じて、メモ
リブロックを構成する複数個のブロックを活性化するた
めの各種の活性化信号を出力する活性化回路とを備えて
いるので、記憶容量、バンク数、あるいはリフレッシュ
数等の組み合わせを変更しても、システム設計者は、自
由かつ容易にメモリをシステム設計することができる。
これにより、半導体装置のシステム設計の容易化及び開
発期間の短縮化を図ることができる。また、この発明の
別の構成によれば、活性化回路が設定された記憶容量や
バンク数に応じて、複数個のブロック毎に、行デコーダ
がデコードした行アドレスを一時保持させるための行ア
ドレスラッチ信号と、メモリブロックを構成するいずれ
か１個のブロックを選択するブロック選択信号とを生成
し、制御回路がブロック選択信号を一時保持させるため
のラッチ信号を生成するので、複数個のバンクに属する
複数個のブロックをほぼ同時に活性化するマルチバンク
動作を行うことができる。また、この発明の別の構成に
よれば、制御回路がテストモード信号と、テストクロッ
クと、ブロック強制活性化信号とを生成し、活性化回路
がテストモード信号と、テストクロックと、ブロック強
制活性化信号とに基づいて、各種の活性化信号を生成す
るので、メモリの信頼性テストを行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体装置を構成す
るＤＲＡＭの構成を示すブロック図である。
【図２】メモリブロック１の構成の一例を示す概略図で
ある。
【図３】行デコーダ１０の構成の一例を示す回路図であ
る。
【図４】活性化回路４の構成を示すブロック図である。
【図５】リフレッシュ・デコーダ１５の構成の一例を示
す回路図である。
【図６】ブロック活性化部１６１の構成を示すブロック
図である。
【図７】ブロック選択信号生成回路１８１の構成の一例
を示す回路図である。
【図８】行アドレスラッチ信号生成回路１９１の構成の
一例を示す回路図である。
【図９】活性化信号生成回路２０１の構成の一例を示す
回路図である。
【図１０】ブロック活性化部１６２の構成を示すブロッ
ク図である。
【図１１】ブロック選択信号生成回路１８２の構成の一
例を示す回路図である。
【図１２】行アドレスラッチ信号生成回路１９２の構成
の一例を示す回路図である。
【図１３】活性化信号生成回路２０２の構成の一例を示
す回路図である。
【図１４】ブロック活性化部１６３の構成を示すブロッ
ク図である。
【図１５】ブロック選択信号生成回路１８３の構成の一
例を示す回路図である。
【図１６】行アドレスラッチ信号生成回路１９３の構成
の一例を示す回路図である。
【図１７】活性化信号生成回路２０３の構成の一例を示
す回路図である。
【図１８】ブロック活性化部１６４の構成を示すブロッ
ク図である。
【図１９】ブロック選択信号生成回路１８４の構成の一
例を示す回路図である。
【図２０】行アドレスラッチ信号生成回路１９４の構成
の一例を示す回路図である。
【図２１】活性化信号生成回路２０４の構成の一例を示
す回路図である。
【図２２】ブロック活性化部１６５の構成を示すブロッ
ク図である。
【図２３】ブロック選択信号生成回路１８５の構成の一
例を示す回路図である。
【図２４】行アドレスラッチ信号生成回路１９５の構成
の一例を示す回路図である。
【図２５】活性化信号生成回路２０５の構成の一例を示
す回路図である。
【図２６】ブロック活性化部１６６の構成を示すブロッ
ク図である。
【図２７】ブロック選択信号生成回路１８６の構成の一
例を示す回路図である。
【図２８】行アドレスラッチ信号生成回路１９６の構成
の一例を示す回路図である。
【図２９】活性化信号生成回路２０６の構成の一例を示
す回路図である。
【図３０】ブロック活性化部１６７の構成を示すブロッ
ク図である。
【図３１】ブロック選択信号生成回路１８７の構成の一
例を示す回路図である。
【図３２】行アドレスラッチ信号生成回路１９７の構成
の一例を示す回路図である。
【図３３】活性化信号生成回路２０７の構成の一例を示
す回路図である。
【図３４】ブロック活性化部１６８の構成を示すブロッ
ク図である。
【図３５】ブロック選択信号生成回路１８８の構成の一
例を示す回路図である。
【図３６】行アドレスラッチ信号生成回路１９８の構成
の一例を示す回路図である。
【図３７】活性化信号生成回路２０８の構成の一例を示
す回路図である。
【図３８】ＤＲＡＭの通常動作の概略を説明するための
タイミング・チャートである。
【図３９】記憶容量として８Ｍビット、バンク数として
４個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍの通常動作の詳細を説明するためのタイミング・チャ
ートである。
【図４０】記憶容量として８Ｍビット、バンク数として
４個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍの通常動作の詳細を説明するためのタイミング・チャ
ートである。
【図４１】記憶容量として８Ｍビット、バンク数として
４個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍの通常動作の詳細を説明するためのタイミング・チャ
ートである。
【図４２】記憶容量として８Ｍビット、バンク数として
４個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍのマルチバンク動作の詳細を説明するためのタイミン
グ・チャートである。
【図４３】記憶容量として８Ｍビット、バンク数として
４個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍのマルチバンク動作の詳細を説明するためのタイミン
グ・チャートである。
【図４４】記憶容量として８Ｍビット、バンク数として
４個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍのマルチバンク動作の詳細を説明するためのタイミン
グ・チャートである。
【図４５】ＤＲＡＭのテスト動作の概略を説明するため
のタイミング・チャートである。
【図４６】記憶容量として２Ｍビット、バンク数として
１個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍの通常動作の詳細を説明するためのタイミング・チャ
ートである。
【図４７】記憶容量として２Ｍビット、バンク数として
１個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍの通常動作の詳細を説明するためのタイミング・チャ
ートである。
【図４８】記憶容量として２Ｍビット、バンク数として
１個、リフレッシュ数として１ｋ行が設定されたＤＲＡ
Ｍの通常動作の詳細を説明するためのタイミング・チャ
ートである。
【図４９】記憶容量、バンク数及びリフレッシュ数の組
み合わせと、容量モード信号ＣＭ ８、ＣＭ４、ＣＭ２、
バンクモード信号ＢＭ４、ＢＭ２、ＢＭ１及びリフレッ
シュモード信号ＲＭ４０、ＲＭ２０、ＲＭ１０、ＲＭ
０５の各状態との関係を示す図である。
【符号の説明】
１ メモリブロック ２ 入出力回路 ３ 制御回路 ４ 活性化回路 ５１〜５４ 列デコーダ群 ６１〜６４ 行デコーダ群 ７１〜７４ バンク ８１、８２ メモリセル・アレイ（ＭＣＡ） ９１１、９１２、９２１、９２２ センスアンプ（Ｓ
Ａ） １０ 行デコーダ １５ リフレッシュ・デコーダ １６１〜１６８ ブロック活性化部 １８１〜１８８ ブロック選択信号生成回路 １９１〜１９８ 行アドレスラッチ信号生成回路 ２０１〜２０８ 活性化信号生成回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−288614（ＪＰ，Ａ) 特開 平10−83672（ＪＰ，Ａ) 特開2000−21169（ＪＰ，Ａ) 特開 平６−124588（ＪＰ，Ａ) 特開 平11−340440（ＪＰ，Ａ) 特開 平６−76567（ＪＰ，Ａ) 特開 平８−77769（ＪＰ，Ａ) 特開 平10−134569（ＪＰ，Ａ) 特開 平11−45565（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数個のメモリセルを有するメモリセル
    ・アレイからなるブロックが、設定された記憶容量に応
    じて複数個配置されたメモリブロックと、前記メモリブ
    ロックにデータを入出力するために用いられる周辺回路
    とが、単一の半導体チップ内に組み込まれてなる半導体
    装置であって、 前記周辺回路は、 前記メモリブロックを構成する前記各ブロックにデータ
    を入出力する入出力回路と、 設定可能な最大の記憶容量に応じた個数のブロックに対
    応可能に構成され、かつ、設定された記憶容量、バンク
    数及び１回のリフレッシュ処理で活性化されるメモリセ
    ル・アレイの行数を示すリフレッシュ数に基づいて、前
    記メモリブロックを構成する複数個の前記ブロックを活
    性化するための各種の活性化信号を出力する活性化回路
    とを備えてなることを特徴とする半導体装置。
  2. 【請求項２】 前記活性化回路は、設定された前記記憶
    容量、前記バンク数及び前記リフレッシュ数に基づい
    て、前記メモリブロックを構成する複数個のブロック毎
    に、前記メモリブロックを構成するいずれか１個のブロ
    ックを選択するブロック選択信号と、デコードした行ア
    ドレスに基づいて、前記メモリセル・アレイの対応する
    メインワード線を選択状態とするメインワード活性化信
    号を出力する行デコーダがデコードした行アドレスを一
    時保持させるための行アドレスラッチ信号と、前記行デ
    コーダが前記メインワード活性化信号を出力するタイミ
    ングを制御するメインワードタイミング制御信号と、対
    応するブロックを構成する前記メモリセル・アレイのサ
    ブワード線を活性化するサブワード活性化信号とを生成
    することを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 設定された前記記憶容量、前記バンク数
    及び前記リフレッシュ数に基づいて、外部から供給され
    たアドレスに基づいて、前記ブロック選択信号を一時保
    持させるためのラッチ信号と、前記行アドレスラッチ信
    号を出力するタイミングを制御する第１制御信号と、前
    記活性化回路が前記メインワードタイミング制御信号を
    出力するタイミングを制御する第２制御信号と、前記活
    性化回路が前記サブワード活性化信号を出力するタイミ
    ングを制御する第３制御信号と、設定された記憶容量に
    応じた容量モード信号と、バンク数に応じたバンクモー
    ド信号とを生成して所定のタイミングで前記活性化回路
    に供給する制御回路を備え、 前記活性化回路は、前記ラッチ信号と、前記第１〜第３
    制御信号と、前記容量モード信号と、前記バンクモード
    信号とに基づいて、前記各種の活性化信号を生成するこ
    とを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記制御回路は、前記メモリのテストを
    行う場合には、すべてのバンクをテストモードにするた
    めのテストモード信号と、テストモード時に使用するた
    めのクロックであるテストクロックと、対応するブロッ
    クを強制的に活性化するブロック強制活性化信号とを生
    成して前記活性化回路に供給し、 前記活性化回路は、前記テストモード信号と、前記テス
    トクロックと、前記ブロック強制活性化信号とに基づい
    て、前記各種の活性化信号を生成することを特徴とする
    請求項３記載の半導体装置。
  5. 【請求項５】 前記メモリセル・アレイは、１Ｍビット
    の記憶容量を有し、複数個のメモリセルが５１２行及び
    ２０４８列にわたってマトリックス状に配置され、設定
    可能な記憶容量は、１Ｍビット、２Ｍビット、４Ｍビッ
    ト、８Ｍビットのいずれかであり、設定可能なバンク数
    は１個、２個、４個のいずれかであることを特徴とする
    請求項１乃至４のいずれか１に記載の半導体装置。
  6. 【請求項６】 各種の信号処理を行う回路と共に、各種
    のデータを記憶するダイナミック・ランダム・アクセス
    ・メモリを１個の半導体チップ内に組み込んだ半導体装
    置であって、 前記ダイナミック・ランダム・アクセス・メモリは、 所定の記憶容量を有し、複数個のメモリセルを有するメ
    モリセル・アレイと、前記メモリセル・アレイを挟むよ
    うに設けられ、前記メモリセル・アレイを構成するメモ
    リセルからビット線に読み出されたデータを検知して増
    幅する第１及び第２のセンスアンプとからなるブロック
    が、設定された記憶容量に応じて複数個配置されたメモ
    リブロックと、 設定可能な最大の記憶容量に応じた個数のブロックに対
    応可能に構成され、設定された記憶容量、バンク数、１
    回のリフレッシュ処理で活性化されるメモリセル・アレ
    イの行数を示すリフレッシュ数に応じて、前記メモリブ
    ロックを構成する複数個のブロックを活性化するための
    各種の活性化信号を出力する活性化回路とを備えてなる
    ことを特徴とする半導体装置。
  7. 【請求項７】 前記活性化回路は、設定された記憶容
    量、バンク数、リフレッシュ数に応じて、前記メモリブ
    ロックを構成する複数個のブロック毎に、前記メモリブ
    ロックを構成するいずれか１個のブロックを選択するブ
    ロック選択信号と、デコードした行アドレスに基づい
    て、前記メモリセル・アレイの対応するメインワード線
    を選択状態とするメインワード活性化信号を出力する行
    デコーダがデコードした行アドレスを一時保持させるた
    めの行アドレスラッチ信号と、前記行デコーダが前記メ
    インワード活性化信号を出力するタイミングを制御する
    メインワードタイミング制御信号と、対応するブロック
    を構成する前記メモリセル・アレイのサブワード線を活
    性化するサブワード活性化信号と、対応するブロックを
    構成する２個のセンスアンプを活性化するセンスアンプ
    活性化信号とを生成することを特徴とする請求項６記載
    の半導体装置。
  8. 【請求項８】 設定された記憶容量、バンク数、リフレ
    ッシュ数に応じて、外部から供給されたアドレスに基づ
    いて、前記ブロック選択信号を一時保持させるためのラ
    ッチ信号と、前記行アドレスラッチ信号を出力するタイ
    ミングを制御する第１制御信号と、前記活性化回路が前
    記メインワードタイミング制御信号を出力するタイミン
    グを制御する第２制御信号と、前記活性化回路が前記サ
    ブワード活性化信号を出力するタイミングを制御する第
    ３制御信号と、前記活性化回路が前記センスアンプ活性
    化信号を出力するタイミングを制御する第４制御信号
    と、設定された記憶容量に応じた容量モード信号と、バ
    ンク数に応じたバンクモード信号と、設定されたリフレ
    ッシュ数に応じたリフレッシュモード信号とを生成して
    所定のタイミングで前記活性化回路に供給する制御回路
    を備え、 前記活性化回路は、前記ラッチ信号と、前記第１〜第４
    制御信号と、前記容量モード信号と、前記バンクモード
    信号と、前記リフレッシュモード信号とに基づいて、前
    記各種の活性化信号を生成することを特徴とする請求項
    ７記載の半導体装置。
  9. 【請求項９】 前記活性化回路は、前記リフレッシュモ
    ード信号と、前記行アドレスの上位ビットとの組み合わ
    せをデコードして、活性化すべきブロックを指定する活
    性化指定信号を生成するリフレッシュ・デコーダと、 設定可能な最大の記憶容量に応じた個数のブロックに対
    応可能な個数設けられ、前記ラッチ信号と、前記ラッチ
    信号を反転した反転ラッチ信号と、前記第１〜第４制御
    信号と、前記容量モード信号と、前記バンクモード信号
    と、前記リフレッシュモード信号とに基づいて、設定さ
    れた記憶容量、バンク数、リフレッシュ数に応じて、所
    定のタイミングで、前記ブロック選択信号を生成すると
    共に、前記行アドレスラッチ信号と、前記メインワード
    タイミング制御信号と、前記サブワード活性化信号と、
    前記センスアンプ活性化信号とをそれぞれ生成するブロ
    ック活性化部とを備えてなることを特徴とする請求項８
    記載の半導体装置。
  10. 【請求項１０】 前記ブロック活性化部は、 前記活性化指定信号と、前記ラッチ信号と、前記反転ラ
    ッチ信号と、前記リフレッシュモード信号と、前記バン
    クモード信号とに基づいて、対応するブロックを指定す
    るブロック選択信号を生成するブロック選択信号生成回
    路と、 前記第１制御信号と、前記ブロック選択信号とに基づい
    て、前記行アドレスラッチ信号を生成して対応するブロ
    ックに供給する行アドレスラッチ信号生成回路と、 前記第２〜第４制御信号と、前記ブロック選択信号とに
    基づいて、前記サブワード活性化信号と、前記センスア
    ンプ活性化信号と、前記メインワードタイミング制御信
    号とを生成して対応するブロックに供給する活性化信号
    生成回路とを備えてなることを特徴とする請求項９記載
    の半導体装置。
  11. 【請求項１１】 前記制御回路は、前記メモリのテスト
    を行う場合には、すべてのバンクをテストモードにする
    ためのテストモード信号と、テストモード時に使用する
    ためのクロックであるテストクロックと、対応するブロ
    ックを強制的に活性化するブロック強制活性化信号とを
    生成して前記活性化回路に供給し、 前記活性化回路は、前記テストモード信号と、前記テス
    トクロックと、前記ブロック強制活性化信号とに基づい
    て、前記各種の活性化信号を生成することを特徴とする
    請求項８乃至１０のいずれか１に記載の半導体装置。
  12. 【請求項１２】 前記メモリセル・アレイは、１Ｍビッ
    トの記憶容量を有し、複数個のメモリセルが５１２行及
    び２０４８列にわたってマトリックス状に配置され、 設定可能な記憶容量は、１Ｍビット、２Ｍビット、４Ｍ
    ビット、８Ｍビットのいずれかであり、設定可能なバン
    ク数は１個、２個、４個のいずれかであり、設定可能な
    リフレッシュ数は、５１２行、２１０行、２１１行、２
    １２行のいずれかであることを特徴とする請求項６乃至
    １１のいずれか１に記載の半導体装置。
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