KR940003154B1 - 반도체 기억장치 - Google Patents

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KR940003154B1
KR940003154B1 KR1019900012671A KR900012671A KR940003154B1 KR 940003154 B1 KR940003154 B1 KR 940003154B1 KR 1019900012671 A KR1019900012671 A KR 1019900012671A KR 900012671 A KR900012671 A KR 900012671A KR 940003154 B1 KR940003154 B1 KR 940003154B1
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memory device
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가즈다미 아리모도
가즈야스 후지시마
요시오 마쓰다
쓰가사 오오이시
마사끼 쓰구데
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 이 발명의 제1의 실시예에 의한 반도체 기억장치의 전체의 구성을 표시하는 블록도.
제2도는 이 발명의 제2의 실시예에 의한 반도체 기억장치의 주요부의 구성을 표시하는 블록도.
제3도는 이 발명의 제3의 실시예에 의한 반도체 기억장치의 전체의 구성을 표시하는 블록도.
제4도는 이 발명의 제4의 실시예에 의한 반도체 기억장치의 전체의 구성을 표시하는 블록도.
제5a도는 이 발명의 제5의 실시예에 의한 반도체 기억장치의 전체의 구성을 표시하는 블록도.
제5b도는 제5a도의 반도체기억장치의 메모리어레이블록의 구체적인 구성을 표시하는 회로도.
제6도는 이 발명의 제6의 실시예에 의한 반도체기억장치의 개략구성을 표시하는 블록도.
제7도는 레지스터모드의 세트 및 리세트의 시퀀스를 설명하기 위한 타이밍챠트.
제8도는 카피라이트모드의 세트 및 리세트의 시퀀스를 설명하기 위한 타이밍챠트.
제9도는 라인리드모드의 세트 및 리세트의 시퀀스를 설명하기 위한 타이밍챠트.
제10도는 멀티비트테스트의 세트 및 리세트의 시퀀스를 설명하기 위한 타이밍챠트.
제11도는 멀티비트테스트의 세트의 시퀀스의 타의 예를 설명하기 위한 타이밍챠트.
제12도는 멀티비트테스트의 리세트의 시퀀스의 타의 예를 설명하기 위한 타이밍챠트.
제13도는 테스트결과의 출력방법의 제1의 예를 표시하는 타이밍챠트.
제14도는 테스트결과의 출력방법의 제2의 예를 표시하는 타이밍챠트.
제15도는 테스트결과의 출력방법의 제3의 예를 표시하는 타이밍챠트.
제16도는 테스트결과의 출력방법의 제4의 예를 표시하는 타이밍챠트.
제17도는 제13도 및 제15도의 방법을 실시하기 위해서의 구성을 표시하는 블록도.
제18도는 제14도 및 제16도의 방법을 실시하기 위해서의 구성을 표시하는 블록도.
제19도는 멀티비트테스트가 가능한 종래의 반도체 기억 장치의 전체의 구성을 표시하는 블록도.
제20도는 라인모드테스트를 설명하기 위한 메모리어레이의 구체적인 구성을 표시하는 회로도.
제21도는 라인모드테스트에 있어 레지스터모드의 동작을 설명하기 위한 타이밍챠트.
제22도는 라인모드테스트에 있어 라인리드의 동작을 설명하기 위한 타이밍챠트.
제23도는 라인모드테스트를 설명하기 위한 프로챠트.
제24a도는 라인모드테스트에 있어 카피라이트를 설명하기 위한 도면.
제24b도는 라인모드테스트에 있어 라인리드를 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리어레이 9a, 9b, S1-S4, S10-S14 : 스위치
10 : 테스트 콘트롤회로 13a : 라인모드테스트콘드롤회로
13b : 라인모드테스트라이트콘드롤회로
16 : 일치검출회로 17 : 레지스터
30 : 프레그콘프렉스(각도중 동일부호는 동일 또는 상당부분을 표시)
101-104 : 입출력선쌍 B1-B4 : 메모리어레이블록
ML1-ML4 : 일치선
이 발명의 반도체기억장치에 관한 것르로서, 특히 복수의 메모리셀을 동시에 테스트가능한 테스트회로를 비치한 반도체기억장치에 관한 것이다. 제19도는 테스트회로를 비치한 종래의 반도체 기억장치의 구성을 표시하는 블럭도이다.
제19도의 반도체기억장치는 , 예를들면 M.Kuman oya et al., ISSCC85 Dig. of Tech. Papers pp. 240-241에 표시되어 있다.
제19도에 있어서, 메모리어레이(1)는 , 복수행 및 복수열로 배열된 복수의 메모리셀을 포함한다. 이 메모리어레이(1)는, 4개의 메모리어레이블록(B1~B4)로 분할되어 있다.
메모리어레이블록(B1~B4)에 대응하여 입출력선쌍(101~104)이 각각 설치되어 있다.
메모리어레이(1)에는, 행을 선택하기 위해서의 로우디코더(2a,2b ) 및 열을 선택하기 위해서의 컬럼디코더(3a,3b)가 설치되어 있다.
한편, 어드레스버퍼(4)에는 외부에서 어드레스신호(A0-An)가 제공된다.
또, RAS버퍼(5), CAS버퍼(6) 및 WE버퍼(7)에는, 외부로우어드세스스트로브(strobe)신호(
Figure kpo00001
), 외부 컬럼어드레스스트로브신호(
Figure kpo00002
) 및 외부라이트이네이블신호(
Figure kpo00003
)가 각각 제공된다.
어드레스버퍼(4)는, RAS버퍼(5)에서의 스트로브신호(
Figure kpo00004
)에 응답하고,외부에서의 어드레스신호(AO~An)를 로우어드레스신호로서 로우디코더(2a,2b)애 제공한다.
로우디코더(2a)는 로우어드레스신호에 응답하여 메모리어레이블록(B1,B3)내의 1행을 각각 선택한다. 로우디코더(2b)는,로우어드레스신호에 응답하고 메모리어레이블록(B2,B4)내의 1행을 각각 선택한다. 또, 어드레스버퍼(4)는 CAS버퍼(6)에서의 스트로브신호(
Figure kpo00005
)에 응답하고, 외부에서 제공되는 어드레스신호(AO-An)을 컬럼어드레스신호로서 컬럼디코더(3a,3b)에 제공한다.
컬럼디코더(3a)는, 컬럼어드레스신호에 응답하고 메모리어레이블록(B1,B2)내의 1열을 각각 선택한다. 컬럼디코더(3b)는, 컬럼어드레스신호에 응담하고 메모리어레이블록(B3,B4)내의 1열을 각각 선택한다. 통상의 판독시 또는 기록시에는, 스위치(9)가 접점(a)의 측으로 전환된다.
판독시에는, 메모리어레이블록(B1~B4)의 각각에 있어 1개의 메모리셀이 선택된다.
이 선택된 4개의 메모리셀에 기억되었던 데이터가 각각 입출력선쌍(101~104)을 통하여 프리앤프(PA1~PA4)에 제공된다.
블록세렉터(8)에 의해 트랜지스터(T1~T4)중 어느 하니가 온이된다.
그것에 의해, 프리앤프(AP1~PA4)중의 어느하나에 의해 중폭된 데이터가 스위치(9) 및 출력버퍼(11)를 통하여 출력데이터 Dout로서 외부에 출력된다. 기록시에도 동일하게 , 블록세렉터(8)에 의해 트랜지스터(T1~T4)중 어느하나가 온이된다.
그것에 의해, 외부에서 Din버퍼(12)에 제공되는 입력데이터 Din이 입출력선쌍(101~104)의 어느하나를 통하여, 대응하는 메모미어레이블록내의 선택된 메모리셀에 기록된다.
더욱, 판독 또는 기록은, WE버퍼(7)에 제공되는 외부라이트이네이블신호(
Figure kpo00006
)에 의해 선택된다.
제19도의 반도체기억장치에 있어서는, 테스트 시간을 단축하기 위해 멀티비트테스트모드가 준비되어 있다.
이 멀티비트테스트모드는, 테스트콘트롤회로(10)에 외부에서 테스트이네이블신호(
Figure kpo00007
)를 제공하는 것에 의해 제어된다.
테스트시에는, 테스트콘트롤회로(10)에 의해 스위치(9)가 접점(b)의 측으로 전환된다.
테스트데이터의 기록시에는, 멀티비트라이트콘트롤회로(13)에 의해 트랜지스터(T1~T4)가 모두 온이 된다.
그것에 의해, 외부에서 제공되는 테스트데이터가 Din버퍼(12) 및 입축력선쌍(101~104)을 통하여 메모리어레이블록(B1~B4)에 동시에 기록된다.
또, 테스트데이터의 판독시에는, 메모리어레이블록(B1~B4)에서 입출력선쌍 (101~104)를 통하여, 판독된 페스트데이터가 프리앤프(PA1~PA4)에 의해 증폭되어, 일치검출회로(14)에 입력된다.
일치검출회로(14)는, 4개의 데이터가 서로 일치되어 있으면, [H]의 프레그를 출력하고, 4개의 데이터중 하나라도 나머지 데이터와 일치하지 않알때에는, [L]의 프레그를 출력한다.
일치검출회로(14)의 출력은 스위치(9) 및 출력버퍼(11)를 통하여 외부에 꺼내어진다.
구체적으로는, 모두[L]의 4비트의 테스트데이터를 메모리어레이(1)에 입력하면, 메모리어레이(1)내에 결함이 있는 메모리셀이 존재하지 않으면, 프리앤프(PA1~PA4)의 출력은 모두 [L]로 되고, 일치검출회로(14)에의해 [H]의 프레그가 출력된다.
모두 [H]의 4비트의 테스트데이터를 입력했을때에도, 모든 메모리셀에 이상이 없으면 동일하게 [H]의 프레그가 출력된다.
이것에 대해, 메모리어레이(1)내의 메모리셀에 이상이 있는 경우에는, 모든 메모리셀에 동일한 데이터를 기록하여도, 판독되는 데이터에는, [H] 및 [L]이 혼합하는 것이된다.
그 때문에 일치검출회로(14)에서는 [L]의 프레그가 출력된다.
상기 멀티비트테스트모드에 의하면, 각 메모리셀에 1개씩 테스트데이터를 기록 및 판독테스트방법과 비교하여, 테스트의 실행시간은 1/4로 단축된다. 그러나, 근년, 반도체기억장치의 대용량화에 수반하여, 테스트시간의 증대가 현저하게 되어 있다. 그때문에, 종래의 멀티비트테스트모드로서는 이제는 충분한 테스트시간의 단축, 더나아가서는 터테스트코스트의 삭감이 곤란하게 되어 있다. 그래서 종래의 멀티비트테스트모드와 비교하여 비약적으로 테스트시간을 단축할 수 있는 기술로서, K. Arimoto et al., ISSCC89 Dig of Tech. Papers FAM 16.4등에 표시된 라인모드테스트가 있다.
이 라인모드테스트에 의하면, 1개의 워드선에 접속되는 모든 메모리셀이 동시에 테스트되므로, 멀티비트테스트모드와 비교하여 보다 다수의 비트를 한번에 테스트하는 것이 가능하게 된다.
따라서, 테스트시간의 대폭적인 단축이 기대된다. 근년, 1비트의 어구성(×1구성)의 반도체기억장치 뿐만아니고, 동일칩상에서 4비트의 어구성(×4구성), 8비트의 어구성(×8구성)등의 반도체기억장치를 실현하는 것이 주류로 되어 있다.
그 때문에, 그들에 대응하는 테스트모드회로도 필요하게 되어 있다.
상기의 라인모드테스트를 종종 반도체기억장치에 적용하기 위해서는, 각각의 반도체기억장치에 적합한 주변회로등을 설치할 필요가 있다.
그러나, 라인모드테스트를 종종 반도체기억장치에 적용하기 위해서의 구체적인 기술, 주변회로등이 충분히 개발되었다고는 말할 수 없다.
그래서, 이 발명의 목적은, 반도체기억장치의 종류에 따라, 다수의 비트를 동시에 테스트가능한 테스트수단을 적용할 수 있는 환경을 설정하고, 테스트시간의 대폭적인 단축을 도모하는 것이다. 제1의 발명에 관한 반도체기억장치는, 메모리어레이, 복수의 테스트수단, 및 논리수단을 비치한다. 메모리어레이는, 매트릭스상으로 배열된 복수의 메모리셀을 포함하고, 복수의 블록으로 분할되어 있다.
복수의 테스트수단은, 복수의 블록에 대응하여 설치되어, 각각이 대응하는 블록내의 복수의 메모리셀을 동시에 테스트한다.
논리수단은 복수의 테스트수단에 의해 복수의 테스트결과에 대해 소정의 논리연산을 행하여, 모두의 블록에 대해서의 테스트결과를 출력한다. 제2의 발명에 관한 반도체기억장치는, 복수비트로 되는 어구성의 정보를 판독 또는 기록가능한 반도체기억장치이고, 메모리어레이, 복수의 테스트수단, 및 복수의 테스트결과출력수단을 비치한다. 메모리어레이는, 메트릭스상으로 배치된 복수의 메모리셀을 포함하고, 복수비트에 대응하여 복수의 블록으로 분할되어 있다.
복수의 테스트수단은, 복수의 블록에 대응하여 설치되어, 각각이 대응하는 블록내의 복수의 메모리셀을 동시에 테스트한다.
복수의 테스트결과 출력수단은, 복수의 테스트수단에 의한 복수의 테스트결과를 각각 출력한다. 제3의 발명에 관한 반도체기억장치는, 복수비트로 되는 어구성의 정보를 판독 또는 기록가능한 반도체기억장치이고, 메모리어레이, 복수의 입출력수단, 복수의 테스트수단, 및 복수의 테스트 결과 출력수단을 비치한다.
메모리어레이는, 메트랙스상으로 배치된 복수의 메모리셀을 포함하고, 복수의 블록으로 분할되어 있다.
복수의 입출력수단은, 복수비트에 대응하여 설치되어 있다.
각 블록에 포함되는 각 메모리셀은, 복수의 입출력수단의 어느것에 접속되어 있다.
복수의 테스트수단은, 복수의 입출력수단에 대응하여 설치되어 , 각각이 대응하는 입출력수단에 접속되는 복수의 메모리셀을 동시에 테스트한다. 복수의 테스트결과 출력수단은, 복수의 입출력수단에 대응하여 설치되어 복수의 테스트수단에 의한 복수의 테스트결과를 각각 출력한다.
제1의 발명에 관하 반도체기억장치에 있어서는, 복수의 블록의 각각에 있어 복수의 메모리셀이 동시에 테스트된다.
복수의 블록에 있어 복수의 테스트결과에 대해 더욱 소정의 논리연산이 행하여져, 그 결과가 모두의 블록에 대해서의 테스트결과로서 출력된다. 극것에 의해, 복수의 블록에 있어 복수의 메모리셀에 대한 테스트가 병렬로서 행하여지는 것이 되므로, 보다더 테스트시간의 단축이 도모된다. 제2의 발명에 관한 반도체기억장치에 있어서는, 복수비트에 대응하는 복수의 블록의 각각에 있어 복수의 메모리셀이 동시에 테스트된다.
복수의 블록에 있어 복수의 테스트결과는 복수의 테스트결과 출력수단에 의해 각각 출력된다.
그것에 의해, 복수비트로되는 어구성의 정보를 판독 또는 기록가능한 반도체기억장치에 있어서, 복수비트에 대응하는 테스트결과가 각각 출력된다.
제3의 발명에 관한 반도체기억장치에 있어서는, 복수의 입출력수단에 대응하는 복수의 테스트수단에 의한 복수의 테스트결과가, 복수의 테스트결과 출력수단에 의해 각각 출력된다.
그것에 의해 각 블록에 있어 복수의 입출력수단을 통하여 정보의 판독 및 기록이 행하여지는 반도체기억장치에 있어서도, 복수비트에 대응하는 테스트결과가 각각 출력된다.
[실시예]
이하, 이 발명의 실시예를 도면을 참조하여 상세히 설명한다.
우선, 라인모드테스트에 대해 설명한다.
제20도는, 라인모드테스트를 설명하기 위한 회로도이다. 제20도에 있어서, 복수의 비트선쌍(BL,
Figure kpo00008
) 및 복수의 워드선(WL)이 서로 교차하도록 배치되어 그들의 교점에 메모리셀(MC)이 설치되어 있다. 각 비트 선상(BL,
Figure kpo00009
)에는 센스앤프(15)가 접속되어 있다.
또,비트선 BL 및
Figure kpo00010
은, 각각 전송트랜지스터 Q1 및 Q2를 통하여 노드 N1 및 N2에 접속되어 있다. 노드 (N1,N2)간에는 일치검출회로(16) 및 레지스터(17)이 접속되어있다.
각 레지스터(17)는, 서로 역병렬로 접속된 2개의 인버터를 포함한다.
각 레지스터(17)에는 기대치데이터가 래치된다. 각 일치검출회로(16)는, 레지스터(17)에 래치되어 있는 기대치데이터와 메모리셀(MC)에 비트선쌍(BL,
Figure kpo00011
)에 판독된 데이터와의 일치 또는 불일치를 검출한다.
복수의 일치검출회로(16)에 공통으로, 라인테스트의 결과를 출력하기 위해서의 일치선(ML)이 접속되어 있다.
노드 (N1,N2)는, 전송트랜지스터(Q3,Q4)를 통하여 입출력선(I/O,
Figure kpo00012
)에 접속되어 있다.
전송트랜지스터(Q1,Q2)는 제어신호(
Figure kpo00013
)에 의해 제어된다.
또, 전송트랜지스터(Q3,Q4)는, 컬럼디코더에서의 컬럼디코드신호(Yn)에 의해 제어된다.
인접하는 비트선쌍(BL,
Figure kpo00014
)에 대응하는 전송트랜지스터(Q3,Q4)는 컬럼디코더에서의 컬럼디코드신호(Yn+1)에 의해 제어된다.
다음은, 제21도 및 제22도를 참조하여, 라인모드테스트에 있어서의 동작에 대해 설명한다.
제21도는 레지스터(17)에의 기대치데이터의 기록동작을 설명하기 위한 타이밍 챠트이다.
레지스터(17)에의 기대치데이터의 기록동작을 레지스터모드라 한다.
우선, 복수의 워드선(WL)중 어느하나의 전위가 [H]레벨로 상승한다.
이것에 의해,그 워드선(WL)에 접속되는 메모리셀(MC)에 기억된 데이터가 각각 대응하는 비트선 BL 또는
Figure kpo00015
에 판독된다.
각 센스앤프(15)가 동작하면 각 비트선쌍(BL,
Figure kpo00016
)상의 전위치가 증폭된다.
다음은, 입출력선쌍(I/O,
Figure kpo00017
)에 상보의 기대치 데이터가 제공된다.
컬럼디코드신호(Yn)가 [H]레벨에 상승하면, 대응하는 전송트랜지스터(Q3,Q4)가 온이되고, 대응하는 대응하는 노드 (N1,N2)가 입출력선쌍(I/O,
Figure kpo00018
)에 접속된다. 그것에 의해, 입출력선쌍(I/O,
Figure kpo00019
)상의 기대치데이터가 대응하는 노드 (N1,N2)에 전달된다.
다은은, 입출력선쌍(I/O,
Figure kpo00020
)에 새로운 기대치데이터가 제공된다.
컬럼디코드신호(Yn+1)가 [H]레벨로 상승하면, 대응하는 전송트랜지스터(Q3,Q4)가 온이되어, 대응하는 노드 (N1,N2)가 입출력선쌍(I/O,
Figure kpo00021
)에 접속된다.
이것에 의해, 입출력선쌍(I/O,
Figure kpo00022
)상의 기대치데이터가 대응하는 노드 (N1,N2)에 전달된다. 이와 같이하여, 복수의 레지스터(17)에 랜담의 기대치데이터가 기록된다.
더욱, 이 경우, 메모리셀(MC)에 대해서는 리프셋시동작이 행하여 진다.
제22도는, 일치검출동작을 설명하기 위해서의 타이밍챠트이다.
이 일치검출동작을 라인리드라한다.
우선, 복수의 워드선(WL)중 하나의 전위가 [H]레벨로 상승한다.
이것에 의해, 그 워드선에 접속되는 메모리셀(MC)에 기억된 데이터가 각각 대응하는 비트선 BL 또는
Figure kpo00023
상에 판독된다.
각 센스앤프(15)가 동작하면, 각 비트선쌍(BL,
Figure kpo00024
)상의 전위차가 증폭된다.
다음은, 각 일치검추뢰로(16)에 의해, 메모리셀(MC)에서 비트선쌍(BL,
Figure kpo00025
)상에 판독된 데이터와 각 레지스터(17)에 유지되었던 기대치데이터가 비교된다.
복수의 일치검출회로(16)의 출력은 일치선(ML)에 와이어도어에 접소되어 있다.
또, 일치선 ML은 미리 [H]레벨에 프라챠지되어 있다.
메모리셀(MC)에서 비트선쌍(BL,
Figure kpo00026
)에 판독데이타가 대응하는 레지스터(17)에 유지된 기대치데이터와 일치하지 않을때에는, 일치선(ML)의 전위는「L」레벨에 방전된다.
즉, 1개의 워드선(WL)에 접속된1행의 메모리셀(MC)중 적어도 1개사 불량이면, 일치선(ML)의 전위는 「L」레벨로 된다.
한편, 1개의 워드선(WL)에 접속된 1행의 메모리셀(MC)의 모두가 정상이면, 일치선(ML)의 전위는 [H]레벨을 유지한다.
다음은, 제어신호(
Figure kpo00027
)에 의해 전송트랜지스터(Q1,Q2)가 온이된다.
이것에 의해,각 레지스터(17)에 의해 유지된 데이터가 대응하는 비트선쌍(BL,
Figure kpo00028
)에 전손된다.
그리고 각 비트선쌍(BL,
Figure kpo00029
)상의 데이타가 선택된 워드선(WL)에 접속되는 메모리셀(MC)에 기록된다. 상기의 동작이 모든 워드선(WL)에 대해 행하여지는 것에 의해, 메모리어레이 전체에 데이터가 기록된다.
라인모드테스트의 전동작을 제23도~제24b도를 참조하여 설명한다.
제24a도에 있어서, 레지스터(17)에 랜덤데이터가 기록된다(제23도의 스텝 S1).
다음은 레지스터(17)에 유지된 데이터가, 1개의 워드선(WL)에 접속되는 1행의 메모리셀(MC1~MC4)에 전송된다(스텝 S2).
스텝 S2의 동작이, 모든 워드선에 대해 행하여진다. 제24b도에 있어서, 1개의 워드선(WL)에 접속되는 1행의 메모리셀(MC1~MC4)에서 판독된 데이터가, 일치 검출회로(16)에 있어, 레지스터(17)에 유지된 데이터(기대치데이터)와 비교된다(스텝 S3).
제24b도에 있어서는,메모리셀(MC2)이 불량이기 때문에 기록된 데이터 "0" 이 "1"로 반전하였다고 가정한다.
이 경우, 대응하는 일치검출회로(16)에 의해, 일치선(ML)의 전위가 [L]레벨에 방전된다. 이것에 의해, 일치선(ML)에서는 불일치는 표시하는 에라프레그가 출력된다.
스텝 S3의 동작이, 모든 워드선에 대해 행하여진다. 그것에 의해, 모든 메모리셀에 기억된 데이터의 테스트가 행하여 진다.
이와 같이하여, 임의의 또는 랜덤인 데이터패턴에 의거하는 라이트모드테스트가 행하여진다.
제1도는, 상기의라인모드테스트가 적용된 이 발명의 제1의 실시예에 의한 반도체기억장치의 구성을 표시하는 블록도이다.
이 반도체기억장치는, 1비트의 어구성(×1구성)의 데이터를 기록 및 판독가능한 반도체기억장치이다. 제1도에 있어서, 메모리레이(1)는, 4개의 메모리어레이블로(B1~B4)로 분할되어 있다.
메모리어레이블록(B1~B4)의 각각의 구성은, 제20도에 표시되는 구성과 동일하다.
메모리어레이블록(B1~B4)에 대응하여 4개의 입출력선쌍(101~104)이 설치되어 있다.
또, 메모리어레이블록(B1~B4)에 대응하여 4개의 일치선(ML1~ML4)이 설치되어 있다. 4개의 일치선(ML1~ML4)은 AND회로로 되는 프레그콘프레스(30)의 입력단자에 접속되어 있다. 프레그콘프레스(30)의 출력단자는 스위치(9a)의 접점(b)에 접속되어 있다.
통상의 기록시 또는 판독시에는, 스위치(9a)의 접점(a)측에 전환된다.
한편, 라인모드테스트시에는 스위치(9a)의 접점(b)측으로 전환된다.
더욱 제1도에 있어 제19도의 반도체기억장치와 동일의 부분에는 동일부호가 붙어있다.
또, 제1도의 반도체기억장치의 통상의 기록동작 및 판독동작은, 제19도의 반도체기억장치에 있어 통상의 기록동작 및 판독동작과 동일하다.
라인모드테스트시에는, 라인모드테스트라이트콘트롤회로 (13b)에의해, 트랜지스터(T1~T4)가 모두 온이된다.
그것에 의해, 외부에서 제공되는 테스트데이터가 Din버퍼(12) 및 4개의 입출력선쌍(101~104)을 통하여 4개의 메모리어레이블록(B1~B4) 내의 레지스터(17)에 기록된다.
즉, 메모리어레이(1)에 4비트의 테스트데이터가 병렬로 기록된다.
그후, 4개의 메모리어레이블록(B1~B4)에 있어서, 복수의 레지스터(17)에 유지된 테스트데이터가 1행의 메모리셀(MC)에 병렬로 전송된다.
4개의 메모리어레이블록(B1~B4)에 있어 동시에 라인모드테스트가 행하여져, 그 테스트결과가 대응하는 일치선(ML1~ML4)에 각각 출력된다.
프레그콘프레스(30)에 의해 4개의 테스트결과에 대해 논리적연산이 행하여져, 그 결과가 출력버퍼(11)를 통하여 외부에 출력된다.
모든 일치선(ML1~ML4)의 전위가 「H」레벨로 된 경우에는, 프레그콘프레스(30)에서 「H」의 프레그가 출력된다.
이 경우에는, 4개의 메모리어레이블록(B1~B4)에 있어 테스트결과가 모두 옳다는 것이 된다. 한편, 일치선(ML1~ML4)중 적어도 1개가「L」레벨인 경우에는 프레그콘프레스(30)에서는「L」의 프레그가 출력된다.
이 경우에는, 메모리어레이(1)내에 불량이 있는 것이 된다.
상기와 같이, 제1도의 실시예에서는, 4개의 메모리어레이블록(B1~B4)에 있어서, 라인모드테스트를 병렬로 행하기위해, 보다더 테스트시간의 단축이 도모된다.
제2도는, 이 발명의 제2의 실시예에 의한 반도체기억장치의 주요부의 구성을 표시하는 블록도이다. 제2도의 반도체기억장치가 제1도의 반도체기억장치와 다른 것은, 일치검출회로(14)가 설치되어 있는 점이다.
제2도의 반도체기억장치에 있어서는, 제1도의 반도체기억장치와 동일하게 라인모드테스트가 가능한 동시에, 재19도의 반도체기억장치와 동일하게 멀티비테스트가 가능하다.
통상의 기록 및 판독시에는 스위치(9b)의 접점(a)측에 전환된다.
또, 라인모드테스트시에는 스위치(9b)가 접점(b)측에 전환된다.
더욱, 멀티비트테스트모드시에는 스위치(9b)가 접점(c)측으로 전환된다.
라인모드테스트시에 있어서의 동작은 제1도의 반도체기억장치에 있어서의 동작과 동일하고, 멀티비트테스트모드시에 있어서의 동작은 제19도의 반도체기억장치에 있어서의 동작과 동일하다.
제3도는, 이 발명의 제3의 실시예에 의한 반도체기억장치전체의 구성을 표시하는 블록도이다.
이 반도체기억장치는, 4비트의 어구성(×4구성)의 데이터를 기록 및 판독가능한 반도체기억장치이다.
메모리어레이(1)의 구성은, 제1도의 반도체기억장치의 메모리어레이(1)의 구성과 같다.
4개의 메모리어레이블록(B1~B4)에 대응하여, 4개의 입출력선쌍(101~104)이 설치되어 있다. 입출력선쌍(101~104)은, 프리앤프(PA1~PA4) 및 스위치(S1~S4)를 통하여 각각 입출력단자(31~34)에 접속되어 있다.
또, 4개의 메모리어레이블록(B1~B4)에 대응하여, 4개의 일치선(ML1~ML4)이 설치되어 있다.
일치선(ML1~ML4)은 각각 스위치(S1~S4)의 접점(b)에 접속되어 있다.
통상의 기록시 및 판독시에는 스위치(S1~S4)가 접점(a)측으로 전환된다.
데이터의 기록시에는, 4비트의 데이터(D1~D4)가 입출력단자(31~34)에 제공된다.
이들의 데이터(D1~D4)는 스위치(S1~S4) 및 입출력선쌍(101~104)을 통하여 각각 메모리어레이블록(B1~B4)내의 메모리셀에 기록된다.
또, 데이터의 판독시에는, 메모리어레이블록(B1~B4)에서 판독된 4개의 데이터가 각각 입출력선쌍(101~104)을 통하여 프리앤프(PA1~PA4)에 제공된다. 프리앤프(PA1~PA4)에 의해 증폭된 4비트의 데이터가 스위치(S1~S4)를 통하여 입출력단자(31~34)에 전달되어, 출력데이터(D1~D4)로서 외부에 출력된다. 라인모드테스트시에는, 테스트콘트롤회로(10)에 의해 스위치(S1~S4)가 접점(b)측에 전환된다.
입출력단자(31~34)에 제공된 테스트데이터가 Din버퍼(12a) 및 입출력선쌍(101~104)을 통하여 각각 메모리어레이블록(B1~B4)에 병렬로 기록된다.
4개의 메모리어레이블록(B1~B4)에 있어서 병렬로 라인모드테스트가 행하여져, 그 테스트결과가 일치선(ML1~ML4)에 각각 출력된다.
일치선(ML1~ML4)에 출력된 테스트결과는 스위치(S1~S4)를 통하여 입출력단자(31~34)에 각각 제공된다.
이와 같이하여, 각 비트에 대응하는 테스트결과가 대응하는 입출력단자에서 출력된다.
제4도는, 이 발명의 제4의 실시예에 의한 반도체 기억장치전체의 구성을 표시하는 블록도이다.
이 반도체기억장치는, 동일칩에 있어 1비트의 어구성(×1구성) 및 4비트의 어구성(×4구성)의 데이터를 기록 및 판독가능한 반도체기억장치이다. 제4도에 있어서, 메모리어레이(1)의 구성은, 제1도-제3도의 반도체기억장치에 있어서의 메모리어레이(1)의 구성과 동일하다.
메모리어레이블록(B1~B4)에 대응하여 입출력선쌍(101~104)이 설치되어 있다.
메모리어레이블록(B1~B4)에 대응하여 일치선(ML1~ML4)에 설치되어 있다.
일치선(ML1~ML4)은 프레그콘프레스(30)의 입력단자에 접속되는 동시에, 스위치(S11~S14)의 접점×4에 각각 접속되어 있다.
프레그콘프레스(30)의 출력단자는 스위치(S11)의 접점×1에 접속되어 있다.
프리앤프(PA1)의 출력단자는 스위치(S10)를 통하여 스위치(S11)의 접점(n)에 접속되어 있다.
프리앤프(PA1-PA4)의 출력단자는 트랜지스터(T1~T4)를 통하여 스위치(S10)의 접점(D)및 Din버퍼(12)에 접속되어 잇다.
스위치(S11-S14)는 테스트콘트롤회로(10)에 의해 제어된다.
이 반도체기억장치가 1비트의 어구성으로 설정되는 경우에는, 스위치(S10)가 접점(d)측에 전화되어, 스위치(S11)이 접점(n)측에 전환된다.
기록시에는 제3도의 반도체기억장치와 동일하고, 외부에서 입출력단자(31~34)제공되는 데이터(D1~D4)가, 입출력버퍼(41~44)를 통하여 메모리어레이블록(B1~B4)내의 선택된 메모리셀에 각각 기록된다.
또, 판독시에는, 메모리어레이블록(B1~B4)내에서 각각 선택된 메모리셀에 기억되는 데이타가, 입출력버퍼(41~44)를 통하여 입출력단자(31~34)에 각각 출력데이터(D1~D4)로서 판독된다.
1비트의 어구성에 있어 라인모트테스트시에는, 스위치(S11)가 접점×1의 측에 전환된다.
이 경우에는 제1도의 반도체기억장치의 경우와 동일하고, 메모리어레이블록(B1~B4)에 있어 병렬로 라인모드테스트가 행하여져, 그 테스트의 결과가 일치선(ML1~ML4)에 각각 출력된다.
그리고, 일치선(ML1~ML4)의 출력에 대해 프레그콘프레스(30)에 의해 논리적연산이 행하여져, 그 결과가 스위치(S11) 및 입출력버퍼(41)를 통하여 입출력단자(31)에 판독된다.
4비트의 구성에 있어 라인모드테스트시에는, 스위치(S11~S14)가 접점×4의 측에 전환된다. 이 경우에는, 제3도의 반도체기억장치의 경우와 같고, 메모리어레이블록(B1~B4)에 있어 라인모드테스트가 병렬로 행하여져, 그 결과가 일치선(ML~ML4)에 각각 출력된다.
일치선(ML1~ML4)의 출력은, 입출력버퍼(41~44)를 통하여 입출력단자(31~34)에 각각 판독된다. 더욱, 메모리어레이(1)에 있어 라인모드테스트는 라인모드테스트 콘트롤회로(13a)에 의해 제어된다.
상기와 같이, 제4도의 반도체기억장치에 있어서는, 동일칩에 있어 제1도의 반도체기억장치 및 제3도의 반도체기억장치의 기능이 달성된다.
더욱, 제4도의 반도체기억장치에 있어서도, 제2도의 반도체기억장치와 동일하게 일치검출회로(14)를 설정하는 것에 의해, 멀티비트테스트를 가능하게 하여도 좋다.
제5a도는 이 발명의 제5의 실시예에 의한 반도체기억장치 전체의 구성을 표시하는 블록도이다.
이 반도체기억장치는, 4비트의 어구성(×4구성)의 데이터를 기록 및 판독가능한 반도체기억장치이다.
제3도 및 제4도의 반도체기억장치에 있어서는 1개의 메모리어레이내에 기억된 데이터는 대응하는 입출력선상을 통하여 대응하는 입출력단자에 판독되나, 제5a도의 반도체기억장치에 있어서는, 각 메모리어레이 블록에 복수의 입출력선쌍이 설치된다.
즉, 각 메모리어레이블록에는 복수의 기록 및 판독경로가 존재한다.
이것에 대응하여, 각 메모리어레이블록에는 복수의 일치선이 설치된다.
제5a도의 메모리어레이블록(B1)의 구체적인 구성을 제5b도에 표시된다.
복수의 비트선쌍(BL,
Figure kpo00030
) 중 하나 걸어서의 비트선쌍은, 선택트랜지스터(Q1,Q2,Q3.Q4)를 통하여 입출력선쌍(101)에 접속된다.
복수의 비트 선쌍(BL,
Figure kpo00031
) 중 나머지의 비트선쌍은, 선택트랜지스터(Q1,Q2,Q3.Q4)를 통하여 입출력선쌍(102)에 접속된다.
또, 하나 걸어서의 비트선쌍에 대응하는 일치검출회로(16)의 출력단자는 일치선(ML1)에 접속되어, 나머지의 비트선쌍에 대응하는 일치검출회로(16)의 출력단자는 일치선(ML2)에 접속된다.
따라서, 메모리어레이블록(B1)내에 기억되는 데이터는 입축력선쌍 101및 102의 2개의 경로의 어느것을 통하여 판독된다.
또, 메모리어레이블록(B1)내에 있엇 라인모드테스트의 결과는 일치선 ML1 및 ML2의 2개중의 어느 것을 통하여 판독된다.
더욱, 메모리어레이블록(B2)의 구성도 제5b도에 표시되는 구성과 동일하다.
이것에 대해, 메모리어레이블록(B3,B4)에 있어서는, 복수의 비트선쌍(BL,
Figure kpo00032
) 이 입출력선쌍(101,102)의 대신에 입출력선쌍(103, 104)에 접속되어, 복수의 일치검출회로(16)가 일치선(ML1, ML2)의 대신에 일치선(ML3, ML4)에 접속된다.
제5a도를 참조하면, 통상의 기록 및 판독시에는, 스위치(S1~S4)가 접점(a)의 측에 접속된다.
또, 라인모드테스트시에는 스위치(S1~S4)가 접점(b)의 측에 접속된다.
더욱, 제5a도의 메모리어레이(1)를 제4도의 반도체기억장치에 적용하는 것에 의해, 동일칩에 있어 1비트의 어구성 및 4비트의 어구성에 전환 가능한 반도체기억장치가 실현된다.
제3도~제5a도의 반도체기억장치에 있어서는, 4비트의 어구성의 경우에는, 일치선(ML1~ ML2)에 출력된 테스트결과가 각각 대응하는 입출력 단자(31~34)에 판독되어 있다.
이것에 대해, 제6도에 표시하는 것과 같이, 복수비트의 어구성의 경우에도, 일치선(ML1~ ML4)의 출력에 대해 프레그콘프레스(30)에 의해 논리적 연산을 행하여, 그 프레그콘프레스(30)의 출력 프레그를 외부단자(35)에 출력하여도 좋다.
또, 상기 실시예에 있어서는, 1비트의 어구성의 반도체기억장치 및 4비트의 어구성의 반도체기억장치에 대해 설명하고 있으나, 8비트 기타등의 어구성의 반도체기억장치에도 동일하게 이 발명을 적용하는 것이 가능하다.
상기와 같이, 라인모드테스트에 있어서는, 통상의 기록 및 판독과는 다른 사이클이 실행되므로, 각각의 사이클을 세트 및 리세트하는 시퀀스가 필요하게 된다.
또, 각각의 모드의 세트 및 리세트를 독립으로 실행할 수 있는 것이 필요하게 된다.
제7도는, 레지스터모드의 세트 및 리세트의 시퀀스를 설명하기 위한 타이밍챠트이다.
레지스터모드에 있어서는, 제20도의 레지스터(17)에의 테스트데이터의 기록 또는 판독이 행하여진다.
로우어드레스스트로브신호(
Figure kpo00033
)의 하락시에, 테스트이네이블신호(
Figure kpo00034
)가 [L]레벨, 라이트이네이블신호(
Figure kpo00035
) 및 컬럼어드레스스트로브신호(
Figure kpo00036
)가 [H]레벨이면 레지스터모드가 세트되어, 로우어드레스스트로브신호(
Figure kpo00037
)의 하락시에, 테스트이네이블신호(
Figure kpo00038
), 라이트이네이블신호(
Figure kpo00039
) 및 컬럼어드레스스트로브신호(
Figure kpo00040
)가 [H]레벨이면 레지스터모드가 리세트된다.
제8도는, 카피라이트모드의 세트 및 리세트의 시퀀스를 설명하기 위한 타이밍챠트이다.
로우어드레스스트로브신호(RAS)의 하락시에, 테스트이네이블신호(
Figure kpo00041
) 및 라이트이네이블신호(
Figure kpo00042
)가 [L]레빌,컬럼어드레스스트로브신호(
Figure kpo00043
)가 [H]레벨이면 카피라이트모드가 세트되어, 로우어드레스스트로브신호(
Figure kpo00044
)의 하락시에, 테스트이네이블(
Figure kpo00045
), 라이트이네이블신호(
Figure kpo00046
) 및 컬럼어드레스스트로브신호(
Figure kpo00047
)가 [H]레벨이면 카피라이트모드가 리세트된다.
제9도는, 라인리드모드의 세트 및 리세트의 시퀀스를 설명하기 위한 타임챠트이다.
로우어드레스스트로브신호(
Figure kpo00048
)의 하락시에, 테스트이네이블신호(
Figure kpo00049
)가 [H], 라이트이네이블신호(
Figure kpo00050
) 및 컬럼어드레스스트로브신호(
Figure kpo00051
)가 [L]레벨이면 세트사이클이 개시된다.
로우어드레스스트로브신호(
Figure kpo00052
)의 하락시에, 테스트이네이블신호(
Figure kpo00053
)가 [L]레벨, 라이트이네이블신호(
Figure kpo00054
) 및 컬럼어드레스스트로브신호(
Figure kpo00055
)가 [H]레벨이면 라인모드테스트가 세트되어, 라인모드사이클이 개시된다.
로우어드레스스트로브신호(
Figure kpo00056
)의 하락시에, 테스트이네이블신호(
Figure kpo00057
)가 [H]이면, RAS 온리 리프레시의 타이밍으로 리세트사이클이 개시된다.
제2도의 실시예와 같이 라인모드테스트와 함게 멀티비트테스트가 가능한 반도체기억장치에 있어서는, 멀리비트테스트의 세트 및 리세트의 시퀀스가 필요하다.
제10도는 멀티비트의 세트 및 리세트의 시퀀스를 설명하기 위한 타이밍챠트이다.
제10도에 표시하는 것과 같이, 제9도의 라인모드와 동일하고 세트사이클이 개시된다.
로우어드레스스트로브신호(
Figure kpo00058
)의 하락시에, 테스트이네이블신호(
Figure kpo00059
), 라이트이네이블신호(
Figure kpo00060
) 및 컬럼어드레스스트로브신호(
Figure kpo00061
)가 [H]레벨이면 멀티비트테스트의 테스트사이클이 개시된다.
또, 제9도의 라인리드모드와 동일의 타이밍으로 리세트사이클이 개시된다.
더욱, 4M 비트다이너믹 RAM(랜덤.액세스.메모리)에 있어서는, 멀티비트테스트모드의 세트 및 리세트에 관하여 제11도 및 제12도에 표시되는 표준화된 방법이 있다.
제11도에 표시하는 것과 같이, 로우어드레스스트로브신호(
Figure kpo00062
)의 하락시에, 칼럼어드레스스트로브신호(
Figure kpo00063
) 및 라이트이네이블신호(
Figure kpo00064
)가 [L]레벨이면(라이트 CAS-비포-RAS), 멀티비트테스트모드가 세트된다.
또, 제12도에 표시하는 것과 같이, 라이트 CAS-비포-RAS 또는 RAS 온리 리프렛시모드에 의해 멀티 비트테스트모드가 리세트된다.
멀티비트테스트에 있어서는, 기록 및 판독의 구별없이, 같은 시퀀스에 의해 세트 또는 리세트가 행하여진다.
더욱, 상기 방법 이외의 방법에 의해 상기 실시예의 반도체기억장치를 각종 모드에 설정하는 것도 가능하다.
예를들면, 테스트이네이블신호(
Figure kpo00065
)가 제공되는 외부핀에 전원전압 이상의 소정의 전압(슈퍼 Vcc)을 제공하는 것에 의해 어떤 모드로 설정할 수 있다.
다음은, 상기 실시예의 반도체기억장치에 있어 테스트결과의 출력방법을, 제13~제16도의 타이밍챠트 및 제17도 및 제18도의 블록도를 참조하여 설명한다.
제17도는, 제13도 및 제15도에 표시되는 방법을 실행하기 위해서의 구성을 표시하는 블록도이다.
또, 제18도는 제14도 및 제16도의 방법을 실행하기 위해서의 구성을 표시하는 블록도이다.
프리챠지시에는, 일치선(ML1~ML4)의 전위는 [H]레벨로 되어 있으므로, 프래그콘프레스(30)의 출력은 [H]레벨이 된다.
제13도의 방법에 있어서는, 프리챠지기간에 전환 신호회로(51)에 의해 제17도의 스위치(SW)가 프레그콘프레스(30)의 출력단자측에 전환된다.
그것에 의해, 프리챠지기간에는 출력버퍼(11)의 출력은 [H]레벨을 유지한다.
그리고 라인노드테스트가 실행된 후, 출력버퍼(11)의 출력은, 에라가 없는 경우에는 [H]레벨을 유지하기를 계속하여, 에라가 있었던 시점에서 [L]레벨이 된다.
이와 같이 하여, 테스트결과의 판정이 행하여진다.
전환신호회로(51)는, RAS버퍼(5), CAS버퍼(6) 및 WE버퍼(7)의 출력에 응답하고 동작하는 타이밍 제너레이터(50)에 의해 제어된다.
제14도에 표시되는 방법에 있어서는, 프리챠지기간에는, 일치검출종료신호발생회로(52)에 의해 트라이스테이트버퍼(tri-state buffer)로 되는 출력버퍼(11)의 출력이 고인피턴스상태로 유지된다.
그리고 프레그콘프레스(30)에 일치검출선(ML1~ML4)을 통하여 라인모드테스트의 결과가 보내어진후, 출력버퍼(11)의 고인피턴스상태가 해제된다.
그 결과, 출력버퍼(11)의 출력은, 에라가 없을때에는「H」레벨, 에라가 있을 때에는「L」레벨이 된다.
더욱, 제13도 및 제14도의 방법에 있어서는, 컬럼어드레스스트로브신호(
Figure kpo00066
)의 하락에 응답하고, 출력버퍼(11)에서 출력된 프레그가 리세트된다.
제13도 및 제14도의 방법에 있어서는, RAS 사이클마다 에라 프레그가 리세트되는 것에 대하여, 제15도 및 제16도의 방법에 있어서는, 에라가 발생한 시점에 [L]레벨의 출력이 래치된다.
더욱, 일치검출종료신호발생회로(52)는, 타이밍 제너레이터(50)에 의해 제어된다.
상기의 실시예에 의하면, 1비트의 어구성의 반도체기억장치 및 복수비트의 어구성의 반도체기억장치의 각 메모리어레이블록에 있어 라이트모드테스트가 병렬로 행하여지므로, 테스트시간의 대폭적인 단축이 도모된다.
이상과, 같이, 제1의 발명에 의하면, 복수의 블록으로 분할된 메모리어레이를 가지는 반도체기억장치에 있어서, 각각의 블록에 있어 다수의 메모리셀이 동시에 테스트되기 때문에, 테스트시간의 대폭적인 단축이 도모된다.
또, 제2의 발명에 의하면, 복수비트로되는 어구성의 반도체기억장치에 있어서, 각각의 블록에 있어 다수의 메모리셀이 동시에 테스트되므로ㅡ 테스트시간의 대폭적인 단축이 도모된다.
더욱, 제3의 발명에 의하면, 복수비트로 되는 어구성을 가지는 동시에 각 블록에 대해 복수의 입출력수단을 통하여 기록 및 판독가능한 반도체기억장치에 있어서, 복수의 입출력수단에 대응하는 복수의 테스트수단에 의해 다수의 메모리셀이 동시에 테스트되므로, 테스트시간의 대폭적인 단축이 도모된다.

Claims (40)

  1. 복수의 행과 열로 배치된 복수의 메모리셀(MC)을 포함하고, 복수의 블록(B1~B4)으로 분할된 메모리어레이(1)와, 상기 복수의 블록(B1~B4)에 각각 대응하여 설치되고, 대응하는 블록내의 복수의 메모리셀(MC)을 동시에 테스트하는 복수의 테스트수단 및 상기 복수의 테스트수단(16,17, ML1~ML4)에 의한 복수의 테스트결과에 대해 소정의 논리연산을 하고, 모든 블록(B1~B4)에대해서는 테스트결과로서의 연산결과를 출력하는 논리수단(30)을 비치한 반도체기억장칭.
  2. 제1항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은 대응하는 블록내의 선택된 행의 메모리셀(MC)이 동시에 테스트되는 라인모드테스트를 실행하는 반도체기억장치.
  3. 제1항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은 , 한행의 정보를 유지하는 대응 블록에 제공괸 정보유지수단(17)과, 상기 정보유지수단(17)에 유지된 정보와 선택된 행의 메모리셀(MC)의 판독된 정보를 비교하는 대응 블록에 제공된 비교수단(16), 및 상기 비교수단(16)의 비교결과가 출력되는 일치선(ML1~ML4)을 비치한 반도체기억장치.
  4. 제3항에 있어서, 상기 정보유지수단은 대응하는 블록에서 복수의 열에 대응하게 제공된 복수의 레지스터(17)를 포함하고 그리고 상기 비교수단은 대응하는 블록에서 복수의 열에 대응하게 제공된 복수의 일치검출수단(16)을 포함하는 반도체기억장치.
  5. 제1항에 있어서, 상기 논리수단(30)은 AND연산을 실행하는 반도체기억장치.
  6. 제1항에 있어서, 상기 복수의 블록(B1~B4) 중의 어느 것을 선택하는 블록선택수단(8)과, 테스트시에 상기 복수의 블록(B1~B4)에 외부공급정보를 동시에 제공하고, 그리고 통상동작시에 외부공급정보를 상기 블록선택수단(8)에 의해 선택된 블록으로 제공하거나 또는 상기 블록선택수단(8)에 의해 선택된 블록에서 독출된 정보를 외부로 제공하는 입/출력수단(9a,T1~T4,101~104)을 부가 반도체기억장치.
  7. 제6항에 있어서, 상기 복수의 블록(B1~B4)에서 독출된 복수의 정보사이의 일치 또는 불일치를 검출하는 일치검출수단을 더욱 포함하는 반도체기억장치.
  8. 제6항에 있어서, 상기 블록의 각각에서 복수의 행중의 어느 것을 선택하는 제1선택수단(2a,2b)과, 상기 블록의 각각에서 복수의 열중의 어느 것을 선택하는 제2선택수단(3a,3b)을 부가하는 반도체기억장치.
  9. 복수의 비트로 구성되는 어구성의 정보를 기록과 판독가능한 반도체기억장치에 있어서, 복수의 행과 열로 배치되고, 상기 복수의 비트에 대응하는 복수의 블록(B1~B4)으로 분할된 복수의 메모리셀(MC)을 구비한 메모리어레이(1)와, 상기 복수의 블록(B1~B4)에 각각 대응하여 설치되고, 각각이 대응하는 블록내에서 복수의 메모리셀(MC)을 동시에 테스트하기 위한 복수의 테스트수단과, 상기 복수의 테스트수단(16,17,ML1~ML4)에서 복수의 테스트결과를 출력하는 복수의 테스트결과 출력수단(S1~S4,31~34)을 포함하는 반도체기억장치.
  10. 제9항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은 대응하는 블록에서 선택된 행의 메모리셀(MC)이 동시에 테스트되는 라인모드테스트를 실시하는 반도체기억장치.
  11. 제9항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은, 대응하는 블록에 설치되고 한행의 정보를 유지하기 위한 정보 유지수단(17)과 대응하는 블록에 설치되고 선택된 행의 메모리셀(MC)에서 독출된 정보와 상기 정보 유지수단(17)에서 유지된 정보와를 비교하기 위한 비교수단(16)과, 상기 비교수단(16)의 비교결과가 출력되는 일치선(ML1~ML4)을 포함하는 반도체기억장치.
  12. 제11항에 있어서, 상기 정보 유지수단은, 대응하는 블록에서 복수의 열에 대응하게 설치된 복수의 레지스터(17)를 포함하고, 그리고 상기 비교수단은 대응하는 블록에서 복수의 열에 대응하게 설치된 복수의 일치검출수단(16)을 포함하는 반도체기억장치.
  13. 제9항에 있어서, 상기 복수의 테스트결과 출력수단(S1~S4,31~34)에서 출력된 복수의 테스트결과에 대해 소정의 논리연산을 실행하고 그리고 모든 블록(B1~B4)의 테스트결과로서 그 연산결과를 출력하는 논리수단(30)을 부가하는 반도체기억장치.
  14. 1-비트정보를 독출 또는 기록할 수 있는 제1상태와 복수비트정보를 독출 또는 기록할 수 있는 제2상태로 선택적으로 세트되는 반도체기억장치에 있어서, 복수의 행과 열로 배치되고 그리고 상기 복수의 비트에 대응하는 복수의 블록(B1~B4)으로 분할된 복수의 메모리셀(MC)을 구비한 메모리어레이(1)와, 상기 복수의 블록(B1~B4)에 각각 대응하게 설치되고, 각각이 대응하는 블록에서 복수의 메모리셀(MC)을 동시에 테스트하는 복수의 테스트수단(16,17,ML1~ML4)과, 상기 제1상태가 세트되었을때 상기 복수의 테스트수단(16,17,ML1~ML4)의 복수의 테스트결과를 출력하고, 그리고 상기 제2상태가 세트되었을때 상기 복수의 테스트수단(16,17,ML1~ML4)의 복수의 테스트결과에 대해 소정의 논리연산을 실행하며, 모든 블록(B1~B4)의 테스트결과로서 연산결과를 출력하는 테스트결과 출력수단(30,S10~S14)을 포함하는 반도체기억장치.
  15. 제14항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은 대응하는 블록에서 선택된 행의 메모리셀(MC)이 동시에 테스트되는 라인모드테스트를 실행하는 반도체기억장치.
  16. 제14항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은, 대응하는 블록에 설치되고 일행의 정보를 유지하기 위한 정보유지수단(17)과, 대응하는 블록에 설치되고 선택된 행의 메모리셀(MC)에서 독출된 정보와 상기 정보유지수단(17)에 유지된 정보와 비교하기 위한 비교수단(16)과, 상기 비교수단(16)의 비교결과가 출력되는 일치선(ML1~ML4)을 포함하는 반도체기억장치.
  17. 제16항에 있어서, 상기 정보유지수단은, 대응하는 블록에서 복수의 열에 대응하게 설치된 복수의 레지스터(17)를 포함하고, 그리고 상기 비교수단은 대응하는 블록에서 복수의 열에 대응하게 설치된 복수의 일치검출수단(16)을 포함하는 반도체기억장치.
  18. 제14항에 있어서, 상기 소정의 논리 연산은 AND 연산인 반도체기억장치.
  19. 제14항에 있어서, 상기 복수의 블록(B1~B4)중 어느 것을 선택하는 블록선택수단(8)과, 테스트시에 있어 상기 복수의 블록(B1~B4)으로 외부공급 정보를 동시에 제공하고, 상기 블록선택수단(8)에 의해 선택된 블록으로 상기 외부공급 정보를 제공하거나 또는 상기 제1상태가 세트되었을때 상기 블록 선택수단(8)에 의해 선택된 블록에서 독출된 정보를 외부로 출력하고, 그리고 상기 복수의 블록(B1~B4)으로 외부공급정보를 제공하거나 또는 상기 제2상태가 세트되었을때 상기 복수의 블록(B1~B4)에서 독출된 정보를 상기 외부로 출력하는 입/출력수단(31~34,41~44,S10~S14,101~104)을 부가하는 반도체기억장치.
  20. 제14항에 있어서, 상기 테스트결과 출력수단(30,S11~S14)은 상기 복수의 테스트수단(16,17,ML1~ML4)의 복수의 테스트결과에 대해 소정의 논리연산을 실행하고 그리고 연산 결과를 상기 제1상태가 세트되었을때라도 모든 블록(B1~B4)의 테스트결과로서 출력하는 기능을 부가하는 반도체기억장치.
  21. 복수의 비트로 구성되는 어구성의 정보를 기록하고 독출할 수 있는 반도체기억장치에 있어서, 복수의 행과 열로 배치되고, 복수의 블록(B1~B4)으로 분할된 복수의 메모리셀(MC)을 구비한 메모리어레이(1)와, 상기 복수의 비트에 대응하여 설치되고, 접속된 복수의 입/출력수단(101~104)과, 어느것에 상기 블록의 각각에 구비되어 있는 각 메모리셀(MC)이 상기 복수의 입/출력수단(101~104)에 각각 대응하여 설치되고, 각각 대응하는 입/출력수단에 접속된 복수의 메모리셀(MC)을 동시에 테스트하는 복수의 테스트수단(16,17,ML1~ML4)과, 상기 복수의 입출력수단(16,17,ML1~ML4)의 복수의 테스트결과를 출력하기 위한 복수의 테스트결과 출력수단 (S1~S4,31~34)을 포함하는 반도체기억장치.
  22. 재21항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은 대응하는 블록에서 선택된 행의 메모리셀(MC)이 동시에 테스트되는 라인모드테스트를 실행하는 반도체기억장치.
  23. 제21항에 있어서, 상기 복수의 테스트수단(16,17,ML1~ML4) 각각은 대응하는 블록에 설치되고, 1행의 정보를 유지하기 위한 정보유지수단 (17)과, 대응하는 블록에 설치되고 선택된 행의 메모리셀(MC)에서 독출된 정보와 상기 정보유지수단(17)에서 유지된 정보를 비교하기 위한 비교수단(16)과, 상기 비교수단(16)의 비교결과가 출력되는 일치선(ML1~ML4)을 포함하는 반도체기억장치.
  24. 제23항에 있어서, 상기 정보유지수단은 대응하는 블록에서 복수의 열에 대응하게 설치된 복수의 레지스터(17)을 포함하고, 상기 비교수단은, 대응하는 블록에서 복수의 열에 대응하게 설치된 복수의 일치검출수단(16)을 포함하는 반도체기억장치.
  25. 제21항에 있어서, 상기 복수의 테스트결과 출력수단(S1~S4,31~34)에서 출력된 복수의 테스트결과에 대해 소정의 논리연산을 실행하고 그리고 그 연산결과를 모든 블록(B1~B4)의 테스트결과로서 출력하는 논리수단(30)을 부가하는 반도체기억장치.
  26. 제1항에 있어서, 복수의 외부공급 제어신호에 따라서 상기 복수의 테스트수단(16,17,ML1~ML4) 과 상기 논리수단(30)의 동작을 제어하는 제어수단(13b)과 부가하는 반도체기억장치.
  27. 제9항에 있어서, 복수의 외부공급 제어신호에 따라서 상기 복수의 테스트수단(16,17,ML1~ML4) 과 상기 복수의 테스트출력수단 (S11~S14,31~34)의 동작을 제어하는 제어수단(13b)를 부가하는 반도체기억장치.
  28. 제21항에 있어서, 복수의 외부공급 제어신호에 따라 상기 복수의 입출력수단(101~104)과 상기 복수의 테스트수단(16,17,ML1~ML4) 과 상기 복수의 테스트결과출력수단 (S11~S14,31~34)의 동작을 제어하는 제어수단 (13b)를 부가하는 반도체기억장치.
  29. 제6항에 있어서, 복수의 외부공급 제어신호의 조합에 따라 상기 복수의 테스트수단(16,17,ML1~ML4) 과 상기 복수의 테스트출력수단 (S1~S4,31~34) 및 상기 복수의 입출력수단(9a,T1~T4,101~104)의 동작을 제어하는 제어수단 (13b)를 부가하는 반도체기억장치.
  30. 제19항에 있어서, 복수의 외부공급 제어신호의 조합에 따라 상기 복수의 테스트수단(16,17,ML1~ML4) 과 상기 복수의 테스트결과출력수단 (S1~S4,31~34) 및 상기 복수의 입출력수단 (31~34,41~44,S10~S14,101~104)의 연산을 제어하는 제어수단 (13b)를 부가하는 반도체기억장치.
  31. 복수의 행과 열로 배치되고, 복수의 블록(B1~B4)으로 분할된 메모리셀 (MC)을 구비한 메모리어레이(1)와, 상기 복수의 블록(B1~B4)에 각각 대응하여 설치되고, 각각이 대응하는 블록내의 복수의 메모리셀(MC)을 동시에 테스트하는 복수의 테스트수단(16,17,ML1~ML4) 과 상기 복수의 테스트수단 (16,17,ML1~ML4)의 테스트결과를 출력하는 테스트결과 출력수단 및 소정의 논리레벨에서 상기 테스트결과출력수단 (S1~S4,31~34)에서 제공된 출력을 통상적으로 세트하고, 그리고 테스트결과의 출력동작의 시간에서 상기 테스트결과 출력수단(S1~S4,31~34)에서 제공된 테스트결과를 출력하는 출력제어수단 (SW,50,51)을 포함하는 반도체기억장치.
  32. 복수의 행과 열로 배치되고, 복수의 블럭(B1~B4)으로 분할된 복수의 메모리셀 (MC)을 구비한 메모리어레이(1)와, 상기 복수의 블럭(B1~B4)에 각각 대응하여 설치되고, 각각이 대응하는 블록내의 복수의 메모리셀(MC)을 동시에 테스트하는 복수의 테스트수단(16,17,ML1~ML4) 과 상기 복수의 테스트수단 (16,17,ML1~ML4)의, 테스트결과를 출력하는 테스트결과 출력수단 및 고인피던스상태에서 상기 테스트결과 출력수단(S1~S4,31~34)으로부터 제공된 출력을 통상적으로 세트하고 그리고 테스트결과의 출력동작의 시간에서 상기 테스트결과 출력수단(S1~S4,31~34)에서 제공된 테스트결과를 출력하는 출력제어수단 (SW,50,51)을 포함하는 반도체기억장치.
  33. 제31항에 있어서, 상기 출력제어수단 (SW, 50, 51)은 테스트결과의 상기 출력동작이 완료된 후 상기 테스트결과를 리세트하는 반도체기억장치.
  34. 제32항에 있어서, 상기 출력제어수단 (SW, 50, 51)은 테스트결과의 상기 출력동작이 완료된 후 상기 테스트결과를 리세트하는 반도체기억장치.
  35. 제31항에 있어서, 상기 출력제어수단 (SW, 50, 51)은 테스트결과의 상기 출력동작이 완료된 후 상기 테스트결과가 페일(fail)을 표시할때 상기 테스트결과를 리세트하는 반도체기억장치.
  36. 제32항에 있어서, 상기 출력제어수단 (SW, 50, 51)은 테스트결과의 상기 출력동작이 완료된 후 상기 테스트결과가 페일을 표시할때 상기 테스트결과를 유지하는 반도체기억장치.
  37. 복수의 행과 열로 배치되고 복수의 블록으로 분할된 복수의 메모리셀을 구비한 메모리어레이와, 복수의 블록에 대응하고, 각각이 그의 블록의 공통라인을 따라 배치된 복수의 셀을 동시에 테스트하고 그리고 라인모드테스트 출력신호를 생성하는 수단을 구비한 복수의 라인모드테스트수단과, 모든 상기 블록의 테스트결과로서 출력신호를 생성하기 위해 상기 복수의 라인모드테스트수단에 의해 동시에 생성되는 라인모드테스트신호를 결합하는 수단을 포함하는 반도체기억장치.
  38. 복수의 비트로 구성되는 어구성의 데이터를 기억하는 반도체기억장치에 있어서, 복수의 행과 열로 배치되고 , 복수의 블록으로 분할된 복수의 메모리셀을 구비한 메모리어레이와, 복수의 블록에 대응하고, 각각이 그의 블록의 공통라인을 따라 배치된 복수의 셀을 동시에 테스트하고 드리고 라인모드테스트 출력신호를 생성하는 수단을 구비하는 복수의 라이모드테스트수단과, 상기 복수의 라인모드테스트수단에 의해 동시에 생성되는 라인모드테스트신호를 독출하는 수단을 포함하는 반도체기억장치.
  39. 단일 또는 다중비트구성모드에서 선택적으로 동작하는 반도체기억장치에 있어서, 복수의 행과 열로 배치되고 , 복수의 블록으로 분할된 복수의 메모리셀을 구비한 메모리어레이와, 복수의 블록에 대응하고, 각각이 그의 블록의 공통선을 따라 배치된 복수의 셀을 동시에 테스트하고 그리고 라인모드테스트 출력신호를 생성하는 수단을 구비한 복수의 라인모드테스트 수단과, 상기 기억장치가 단일 비트어구성모드에 있을때 출력신호를 모든 상기 블록의 테스트결과로서 생성하기 위해 상기 복수의 라인모드테스트수단에 의해 동시에 생성되는 라인모드테스트신호를 결합하는 수단과, 상기 기억장치가 다중비트어구성모드에 있을때 상기 복수의 라인모드테스트수단에 의해 동시에 생성되는 라인모드테스트신호를 독출하는 수단을 포함하는 반도체기억장치.
  40. 각각 복수의 행과 열로 배치된 복수의 메모리셀 및 각 블록의 상기 메모리셀로부터 출력신호를 공급한는 센스증폭기 수단을 구비한 복수의 메모리블록과, 상기 복수의 블록에 각각 대응하여 비치하고, 각 블록의 복수의 메모리셀을 동시에 테스트하여, 응답하여 각 블록테스트신호를 동시에 공급하는 복수의 테스트 수단과, 상기 블록테스트신호에 응답하여 상기 메모리블록 모두로부터 결합된 테스트결과신호를 공급하는 논리수단을 포함하는 반도체기억장치.
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