KR100255894B1 - 용장 메모리 셀 어레이 및 직렬 액세스 어드레스가 있는 반도체 장치 - Google Patents

용장 메모리 셀 어레이 및 직렬 액세스 어드레스가 있는 반도체 장치 Download PDF

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시오우지 마투키
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가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

외부로부터 직렬적으로 공급된 어드레스 신호에 의해 지정된 메모리 셀이 결함 메모리 셀이 결함 메모리 셀인지를 결정하므로서 얻어진 판단 결과의 판단시 지연을 방지하기 위하여, 반도체 장치는 상기 외부 어드레스 신호에 의해 지정된 어드레스로부터 데이터를 기록하고 판독하는 다수의 메모리 셀을 갖는 메모리 셀 어레이를 구비한다. 데이터는 상기 결함 메모리 셀이 상기 메모리 셀 어레이에 존재할 때 결함 메모리 셀 대신에 용장 메모리 셀 어레이로부터 기록되어 판독된다. 판단 회로는 입력 어드레스가 결함 메모리 셀의 어드레스에 대응하는지 아닌지를 판단한다. 어드레스가 직렬로 입력된 반도체 메모리에서, 상기 판단 회로는 직렬-입력 어드레스가 결함 메모리 셀의 어드레스인지 아닌지를 순차적으로 판단한다.

Description

용장 메모리 셀 어레이 및 직렬 액세스 어드레스가 있는 반도체 장치
1. 발명의 분야
본 발명은 반도체 메모리 등과 같은, 용장 메모리 셀 어레이와 직렬 억세스 어드레스를 가진 반도체 장치에 관한 것이다.
2. 관련기술의 설명
이러한 형태의 반도체 장치는 외측으로부터 직렬적으로 공급된 한쌍의 어드레스 신호에 의해 지정된 어드레스가 소정의 결함 어드레스 셀의 어드레스에 대응하는지 아닌지를 판단할 목적으로 사용되어진다. 판단의 결과로서, 결함 메모리 셀이 메모리 셀 어레이에 존재할 때 상기 결함 메모리 셀은 셀내의 데이터를 기록하고 그로부터 데이터를 판독하며 대응 용장 메모리 셀과 대체된다. 반도체 장치의 이런 형태의 메모리 선택 유닛은 용장 메모리 선택 회로, 직렬/병렬 변환 회로, 카운터를 가진다. 상기 용장 메모리 선택 회로는 각각 동작 및 비동작 상태로 상기 용장 메모리 셀 어레이 각각과 메모리 셀 어레이를 발생하도록 메모리 선택 신호 MS를 출력한다. 상기 지정된 어드레스가 정상 메모리 셀의 어드레스로 발견되면, 상기 용장 메모리 선택 회로는 상기 메모리 선택 신호를 고레벨로 되게 한다. 상기 지정된 어드레스가 결함 메모리 셀 어드레스로 발견될 때, 상기 용장 메모리 선택 회로는 상기 메모리 선택 신호를 저 레벨로 되게 한다. 따라서, 상기 결함 메모리 셀은 용장 메모리 셀 어레이와 대체되어 의존된다.
직렬/병렬 변환 회로는 직렬 어드레스 신호를 병렬 어드레스 신호로 변환한다. 그러므로, 상기 용장 메모리 선택 회로는 지정된 어드레스가 결함 메모리 셀의 어드레스에 대응하는지 아닌지를 판단한다. 이 경우에, 상기 용장 메모리 선택회로는 메모리 선택 신호를 출력한다. 상기 지정된 어드레스가 정상 메모리 셀 어드레스로 이루어지면, 상기 메모리 선택 신호는 고레벨로 된다. 한편, 상기 지정된 어드레스가 결함 메모리 셀의 어드레스로 이루어질 때, 상기 메모리 선택 신호는 저레벨로 된다.
상기 결함 메모리 셀이 메모리 선택 신호에 의해 지정될 때, 용장 메모리 셀 어레이에 의해 대체된다. 이 대체는 각 직렬 어드레스의 완성으로부터 한 싸이클이 경과한 후 수행된다. 이는 상기 메모리 셀 어레이로부터 데이터를 기록 및 판독하는 것과 또한 각 직렬 어드레스의 완성으로부터 한 싸이를 후에 수행되도록 메모리 선택 신호에 의해 이루어진 결정을 대기해야만 한다.
즉, 상기 종래의 반도체 장치내의 용장 메모리 선택 회로가 사전 충전 신호에 의해 리셋된 후에 그 구성에서 외부 어드레스보다 더 공급되지 않기 때문에, 직렬/병렬 변환 회로의 마지막 단에서 병렬 변환된 외부 어드레스만 래칭하기 위해 플립-플롭을 제공하는 것이 필요하며, 플릴-플롭은 상기 어드레스를 래치하는 싸이클을 설정한다. 그러므로, 상기 메모리 선택 신호의 결정은 직렬 어드레스 완성 때문에 만 싸이클 후에 수행된다. 따라서 상기 종래의 반도체 장치는 메모리 셀 어레이로 그리고 메모리 셀 어레이로부터의 데이터의 기록 및 판독은 이 싸이클 후에 수행되는 단점을 가지며, 따라서 메모리 억세스 가속과 간섭하여 발생된다.
더구나, 상기 반도체 장치는 상기 외부 어드레스가 지정된 결함 메모리 셀 어드레스를 가질 때 단점을 가지며, 상기 용장 메모리 선택 회로는 상기 메모리 선택 신호가 저 레벨로 되는 시간을 요구하며 따라서 이점으로부터 상기 메모리 억세스 가속과 간섭한다.
더구나, 상기 반도체 상치는 장치는 COMP(보상)신호상의 로드가 과중하게 되는 단점을 가지며 상기 장치는 어드레스 비트의 수 및 퓨즈 등의 용량과 같은 수에 의해 제공된 트랜지스터의 확산된 층의 캐패시티를 구비한다. 각 외부 어드레스가 단일 비트에 의해 결함 메모리 셀의 어드레스와 상이할 때 조차도, 상기 메모리 선택 신호는 상기 트랜지스터의 과중한 로드 상태하에 저레벨로 되어야만 한다.
[발명의 요약]
전술될 문제에 비추어, 본 발명의 목적은 외부 어드레스에 의해 지정된 메모리 셀이 결함으로 발견될 때 결함 메모리 셀과 용장 메모리 셀을 대체하는 메모리 선택 신호에 대하여 결정을 가속할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 용장 메모리 셀 어레이를 가지는 메모리 셀 어레이에 전기적으로 접속되며 외부 어드레스에 의해 지정된 메모리 셀이 결함 메모리 셀로서 결함으로 발견될 때 결함 메모리 셀과 용장 메모리 셀을 대체하는 메모리 선택 신호에 대한 결정을 가속할 수 있는 반도체 장치에 사용하는데 적절한 메모리 선택 회로를 제공하는 것이다.
본 발명의 다른 목적에 따라, 상술된 목적을 이루기 위해, 다수의 메모리 셀을 가지며 외부 어드레스 신호에 의해 지정된 각 어드레스 부호 데이터를 기록하여 판독하는 메모리 셀 어레이와, 결함 메모리 셀이 메모리 셀 어레이에 존재할 때 결함 메모리 셀 대신에 각각 데이터를 기록하여 판독하는 총장 메모리 셀 어레이와, 각각의 입력 어드레스가 결함 메모리 셀 어드레스인지 아닌지를 결정하는 메모리 선택 유닛을 구비하며, 직렬로 어드레스가 입력되는 반도체 장치를 제공한다.
본 발명의 또다른 목적은 반도체 장치에 사용하는데 적당한 메모리 선택 유닛을 제공하며, 상기 장치는 결함 메모리 셀이 지정된 어드레스에 따라 데이터를 기록하여 판독하는 메모리 셀 어레이가 존재할 때 상기 결함 메모리 셀과 용장 메모리 셀을 대체하기 위하여, 그로부터 데이터를 기록하여 판독하도록, 외부 직렬 어드레스 신호에 의해 지정된 어드레스가 결함 메모리 셀인지 아닌지를 결정하며, 상기 장치는 각 입력 어드레스가 결함 메모리 셀의 어드레스에 대응하는지 아닌지를 순차적으로 판단하기 위한 결함 어드레스 판단 수단을 구비한다. 양호하게, 상기 결함 어드레스 판단 수단은 외부적 입력 SA 시작 신호에 기초한 결함 메모리 셀의 어드레스 각각을 수집하고 상기 어드레스를 외부 직렬 어드레스 각각의 시트하기 위해 제공된 타이밍과 동기되는 직렬 결함 메모리 셀 어드레스로 변환하는 병렬/직렬 변환 회로와, 각 비트에 대해 직렬 결함 메모리 셀 어드레스와 외부 직렬 어드레스를 비교하고 그들이 비교 결과로부터 서로 일치하게 발견될 때 용장 메모리 선택 회로로 식별 신호를 출력하고 그들이 비교 결과로부터 서로 일치하지 않는 것으로 발견될 때 비 식별 신호를 출력하는 로지컬 회로를 구비한다.
제1도는 외부 직렬 어드레스 각각과 결함 메모리 셀의 어드레스를 비교하는 종래의 판단 회로의 하나의 예를 도시하는 다이어그램.
제2도는 제1도에 도시된 판단 회로에 의해 외부의 직렬 어드레스 각각과 결함 메모리 셀의 어드레스를 실제적으로 비교하는 회로 다이어그램.
제3도는 제1도에 도시된 하나의 카운터를 설명하는 블록 다이어그램.
제4도는 제1도에 도시된 직렬/병렬 변환 회로의 하나의 예를 묘사하는 블록 다이어 그램.
제5도는 외부의 직렬 어드레스 각각과 결함 메모리 셀 어드레스를 비교하는 종래의 메모리 선택 유닛의 동작을 기술하는 타이밍 차트.
제6도는 본 발명의 본도체 장치의 제1 실시예의 전체 구성을 도시하는 블록 다이어 그림.
제7도는 제6도에 도시된 반도체 장치의 메모리 선택 유닛의 구성을 설명하는 블록 다이어그램.
제8도는 제7도에 도시된 병렬/직렬 변환 회로의 하나의 예를 묘사하는 회로 다이어 그램.
제9도는 제7도에 도시된 메모리 선택 유닛의 동작을 기술하는 타이밍 차트.
제10도는 제7도에 도시된 메모리 선택 유닛의 동작을 기술하는 타이밍 차트.
제11도는 본 발명의 반도체 장치의 제2 실시예에 제공된 메모리 선택 유닛의 구성을 도시하는 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
15 : 용장 메모리 선택 회로 19 : 카운터
31 : 어드레스 버퍼 47 : 판단 회로
[양호만 실시예의 설명]
종래 기술에 따른 반도체 장치는 본 발명의 종래 기술의 양호한 실시예를 좀 더 쉽게 이해하기 위해 제1도 내지 제5도를 참조로 하여 기술되어진다.
제1도를 참조로 하면, 종래의 반도체 장치에 제공된 메모리 선택 유닛(13)은 용장 메모리 선택 회로(15), 직렬 대 병렬(직렬/병렬) 변환 회로(17), 카운터(19)를 구비한다.
제2도를 참조하면, 용장 메모리 선택 회로(15)는 다수의 제1 트랜지스터 Q1 내지 Q4를 가지며, 상기 트랜지스터의 게이트는 신호에 대응하도록, 어드레스 신호의각 비트(Al 내지 A2)에 대해 보충적으로 신호(A1, A1b, A2 및 A2b)가 공급되거나 입력된다. 더구나, 상기 용장 메모리 선택 회로(15)는 다수의 퓨즈 Fl 내지 F4를 가지며 상기 퓨즈의 한쪽 단부는 서로 관련된 제1 트랜지스터 Q1 내지 Q4의 드레인에 전기적으로 접속된다. 더구나, 상기 용장 메모리 선택 회로(15)는 제2의 트랜지스터 Q5를 가지며, 상기 트랜지스터의 드레인은 이들 퓨즈 Fl 내지 F4의 다른 단부에 전기적으로 공통 접속되어 있으며, 소스는 전원 공급부(전압 Vcc)에 전기적으로 접속된다.
용장 메모리 선택 회로(15)는 메모리 셀 어레이와 상기 제2 트랜지스터 Q5의 드레인으로부터 동작 및 비동작 상태로 용장 메모리 셀 어레이 각각을 초래하도록 메모리 선택 신호 MS를 출력한다.
기술된 바와같이, 결함 메모리 셀이 상기 메모리 셀 어레이에 존재할 때, 상기 메모리 선택 신호 MS는 결함 메모리 셀중 어떤 어드레스에 따라 다수의 퓨즈 F1 내지 F4중 소정 퓨즈를 흐르게 하거나 차단하므로써 발생된다. 상기 어드레스 신호(A1 및 A2)가 상기 메모리 셀 어레이에서 정상 메모리 셀의 어드레스를 지정하면, 상기 용장 메모리 선택 회로(15)는 상기 메모리 셀 어레이가 동작 상태로 있게 하며 동시에 상기 용장 메모리 셀 어레이를 비동작 상태로 있게 한다.
한편, 어드레스 신호들 Al 및 A2 가 상기 메모리 셀 어레이에서 결함 메모리 셀의 어드레스를 지정할 때, 상기 용장 메모리 선택 회로(15)는 상기 메모리 셀 어레이를 비동작 상태에 있게 하며 용장 메모리 셀 어레이를 동작 상태에 있게 한다.
상기 결함 메모리 셀이 어드레스에서 존재할 때, 상기 어드레스 신호들 Al 및 A2는, 예로, 제2도에 도시된 용장 메모리 선택 회로(15)가 퓨즈 F2 및 F3를 차단되게 하면 (01)이 되고, 상기 어드레스 신호들(Al, Alb, A2 및 A2b)의 어드레스 신호들(A1b 및 A2)는 “1”를 취해 입력된다.
따라서, 상기 용장 메모리 선택 회로(15)에 의해 퓨즈 Fl 내지 F4 의 차단은 상기 메모리 선택 신호 MS가 정상 메모리 셀 어드레스에서는 고 레벨을 취하게 하고 결함 메모리 셀 어드레스에서는 저 레벨을 취하게 한다.
따라서, 상기 결함 메모리 셀은 상기 셀의 대응 용장 메모리 셀 어레이에 대체하므로서 실현된다.
제3도를 참조로 하면, 상기 카운터(19)는 각 직렬 어드레스의 시작을 통지하기 위해 SA(직렬 어드레스) 시작 신호에 응답하여 카운팅을 시작한다. 각 어드레스상에서 직/병렬 변환의 완성시, 상기 카운터(19)는 그로부터 로드 신호를 발생한다. 상기 SA 시작 신호는 외측으로 카운터(19)에 공급된다. 바꿔말하면, 상기 카운터(17)는 외측 신호에 근거하여 그 내측에서 발생한다.
제4도를 참고로 하면, 직렬/병렬 변환 회로(17)는 4 개의 플립-플롭 회로 FF1 내지 FF4 를 구비한다. 어드레스가 제 1 트랜지스터 Q1 내지 Q4에 대응한 어드레스를 공급하기 위해 직렬적으로 억세스될 때, 그들은 병렬 변환을 이룬다. 후에, 상기 직렬/병렬 변환 유닛(17)은 카운터(17)로부터 공급된 LOAD 신호에 응답하여 변환된 신호를 출력한다.
제1도에 도시된 반도체 장치에 제공된 메모리 선택 유닛(13)의 동작은 제5도에 도시된 타이밍 차트를 사용하여 기술된다. 제5도를 참조하면, 상기 용장 메모리 선택 회로(15)는 예비 충전 신호(T1)에 응답하여 가장 먼저 리셋된다. 제2도에 도시된 회로 다이어그램에서, 상기 메모리 선택 신호 MS의 고 레벨은 리셋값이다. 상기 직렬 어드레스가 시작될 때, 상기 직렬/병렬 변환 회로(17)는 즉시 직렬 어드레스를 취하며, 직렬 대 병렬 변환(T2 및 T3)를 취한다. 동시에, 상기 카운터(19)는 SA 시작 신호(T2)에 응답하여 카운팅을 시작한다. 상기 어드레스 병렬 변환 완성시, 상기 카운터(19)는 그로부터(T5) LOAD 신호를 발생한다. 상기 직렬/변환 출력(17)은 LOAD 신호에 근거하여 변환된 병렬 어드레스를 출력한다. 더구나, 상기 용장 메모리 선택 회로(15)는 상기 결함 메모리 셀의 어드레스에 대응하는 지정된 어드레스인지 아닌지를 판단하게 한다.
따라서, 상기 메모리 선택 신호 MS가 결정되면, 즉, 정상 메모리 셀의 어드레스가 판단되면, 상기 메모리 선택 신호 MS는 고 레벨로 된다. 상기 결함 메모리 셀 어드레스가 판단되면, 상기 메모리 선택 신호 MS 는 저 레벨로 된다. 상기 결함 메모리 셀은 하나의 싸이클이 직렬 어드레스(T5)의 완성으로부터 경과된 후 용장 메모리 셀 어레이와 대체된다. 데이터의 기록 및 메모리 셀 어레이로부터 데이터의 판독은 메모리 선택 신호 MS의 결정을 대기하여야만 하며, 그들은 직렬 어드레스의 완성으로부터 하나의 싸이클이 경과된 후 수행된다.
본 발명의 양호만 실시예는 제6도 내지 제11도를 참고로 기술된다.
[제1 실시예]
제6도를 참고로 하면, 본 발명의 제1 실시예에 따른 반도체 장치(21)는 예비 충전 신호, SA 시작 신호, 직렬 어드레스 및 클럭을 입력하고 메모리 선택 신호 MS 및 그로부터 병렬 어드레스(A1, A2, A3 및 A4)를 출력하기 위한 메모리 선택 유닛(23)을 가진다. 상기 메모리 선택 유닛(23)은 용장 메모리 회로(25), 병렬/직렬 변환 회로(27), 종래의 회로와 유사한 직렬/병렬 변환 회로(17), 배타적 OR 동작 회로(XOR1)(29)를 구비한다. 상기 용장 메모리 선택 회로(25)는 트랜지스터 Tr4 및 Tr5를 가진다.
더구나, 상기 반도체 장치(21)는 병렬 어드레스를 취하는 어드레스 버퍼(31) 일시적으로 기억하는 어드레스 버퍼(31)로부터 출력된 병렬 어드레스를 입력하는 로우 디코더(33), 메모리 선택 신호 MS 및 RAS(로우 어드레스 스트로브), 상기 어드레스 버퍼(31)로부터 출력된 병렬 어드레스를 입력하는 칼럼 디코더(35), CAS(컬럼 어드레스 스트로브), 메모리 선택 신호 MS를 구비한다.
더구나, 상기 반도체 장치(21)는 칼럼 디코더(35)의 출력측에 접속되어 기록시 소스 전압과 판독시 소스 전압간의 차에 도달하도록 비트 라인간의 전위차를 증폭하는 센스 증폭기(37)와, 로우 디코더(33)의 출력측에 전기적으로 접속되고 센스 증폭기(37)에 전기적으로 접속된 메모리 셀 어레이(39)와, 상기 메모리 셀 어레이(39)에 차례로 위치된 용장 메모리 셀 어레이(41,43)를 가진다. 상기 메모리 셀 어레이(39)는 데이터를 기록하고 외부 어드레스 신호 각각에 의해 지정된 어드레스로부터 데이터를 판독한다. 상기 용장 메모리 셀 어레이(41,43)는 데이터를 기록하고, 상기 결함 메모리 셀이 메모리 셀 어레이(39)에 존재할 때 결함 메모리 셀 대신에 대응 어드레스로 데이터를 판독한다. 또한, 상기 센스 증폭기(37)는 전기적으로 I/O 포트에 접속된 입/출력 회로(45)에 전기적으로 접속되며, WE를 공급한다(기록가능).
여기서, RAS는 로우 어드레스를 취하거나 포착하는 신호이며, 대응 워드를 선택하여 센스 증폭기(37)를 활성화한다. 더구나, 상기 CAS 는 칼럼 어드레스를 포작하는 신호이며, 대응 디지트 소스를 선택하여, 데이터의 입력 및 출력을 허용한다. 더구나, WE는 활성시 기록 동작(데이타 출력)을 수행하는 신호이며 비활성시 판독 동작(데이타 입력)을 수행한다.
제7도를 참조로, 상기 메모리 선택 유닛(23)은 각 입력 어드레스가 결함 메모리 셀의 어드레스에 대응하는지 아닌지를 판단하는 결함 어드레스 판단 소자로서 사용된 판단 회로(47)와, 상기 판단 회로(47)에 의해 판단의 결과에 근거하여, 메모리 선택 신호 MS를 출력하는 용장 메모리 선택 회로(25), 각 입력 직렬 어드레스를 병렬 어드레스로 변환하는 직렬/병렬 변환 회로(17)를 구비한다.
상기 판단 회로(47)는 SA 시작이 입력될 때, 활성된 병렬 대 직렬(병렬/직렬) 변환 회로(27), 병렬/직렬 변환 회로(27)의 출력과 각 직렬 어드레스를 비교하는 비교기로 구성되는 배타적 OR 동작 회로(XOR1)(29)를 구비한다.
용장 메모리 선택 회로(25)에서, P형 트랜지스터 Tr4 는 상기 메모리 선택 신호 MS를 고 레벨로 취하는 출력 트랜지스터이며, 더구나, N 형 트랜지스터 Tr5는 메모리 선택 신호 MS를 저 레벨로 취하는 출력 트랜지스터이다.
제8도는 제7도에 도시된 병렬/직렬 변환 회로(27)의 하나의 예를 도시하는 회로 다이어그램이다. 제8도에 도시된 바와같이, 병렬/직렬 변환 회로(27)는 SA 시작 신호에 응답하여 결함 메모리 셀의 각 어드레스를 취하여 상기 신호를 클럭으로 동기화된 직렬 결함 메모리 셀 어드레스로 변환한다. 여기서, 상기 클럭은 각 외부 신호 어드레스와 동기화한다. 더구나, 각 어드레스 선택기(sel)는 선택 신호 selA가 고 레벨일 때 입력 A에서 출력 Y로 전송하는 선택이다.
제7도에 도시된 메모리 선택 유닛(23)의 동작은 제9도 및 제10도에 도시된 타이밍 차트를 참조로 다음에 기술된다. 상기 외부 신호 어드레스 각각의 억세스가 시작되기 전에, 상기 용장 메모리 선택 회로(25)가 가장 먼저 리셋된다. 제9도 및 제10도에서 T1에 의해 표시된 바와 같이, 상기 트랜지스터 Tr4 는 상기 메모리 선택 신호 MS가 고 레벨로 취하도록 예비 충전 신호에 응답하여 턴온된다.
병렬/직렬 변환 회로(37)가 회로내의 각각의 외부 직렬 어드레스의 시작(제9도 및 제10도에 도시된 T1 동안에)을 통지하는 SA 시작 신호를 수신할 때, 상기 병렬/직렬 변환 회로(27)는 결함 메모리 셀의 각 어드레스에서 수행되며 직렬 메모리 셀 어드레스 각각으로 변환되고, 외부 직렬 어드레스를 시프트하기 위해 제공된 타이밍과 동기한다. 다음에, 상기 XOR1(29)는 각 비트(제9도 및 제10도에 도시된 T2 내지 T5 동안)에 대해 직렬 결함 메모리 셀 어드레스와 외부 직렬 어드레스를 비교하고 상기 트랜지스터 Tr5에 비교 결과(결함 메모리 셀 식별 신호)를 출력한다.
직렬 결함 메모리 셀 어드레스 각각(X1, X2, X3, X4)은 제9도에 도시된 외부 직렬 어드레스(Al, A2, A3, A4) 각각에 일치하고, 상기 결함 메모리 셀 식별 신호는 레벨이 저가 되고 결과적으로, 상기 트랜지스터 Tr5 는 오프셋 상태를 유지한다. 그러므로, 상기 메모리 선택 신호 MS는 억세스 시작전에 사전 충전된 고 레벨을 유지한다. 따라서, 메모리 선택 신호 MS는 2 개의 어드레스 사이의 비교가 완성되는 시간에서 제9도의 T5에 의해 표시된 바와같이 레벨이 고로될 때, 외부 직렬 어드레스는 상기 결함 메모리 셀의 어드레스를 지정하도록 결정된다.
한편, 직렬 결함 메모리 셀 어드레스(X1 내지 X4)의 각각은 제10도에 도시된 바와같이 외부 직렬 어드레스(Al 내지 A4) 각각과 일치하지 않으며, 상기 결함 메모리 셀 식별 신호는 2개의 어드레스의 차 비트가 X0R1(29)에 의해 검출되는 시간에서 제10도의 T4에 의해 표시된 바와같이 레벨이 고로 된다. 그러므로, 상기 결함 메모리 셀 식별 신호는 메모리 선택 신호 MS 상의 트랜지스터 Tr5를 저 레벨로 유지 한다.
따라서, 상기 메모리 선택 신호 MS가 저 레벨로 되면, 외부 직렬 어드레스는 지정된 정상 메모리 셀을 갖도록 판단한다. 여기서, 상기 사전 충전 신호 및 SA 시작 신호는 외부로부터 공급된다. 바꿔말하면, 그들은 외부 신호를 기초로 내측에서 발생한다.
위에서 기술된 본 발명의 제1 실시예에서 외부 직렬 어드레스 및 결함 메모리 셀 어드레스간의 비교가 각 비트에 대해 이루어지면, 제7도에 도시된 용장 메모리 선택 회로(25)에서 상기 메모리 선택 신호 MS를 저 레벨로 유도하거나 밀어내는 트랜지스터는 오로지 제7도에 도시된 트랜지스터 Tr5가 된다. 더구나, COMP(보상)신호상의 로드는 상기 트랜지스터의 확산층의 캐패시턴스가 되므로, 부담은 가볍게 된다. 상기 외부 어드레스에 의해 지정된 메모리 셀이 결함으로 발견되며, 상기 결함 메모리 셀과 용장 메모리 셀을 대체하는 상기 메모리 선택 신호 MS의 결정은 빠르게 된다.
[제2 실시예]
제11도는 본 발명의 반도체 장치의 제2 실시예에 제공된 메모리 선택 유닛의 구성을 도시하는 블록 다이어그램이다. 상기 제2 실시예에 따른 반도체 장치는 제11도에 도시된 메모리 선택 유닛(51)을 제외하고는 제6도에 도시된 제1 실시예에 따른 반도체 장치의 구성과 유사하다.
결함 메모리 셀의 어드레스는 직렬로 되기 때문에 제11도에 도시된 제2 실시예에서 외부 직렬 어드레스마다 비교하고, 상기 종래의 용장 메모리 선택 회로(15)가 불필요하다. 결함 어드레스 판단 소자로서 사용된 판단 회로(53)는 도면에 도시된 바와같이 구성된다. 즉, 배타적 NOR 동작 회로(XNOR1)(55)는 전술된 결정 회로의 로칼 동작 회로로서 제공되는 배타적 OR 동작 회로 XOR1(29) 대신에 사용된다. 더구나, 용장 메모리 선택 회로(59)로서 사용된 SR 플립-플롭(57)은 전기적으로 NXOR1(55)에 접속된다.
위에서 기술된 본 발명의 제1 및 제3 실시예에서, 상기 외부 직렬 어드레스를 입력하는 초기 단계에서 상기 결함 메모리 셀의 어드레스와 각 외부 어드레스간의 직접 비교는 싸이클(제5도에 도시된 T5)의 제거를 허용하며 제4도에 도시된 종래의 직렬/병렬 변환 회로(17)의 마지막 단(FF3 내지 FF4)에 의한 외부 어드레스 병렬 변환이 래치되고, 상기 메모리 선택 신호 MS의 결정은 외부 어드레스에 의해 지정된 메모리 셀이 결함으로 발견되면, 상기 결함 메모리 셀과 용장 메모리 셀과 대체되며 가속된다.
따라서, 본 발명은 반도체 장치를 제공하며 반면 종래의 직렬/병렬 변환 회로의 마지막 수단에 의해 병렬 변환된 외부 어드레스만 그 입력 수단에 의한 각각의 외부 직렬 어드레스와 결함 메모리 셀 어드레스를 직접 비교하므로서 제거되며, 상기 외부 어드레스에 의해 지정된 메모리 셀이 결함으로 발견되면, 상기 결함 메모리 셀과 용장 메모리 셀과 대체하는 메모리 선택 신호는 고속으로 결정된다.
더구나, 본 발명은 외부 직렬 어드레스 각각과 결함 메모리 셀 어드레스간의 비교가 각 비트에 대해 이루어지는 반도체 장치를 제공하며, 메모리 선택 신호 MS를 용장 메모리 선택 회로에서 저 레벨로 유도하는 트랜지스터는 단지 하나가 되면, COMP 신호상의 로드는 상기 트랜지스터의 확산층의 캐패시턴스가 되고, 부담은 가볍게 되고, 따라서, 외부 어드레스에 의해 지정된 메모리 셀이 결함으로 발견될 때 결함 메모리 셀과 용장 메모리 셀을 대체하는 메모리 선택 신호 MS의 결정을 가속시키는 것이 가능해진다.

Claims (18)

  1. 반도체 장치에 있어서, 다수의 메모리 셀을 가지며 외부 어드레스 신호에 의해 지정된 각 어드레스로부터 데이터를 기록하여 판독하는 메모리 셀 어레이와, 상기 결함 메모리 셀이 메모리 셀 어레이에 존재할 때 결함 메모리 셀 대신에 데이터를 기록하여 판독하는 적어도 하나의 용장 메모리 셀 어레이와, 직렬 입력 어드레스중 하나가 결함 메모리 셀 어드레스 각각과 대응하는지를 결정하는 메모리 선택 유닛을 구비하며, 상기 메모리 선택 유닛은 직렬 입력 어드레스가 결함 메모리 셀의 어드레스에 대응하는지 아닌지를 순차적으로 판단하는 결함 어드레스 판단 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 결함 어드레스 판단 수단은 외부 직렬 어드레스로부터 결함 메모리 셀의 어드레스를 수집하는 병렬/직렬 변환 회로와, 상기 결함 메모리 셀 어드레스와 직렬 어드레스를 비교하며 비교 결과를 출력하는 로지컬 동작 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 로지컬 동작 회로는 배타적 OR 동작 회로를 구비하며, 상기 메모리 선택 유닛은 상기 배타적 OR 동작 회로에 접속된 용장 메모리 선택 회로를 구비하고, 상기 용장 메모리 선택 회로는 비교 결과가 일치할 때 메모리 셀 어레이 대신에 상기 용장 메모리 셀 어레이 어드레스를 선택하는 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 용장 메모리 선택 회로는 P형 트랜지스터와 N형 트랜지스터의 조합에 의해 보상 형태로 구성되는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 로지컬 동작 회로는 배타적 NOR 동작 회로를 구비하며, 상기 메모리 선택 유닛은 상기 배타적 NOR 동작 회로에 접속된 용장 메모리 선택 회로를 구비하며, 상기 용장 메모리 선택 회로는 비교 결과가 일치하지 않을 때 메모리 셀 어레이 대신에 상기 용장 메모리 셀 어드레스를 선택하는 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 용장 메모리 선택 회로는 SR 플립-플롭을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 메모리 선택 유닛은 상기 각각의 직렬 입력 어드레스가 직렬-병렬 변환하기 전에 결함 메모리 셀의 어드레스에 대응하는지 아닌지를 판단하는 결함 어드레스 판단 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 결함 어드레스 판단 수단은 외부 직렬 어드레스로부터 결함 메모리 셀 어드레스를 수집하는 병렬/직렬 변환 회로와, 상기 결함 메모리 셀의 어드레스와 직렬 어드레스를 비교하는 로지컬 동작 회로를 비교하여 비교 결과를 출력하는 로지컬 동작 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 로지컬 동작 회로는 배타적 OR 동작 회로를 구비하며, 상기 메모리 선택 유닛은 상기 배타적 OR 동작 회로에 접속된 용장 메모리 선택 회로를 더 구비하며 상기 용장 메모리 선택 회로는 상기 비교 결과가 일치할 때 메모리 셀 어레이 대신에 용장 메모리 셀 어레이의 어드레스를 선택하는 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 용장 메모리 선택 유닛은 P형 트랜지스터와 N형 트랜지스터의 조합에 의해 보상 형태로 구성되는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 로지컬 동작 회로는 배타적 NOR 동작 회로를 구비하며, 상기 메모리 선택 유닛은 상기 배타적 NOR 동작 회로에 접속된 용장 메모리 선택 회로를 더 구비하고, 상기 용장 메모리 선택 회로는 비교 결과가 일치하지 않을 때 메모리 셀 어레이 대신에 상기 용장 메모리 셀 어레이의 어드레스를 선택하는 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 용장 메모리 선택 유닛은 SR 플립-플롭을 가지는 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치에 사용하는데 적당한 메모리 선택 유닛에 있어서, 지정된 어드레스에 따라 데이터를 기록하고 판독하기 위해 상기 용장 메모리 셀이 메모리 셀 어레이에 존재할 때 데이터를 기록하여 판독하기 위해 결함 메모리 셀과 용장 메모리 셀을 대체하기 위해, 외부 직렬 어드레스 신호에 의해 지정된 어드레스가 결함 메모리 셀을 표시하는지 아닌지를 결정하기 위해, 상기 메모리 선택 유닛은 직렬 입력 어드레스가 결함 메모리 셀 어드레스에 대응하는지 아닌지를 순차적으로 판단하는 결함 어드레스 판단 수단을 구비하는 것을 특징으로 하는 메모리 선택 유닛.
  14. 제13항에 있어서, 상기 결함 어드레스 판단 수단은 외부적인 입력 SA 시작 신호를 기초로 하여 결함 메모리 셀의 어드레스 각각을 수집하여 상기 어드레스를 외부 직렬 어드레스 각각을 시프트하도록 제공된 타이밍과 동기하여 직렬 결함 메모리 셀로 변환하는 병렬/직렬 변환 회로와, 각 비트에 대해 직렬 절함 메모리 셀 어드레스와 외부 직렬 어드레스를 비교하여 비교 결과를 출력하는 로지컬 동작회로를 구비하는 것을 특정으로 하는 메모리 선택 유닛.
  15. 제14항에 있어서, 식별 신호를 수집하여 메모리 선택 신호를 출력하는 용장 메모리 선택 회로와, 각 입력 직렬 어드레스를 병렬 어드레스로 변환하는 직렬/병렬 변환 회로를 더 구비하며 상기 로지컬 동작 회로는 용장 메모리 선택 회로에 접속되고 상기 직렬 결함 메모리 셀 어드레스가 각 외부 직렬 어드레스와 일치할 때 비교 결과로서 식별 신호를 출력하는 배타적 OR 동작 회로를 구비하는 것을 특징으로 하는 메모리 선택 유닛.
  16. 제15항에 있어서, 상기 용장 메모리 선택 회로는 P형 트랜지스터와 N형 트랜지스터로 제공된 보상 포맷으로 구성된 것을 특징으로 하는 메모리 선택 유닛.
  17. 제15항에 있어서, 비식별 신호를 취하여 메모리 선택 신호를 출력하는 용장 메모리 선택 회로와, 각 입력 직렬 어드레스를 병렬 어드레스로 변환하는 직렬/병렬 변환 회로를 더 구비하며, 상기 로지컬 동작 회로는 상기 용장 메모리 셀에 접속되고 상기 직렬 결함 메모리 셀 어드레스와 외부 직렬 어드레스 결과가 불일치 할 때 비식별 신호를 출력하는 배타적 N0R 회로를 구비하는 것을 특징으로 하는 메모리 선택 유닛.
  18. 제17항에 있어서, 상기 용장 메모리 선택 회로는 SR 플립-플로인 것을 특징으로 하는 메모리 선택 유닛.
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