KR100571739B1

KR100571739B1 - 반도체 기억 장치

Info

Publication number: KR100571739B1
Application number: KR1019990036293A
Authority: KR
Inventors: 시노자키나오하루
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-11-09
Filing date: 1999-08-30
Publication date: 2006-04-18
Also published as: JP3883087B2; US6256240B1; KR20000034911A; JP2000149600A

Abstract

본 발명은 오류에 의해 통상 모드로부터 테스트 모드로 이행하는 것을 방지하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

반도체 기억 장치의 평가를 행하는 테스트 모드로 전환하는 테스트 모드 활성화 제어 회로(17)는 복수의 조합 패턴을 구성하는 각 조합 패턴이 소정의 조합 패턴과 동일한지 여부를 연속적으로 판정하는 복수의 판정 회로(33∼36)와, 복수의 판정 회로에 의한 판정 결과를 유지하고 상기 복수의 판정 회로에 의한 판정 결과에 기초하여 테스트 모드로 전환하는 신호를 출력하는 래치 회로(45∼48)와, 소정의 조합 패턴 이외의 조합 패턴이 공급되면 상기 판정 회로를 초기화하는 리셋부로 구성함으로써 상기한 목적을 달성한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY CIRCUIT}

도 1은 SDRAM의 일례를 나타내는 블록 구성도.

도 2는 테스트 모드 활성화 제어 회로(17)의 일례를 나타내는 회로도.

도 3은 본 발명의 테스트 모드 활성화 제어 회로(17)의 일 실시예의 블럭도.

도 4는 모드 레지스터 셋트 커맨드(MRS)의 동작 모드 설정의 일례를 나타내는 표.

도 5는 본 발명의 반도체 기억 장치(1)의 테스트 모드 엔트리 동작을 나타내는 일례의 타이밍 차트.

도 6은 본 발명의 반도체 기억 장치(1)의 테스트 모드 엔트리 동작을 나타내는 일례의 타이밍 차트.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : SDRAM

10 : 클록 버퍼

11 : 커맨드 디코더

12 : 어드레스 버퍼/레지스터 및 뱅크 선택 회로

13 : I/O 데이터 버퍼/레지스터

14 : 제어 신호 래치 회로

15 : 모드 레지스터

16 : 컬럼 어드레스 카운터

17 : 테스트 모드 활성화 제어 회로

18 : 테스트 모드 디코더

19 : 뱅크 0용 회로

20 : 뱅크 1용 회로

21 : 메모리 셀

22 : 로우 디코더

23 : 센스 앰프

24 : 컬럼 디코더

25a, 25b, 25c, 25d : 메모리 셀 블록

26 : 라이트 앰프/센스 버퍼

30 : 지연 회로

31, 52 : NOR 회로

32, 37∼40, 51 : NOT 회로

33∼36, 49, 50, 53 : NAND 회로

41∼44 : PMOS 트랜지스터

45∼48 : 래치 회로

54 : 리셋 회로

본 발명은 반도체 기억 장치에 관한 것으로, 특히 커맨드의 입력에 의해 테스트 모드로 이행하는 반도체 기억 장치에 관한 것이다.

최근, CPU의 고속화에 따라, DRAM(Dynamic Random Access Memory) 등의 반도체 장치에서는 보다 고신호 주파수로 데이터의 입출력을 행하여, 데이터 전송 속도의 고속화를 도모할 것이 요구되고 있다. 이 요구에 부응하는 반도체 기억 장치로서, 예컨대, SDRAM(Synchronous Dynamic Random Access Memory) 및 FCRAM (Fast Cycle Random Access Memory) 등은 외부로부터의 클록 신호에 동기하여 동작함으로써 고속 동작을 실현하고 있다.

이러한 고속 동작을 행하는 반도체 장치에 있어서는 기능에 이상을 나타내지 않고서 동작하는지의 여부를 평가할 수 있는 테스트 모드를 설치하고 있는 경우가 많다. 이 테스트 모드는 예컨대, 외부로부터 입력되는 신호의 소정의 조합에 의해 통상 모드로부터 이행된다. 또한, 통상 모드로부터 테스트 모드로 이행하는 것을, 이하, 테스트 모드 엔트리라고 한다.

이하, 종래의 반도체 기억 장치에 있어서의 테스트 모드 엔트리에 관해서 설명한다. 또한, 여기서는 일례로서 SDRAM의 동작에 관해서 설명한다.

도 1은 SDRAM의 일례의 블록 구성도를 나타낸다. 도 1의 SDRAM(1)은 클록 버퍼(10), 커맨드 디코더(11), 어드레스 버퍼/레지스터 및 뱅크 선택 회로(12), I/O 데이터 버퍼/레지스터(13), 제어 신호 래치 회로(14), 모드 레지스터(15), 컬 럼 어드레스 카운터(16), 테스트 모드 활성화 제어 회로(17), 테스트 모드 디코더(18), 뱅크 0용 회로(19), 및 뱅크 1용 회로(20)를 포함하는 구성이다.

또한, 뱅크 0용 회로(19)와 뱅크 1용 회로(20)내에는 매트릭스형으로 배치된 메모리 셀(21), 로우 디코더(22), 센스 앰프(23), 및 컬럼 디코더(24)를 포함하는 복수의 메모리 셀 블록[메모리 셀 블록(25a, 25b, 25c, 25d)을 나타내며, 이하 간략히 블록이라 칭함], 라이트 앰프/센스 버퍼(26)가 포함되어 있다.

더욱이, 도 1의 SDRAM은 매트릭스형으로 메모리 셀을 배열한 셀 매트릭스(코어 회로)가, 복수의 뱅크 단위[도 1에 나타내는 뱅크 0용 회로(19) 및 뱅크 1용 회로(20)]로 분할되어 있다. 뱅크마다 분할된 셀 매트릭스는 또한 복수의 메모리 셀(21)이 로우 및 컬럼 방향으로 배치된 각 블록(도 1에 나타내는 25a, 25b, 25c, 25d)을 형성한다. 각 블록에서는 컬럼 단위로 센스 앰프(23)를 갖는다. 또한, 도 1에 도시된 SDRAM(1)은 2뱅크 구성으로서 도시하지만, 뱅크 구성은 이에 한정되는 것은 아니다.

이하, 도 1의 SDRAM(1)을 구성하는 각 부의 기능에 대해서 간단히 설명한다. 클록 버퍼(10)는 외부로부터의 클록 신호(CLK)와 클럭 인에이블 신호(CKE)가 입력되며, 클록 인에이블 신호(CKE)에 기초하여 장치를 구성하는 각 부에 동기 클록 신호(CLK1)를 공급한다. 또한, 클록 인에이블 신호(CKE)는 커맨드 디코더(11), 어드레스 버퍼/레지스터 및 뱅크 선택 회로(12), 및 I/O 데이터 버퍼/레지스터(13)에 공급된다.

커맨드 디코더(11)는 외부로부터의 각 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 및 라이트 인에이블 신호(/WE)가 공급되어, 그 각 신호의 조합에 의해 커맨드를 결정하여, 그 커맨드를 제어 신호 래치 회로(14), 모드 레지스터(15), 및 테스트 모드 활성화 제어 회로(17)에 공급한다. 그리고, 제어 신호 래치 회로(14)는 공급된 커맨드를 래치하여 뱅크 0용 회로(19) 및 뱅크 1용 회로(20)에 공급한다. 또한, /는 부(負)논리의 신호를 나타내고, 그 밖에는 정(正)논리의 신호를 나타낸다.

어드레스 버퍼/레지스터 및 뱅크 선택 회로(12)는 외부로부터의 메모리 어드레스 신호(A0∼An)가 공급되며, 그 어드레스 신호를 모드 레지스터(15), 컬럼 어드레스 카운터(16), 및 테스트 모드 활성화 제어 회로(17)에 공급한다. 또한, 어드레스의 최상위 비트(An)는 뱅크 선택용으로서 사용되며, 도 1의 경우, 뱅크 0용 회로(19) 또는 뱅크 1용 회로(20) 중 어느 하나를 선택한다. 또한, 입력되는 어드레스 신호의 변수 n은 메모리 용량에 따른 정수로 한다.

I/O 데이터 버퍼/레지스터(13)는 외부로부터 데이터 신호(DQ0∼DQn) 및 데이터 입출력 마스크 신호(DQM)가 입력되며, 그 데이터 신호(DQ0∼DQn)를 뱅크 0용 회로(19), 뱅크 1용 회로(20)에 공급하는 동시에, 뱅크 0용 회로(19), 뱅크 1용 회로(20)로부터 데이터 신호(DQ0∼DQn)를 공급한다. 더욱이, 데이터 입출력 마스크 신호(DQM)는 필요에 따라서 입출력 데이터 신호(DQ0∼DQn)를 마스킹한다.

모드 레지스터(15)는 데이터 기록 및 데이터 판독에 있어서의 데이터 신호의 버스트 길이를 설정하기 위한 레지스터(또는 퓨즈, 스위치, 및 와이어 본딩에 의한 설정)를 구비하며, 외부로부터 설정되는 버스트 길이에 기초하여 버스트 길이 정보를 생성한다. 컬럼 어드레스 카운터(16)는 어드레스 버퍼/레지스터 및 뱅크 선택 회로(12)로부터 공급된 메모리 어드레스 신호를 각 뱅크에 공급하고 있다.

테스트 모드 활성화 제어 회로(17)는 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 및 라이트 인에이블 신호(/WE)에 따라 결정된 커맨드인 모드 레지스터 셋트 커맨드(MRS) 신호와, 어드레스 신호와의 조합에 따라서 테스트 모드 엔트리를 허가할지의 여부를 판정한다. 테스트 모드 엔트리를 허가할 때는 테스트 모드 디코더(18)에 테스트 모드 엔트리 신호를 공급한다.

테스트 모드 디코더(18)는 공급되는 테스트 모드 엔트리 신호 및 메모리 어드레스 신호의 조합에 따라서 여러가지 테스트 모드에 대응하는 테스트 모드 신호를 필요 부분에 공급한다.

다음에, 각 뱅크내의 구성 및 기능에 관해서 간단히 설명한다. 여기서는 뱅크 0용 회로(19)에 관해서만 설명하고, 유사한 구성을 갖는 뱅크 1용 회로(20)의 구성 및 기능에 대해서는 설명을 생략한다. 뱅크 0용 회로(19)는 각 블록(25a, 25b, 25c, 25d)내의 각 메모리 셀(21)의 데이터를 대응하는 센스 앰프(23)로 판독하고 있다.

예컨대, 블록(25a)에 있어서, 로우 디코더(22)는 메모리 어드레스 신호(A0∼An)에 대응하는 워드선을 선택하기 위한 워드선 선택 신호를 생성한다. 센스 앰프(23)는 워드선 선택 신호에 의해 선택되는 워드선에 결합된 모든 메모리 셀(21)의 데이터를 개개로 수신하여 유지한다. 컬럼 디코더(24)는 복수의 센스 앰프(23)에 유지되어 있는 데이터를 복수 비트로 동시에 선택하기 위한 컬럼선 선택 신호를 생성한다.

라이트 앰프/센스 버퍼(26)는 데이터 판독시, 선택된 블록으로부터 판독되는 병렬 데이터를 수신하고, 그 병렬 데이터를 기록 데이터 버스상에 출력한다. 또한, 데이터 기록시, 수신하는 병렬 데이터를 각 블록에서 처리 가능한 신호로 버퍼링하여 글로벌 데이터 버스상에 출력한다.

다음에, 테스트 모드 활성화 제어 회로(17)의 구성 및 기능에 관해서 설명한다. 도 2는 테스트 모드 활성화 제어 회로(17)의 일례의 회로도를 나타낸다. 테스트 모드 활성화 제어 회로(17)는 NAND 회로(100, 110, 120, 130, 150), NOT 회로(140, 160)를 포함하는 구성으로 되어 있다.

NAND 회로(100)는 어드레스 버퍼/레지스터 및 뱅크 선택 회로(12)로부터 출력되는 메모리 어드레스 신호(A7) 및 커맨드 디코더(11)로부터 출력되는 모드 레지스터 셋트 커맨드(MRS) 신호가 공급되며, NAND 회로(130)에 신호를 공급한다. NAND 회로(110)는 어드레스 버퍼/레지스터 및 뱅크 선택 회로(12)로부터 출력되는 메모리 어드레스 신호(A8) 및 커맨드 디코더로부터 출력되는 리셋 커맨드 신호가 공급되며, NAND 회로(120)에 신호를 공급한다.

NAND 회로(120)는 NAND 회로(110)로부터 출력된 신호 및 전원 투입 신호가 공급되며, NOT 회로(140)를 통해 NAND 회로(150)에 신호를 공급한다. NAND 회로(130)는 NAND 회로(100)로부터 출력된 신호 및 NAND 회로(150)로부터 출력된 신호가 공급되며, NAND 회로(150)에 신호를 공급한다. NAND 회로(150)는 NOT 회로(140)로부터 출력된 신호 및 NAND 회로(130)로부터 출력된 신호가 공급되며, NOT 회로(160)를 통해 테스트 모드 디코더(18)에 테스트 모드 엔트리 신호를 공급한다.

NAND 회로(130, 150) 및 NOT 회로(140, 160)는 래치 회로(170)를 구성하고, 테스트 모드시에 테스트 디코더(18)에 테스트 모드 엔트리 신호를 공급한다. 또한, 래치 회로(170)는 메모리 어드레스 신호(A8), 리셋 커맨드 신호, 및 전원 투입 신호에 따라서 테스트 모드 엔트리 신호의 공급을 정지한다.

이상과 같이, 테스트 모드 활성화 제어 회로(17)는 어드레스 버퍼/레지스터 및 뱅크 선택 회로(12)로부터 출력되는 메모리 어드레스 신호(A7, A8), 커맨드 디코더(11)로부터 출력되는 모드 레지스터 셋트 커맨드(MRS) 신호 및 리셋 커맨드 신호, 전원 투입 신호에 따라서 테스트 모드 엔트리 신호의 출력을 제어하고 있다.

그러나, 테스트 모드 엔트리 신호의 출력을 제어하는 데에 사용되는 모드 레지스터 셋트 커맨드(MRS) 신호는 외부로부터의 각 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 및 라이트 인에이블 신호(/WE)의 조합에 따라서 결정되기 때문에, 우발적으로 테스트 모드 엔트리를 행하는 상태가 되는 경우가 있었다. 특히, 전원 투입시 등에는 신호가 불안정하여, 우발적으로 테스트 모드 엔트리를 행하는 상태가 되는 경우가 있었다. 따라서, 종래의 테스트 모드 활성화 제어 회로(17)는 우발적으로 오류에 의해 테스트 모드 엔트리 신호를 출력할 가능성이 높았다.

본 발명은 전술한 문제점을 감안하여 이루어진 것으로서, 오류에 의해 통상 모드로부터 테스트 모드로 이행하는 것을 방지하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

상기한 과제를 해결하기 위해, 본 발명은, 클록 신호에 동기하여 동작하는 반도체 기억 장치에 있어서, 반도체 기억 장치의 평가를 행하는 테스트 모드로 전환하는 테스트 모드 활성화 제어 회로를 포함하고, 상기 테스트 모드 활성화 제어 회로는 공급되는 커맨드 신호와 어드레스 신호와의 복수의 조합 패턴에 따라서 테스트 모드로 전환하는 것을 특징으로 한다.

이와 같이, 공급되는 커맨드 신호와 어드레스 신호와의 복수의 조합 패턴에 따라서 테스트 모드로 전환함으로써, 우발적으로 테스트 모드로 전환되는 것을 방지할 수 있다. 이것은 공급되는 커맨드 신호와 어드레스 신호는 외부로부터의 신호에 따라서 결정되기 때문에 우발적으로 테스트 모드로 전환하는 조합 패턴이 발생되는 경우가 있지만, 복수의 조합 패턴에 따라서 테스트 모드로 전환됨으로써, 오류로 인한 테스트 모드로 전환될 가능성을 감소시키기 때문이다.

또한, 본 발명에 따르면, 테스트 모드 활성화 제어 회로는 복수의 조합 패턴이 소정의 조합 패턴과 동일한지 여부를 판정하는 복수의 판정부를 구비하고, 그 판정의 결과에 기초하여 테스트 모드로 전환하는 것을 특징으로 한다.

이와 같이, 복수의 조합 패턴이 소정의 조합 패턴과 동일한지 여부를 판정하는 복수의 판정부를 구비함으로써, 판정을 복수회 행하는 것이 가능하게 되어, 오류로 인한 테스트 모드로 전환될 가능성을 감소시킨다.

또한, 본 발명에 따르면, 소정의 조합 패턴은 복수의 조합 패턴과 1대1로 대응하고 있고, 복수의 판정부에 의해 연속적으로 판정이 행해지는 것을 특징으로 한다.

이와 같이, 소정의 조합 패턴이 복수의 조합 패턴과 1대1로 대응함으로써, 복수 종류의 소정의 조합 패턴에 의해 연속적으로 판정할 수 있다. 따라서, 복수 종류의 소정의 조합 패턴에 의해 판정을 행함으로써, 오류로 인한 테스트 모드로 전환될 가능성을 더욱 감소시키는 것이 가능하게 된다.

또한, 본 발명에 따르면, 테스트 모드 활성화 제어 회로는 이러한 판정 결과가 복수의 조합 패턴과 소정의 조합 패턴이 전부 동일하다고 판정되었을 때 테스트 모드로 전환하는 것을 특징으로 한다.

이와 같이, 테스트 모드 활성화 제어 회로는 복수의 조합 패턴과 소정의 조합 패턴이 전부 동일한지 여부를 판정함으로써, 전부 동일한 경우에만 테스트 모드로 전환하는 것이 가능하게 된다. 따라서, 오류에 의해 테스트 모드로 전환될 가능성을 더욱 감소시키는 것이 가능해진다.

또한, 본 발명에 따르면, 소정의 조합 패턴은 다른 용도로 사용되지 않고 있는 커맨드 신호와 어드레스 신호의 조합으로 이루어지고, 어드레스 신호는 불규칙한 패턴으로 이루어지는 것을 특징으로 한다.

이와 같이, 소정의 조합 패턴은 다른 용도로 사용되고 있지 않은 커맨드 신호와 어드레스 신호를 조합함으로써, 다른 용도로 사용하는 경우와 테스트 모드로 전환하는 경우에 커맨드 신호와 어드레스 신호와의 조합을 전환하여 사용한다. 즉, 다른 용도로 사용되고 있지 않는 커맨드 신호와 어드레스 신호와의 조합 패턴이 복수회 연속해서 공급되지 않으면 테스트 모드로 전환되지 않아, 오류에 의해 테스트 모드로 전환될 가능성을 더욱 감소시키는 것이 가능하게 된다. 또한, 어드레스 신호는 단순한 카운트업과 같은 규칙성이 있는 패턴이 아니라, 불규칙한 패턴으로 이루어짐으로써, 오류에 의해 테스트 모드로 전환될 가능성을 크게 감소시키는 것이 가능해진다.

또한, 본 발명에 따르면, 테스트 모드 활성화 제어 회로는 테스트 모드로 전환된 후에 다른 용도로 사용되고 있는 커맨드 신호와 어드레스 신호와의 조합 패턴이 공급되면, 테스트 모드를 종료하는 것을 특징으로 한다.

이와 같이, 테스트 모드 활성화 제어 회로는 테스트 모드로 전환된 후에 다른 용도로 사용되고 있는 커맨드 신호와 어드레스 신호와의 조합 패턴이 공급되면, 테스트 모드를 종료하기 위한 처리를 행한다. 따라서, 다른 용도로 사용하기 위한 커맨드 신호와 어드레스 신호와의 조합 패턴이 공급되면 자동적으로 테스트 모드를 종료하는 것이 가능하게 된다.

또한, 본 발명에 따르면, 클록 신호에 동기하여 동작하는 반도체 기억 장치에 있어서, 공급된 커맨드 신호에 기초하여 반도체 기억 장치의 동작 모드를 변화시키기 위한 모드 레지스터 셋트 커맨드 신호를 생성하는 커맨드 디코더와, 모드 레지스터 셋트 커맨드 신호와 어드레스 신호가 연속적으로 공급되며, 모드 레지스터 셋트 커맨드 신호와 어드레스 신호와의 복수의 조합 패턴에 따라서, 반도체 기억 장치의 평가를 행하는 테스트 모드로 전환하는 테스트 모드 활성화 제어 회로를 구비하는 것을 특징으로 한다.

이와 같이, 모드 레지스터 셋트 커맨드 신호와 어드레스 신호와의 패턴에 따라서 상기 테스트 모드로 전환함으로써, 우발적으로 테스트 모드로 전환되는 것을 방지할 수 있다. 이것은 공급되는 모드 레지스터 셋트 커맨드 신호와 어드레스 신호는 외부로부터의 신호에 따라서 결정되기 때문에 우발적으로 테스트 모드로 전환하는 조합 패턴이 생기는 경우가 있는데, 복수의 조합 패턴에 따라서 테스트 모드로 전환함으로써, 오류에 의해 테스트 모드로 전환될 가능성을 감소시키고 있기 때문이다.

또한, 본 발명에 따르면, 테스트 모드 활성화 제어 회로가 복수의 조합 패턴이 소정의 조합 패턴과 동일한지 여부를 판정하는 판정부와, 소정의 조합 패턴 이외의 조합 패턴이 공급되면 판정부를 초기화하는 리셋부를 구비하는 것을 특징으로 한다.

이와 같이, 판정부에 의해 복수의 조합 패턴이 소정의 조합 패턴과 동일한지 여부를 판정하고, 리셋부에 의해 소정의 조합 패턴 이외의 조합 패턴이 공급되면 판정부를 초기화함으로써, 테스트 모드 활성화 제어 회로의 오동작을 방지하는 것이 가능하게 된다.

또한, 본 발명에 따르면, 복수의 조합 패턴을 구성하는 각 조합 패턴이 소정의 조합 패턴과 동일한지 여부를 연속적으로 판정하는 복수의 판정 회로와, 복수의 판정 회로에 의한 판정 결과를 유지하며, 복수의 판정 회로에 의한 판정 결과에 기초하여 테스트 모드로 전환하는 신호를 출력하는 래치 회로를 구비하는 것을 특징으로 한다.

이와 같이, 복수의 판정 회로를 구비함으로써, 복수의 조합 패턴을 구성하는 각 조합 패턴이 소정의 조합 패턴과 동일한지 여부를 연속적으로 판정하는 것이 가능하게 된다. 또한, 래치 회로를 구비함으로써, 모든 판정 결과를 고려하여 테스트 모드로 전환하는 신호를 출력하는 것이 가능하게 된다.

또한, 본 발명에 따르면, 판정부의 판정 결과가 복수의 조합 패턴과 소정의 조합 패턴이 전부 동일하다고 판정되었을 때, 테스트 모드로 전환하는 것을 특징으로 한다.

이와 같이, 복수의 조합 패턴과 소정의 조합 패턴이 전부 동일하다고 판정되었을 때에 테스트 모드로 전환함으로써, 오류에 의해 테스트 모드로 전환될 가능성을 더욱 감소시키는 것이 가능해진다.

또한, 본 발명에 따르면, 복수의 판정 회로는 소정의 조합 패턴의 수에 따라서 설치되는 것을 특징으로 한다.

이와 같이, 소정의 조합 패턴의 수에 따라서 복수의 판정 회로를 설치함으로써, 소정의 조합 패턴의 수를 판정하는 것이 가능해진다.

또한, 본 발명에 따르면, 리셋부는 리셋 커맨드 신호, 소정의 조합 패턴 이외의 커맨드 신호와 어드레스 신호와의 조합 패턴 신호가 공급되면, 판정부를 초기화하는 것을 특징으로 한다.

이와 같이, 리셋 커맨드 신호, 소정의 조합 패턴 이외의 커맨드 신호와 어드레스 신호와의 조합 패턴 신호가 공급되면, 리셋부는 판정부를 초기화한다. 따라서, 판정을 행하고 있는 도중에 리셋 커맨드 신호, 소정의 조합 패턴 이외의 커맨드 신호와 어드레스 신호와의 조합 패턴 신호가 공급되면, 테스트 모드 전환을 위한 처리가 초기화되어, 오류에 의해 테스트 모드로 전환될 가능성을 감소시키는 것이 가능하다. 또한, 전회의 데이터가 판정부에 남아, 다음번의 테스트 모드 전환을 위한 처리에 있어서 오동작이 발생하는 것을 방지하는 것이 가능하게 된다.

이어서, 본 발명의 실시 형태에 관해서 도면과 함께 설명한다. 또한, 본 발명의 반도체 기억 장치는 도 1에 나타내는 블록 구성도와 마찬가지이며, 테스트 모드 활성화 제어 회로(17)의 구성 및 기능이 다르다. 따라서, 테스트 모드 활성화 제어 회로(17)의 구성 및 기능에 대한 설명을 중심으로 하고, 도 1에서 설명한 부분에 대해서는 설명을 생략한다.

도 3은 본 발명의 테스트 모드 활성화 제어 회로(17)의 일 실시예의 블럭도를 나타낸다. 테스트 모드 활성화 제어 회로(17)는 지연 회로(30), NOR 회로(31), NOT 회로(32, 37∼40), NAND 회로(33∼36), PMOS 트랜지스터(41∼44), 래치 회로(45∼48), 및 리셋 회로(54)를 포함하는 구성으로 한다. 또한, 리셋 회로(54)는 NAND 회로(49, 50, 53), NOT 회로(51), NOR 회로(52)를 포함하고 있다. 또한, 도 3의 블럭도에 기재되어 있는 메모리 어드레스 신호(Anz)는 2개의 NOT 회로를 통해 입력되고 있는 것을 나타내고, 메모리 어드레스 신호(Anx)는 하나의 NOT 회로를 통해 입력되고 있는 것을 나타낸다.

전술한 본 발명의 테스트 모드 활성화 제어 회로(17)를 구성하는 각 부의 기능에 관해서 간단히 설명한다. 지연 회로(30)는 커맨드 디코더(11)로부터 출력되는 모드 레지스터 셋트 커맨드(MRS) 신호가 공급되며, 그 신호를 적절한 타이밍으로 NOR 회로(31)에 공급하는 동시에, NOT 회로(32)를 통해 NAND 회로(36)에 공급한다.

NOR 회로(31)는 지연 회로(30)로부터 출력된 모드 레지스터 셋트 커맨드(MRS) 신호 및 메모리 어드레스 신호(A7z)가 공급되며, NAND 회로(33∼35, 49, 50)에 신호를 공급한다. NAND 회로(33∼36)는 도 3에 나타낸 바와 같이, 각 NAND 회로마다 다른 메모리 어드레스 신호가 조합되어 공급된다.

이 메모리 어드레스 신호의 조합은 버스트 길이나 CAS 레이턴시 등의 모드 레지스터 셋트 커맨드(MRS)의 동작 모드 설정에 사용되는 메모리 어드레스 신호의 조합을 피하여 결정되고 있는 것이다. 도 4는 모드 레지스터 셋트 커맨드(MRS)의 동작 모드 설정의 일례를 나타내는 표이다.

예컨대, 도 4를 참조하면, NAND 회로(33)에 공급되어 있는 메모리 어드레스 신호(A0=1, A1=1, 및 A2=1)는 미사용의 메모리 어드레스 신호의 조합이다. 마찬가지로, NAND 회로(34∼36)에 공급되고 있는 메모리 어드레스 신호의 조합은 미사용의 것이다. 이러한 미사용 메모리 어드레스 신호의 조합을, 이하, 불법 패턴(illegal pattern)이라 칭한다.

NAND 회로(33)는 NOR 회로(31)로부터 출력되는 신호 및 불법 패턴(A0z, A1z, A2z)이 입력되면, NOT 회로(37)를 통해 래치 회로(45)에 신호를 공급하는 동시에, PMOS 트랜지스터(41)를 ON 상태로 한다. 따라서, 래치 회로(45)에 High의 신호가 래치된다.

다음에, NAND 회로(34)는 NOR 회로(31)로부터 출력되는 신호 및 불법 패턴(A0z, Alx, A2z)이 입력되면, NOT 회로(38)를 통해 래치 회로(46)에 신호를 공급하는 동시에, PMOS 트랜지스터(42)를 ON 상태로 한다. 따라서, 래치 회로(45)로부터 출력된 High의 신호가 래치 회로(46)에 래치된다.

이어서, NAND 회로(35)는 NOR 회로(31)로부터 출력되는 신호 및 불법 패턴(A0x, A1z, A2z)이 입력되면, NOT 회로(39)를 통해 래치 회로(47)에 신호를 공급하는 동시에, PMOS 트랜지스터(43)를 ON 상태로 한다. 따라서, 래치 회로(46)로부터 출력된 High의 신호가 래치 회로(47)에 래치된다.

다음에, NAND 회로(36)는 NOT 회로(32)로부터 출력되는 신호 및 불법 패턴(A7z, A8x)이 입력되면, NOT 회로(40)를 통해 래치 회로(48)에 신호를 공급하는 동시에, PMOS 트랜지스터(44)를 ON 상태로 한다. 따라서, 래치 회로(47)로부터 출력된 High의 신호가 래치 회로(48)에 래치되고, 그 High의 신호가 테스트 모드 엔트리 신호로서 테스트 모드 디코더(18)에 공급된다.

전술한 것은 4개의 불법 패턴이 정확히 입력된 경우이지만, NAND 회로(33∼36) 중 어느 하나라도 불법 패턴이 정확히 입력되지 않을 때는 대응하는 PMOS 트랜지스터(41∼44)가 ON 상태로 되지 않아, High의 신호가 래치 회로(48)에 공급되지 않는다. 따라서, 테스트 모드 엔트리 신호가 테스트 모드 디코더(18)에 공급되지 않게 된다.

또한, 리셋 회로(54)에 전원 투입 신호, 리셋 커맨드 신호, NAND 회로(33∼36)에서 사용하지 않고 있는 불법 패턴 등이 공급되면, 리셋 회로(54)는 래치 회로(45∼48)를 리셋하는 신호를 출력한다. 또한, 리셋 커맨드 신호란, 모드 레지스터 셋트 커맨드(MRS) 이외의 커맨드(디바이스 비선택 DESL이나 노 오퍼레이션 NOP 등)를 입력함으로써 리셋 회로에 공급되는 신호이다.

다음에, 리셋 회로(54)의 구성 및 기능에 대해서 설명한다. NAND 회로(49)는 NOR 회로(31)로부터 출력되는 신호 및 합법 패턴(legal pattern)(A2x)이 입력되면, NAND 회로(53)에 신호를 출력한다. NAND 회로(50)는 NOR 회로(31)로부터 출력되는 신호 및 불법 패턴(A0x, A1x, A2z)이 입력되면, NOT 회로(51)를 통해 NOR 회로(52)에 신호를 출력한다. NOR 회로(52)는 전원 투입 신호, 리셋 커맨드 신호, NOT 회로(51)로부터 출력되는 신호를 공급받고, 적어도 하나의 신호가 공급되면 NAND 회로(53)에 신호를 출력한다.

NAND 회로(53)는 NAND 회로(49)로부터 출력되는 신호 및 NOR 회로(52)로부터 출력되는 신호가 공급되고, 전원 투입 신호, 리셋 커맨드 신호, NAND 회로(33∼36)에서 사용하지 않고 있는 불법 패턴 등이 공급되면 래치 회로(45∼48)를 리셋하는 신호를 출력한다.

도 5는 본 발명의 반도체 기억 장치(1)의 테스트 모드 엔트리 동작을 나타내는 일례의 타이밍 차트이다. 도 1, 도 3, 및 도 5를 참조하여, 테스트 모드 엔트리 동작의 타이밍 제어에 관해서 설명한다. 또한, 도 5의 타임 챠트는 테스트 모드 활성화 제어 회로(17)에 정확히 불법 패턴이 공급되며, 테스트 모드 엔트리 신호가 출력되는 경우이다.

처음에, 클록 신호(CLK)가 상승하면, 메모리 어드레스 신호(A0∼A2, A7)가 모드 레지스터 셋트 커맨드(MRS) 신호의 상승으로 NAND 회로(33)에 공급된다. 이 때, 메모리 어드레스 신호(A0∼A2)는 NAND 회로(33)에 설정되어 있는 불법 패턴과 동일하며, 래치 회로(45)에 High의 신호를 래치시킨다. 이 때, 커맨드 디코더(8)에 공급되고 있는 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 및 라이트 인에이블 신호(/WE)는 Low의 신호이다.

다음에, 클록 신호(CLK)가 상승하면, 메모리 어드레스 신호(A0∼A2, A7)가 모드 레지스터 셋트 커맨드(MRS) 신호의 상승으로 NAND 회로(34)에 공급된다. 이 때, 메모리 어드레스 신호(A0∼A2)는 NAND 회로(34)에 설정되어 있는 불법 패턴과 동일하며, 래치 회로(46)에 High의 신호를 래치시킨다. 이 때, 커맨드 디코더(8)에 공급되고 있는 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 및 라이트 인에이블 신호(/WE)는 Low의 신호이다.

이어서, 클록 신호(CLK)가 상승하면, 메모리 어드레스 신호(A0∼A2, A7)가 모드 레지스터 셋트 커맨드(MRS) 신호의 상승으로 NAND 회로(35)에 공급된다. 이 때, 메모리 어드레스 신호(A0∼A2)는 NAND 회로(35)에 설정되어 있는 불법 패턴과 동일하며, 래치 회로(47)에 High의 신호를 래치시킨다.

다음에, 클록 신호(CLK)가 상승하면, 메모리 어드레스 신호(A7, A8)가 모드 레지스터 셋트 커맨드(MRS) 신호의 상승으로 NAND 회로(36)에 공급된다. 이 때, 메모리 어드레스 신호(A7, A8)는 NAND 회로(36)에 설정되어 있는 불법 패턴과 동일 하며, 래치 회로(48)에 High의 신호를 래치시키는 동시에, 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 및 라이트 인에이블 신호(/WE)를 High의 신호로 변화시킨다.

이 일련의 동작에 의해 정확한 불법 패턴이 공급되면, 테스트 모드 활성화 제어 회로(17)로부터 테스트 모드 엔트리 신호가 테스트 모드 디코더(18)에 공급된다.

도 6은 본 발명의 반도체 기억 장치(1)의 테스트 모드 엔트리 동작을 나타내는 일례의 타이밍 차트이다. 도 1, 도 3, 및 도 6을 참조하여, 테스트 모드 엔트리 동작의 타이밍 제어에 관해서 설명한다. 또한, 도 6의 타임 챠트는 테스트 모드 활성화 제어 회로(17)에 정확히 불법 패턴이 공급되지 않아, 테스트 모드 엔트리 신호가 출력되지 않는 경우이다.

다음에, 클록 신호(CLK)가 상승하면, 메모리 어드레스 신호(A0∼A2, A7)가 모드 레지스터 셋트 커맨드(MRS) 신호의 상승으로 NAND 회로(34)에 공급된다. 이 때, 메모리 어드레스 신호(A0∼A2)는 NAND 회로(34)에 설정되어 있는 불법 패턴과 다르고, PMOS 트랜지스터(42)가 ON 상태로 되지 않아, 래치 회로(45)로부터 출력된 High의 신호가 래치 회로(46)에 래치되지 않는다. 또한, 메모리 어드레스 신호(A2)가 Low의 신호이기 때문에 NAND 회로(49)에서 NAND 회로(53)로 신호가 공급되어, NAND 회로(53)로부터 래치 회로(45∼48)를 리셋하는 신호가 출력된다. 또한, 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 및 라이트 인에이블 신호(/WE)는 High의 신호로 변화된다. 따라서, 잘못된 불법 패턴이 테스트 모드 활성화 제어 회로(17)에 공급되면, High의 신호가 래치 회로(48)에 공급되지 않아, 테스트 모드 엔트리 신호가 테스트 모드 디코더(18)에 공급되지 않게 된다.

이상과 같이, 본 발명의 반도체 기억 장치(1)는 테스트 모드 활성화 제어 회로(17)의 구성 및 기능에 특징을 가짐으로써, 불법 패턴을 복수회 이용하여 테스트 모드 엔트리 신호의 출력을 제어하고 있다.

또한, 테스트 모드 엔트리 신호의 출력 제어에 이용하지 않고 있는 불법 패턴을 리셋 회로에서 사용함으로써, 리셋 처리를 확실하게 하고 있다. 따라서, 오류에 의해 통상 모드로부터 테스트 모드로 이행할 확률을 현저히 저하시키는 것이 가능하다.

또한, 전술한 예에 있어서, 도 3에 나타내는 NAND 회로(33∼36), NOT 회로(37∼40), 및 래치 회로(45∼48)가 청구항에 기재된 판정부에 대응한다. 또한, 도 3에 나타내는 NAND 회로(49, 50, 53), NOT 회로(51), 및 NOR 회로(52)가 청구항에 기재된 리셋부에 대응한다. 또한, 도 3에 나타내는 NAND 회로(33∼36)가 청구항에 기재된 판정 회로에 대응한다. 또한, 불법 패턴이 청구항에 기재된 소정의 조합 패턴에 대응한다.

상술한 것과 같이 본 발명에 따르면, 다음에 진술하는 여러가지 효과를 실현할 수 있다.

청구항 제1항에 기재된 본 발명에 따르면, 공급되는 커맨드 신호와 어드레스 신호와의 복수의 조합 패턴에 따라서 테스트 모드로 전환함으로써, 우발적으로 테스트 모드로 전환되는 것을 방지할 수 있다. 이것은 공급되는 커맨드 신호와 어드레스 신호는 외부로부터의 신호에 따라서 결정되기 때문에 우발적으로 테스트 모드로 전환하는 조합 패턴이 생기는 경우가 있는데, 복수의 조합 패턴에 따라서 테스트 모드로 전환함으로써, 오류에 의해 테스트 모드로 전환될 가능성을 저감시키고 있기 때문이다.

또한, 청구항 제2항에 기재된 본 발명에 따르면, 복수의 조합 패턴이 소정의 조합 패턴과 동일한지를 판정하는 복수의 판정부를 포함함으로써, 판정을 복수회 행하는 것이 가능하게 되어, 오류에 의해 테스트 모드로 전환될 가능성을 저감시키고 있다.

또한, 청구항 제3항에 본 발명에 따르면, 소정의 조합 패턴은 복수의 조합 패턴과 1대1로 대응하고 있음으로써, 수종류의 소정의 조합 패턴에 의해 연속적으로 판정할 수 있다. 따라서, 수종류의 소정의 조합 패턴에 의해 판정을 행함으로써, 오류에 의해 테스트 모드로 전환될 가능성을 더욱 저감시키는 것이 가능하게 된다.

또한, 청구항 제4항에 기재된 본 발명에 따르면, 테스트 모드 활성화 제어 회로는 복수의 조합 패턴과 소정의 조합 패턴이 전부 동일한지의 여부를 판정함으로써, 전부 동일할 때에만 테스트 모드로 전환하는 것이 가능하게 된다. 따라서, 오류에 의해 테스트 모드로 전환될 가능성을 더욱 저감시키는 것이 가능하게 된다.

또한, 청구항 제5항에 기재된 본 발명에 따르면, 소정의 조합 패턴은 다른 용도로 사용되고 있지 않은 커맨드 신호와 어드레스 신호를 조합함으로써, 다른 용도로 사용하는 경우와 테스트 모드로 전환하는 경우에 커맨드 신호와 어드레스 신호와의 조합을 전환하여 사용한다. 즉, 다른 용도로 사용되고 있지 않은 커맨드 신호와 어드레스 신호와의 조합 패턴이 복수회 연속해서 공급되지 않으면 테스트 모드로 전환되지 않아, 오류에 의해 테스트 모드로 전환될 가능성을 더욱 저감시키는 것이 가능해진다. 또한, 어드레스 신호는 단순한 카운트업과 같은 규칙성이 있는 패턴이 아니고, 불규칙한 패턴으로 이루어짐으로써, 오류에 의해 테스트 모드로 전환될 가능성을 크게 저감시키는 것이 가능해진다.

또한, 청구항 제6항에 기재된 본 발명에 따르면, 테스트 모드 활성화 제어 회로는 테스트 모드로 전환된 후에 다른 용도로 사용되고 있은 커맨드 신호와 어드레스 신호와의 조합 패턴이 공급되면, 테스트 모드를 종료하기 위한 처리를 행한다. 따라서, 다른 용도로 사용하기 위한 커맨드 신호와 어드레스 신호와의 조합 패턴이 공급되면 자동적으로 테스트 모드를 종료하는 것이 가능하게 된다.

또한, 청구항 제7항에 기재된 본 발명에 따르면, 모드 레지스터 셋트 커맨드 신호와 어드레스 신호와의 패턴에 따라서 테스트 모드로 전환함으로써, 우발적으로 테스트 모드로 전환되는 것을 방지할 수 있다. 이것은 공급되는 모드 레지스터 셋트 커맨드 신호와 어드레스 신호는 외부로부터의 신호에 따라서 결정되기 때문에 우발적으로 테스트 모드로 전환하는 조합 패턴이 생기는 경우가 있는데, 복수의 조합 패턴에 따라서 테스트 모드로 전환함으로써, 오류에 의해 테스트 모드로 전환될 가능성을 저감시키고 있기 때문이다.

또한, 청구항 제8항에 기재된 본 발명에 따르면, 판정부에 의해 복수의 조합 패턴이 소정의 조합 패턴과 동일한지를 판정하고, 리셋부에 의해 소정의 조합 패턴 이외의 조합 패턴이 공급되면 판정부를 초기화함으로써, 테스트 모드 활성화 제어 회로의 오동작을 방지하는 것이 가능하게 된다.

또한, 청구항 제9항에 기재된 본 발명에 따르면, 복수의 판정 회로를 포함함으로써, 복수의 조합 패턴을 구성하는 각 조합 패턴이 소정의 조합 패턴과 동일한지를 연속적으로 판정하는 것이 가능해진다. 또한, 래치 회로를 포함함으로써, 모든 판정의 결과를 고려하여 테스트 모드로 전환하는 신호를 출력하는 것이 가능해진다.

또한, 청구항 제10항에 기재된 본 발명에 따르면, 복수의 조합 패턴과 소정의 조합 패턴이 전부 동일하다고 판정되었을 때에 테스트 모드로 전환함으로써, 오류에 의해 테스트 모드로 전환될 가능성을 더욱 저감시키는 것이 가능해진다.

또한, 청구항 제11항에 기재된 본 발명에 따르면, 소정의 조합 패턴의 수에 따라서 복수의 판정 회로를 설치함으로써, 소정의 조합 패턴의 수를 판정하는 것이 가능해진다.

또한, 청구항 제12항에 기재된 본 발명에 따르면, 리셋 커맨드 신호, 소정의 조합 패턴 이외의 커맨드 신호와 어드레스 신호와의 조합 패턴 신호가 공급되면, 리셋부는 판정부를 초기화한다. 따라서, 이러한 판정을 행하고 있는 도중에 리셋 커맨드 신호, 소정의 조합 패턴 이외의 커맨드 신호와 어드레스 신호와의 조합 패턴 신호가 공급되면, 테스트 모드 전환을 위한 처리가 초기화되어, 오류에 의해 테스트 모드로 전환될 가능성을 저감시키는 것이 가능하다. 또한, 전회의 데이터가 판정부에 남아서, 다음번의 테스트 모드 전환을 위한 처리에 있어서 오동작이 발생하는 것을 방지하는 것이 가능해진다.

Claims

클록 신호에 동기하여 동작하는 반도체 기억 장치에 있어서,

상기 반도체 기억 장치를 평가하는 테스트 모드로 전환하는 테스트 모드 활성화 제어 회로를 포함하고, 상기 테스트 모드 활성화 제어 회로는,

공급되는 커맨드 신호 및 어드레스 신호의 제1 조합을 검출하는 제1 회로와;

상기 커맨드 신호 및 어드레스 신호의 제2 조합을 검출하는 제2 회로와;

적어도 상기 제1 회로 출력과 상기 제2 회로 출력에 결합되어 상기 커맨드 신호 및 어드레스 신호의 상기 제1 조합과 상기 제2 조합을 적어도 포함하는 복수개의 소정의 조합이 검출되면 상기 테스트 모드로의 전환을 지시하는 신호를 출력하는 제3 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 테스트 모드 활성화 제어 회로는 상기 복수의 조합 전체가 소정의 조합과 동일한지 여부를 판정하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 테스트 모드 활성화 제어 회로는 외부적으로 공급되는 상기 복수의 조합과 관련된 소정의 조합을 가지며, 상기 복수의 조합 각각이 상기 소정의 조합 중 대응하는 하나의 조합과 동일한지 여부를 연속적으로 판정하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 테스트 모드 활성화 제어 회로는 상기 복수의 조합 전체가 소정의 조합과 동일한지 여부를 판정하며, 상기 복수의 조합 전체가 상기 소정의 조합과 동일하다고 판정된 때 테스트 모드 엔트리 신호를 발생하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 복수의 조합은 상기 반도체 기억 장치에서 다른 용도로 사용되지 않는 것인 반도체 기억 장치.
제1항에 있어서, 상기 테스트 모드 활성화 제어 회로는 소정의 조합 중 어느 하나의 조합과 다른 하나의 조합을 수신한 때 상기 테스트 모드를 종료하는 회로를 포함하는 것인 반도체 기억 장치.
제1항에 있어서, 소정의 조합 중 어느 하나의 조합과 다른, 어드레스 신호와 상기 소정의 커맨드 신호와의 조합을 수신한 때, 상기 테스트 모드 활성화 제어 회로를 초기화하는 리셋 회로를 더 포함하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 복수의 조합은 상기 소정의 커맨드 신호와, 어드레스 신호의 소정의 비트와의 조합을 포함하는 것인 반도체 기억 장치.
제1항에 있어서, 상기 소정의 커맨드 신호를 포함하는 커맨드를 디코드하는 커맨드 디코더를 더 포함하며, 상기 커맨드는 외부로부터 공급되는 주어진 신호에 의해 정의되는 것인 반도체 기억 장치.
제1항에 있어서, 상기 테스트 모드 활성화 제어 회로는 각각의 래치 회로를 통해 직렬로 결합된 복수의 논리 회로를 포함하며,

상기 복수의 논리 회로는 어드레스 신호와 상기 소정의 커맨드 신호와의 각각의 복수의 조합을 수신하고,

상기 복수의 논리 회로의 출력 신호는 상기 래치 회로 내로 각각 기입되는 것인 반도체 기억 장치.
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