KR100724626B1 - 테스트 모드 제어 회로 - Google Patents

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Abstract

본 발명은 테스트 모드 제어 회로에 관한 것으로서, 특히, 테스트 모드의 진입 이후에 테스트 모드의 종료시 모드 레지스터 셋트(Mode Register Set)가 변경되는 것을 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 모드레지스터셋트신호, 뱅크 어드레스, 모드레지스터셋트 어드레스 및 테스트 모드 제어신호를 논리조합하여 래치 제어신호를 출력하는 모드레지스터셋트 제어부와, 테스트 모드의 진입 및 종료 여부를 검출하여 테스트모드 셋트신호와 테스트모드 종료신호 중 하나를 선택적으로 활성화시키고, 테스트모드 셋트신호 또는 테스트모드 종료신호의 활성화 상태에 따라 서로 다른 전압레벨을 갖는 테스트모드 제어신호를 출력하는 테스트 모드 제어부; 및 모드레지스터셋트신호의 활성화시 입력 어드레스를 래치하고, 래치 제어신호의 활성화시 래치된 입력 어드레스를 모드레지스터셋트 어드레스로 출력하는 어드레스 래치부를 구비한다.
SDRAM, 테스트모드, 모드레지스터셋트

Description

테스트 모드 제어 회로{Circuit for controlling test mode}
도 1은 종래의 테스트 모드 제어 회로의 어드레스 래치부에 관한 회로도.
도 2는 종래의 테스트 모드 제어 회로의 테스트 모드 제어부에 관한 회로도.
도 3은 종래의 테스트 모드 제어 회로에 관한 동작 타이밍도.
도 4는 본 발명에 따른 테스트 모드 제어 회로에 관한 회로도.
도 5는 본 발명에 따른 테스트 모드 제어 회로에 관한 동작 타이밍도.
본 발명은 테스트 모드 제어 회로에 관한 것으로서, 특히, SDRAM에 있어서 테스트 모드의 진입 이후에 테스트 모드의 종료시 모드 레지스터 셋트(Mode Register Set)가 변경되지 않도록 하여 불필요한 모드 레지스터 셋트가 수행되는 것을 방지할 수 있도록 하는 기술이다.
도 1은 종래의 테스트 모드 제어 회로의 모드레지스터셋트 제어부(100)와 어드레스 래치부(200)에 관한 회로도이다.
여기서, 모드레지스터셋트 제어부(100)는 딜레이부(10), 인버터 INV1 및 낸드게이트 ND1,ND2를 구비한다.
딜레이부(10)는 모드레지스터셋트신호 mrsp6를 일정시간 지연하여 출력한다. 낸드게이트 ND1는 딜레이부(10)의 출력과, 뱅크 어드레스 eat_bk<0> 및 인버터 INV1에 의해 반전된 모드레지스터셋트 어드레스 add<7>를 낸드연산한다. 낸드게이트 ND2는 파워업 신호 pwrup와 낸드게이트 ND1의 출력을 낸드연산하여 래치 제어신호 mrs_latp를 출력한다. 여기서, 래치 제어신호 mrs_latp의 개수는 모드레지스터셋트를 위한 어드레스의 개수와 동일하다.
그리고, 어드레스 래치부(200)는 인버터 INV2~INV8와 전송게이트 TG1,TG2 및 NMOS트랜지스터 N1을 구비한다.
여기서, 전송게이트 TG1는 모드레지스터셋트 어드레스 add<7>의 상태에 따라 입력 어드레스 address를 선택적으로 출력한다. NMOS트랜지스터 N1는 인버터 INV3에 의해 반전된 파워업 신호 pwrup에 따라 전송게이트 TG1의 출력단을 접지전압으로 프리차지시킨다.
그리고, 래치 INV4,INV5는 전송게이트 TG1의 출력을 일정시간 동안 래치한다. 전송게이트 TG2는 래치 제어신호 mrs_latp의 상태에 따라 래치 INV4,INV5의 출력을 선택적으로 출력한다. 래치 INV7,INV8는 전송게이트 TG2의 출력을 일정시간 동안 래치하여 모드레지스터셋트 어드레스 mrs_add를 출력한다.
도 2는 종래의 테스트 모드 제어 회로의 테스트 모드 제어부(300)에 관한 회로도이다. 테스트 모드 제어부(300)는 인버터 INV9~INV11와 낸드게이트 ND3,ND4를 구비한다.
여기서, 낸드게이트 ND3는 모드레지스터셋트신호 mrsp6와, 모드레지스터셋트 어드레스 add<7>를 낸드연산한다. 그리고, 낸드게이트 ND4는 인버터 INV9에 의해 반전된 모드레지스터셋트 어드레스 add<7>와, 모드레지스터셋트신호 mrsp6를 낸드연산한다. 인버터 INV10는 낸드게이트 ND3의 출력을 반전하여 테스트 모드 셋트신호 tm_set를 출력한다. 그리고, 인버터 INV11는 낸드게이트 ND4의 출력을 반전하여 테스트 모드 종료신호 tmexit를 출력한다.
이러한 구성을 갖는 종래의 테스트 모드 제어 회로에 관한 동작을 도 3의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 모드레지스터셋트 명령이 인가되면 모드레지스터셋트신호 mrsp6가 하이가 된다. 이때, 전송게이트 TG1가 턴온되어 외부의 입력 어드레스 address가 래치 INV4,INV5에 출력된다.
이후에, 모드레지스터셋트의 수행시 딜레이부(10)에 의해 지연된 모드레지스터셋트신호 mrsp6와, 모드레지스터셋트 어드레스 add<7>가 로우가 되고, 뱅크 어드레스 eat_bk<0>가 하이가 되면 모드레지스터셋트가 수행되어 래치 제어신호 mrs_latp가 하이가 된다.
이에 따라, 전송게이트 TG2가 턴온되고 래치 INV4,INV5의 출력이 래치 INV7,INV8에 인가되어 일정시간 동안 래치된 후 모드레지스터셋트 어드레스 mrs_add가 출력된다. 이러한 모드레지스터셋트 어드레스 mrs_add를 디코딩하여 해당하는 CL,BL을 셋팅하도록 한다.
한편, 모드레지스터셋트신호 mrsp6와 모드레지스터셋트 어드레스 add<7>가 하이가 될 경우 테스트 모드에 진입하여 테스트 모드 셋트신호 tm_set가 하이가 된다. 반면에, 모드레지스터셋트신호 mrsp6와 모드레지스터셋트 어드레스 add<7>가 로우가 될 경우 테스트 모드를 종료하여 테스트 모드 종료신호 tmexit가 하이가 된다.
그런데, 모드 레지스터 셋팅시의 조건과 테스트 모드 종료시의 조건은 테스트 모드시 뱅크 어드레스의 제어를 받지 않는 것을 제외하고는 모두 동일하다. 만약, 뱅크 어드레스 eat_bk<0>가 "0"번으로 셋팅되어 있을 경우 테스트 모드에 진입하고 그 이후에 테스트 모드가 종료되면, 테스트 모드가 종료되는 순간에 이전에 설정된 모드 레지스터 셋팅 정보, 즉, CL,BL 셋팅 정보가 변경될 수 있다. 이에 따라, 테스트 모드 진입시 또는 테스트 모드 종료 이후에 다시 모드 레지스터 셋트 동작을 수행해야만 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 모드 레지스터 셋팅시 테스트 모드 진입 여부를 검출하여 테스트 모드 진입 이후에 모드레지스터셋트 신호가 인가되어도 모드레지스터셋팅 동작을 수행하지 않도록 하여, 테스트 모드의 진입 이후에 테스트 모드의 종료시 모드 레지스터 셋트(Mode Register Set)가 변경되는 것을 방지하도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 테스트 모드 제어 회로는, 모드레지 스터셋트신호, 뱅크 어드레스, 모드레지스터셋트 어드레스 및 테스트 모드 제어신호를 논리조합하여 래치 제어신호를 출력하는 모드레지스터셋트 제어부; 테스트 모드의 진입 및 종료 여부를 검출하여 테스트모드 셋트신호와 테스트모드 종료신호 중 하나를 선택적으로 활성화시키고, 테스트모드 셋트신호 또는 테스트모드 종료신호의 활성화 상태에 따라 서로 다른 전압레벨을 갖는 테스트모드 제어신호를 출력하는 테스트 모드 제어부; 및 모드레지스터셋트신호의 활성화시 입력 어드레스를 래치하고, 래치 제어신호의 활성화시 래치된 입력 어드레스를 모드레지스터셋트 어드레스로 출력하는 어드레스 래치부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 테스트 모드 제어 회로에 관한 회로도이다.
본 발명은 모드레지스터셋트 제어부(400)와 테스트 모드 제어부(300) 및 어드레스 래치부(600)를 구비한다.
여기서, 모드레지스터셋트 제어부(400)는 딜레이부(410), 인버터 INV12 및 낸드게이트 ND5,ND6를 구비한다.
딜레이부(410)는 모드레지스터셋트신호 mrsp6를 일정시간 지연하여 출력한다. 낸드게이트 ND5는 딜레이부(410)의 출력과, 뱅크 어드레스 eat_bk<0>, 인버터 INV12에 의해 반전된 모드레지스터셋트 어드레스 add<7> 및 테스트 모드 제어신호 tm_ctrld를 낸드연산한다. 낸드게이트 ND6는 파워업 신호 pwrup와 낸드게이트 ND5의 출력을 낸드연산하여 래치 제어신호 mrs_latp를 출력한다. 여기서, 래치 제어 신호 mrs_latp의 개수는 모드레지스터셋트를 위한 어드레스의 개수와 동일하다.
그리고, 테스트 모드 제어부(500)는 테스트 모드 검출부(510), 테스트 모드 선택부(520) 및 테스트 모드 지연부(530)를 구비한다.
여기서, 테스트 모드 검출부(510)는 인버터 INV13~INV115와 낸드게이트 ND7,ND8를 구비한다.
낸드게이트 ND7는 모드레지스터셋트신호 mrsp6와, 모드레지스터셋트 어드레스 add<7>를 낸드연산한다. 그리고, 낸드게이트 ND7는 인버터 INV13에 의해 반전된 모드레지스터셋트 어드레스 add<7>와, 모드레지스터셋트신호 mrsp6를 낸드연산한다. 인버터 INV14는 낸드게이트 ND7의 출력을 반전하여 테스트 모드 셋트신호 tm_set를 출력한다. 그리고, 인버터 INV15는 낸드게이트 ND8의 출력을 반전하여 테스트 모드 종료신호 tmexit를 출력한다.
그리고, 테스트 모드 선택부(520)는 인버터 INV16,INV17와, 전송게이트 TG3,TG4를 구비한다.
전송게이트 TG3는 테스트 모드 셋트신호 tm_set의 상태에 따라 테스트 모드 제어신호 tm_ctrl를 접지전압 VSS 레벨로 출력한다. 그리고, 전송게이트 TG4는 테스트 모드 종료신호 tmexit의 상태에 따라 테스트 모드 제어신호 tm_ctrl를 페리전압 VPERI 레벨로 출력한다.
또한, 테스트 모드 지연부(530)는 PMOS트랜지스터 P1와, 인버터 INV18,INV19 및 딜레이부(531)을 구비한다.
여기서, 래치 INV18,INV19는 테스트 모드 제어신호 tm_ctrl를 일정시간 동안 래치한다. PMOS트랜지스터 P1는 파워업신호 pwrup에 따라 테스트 모드 제어신호 tm_ctrl를 전원전압 레벨로 프리차지시킨다. 딜레이부(531)는 테스트 모드 제어신호 tm_ctrl를 일정시간 동안 지연시켜 테스트 모드 제어신호 tm_ctrld를 출력한다. 여기서, 딜레이부(531)는 CMOS 게이트 로직(인버터), 저항 또는 캐패시터 등으로 구성될 수 있다.
또한, 어드레스 래치부(600)는 인버터 INV20~INV25와 전송게이트 TG5,TG6 및 NMOS트랜지스터 N2을 구비한다.
여기서, 전송게이트 TG5는 모드레지스터셋트 어드레스 add<7>의 상태에 따라 입력 어드레스 address를 선택적으로 출력한다. NMOS트랜지스터 N2는 인버터 INV21에 의해 반전된 파워업 신호 pwrup에 따라 전송게이트 TG5의 출력단을 접지전압으로 프리차지시킨다.
그리고, 래치 INV22,INV23는 전송게이트 TG5의 출력을 일정시간 동안 래치한다. 전송게이트 TG6는 래치 제어신호 mrs_latp의 상태에 따라 래치 INV22,INV23의 출력을 선택적으로 출력한다. 래치 INV24,INV25는 전송게이트 TG6의 출력을 일정시간 동안 래치하여 모드레지스터셋트 어드레스 mrs_add를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 5의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 모드레지스터셋트신호 mrsp6와 모드레지스터셋트 어드레스 add<7>가 하이가 될 경우 테스트 모드에 진입하여 테스트 모드 셋트신호 tm_set가 하이가 된다. 즉, 테스트 모드의 진입시 테스트 모드 셋트신호 tm_set가 하이가 되면, 전송 게이트 TG3가 턴온된다. 이에 따라, 테스트 모드 제어신호 tm_ctrl가 접지전압 VSS 레벨로 출력되고, 테스트 모드 제어신호 tm_ctrl가 일정시간 지연되어 테스트 모드 제어신호 tm_ctrld가 접지전압 VSS 레벨로 출력된다.
그리고, 모드레지스터셋트 명령이 인가되면 모드레지스터셋트신호 mrsp6가 하이가 된다. 이때, 전송게이트 TG5가 턴온되어 외부의 입력 어드레스 address가 래치 INV22,INV23에 출력된다.
이후에, 모드레지스터셋트의 수행시 딜레이부(410)에 의해 지연된 모드레지스터셋트신호 mrsp6와, 모드레지스터셋트 어드레스 add<7>가 로우가 되고, 뱅크 어드레스 eat_bk<0>가 하이가 된다. 그리고, 접지전압 레벨을 갖는 테스트 모드 제어신호 tm_ctrld가 낸드게이트 ND5에 입력된다.
이에 따라, 낸드게이트 ND5의 출력이 항상 하이가 되어 래치 제어신호 mrs_latp가 로우가 된다. 따라서, 테스트 모드 진입시에는 전송게이트 TG6가 턴오프 상태를 유지하여 모드레지스터셋트 어드레스 mrs_add가 출력되지 않는다.
결국, 본 발명은 모드 레지스터 셋팅시 테스트 모드 진입 여부를 검출하여 테스트 모드 진입 이후에 모드레지스터셋트 신호가 인가되어도 모드레지스터셋팅 동작을 수행하지 않도록 하여, 테스트 모드의 진입 이후에 테스트 모드의 종료시 모드 레지스터 셋트(Mode Register Set)가 변경되는 것을 방지할 수 있도록 한다.
한편, 모드레지스터셋트신호 mrsp6와 모드레지스터셋트 어드레스 add<7>가 로우가 될 경우 테스트 모드를 종료하기 위한 테스트 모드 종료신호 tmexit가 하이가 된다. 테스트 모드 종료신호 tmexit가 하이가 되면, 전송게이트 TG4가 턴온된 다. 이에 따라, 테스트 모드 제어신호 tm_ctrl가 페리전압 VPERI 레벨로 출력되고, 테스트 모드 제어신호 tm_ctrl가 일정시간 지연되어 테스트 모드 제어신호 tm_ctrld가 페리전압 VPERI 레벨로 출력된다.
그리고, 모드레지스터셋트 명령이 인가되면 모드레지스터셋트신호 mrsp6가 하이가 된다. 이때, 전송게이트 TG5가 턴온되어 외부의 입력 어드레스 address가 래치 INV22,INV23에 출력된다. 이후에, 모드레지스터셋트의 수행시 딜레이부(410)에 의해 지연된 모드레지스터셋트신호 mrsp6와, 모드레지스터셋트 어드레스 add<7>가 로우가 되고, 뱅크 어드레스 eat_bk<0>가 하이가 된다. 그리고, 페리전압 VPERI 레벨을 갖는 테스트 모드 제어신호 tm_ctrld가 낸드게이트 ND5에 입력된다.
이에 따라, 낸드게이트 ND5의 출력이 로우가 되어 래치 제어신호 mrs_latp가 하이가 된다. 따라서, 테스트 모드 종료시에는 전송게이트 TG6가 턴온되어 래치 INV22,INV23에 래치된 신호가 모드레지스터셋트 어드레스 mrs_add로 출력된다. 이러한 모드레지스터셋트 어드레스 mrs_add를 디코딩하여 해당하는 CL,BL을 셋팅하도록 한다.
이상에서 설명한 바와 같이, 본 발명은 테스트 모드의 진입 이후에 테스트 모드의 종료시 모드 레지스터 셋트 정보가 변경되지 않도록 하여 불필요한 모드레지스터셋트 동작을 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 모드레지스터셋트신호, 뱅크 어드레스, 모드레지스터셋트 어드레스 및 테스트 모드 제어신호를 논리조합하여 래치 제어신호를 출력하는 모드레지스터셋트 제어부;
    테스트 모드의 진입 및 종료 여부를 검출하여 테스트모드 셋트신호와 테스트모드 종료신호 중 하나를 선택적으로 활성화시키고, 상기 테스트모드 셋트신호 또는 테스트모드 종료신호의 활성화 상태에 따라 서로 다른 전압레벨을 갖는 상기 테스트모드 제어신호를 출력하는 테스트 모드 제어부; 및
    상기 모드레지스터셋트신호의 활성화시 입력 어드레스를 래치하고, 상기 래치 제어신호의 활성화시 상기 래치된 입력 어드레스를 모드레지스터셋트 어드레스로 출력하는 어드레스 래치부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  2. 제 1항에 있어서, 상기 모드레지스터셋트 제어부는
    모드레지스터셋트의 수행시 테스트 모드 진입 상태이면 상기 래치 제어신호를 비활성화시키는 것을 특징으로 하는 테스트 모드 제어 회로.
  3. 제 1항에 있어서, 상기 모드레지스터셋트 제어부는
    일정시간 지연된 상기 모드레지스터셋트신호와 상기 모드레지스터셋트 어드레스의 반전신호와 상기 뱅크 어드레스 및 상기 테스트 모드 제어신호를 논리연산하는 제 1논리연산부; 및
    상기 제 1논리연산부의 출력과 파워업신호를 논리연산하여 상기 래치 제어신호를 출력하는 제 2논리연산부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  4. 제 1항에 있어서, 상기 테스트 모드 제어부는
    상기 모드레지스터셋트신호와 상기 모드레지스터셋트 어드레스에 따라 상기 테스트 모드의 진입 및 종료 여부를 검출하는 테스트 모드 검출부;
    상기 테스트모드 셋트신호의 활성화시 상기 테스트모드 제어신호를 접지전압 레벨로 출력하고, 상기 테스트 모드 종료신호의 활성화시 상기 테스트모드 제어신호를 페리전압 레벨로 출력하는 테스트 모드 선택부; 및
    상기 테스트모드 제어신호를 일정시간 동안 래치하고 지연하는 테스트 모드 지연부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  5. 제 4항에 있어서, 상기 테스트 모드 검출부는
    상기 모드레지스터셋트신호와 상기 모드레지스터셋트 어드레스를 논리연산하 는 상기 테스트 모드 셋트신호를 출력하는 제 3논리연산부; 및
    상기 모드레지스터셋트신호와 상기 모드레지스터셋트 어드레스의 반전신호를 논리연산하여 상기 테스트 모드 종료신호를 출력하는 제 4논리연산부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  6. 제 4항에 있어서, 상기 테스트 모드 선택부는
    상기 테스트 모드 셋트신호의 상태에 따라 상기 접지전압 레벨을 갖는 상기 테스트 모드 제어신호를 선택적으로 출력하는 제 1전송게이트; 및
    상기 테스트 모드 종료신호의 상태에 따라 상기 페리전압 레벨을 갖는 상기 테스트 모드 제어신호를 선택적으로 출력하는 제 2전송게이트를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  7. 제 4항에 있어서, 상기 테스트 모드 지연부는
    상기 테스트 모드 제어신호를 일정시간 동안 래치하는 제 1래치;
    파워업신호에 따라 상기 제 1래치의 출력단을 전원전압 레벨로 프리차지하는 제 1프리차지부; 및
    상기 테스트모드 제어신호를 일정시간 동안 지연하는 딜레이부를 구비함을 특징으로 하는 테스트 모드 제어 회로.
  8. 제 1항에 있어서, 상기 어드레스 래치부는
    상기 테스트 모드의 진입시 상기 입력 어드레스를 래치하고 상기 래치 제어신호의 비활성화에 따라 상기 모드레지스터셋트 어드레스의 출력 경로가 차단되며, 상기 테스트 모드의 종료시 상기 래치된 입력 어드레스를 상기 모드레지스터셋트 어드레스로 출력하는 테스트 모드 제어 회로.
  9. 제 1항에 있어서, 상기 어드레스 래치부는
    상기 모드레지스터셋트신호의 활성화 상태에 따라 상기 입력 어드레스를 선택적으로 출력하는 제 3전송게이트;
    파워업 신호의 활성화시 상기 제 3전송게이트의 출력을 접지전압 레벨로 프리차지시키는 제 2프리차지부;
    상기 제 3전송게이트의 출력을 일정시간 동안 래치하는 제 2래치;
    상기 래치 제어신호의 활성화 상태에 따라 상기 제 2래치에 래치된 신호를 선택적으로 출력하는 제 4전송게이트; 및
    상기 제 4전송게이트의 출력을 일정시간 동안 래치하여 상기 모드레지스터셋트 어드레스로 출력하는 제 3래치를 구비함을 특징으로 하는 테스트 모드 제어 회로.
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