JP6207057B2

JP6207057B2 - ラッチプレデコーダ回路を有するクロック制御メモリ

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Publication number: JP6207057B2
Application number: JP2013115493A
Authority: JP
Inventors: ラママーシーヘマ; ラマラジュラビンドララージ
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2012-06-08
Filing date: 2013-05-31
Publication date: 2017-10-04
Anticipated expiration: 2033-05-31
Also published as: CN103489472A; US20130329511A1; US8861301B2; JP2013257936A; EP2672485A3; EP2672485A2; CN103489472B

Description

本開示は、一般にメモリに関し、より詳細には、ラッチプレデコーダ回路を有するクロック制御メモリに関する。

ワード選択は、メモリの読出または書込のクリティカルパスである。ワード線が選択されることによって、選択されたワード線に沿ったメモリセルがイネーブルされる。イネーブルされたメモリセルは、それらに記憶されている状態をビット線に結合する。次いで、読出の場合はセンスアンプがビット線に応答し、書込の場合は書込ドライバがビット線上に書き込まれるデータを提供する。したがって、ワード線選択のプロセスがより効率的に行われると、それに応じてメモリ動作も効率的になる。特許文献１にはラッチ回路について記載されている。１つの難点は、特にワード線選択のプロセスの開始において信頼可能なタイミングを提供することである。関連する１つの問題は、アドレスにいつ応答するかと、復号された出力をいつ提供するかとの組み合わせである。多くの場合、これは、遅延クロック信号によって制御される。その結果、信号検出が確実に有効であるとともに十分に信号が展開されることを確実にするのに十分なだけ長くなるが、検出を実行するのに必要な時間を不要に延長するほどではない待ち時間に関する問題がもたらされる。

米国特許第６，０８７，８７２号明細書

したがって、上記に提示されている問題の１つ以上を改善する回路を有するワード選択を提供することが必要とされている。

１つの態様では、メモリは、ワード線を選択する最終復号を提供するワード線ドライバロジック（論理回路）にラッチされた事前復号（プリデコード）信号を提供するプリデコーダ回路を有する。プリデコーダ回路はクロック制御され、それによって、アドレスの組み合わせがクロックに応答して即座に解決され、クロックサイクルの早期においてラッチされる。また、ワード線が迅速に駆動されるので、アドレスの組み合わせがクロックサイクル全体にわたってラッチされたままである必要がない。この結果、ワード線を選択および駆動して次のワード線選択に備えるプロセスが効率的になる。これは、図面および以下の記載を参照することによってより良好に理解される。

一実施形態によるメモリのブロック図。図１のメモリの動作の理解に有用なタイミング図。図１のメモリの一部の回路図。図３に示されている実施形態の一代替としての図１のメモリの一部の回路図。図３に示されている実施形態の別の代替としての図１のメモリの一部の回路図。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

「アサート」または「セット」および「ネゲート」（または「アサート停止（デアサート）」もしくは「クリア」）という用語は、本明細書においては、信号、状態ビット、または類似の装置をそれぞれ、その論理的に真または論理的に偽の状態にレンダリングすることを指す場合に使用される。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。そして、論理的に真の状態が論理レベル０である場合、論理的に偽の状態は論理レベル１である。

図１には、ビットアレイ１２と、ワード線ドライバロジック１４と、列ロジック（ｃｏｌｕｍｎｌｏｇｉｃ）１５と、制御ロジック１６と、プリデコーダ回路１８とを含むメモリ１０が示されている。プリデコーダ回路１８は、複数のラッチデコーダを含み、そのうちのラッチデコーダ２０、２２、２４、および２６が図１に示されている。プリデコーダ回路１８は、クロックドライバ２８をも含む。この例では、ワード線を選択するアドレスビットの数は８であり、それによって、ビットアレイ１２において選択されている２５６本のワード線がワード線ＷＬ０〜ＷＬ２５５として図示されている。８個のアドレスの各々は、真数および補数を有し、補数は識別子に「ｂ」を加算することによって識別される。したがって、この例について、最上位のアドレスはアドレス信号Ａ０およびＡ０ｂを有する。同様に、次に上位のアドレスはアドレス信号Ａ１およびＡ１ｂを有する。最下位のアドレスはアドレス信号Ａ７およびＡ７ｂを有する。最下位よりも１つ上位のアドレスはアドレス信号Ａ６およびＡ６ｂを有する。ワード線ドライバロジック１４はビットアレイ１２、ラッチデコーダ２０、２２、２４、および２６を含むラッチデコーダ、および制御ロジック１６に結合される。列ロジック１５は、ビットアレイ１２および制御ロジック１６に結合される。クロックドライバ２８はクロック信号ＣＬＫを受信し、遅延クロック信号ＤＣＬＫをラッチデコーダ２０、２２、２４、および２６に提供する出力を有する。ラッチデコーダ２０は、アドレス信号Ａ０ｂおよびＡ１ｂを受信するための入力を有し、これらのアドレス信号は両方とも、アドレスＡ０およびＡ１が論理ハイである場合には論理ローである。他方、アドレスＡ０およびＡ１が論理ローである場合、アドレス信号Ａ０ｂおよびＡ１ｂは論理ハイである。ラッチデコーダ２０は、復号信号Ａ０ｂＡ１ｂを、アドレス信号Ａ０ｂおよびＡ１ｂが論理ハイである場合には論理ハイとして提供する出力を有し、これは、ラッチデコーダ２０が選択される場合にも当てはまる。他の３つの場合には、ラッチデコーダ２０は論理ローを提供する。アドレスＡ０およびＡ１は、４つの組み合わせを有する対であり、それによって、これらの２つのアドレスに対して４つのラッチデコーダがある。同様に、各他の対に対して４つのラッチデコーダがある。４つの対Ａ０−Ａ１、Ａ２−Ａ３、Ａ４−Ａ５、およびＡ６−Ａ７に対して、合計で１６個のラッチデコーダがある。ラッチデコーダ２２は、アドレス信号Ａ０ｂおよびＡ１を受信し、復号信号Ａ０ｂＡ１を出力として提供する。ラッチデコーダ２４は、アドレス信号Ａ６およびＡ７ｂを受信し、復号信号Ａ６Ａ７ｂを出力として提供する。ラッチデコーダ２６は、アドレス信号Ａ６およびＡ７を受信し、復号信号Ａ６Ａ７を提供する。

図２には、その両方の入力が論理ハイとしてアサートされる場合について、ラッチデコーダ２４の動作を示すタイミング図が示されている。この場合、アドレス信号Ａ６およびＡ７ｂが、論理ハイに切り替わるアドレス信号である。クロック信号ＣＬＫが論理ハイに切り替えられる前の設定時間には、それらの信号はそれらの意図される論理状態にある必要がある。クロック信号が論理ハイに切り替わると、ラッチデコーダは、その出力、すなわち復号信号Ａ６Ａ７ｂの論理状態の判定を開始する。アドレス信号Ａ６およびＡ７ｂは、復号信号Ａ６Ａ７ｂが判定およびラッチされるまで十分に長くそれらの論理状態を保持する必要がある。これが、アドレス信号Ａ６およびＡ７ｂに関するホールドタイムである。ホールドタイムの後、アドレス信号Ａ６およびＡ７ｂの論理状態は有害な影響を受けることなく変化することができる。復号信号Ａ０ｂＡ１ｂ、Ａ２ｂＡ３ｂ、およびＡ６Ａ７ｂが論理ハイとしてアサートされることに応答して、ワード線ＷＬ２がイネーブルされる。各アドレス対に対して１つの復号信号がアサートされる。したがって、アクセス毎に、４つの復号信号がアサートされ、その４つがともにワード線ドライバロジック１４によってさらに復号されて、いずれの特定のワード線が選択されるかが判定される。この例では、その１つ以上のビット線が、イネーブルされたワード線に沿ってビットセルの記憶状態を受信するのに十分に長く論理ハイにホールドされ、センスが達成されるという結果によって、ワード線ＷＬ２が選択されているものとして図示されている。クロック信号ＣＬＫが論理ローに戻るべく切り替わると、復号アドレスＡ６Ａ７ｂは、論理ローに戻されることによってアサート停止される。アドレス信号Ａ６およびＡ７ｂは、クロック信号ＣＬＫが次に論理ハイに切り替わるときである次のクロックサイクルの直前までは関与しない。アドレス信号Ａ６およびＡ７ｂは、クロック信号ＣＬＫが切り替わって次のサイクルが開始する前の設定時間には有効な論理状態にある必要がある。アドレス信号Ａ６およびＡ７ｂはラッチデコーダ２４によって検出され、当該ラッチデコーダは次いで、アドレス信号Ａ６およびＡ７ｂの論理状態に基づいて適切である論理状態にある復号信号Ａ６Ａ７ｂを提供する。復号信号Ａ６Ａ７ｂはラッチされ、ワード線ＷＬ２は、復号信号Ａ６Ａ７ｂおよび他の復号信号に基づいていずれが適切であるかによって、再び選択されるか、またはディセーブルされる。ホールドタイムの後、アドレス信号Ａ６およびＡ７ｂは、次のサイクルの開始前の設定時間まで、もはや有効である必要はない。

図３には、ラッチデコーダ２４およびクロックドライバ２８がより詳細に示されている。ラッチデコーダ２４は、Ｐチャネルトランジスタ３０と、Ｎチャネルトランジスタ３２と、Ｎチャネルトランジスタ３４と、Ｎチャネルトランジスタ３６と、Ｎチャネルトランジスタ３８と、Ｐチャネルトランジスタ４０と、Ｐチャネルトランジスタ４２と、インバータ４４と、Ｎチャネルトランジスタ４６と、Ｎチャネルトランジスタ４８と、インバータ５０と、インバータ５２とを含む。クロックドライバ２８は、Ｐチャネルトランジスタ５４と、Ｎチャネルトランジスタ５６と、Ｎチャネルトランジスタ５８と、Ｎチャネルトランジスタ６０と、Ｎチャネルトランジスタ６２と、Ｐチャネルトランジスタ６４と、Ｐチャネルトランジスタ６６と、インバータ６８と、バッファ７０とを含む。

トランジスタ５４は、ＶＤＤと称される場合もある正電源端子に接続されるソースと、クロック信号ＣＬＫを受信するためのゲートと、インバータ６８の入力に接続されるドレインとを有する。トランジスタ５６は、ＶＤＤに接続されるゲートと、トランジスタ５４のドレインに接続されるドレインと、ソースとを有する。トランジスタ５８は、トランジスタ５６のソースに接続されるドレインと、ＶＤＤに接続されるゲートと、ソースとを有する。トランジスタ６０は、トランジスタ５８のソースに接続されるドレインと、ＶＤＤに接続されるゲートと、ソースとを有する。トランジスタ６２は、トランジスタ６０のソースに接続されるドレインと、クロック信号ＣＬＫを受信するためのゲートと、グランドと称される場合もある負電源端子に接続されるソースとを有する。インバータ６８は、バッファ７０の入力に結合される出力を有する。トランジスタ６６は、インバータ６８の出力に接続されるゲートと、インバータ６８の入力に接続されるドレインと、ソースとを有する。トランジスタ６４は、グランドに接続されるゲートと、ＶＤＤに接続されるソースと、トランジスタ６６のソースに接続されるドレインとを有する。バッファ７０は、遅延クロック信号ＤＣＬＫを提供した出力を有する。

トランジスタ３０は、ＶＤＤに接続されるソースと、クロック信号ＣＬＫを受信するためのゲートと、インバータ４４の入力およびインバータ５２の入力に接続されるドレインとを有する。トランジスタ３２は、トランジスタ３０のドレインに接続されるドレインと、アドレス信号Ａ６を受信するためのゲートと、ソースとを有する。トランジスタ３４は、トランジスタ３２のソースに接続されるドレインと、アドレス信号Ａ７ｂに接続されるゲートと、ソースとを有する。トランジスタ３６は、トランジスタ３４のソースに接続されるドレインと、インバータ５０の出力に接続されるゲートと、ソースとを有する。トランジスタ３８は、トランジスタ３６のソースに接続されるドレインと、クロック信号ＣＬＫを受信するためのゲートと、グランドに接続されるソースとを有する。トランジスタ４０は、ＶＤＤに接続されるソースと、グランドに接続されるゲートと、ドレインとを有する。トランジスタ４２は、トランジスタ４０のドレインに接続されるソースと、インバータ４４の出力に接続されるゲートと、インバータ４４の入力に接続されるドレインとを有する。トランジスタ４６は、インバータ４４の入力に接続されるドレインと、インバータ４４の出力に接続されるゲートと、ソースとを有する。トランジスタ４８は、トランジスタ４６のソースに接続されるドレインと、バッファ７０の出力に接続されることによって遅延クロック信号ＤＣＬＫを受信するためのゲートと、グランドに接続されるソースとを有する。インバータ５０の入力は、バッファ７０の出力に接続されることによって遅延クロック信号ＤＣＬＫを受信するためのものである。インバータ５２は、復号信号Ａ６Ａ７ｂを提供するための出力を有する。

動作に際して、アドレス信号Ａ６およびＡ７ｂは、クロック信号ＣＬＫが論理ハイに切り替わり、それによって、トランジスタ３８が導通状態となり、トランジスタ３０が非導通状態となる前の設定時間には安定した論理状態にホールドされる。クロック信号ＣＬＫが論理ハイに切り替わる前の時点では、クロック信号ＣＬＫは論理ローであり、それによって、トランジスタ６２は非導通状態であり、トランジスタ５４は導通状態である。トランジスタ５４が導通状態にあることによって、インバータ６８への入力は論理ハイであり、それによって、インバータ６８の出力は論理ローである。バッファ７０は、遅延クロック信号ＤＣＬＫを論理ローとして提供することによって、インバータの論理ロー出力に応答する。したがって、インバータ５０はその入力上に論理ローを有し、したがって、トランジスタ３６のゲートに論理ハイ出力を提供する。トランジスタ３６はそのゲートにおいて論理ハイであることによって、導通状態にある。したがって、トランジスタ３６が導通状態にあり、クロック信号ＣＬＫが論理ハイに遷移することによってトランジスタ３８がその入力において論理ハイを受信することによって、インバータ４４への入力およびインバータ５２への入力は、トランジスタ３２と３４の両方が導通状態にある場合には論理ローとなる。したがって、アドレス信号Ａ６とＡ７ｂの両方が論理ハイである場合、インバータ４４および５２への入力は論理ローにあることになり、それによって、インバータ４４および５２は論理ハイ出力を提供することになる。復号信号Ａ６Ａ７ｂがインバータ５２の出力によって提供され、それによって、復号信号Ａ６Ａ７ｂは、アドレス信号Ａ６とＡ７ｂの両方が論理ハイであるときにクロック信号ＣＬＫが論理ハイに切り替わることに応答して論理ハイである。アドレス信号が論理ハイである場合にインバータ４４の出力が論理ハイに切り替わることによって、トランジスタ４２は非導通状態となり、トランジスタ４６は導通状態となる。遅延クロック信号ＣＬＫは論理ハイへの切り替わりにおいて遅延され、それによって、トランジスタ４６が導通状態となるとトランジスタ４８は非導通状態となるが、迅速に導通状態となり、結果としてインバータ４４の入力上で論理ローがラッチされる。インバータ４４の入力はインバータ５２の入力に接続されているため、インバータ５２の出力は、ホールドタイムを完了するアドレス信号の論理状態に関係なく論理ハイにおいてラッチされる。クロック信号ＣＬＫが論理ハイに切り替わるときにアドレス信号Ａ６とＡ７ｂの両方が論理ローであることに応答して、復号信号Ａ６Ａ７ｂが論理ハイである場合に、ラッチデコーダ２４が選択されている。復号信号Ａ６Ａ７ｂは、クロック信号ＣＬＫが論理ローに切り替わるまで論理ハイのままである。クロック信号ＣＬＫが論理ローに切り替わると、トランジスタ３０は導通状態となり、トランジスタ３８は非導通状態となり、それによって、インバータ４４および５２は論理ロー出力を提供するようになり、それによって、復号信号Ａ６Ａ７ｂが論理ローになり、トランジスタ４２が導通状態となり、トランジスタ４６が非導通状態となる。これによって、インバータ４４および５２の入力上で論理ハイがラッチされる。遅延クロック信号ＣＬＫは遅延時間後、論理ローに切り替わり、それによって、トランジスタ４８は非導通状態となり、インバータ５０は論理ハイロー出力を提供するようになり、トランジスタ３６は非導通状態となる。

クロック信号ＣＬＫが論理ハイに切り替わるときにアドレス信号Ａ６およびＡ７ｂのうちの一方または両方が論理ローである場合は、インバータ４４および５２の入力上で論理状態に変化はない。トランジスタ３０は非導通状態にあるため、もはや論理ハイは提供していないが、インバータ４４および５２への入力はトランジスタ４２が導通状態にあることに起因して論理ハイ状態にホールドされる。トランジスタ４０は、そのソースがＶＤＤにあり、そのゲートがグランドにあることに起因して常に導通状態にある。したがって、復号信号Ａ６Ａ７ｂは論理ローのままである。遅延クロック信号ＤＣＬＫはインバータ５０の入力に論理ハイを提供し、当該インバータは論理ロー出力を提供し、それによって、トランジスタ３６はホールドタイムの終わりまでに非導通状態となる。トランジスタ３６が非導通状態にあることによって、アドレス信号Ａ６とＡ７ｂの両方が論理ハイになる場合であっても、ホールドタイム後にトランジスタ３２、３４、３６、および３８を通るグランドまでの電流路が妨げられる。

クロックドライバ２８は、ラッチデコーダ２４が選択されるとき（設定およびホールドタイム中にアドレス信号Ａ６とＡ７ｂの両方が論理ハイであるとき）に復号信号Ａ６Ａ７ｂをラッチするべく、遅延クロック信号ＤＣＬＫを提供する。クロック信号ＣＬＫが論理ローに切り替わることに応答して、遅延クロック信号ＤＣＬＫ自体がラッチされる。そのような場合は、トランジスタ５４は導通状態にあり、トランジスタ６２は非導通状態にある。したがって、その結果、インバータ６８はバッファ７０およびトランジスタ６６に論理ロー出力を提供し、それによって、バッファ７０は遅延クロック信号ＤＣＬＫを論理ローとして提供するようになり、トランジスタ６６は導通状態となる。トランジスタ６６が導通状態となると、インバータ６８の論理ロー出力が増強される。したがって、クロック信号ＣＬＫが論理ハイに切り替わると、インバータ６８への入力は、トランジスタ６６が導通状態にあることに起因して論理ローへ切り替わるのが遅くなる。これによって、クロック信号ＣＬＫが論理ローから論理ハイに切り替わることに対する応答における遅延が増大する。

図４には、ラッチデコーダ１２４およびクロックドライバ１２８が示されている。ラッチデコーダはラッチデコーダ２４の代替形態であり、図３に示されているラッチデコーダ２０、２２、および２６などの他のラッチデコーダの代替をも表す。同様に、クロックドライバ１２８は図３に示されているクロックドライバ２８の代替形態である。クロックドライバ１２８は、クロック信号ＣＬＫを受信し、図１に示されているような遅延クロック信号ＤＣＬＫを出力として提供する遅延１４６を含む。ラッチデコーダ１２４は、インバータ１１６と、Ｐチャネルトランジスタ１０２、１０４、１０６、１１８、１２６、１３０、および１３６と、Ｎチャネルトランジスタ１０８、１１０、１１２、１１４、１２０、１３２、および１３４とを含む。トランジスタ１０２は、ＶＤＤに接続されるソースと、アドレス信号Ａ７ｂを受信するためのゲートと、ノード１４０に接続されるドレインとを有する。トランジスタ１０４は、ＶＤＤに接続されるソースと、アドレス信号Ａ６を受信するためのゲートと、ノード１４０に接続されるドレインとを有する。トランジスタ１０６は、ＶＤＤに接続されるソースと、インバータ１１６の出力に接続されるゲートと、ノード１４０に接続されるドレインとを有する。トランジスタ１０８は、ノード１４２に接続されるドレインと、アドレス信号Ａ６を受信するためのゲートと、ソースとを有する。トランジスタ１１０は、トランジスタ１０８のソースに接続されるドレインと、アドレス信号Ａ７ｂを受信するためのゲートと、ソースとを有する。トランジスタ１１２は、トランジスタ１１０のソースに接続されるドレインと、インバータ１１６の出力に接続されるゲートと、ソースとを有する。トランジスタ１１４は、トランジスタ１１２のソースに接続されるドレインと、クロック信号ＣＬＫを受信するためのゲートと、グランドに接続されるソースとを有する。トランジスタ１１８は、ノード１４０に接続されるソースと、ノード１４２に接続されるドレインと、トランジスタ１２０のゲートに接続されるゲートとを有する。トランジスタ１１８および１２０のゲートはノード１４４に接続される。ノード１４４は、復号アドレスＡ６Ａ７ｂがラッチデコーダ１２４の出力として提供される場所である。トランジスタ１２０は、ノード１４２に接続されるドレインと、ノード１４４に接続されるゲートと、トランジスタ１１４のドレインに接続されるソースとを有する。インバータ１１６は、遅延クロック信号ＤＣＬＫを受信するための入力を有する。インバータ１２２は、クロック信号ＣＬＫを受信するための入力と、トランジスタ１３４のゲートおよびトランジスタ１２６のゲートに接続される出力を有する。トランジスタ１２６は、ＶＤＤに接続されるソースと、ドレインとを有する。トランジスタ１３０は、トランジスタ１３０のドレインに接続されるソースと、ノード１４２に接続されるゲートと、ノード１４４に接続されるドレインとを有する。トランジスタ１３２は、ノード１４４に接続されるドレインと、ノード１４２に接続されるゲートと、グランドに接続されるソースとを有する。トランジスタ１３４は、ノード１４４に接続されるドレインと、グランドに接続されるソースとを有する。トランジスタ１３６は、ＶＤＤに接続されるソース、クロック信号ＣＬＫを受信するためのゲートを有する。

動作に際して、ラッチデコーダ２４に関して、アドレス信号Ａ６およびＡ７ｂは、クロック信号ＣＬＫが論理ハイに切り替わり、それによって、トランジスタ１１４が導通状態となり、トランジスタ１３６が非導通状態となる前の設定時間には安定した論理状態にホールドされる。インバータ１２２によって提供される反転を通じて、トランジスタ１３４は非導通状態となり、トランジスタ１２６は導通状態となる。遅延１４６によって提供される遅延の継続時間にわたって遅延クロック信号ＤＣＬＫは論理ローに留まり、したがって、遅延の継続時間にわたって、インバータ１１６によって提供される反転を通じて、トランジスタ１１２は導通状態のままであり、トランジスタ１０６は非導通状態のままである。クロック信号ＣＬＫが論理ハイに切り替わり始めるときに、ノード１４２はトランジスタ１３６が導通状態となっていることによって論理ハイである。ノード１４２上の論理ハイに起因してトランジスタ１３２が導通状態にあることに起因してノード１４４は論理ローにあり、したがって、復号アドレス信号Ａ６Ａ７ｂは、クロック信号ＣＬＫが論理ハイに切り替わる時点においては論理ローである。クロック信号ＣＬＫが論理ハイに切り替わるときにアドレス信号の一方または両方が論理ローにある場合については、トランジスタ１０８および１１０の一方または両方が非導通状態にあり、かつトランジスタ１０２および１０４の一方または両方が導通状態にあることに起因して、ノード１４２は論理ハイのままである。ノード１４２が論理ハイに保持されることによって、トランジスタ１３２は導通状態のままであり、したがって、ノード１４４にある復号アドレスＡ６Ａ７ｂは論理ローのままである。遅延時間後、遅延クロックＤＣＬＫは論理ハイに切り替わり、それによって、トランジスタ１１２は、インバータ１１６の反転を通じて非導通状態となり、トランジスタ１０６は導通状態となる。ノード１４４は論理ローであり、それによってトランジスタ１２０は非導通状態に保たれるため、トランジスタ１１８は導通状態にある。トランジスタ１０６および１１８が導通状態にあり、かつトランジスタ１２０が非導通状態にあることによって、ノード１４２は論理ハイにおいてラッチされ、それによって、ノード１４４、および、したがって復号アドレスＡ６Ａ７ｂが論理ローに保たれる。クロックＣＬＫが論理ローに切り替わると、トランジスタ１３６は導通状態となり、トランジスタ１１４は非導通状態となり、インバータ１２２を通じて、トランジスタ１３４は導電性になり、トランジスタ１２６は非導電性になる。このようにクロック信号ＣＬＫが論理ローにあることによって、ノード１４４が論理ローにあること、および、ノード１４２が論理ハイにあることが確実となる。遅延持続時間にわたって遅延クロック信号ＤＣＬＫは論理ハイのままであり、それによって、トランジスタ１１２は非導通状態のままであり、トランジスタ１０６は導通状態のままである。遅延クロック信号ＤＣＬＫが論理ローに切り替わった後、トランジスタ１１２は導通状態となり、トランジスタ１０６は非導通状態となる。トランジスタ１０６および１２０が非導通状態であることによって、トランジスタ１１８および１２０のラッチ効果はディセーブルされる。クロック信号ＣＬＫによって、クロック信号ＣＬＫが論理ローであることによってトランジスタ１３６および１３４が導通状態にあり、かつトランジスタ１２６および１１４が非導通状態にある間、ノード１４４における論理ローが維持される。ラッチデコーダは、クロック信号ＣＬＫが論理ハイに切り替わる次のサイクルに向けて準備されるものである。

クロック信号ＣＬＫが論理ハイに遷移する際に両方のアドレス信号Ａ６とＡ７ｂが論理ハイである場合、これは、ラッチデコーダ１２４が選択される場合であり、クロック信号ＣＬＫがトランジスタ１１４を導通状態とすると、両方のトランジスタ１０８と１１０は導通状態にある。遅延クロック信号ＤＣＬＫが論理ローにあることによって、トランジスタ１１４が導通状態となるように切り替わるとき、トランジスタ１１２は導通状態にあり、それによって、ノード１４２はトランジスタ１０８、１１０、１１２、および１１４を通じてグランドまでの導通路を有し、一方でトランジスタ１３６、１０２、１０４、および１０６は非導通状態にあり、それによって、ノード１４２はグランドに切り替えられる。クロック信号ＣＬＫが論理ハイに切り替わることによって、トランジスタ１３４は非導通状態となり、トランジスタ１２６は導通状態となる。ノード１４２が論理ローに切り替わるとともにトランジスタ１２６が導通状態に切り替わることによって、トランジスタ１３０は導通状態となり、トランジスタ１３２は非導通状態となり、それによって、ノード１４４、および、したがって復号アドレスＡ６Ａ７ｂは論理ハイに切り替わる。したがって、トランジスタ１１４が導通状態となるのに応答してノード１４２が論理ローに切り替わるのに応答して、復号アドレスＡ６Ａ７ｂは論理ハイに切り替わる。トランジスタ１１４が導通状態のままであり、ノード１４４が論理ローになることによってトランジスタ１２０は導通状態となり、それによって、ノード１４２は論理ローにおいてラッチされる。ノード１４４が論理ローにあることによってトランジスタ１１８は非導通状態とされ、それによって、トランジスタ１０２、１０４、および１０６はノード１４２からブロックされる。遅延の持続時間の後、遅延クロック信号ＤＣＬＫは論理ハイに切り替わり、それによって、トランジスタ１１２は非導通状態となり、トランジスタ１０６は非導通状態となる。トランジスタ１１２が非導通状態にありノード１４２がラッチされることによって、アドレス信号Ａ６およびＡ７ｂの論理状態は、ノード１４２およびノード１４４に影響をあたえることなく変更されることができる。したがって、復号アドレスＡ６Ａ７ｂは、クロック信号ＣＬＫが論理ローに切り替わるまで論理ハイにおいてラッチされる。クロック信号ＣＬＫが論理ローに切り替わると、トランジスタ１１４は非導通状態となり、トランジスタ１３６は導通状態となり、トランジスタ１３４は導通状態となり、トランジスタ１２６は非導通状態となり、それによって、ノード１４２は論理ハイに切り替わり、ノード１４４は論理ローに切り替わる。トランジスタ１２６が非導通状態にあることによって、ノード１４４からＶＤＤへの経路がブロックされる。さらに、ノード１４２が論理ハイであることによってトランジスタ１３２は導通状態にあり、それによって、ノード１４４はトランジスタ１３４と１３２の両方によって論理ローにホールドされる。したがって、次にクロック信号ＣＬＫが論理ハイに切り替わるまで、復号アドレスＡ６Ａ７ｂが論理ローであることが保証される。

図５には、図４のラッチデコーダ１２４に対する一変形形態であるラッチデコーダ２２４が、クロックドライバ１２８とともに示されている。ラッチデコーダ２２４では、インバータ１２２ならびにトランジスタ１２６、１３０、１３２、および１３４が、インバータ１４８および１５０に置き換えられている。同じ参照符号の要素に関する動作は、このラッチデコーダとラッチデコーダ１２４の両方について同じである。インバータ１５０は、ノード１４２に接続される入力と、復号アドレス信号Ａ６Ａ７ｂを提供するための出力とを有する。インバータ１４８は、ノード１４２に接続される入力と、トランジスタ１１８および１２０のゲートに接続される出力とを有する。インバータは、復号アドレス信号Ａ６Ａ７ｂと同一の出力を提供するが、ラッチの一部であることに起因して、インバータ１４８はインバータ１５０よりも電流駆動が少ない。したがって、トランジスタ１１８および１２０のゲートが、ラッチデコーダ２２４においてラッチデコーダ１２４と同じように接続され、インバータ１４８またはトランジスタ１２６、１３０、および１３２のような反転機能をも含むラッチの一部であるという効果が生じる。インバータ１５０の出力は、その出力をトランジスタ１１８および１２０のゲートに接続させることがあるが、それによってインバータ１５０の出力における容量性負荷が増大することになるので、復号アドレス信号Ａ６Ａ７ｂが減速される。インバータ１４８は、トランジスタ１０６が導通状態にあるとき（ノード１４２の場合、遅延クロック信号ＤＣＬＫが論理ハイに切り替わるとき）、ノード１４２の論理ハイをラッチする。インバータ１４８は、トランジスタ１１４が導通状態にあるとき（ノード１４２が論理ローにあるときにクロック信号ＣＬＫが論理ハイに切り替わるとき）、論理ローをラッチする。これらは、ラッチデコーダ１２４におけるノード１４２のラッチに関するのと同じ条件である。クロック信号ＣＬＫが論理ハイに切り替わるときにアドレスＡ６およびＡ７ｂの両方が論理ハイであるとき、ノード１４２は論理ローに切り替わり、クロック信号ＣＬＫが論理ローに戻るべく切り替わるまで、インバータ１４８によってラッチされる。インバータ１５０は復号信号Ａ６Ａ７ｂを論理ハイとして提供し、これは、ラッチデコーダ１２４が選択されていることを意味する。クロック信号ＣＬＫが論理ハイに切り替わるときにいずれかまたは両方のアドレスが論理ローであるとき、ノード１４２は論理ハイであり、これは、遅延クロック信号ＤＣＬＫが論理ハイに切り替わるときにラッチされる。アドレス信号に応答してノード１４２において論理ローまたは論理ハイのいずれが提供された場合でも、クロックが論理ローに戻るべく切り替わるまでその反転が復号アドレス信号Ａ６Ａ７ｂとして提供され、論理ローに戻るべく切り替わると、次にクロック信号ＣＬＫが論理ハイに切り替わるまで、復号アドレス信号Ａ６Ａ７ｂが論理ローにて提供される。

したがって、ラッチデコーダは新たなクロックサイクルが開始されるのに即座に応答して復号を実行し、次いで、その後の結果がラッチされて、復号アドレス信号に基づいてワード線アクセスが実行されるのに十分な時間が提供されることが分かる。その後、復号アドレス信号はクロックサイクルの間に除かれ、それによって、古い復号値は新たなアドレスが受信される前に除かれる。したがって、各クロックサイクルの開始時には、遅延クロック信号が復号を開始するのを待って復号を行う必要がなく、信頼可能に復号を開始することができる。
以上、複数のワード線を有するメモリアレイを備えるメモリが提供されたことが認められる。以上、複数のワード線を有するメモリアレイを備えるメモリが提供されたことが認められる。このメモリは、複数のラッチプリデコーダであって、各ラッチプリデコーダはクロック信号および複数のアドレス信号を受信し、前記クロック信号のクロックサイクルの第１のエッジに応答して前記複数のアドレス信号の論理関数の結果をラッチし、前記クロック信号の前記クロックサイクルの第２のエッジに応答して所定の値を提供し、前記複数のラッチプリデコーダのすべてのラッチプリデコーダは、前記第２のエッジに応答して、同じ所定の値を提供する、複数のラッチプリデコーダを備える。このメモリは、前記複数のラッチプリデコーダに結合されるワード線ドライバロジックであって、前記ラッチされた結果に応答して前記複数のワード線のうちの選択されたワード線を選択的に活性化させる、ワード線ドライバロジックと、を備えることをさらなる特徴として有してもよい。このメモリは、前記ワード線ドライバロジックが、論理関数の結果がラッチプリデコーダによってラッチされている間には該論理関数の結果に基づいて前記複数のワード線のうちの選択されたワード線を活性化させ、前記ラッチプリデコーダによって前記同じ所定の値が提供されている間には前記複数のワード線を活性化させないことをさらなる特徴として有してもよい。このメモリは、前記クロックサイクルの前記第１のエッジが前記クロックサイクルの立ち上がりエッジに対応し、前記クロックサイクルの前記第２のエッジが前記クロックサイクルの立ち下がりエッジに対応することをさらなる特徴として有してもよい。このメモリは、各ラッチプリデコーダが前記複数のアドレス信号として第１のアドレスビット信号および第２のアドレスビット信号を受信し、前記論理関数の結果が前記第１のアドレスビット信号および前記第２のアドレスビット信号の論理積関数の結果に対応することをさらなる特徴として有してもよい。このメモリは、前記同じ所定の値が論理レベル０であることをさらなる特徴として有してもよい。このメモリは、前記複数のラッチプリデコーダがＮ個のアドレスビット信号を受信し、前記第１のアドレスビット信号が前記Ｎ個のアドレスビット信号のうちの１つであるか、その補数信号であり、前記第２のアドレスビット信号が前記Ｎ個のアドレスビット信号のうちの別の１つの信号であるか、その補数であることをさらなる特徴として有してもよい。このメモリは、前記複数のラッチプリデコーダの各ラッチプリデコーダが、電源電圧に結合される第１の電流電極と、ラッチに結合される第２の電流電極と、前記クロック信号に結合される制御電極とを有する第１の導電型の第１のトランジスタを備えることをさらなる特徴として有してもよい。各ラッチプリデコーダは、前記第１のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、前記第１のアドレスビット信号に結合される制御電極とを有する、前記第１の導電型の反対の導電型である第２の導電型の第２のトランジスタをさらに備えてもよい。各ラッチプリデコーダは、前記第２のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、前記第２のアドレスビット信号に結合される制御電極とを有する、前記第２の導電型の第３のトランジスタをさらに備えてもよい。各ラッチプリデコーダは、前記第３のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第２の電流電極とを有する、前記第２の導電型の第４のトランジスタをさらに備えてもよい。各ラッチプリデコーダは、前記第４のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第２の電流電極とを有する、前記第２の導電型の第５のトランジスタをさらに備えてもよい。各ラッチプリデコーダは、前記第２の電流電極に結合される入力と、前記論理関数のラッチされた結果または前記所定の値を提供する出力とを有するインバータをさらに備えてもよい。メモリは、前記クロック信号を受信して遅延クロック信号を前記複数のラッチプリデコーダの各々に提供するクロックドライバ回路をさらに備え、各プリデコーダが前記第１のエッジの発生から所定の遅延の後において前記論理関数の結果をラッチし、該所定の遅延の少なくとも一部は前記クロックドライバ回路によって提供されてもよい。このメモリは、前記クロックドライバ回路が、前記クロック信号を受信して各ラッチプリデコーダにおける前記論理関数を実行する回路のタイミングをトラッキングするトラッキングインバータと、各ラッチプリデコーダにおける前記ラッチを実行する回路のタイミングをトラッキングするトラッキングラッチとを備えることをさらなる特徴として有してもよい。

また、複数のワード線を有するメモリアレイを備えるメモリについても記載されている。このメモリは、複数のラッチプリデコーダを備える。各ラッチプリデコーダはラッチを備える。各ラッチプリデコーダは、電源電圧に結合される第１の電流電極と、前記ラッチに結合される第２の電流電極と、クロック信号に結合される制御電極とを有する第１の導電型の第１のトランジスタをさらに備える。各ラッチプリデコーダは、前記第１のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、第１のアドレスビット信号に結合される制御電極とを有する、前記第１の導電型の反対の導電型である第２の導電型の第２のトランジスタをさらに備える。各ラッチプリデコーダは、前記第２のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、第２のアドレスビット信号に結合される制御電極とを有する、前記第２の導電型の第３のトランジスタをさらに備える。各ラッチプリデコーダは、前記第３のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第２の電流電極とを有する、前記第２の導電型の第４のトランジスタをさらに備える。各ラッチプリデコーダは、前記第４のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第２の電流電極とを有する、前記第２の導電型の第５のトランジスタをさらに備える。各ラッチプリデコーダは、出力であって、前記クロック信号のクロックサイクルの第１の部分では前記ラッチにおいてラッチされた値に対応する事前復号値を提供し、前記クロック信号の前記クロックサイクルの第２の部分では所定の論理レベルを提供する、出力と、を備える複数のラッチプリデコーダをさらに備える。メモリは、前記複数のラッチプリデコーダと前記メモリアレイとの間に結合されているワード線ドライバロジックであって、該ワード線ドライバロジックは、前記クロックサイクルの前記第１の部分に提供される前記事前復号値に基づいて、前記複数のワード線のうちの選択されるワード線を活性化させる、ワード線ドライバロジックをさらに備える。このメモリは、前記メモリが、前記メモリアレイ内のロケーションにアクセスするためにＮ個のアドレスビット信号を受信するように構成されており、前記ラッチプリデコーダの各々について、前記第１のアドレスビット信号が前記Ｎ個のアドレスビット信号のうちの１つであるか、その補数信号であり、前記第２のアドレスビット信号が前記Ｎ個のアドレスビット信号のうちの別の１つの信号であるか、その補数信号であることをさらなる特徴として有してもよい。このメモリは、前記ラッチプリデコーダの各々が、前記第１のアドレスビット信号および前記第２のアドレスビット信号について、アドレスビット信号の一意の組み合わせを用いることをさらなる特徴として有してもよい。このメモリは、前記複数のラッチプリデコーダの各々について、前記クロックサイクルの前記第１の部分に提供される前記事前復号値が、前記第１のアドレスビット信号および前記第２のアドレスビット信号の論理積に対応することをさらなる特徴として有してもよい。このメモリは、前記所定の論理レベルが論理レベル０であり、前記クロックサイクルの前記第２の部分では、前記複数のラッチプリデコーダのすべてのラッチプリデコーダが同時に論理レベル０を提供することをさらなる特徴として有してもよい。このメモリは、前記ラッチプリデコーダの各々について、前記クロック信号の立ち上がりエッジに応答して前記ラッチが前記ラッチ値をラッチし、前記クロック信号の立ち下がりエッジに応答して論理レベル０が提供されることをさらなる特徴として有してもよい。このメモリは、前記ラッチプリデコーダの各々が、前記ラッチに結合される第１の電流電極と、グランドに結合される第２の電流電極と、前記クロック信号が遅延された信号に結合される制御電極とを有する、前記第２の導電型の第６のトランジスタと、前記クロック信号が前記遅延された信号に結合される入力と、前記第４のトランジスタの前記制御電極に結合される出力とを有するインバータとをさらに備えることをさらなる特徴として有してもよい。このメモリは、前記クロック信号を受信して前記クロック信号が遅延され反転された信号を前記複数のラッチプリデコーダの各々に提供するクロックドライバ回路をさらに備え、前記ラッチプリデコーダの各々は、前記クロック信号の立ち上がりエッジの発生から所定の遅延の後に前記ラッチ値をラッチし、前記所定の遅延の少なくとも一部は前記クロックドライバ回路によって提供されてもよい。このメモリは、前記クロックドライバ回路が、前記クロック信号を受信して各ラッチプリデコーダにおける前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、および前記第５のトランジスタのタイミングをトラッキングするトラッキングインバータと、各ラッチプリデコーダにおけるラッチのタイミングをトラッキングするトラッキングラッチとを備えることをさらなる特徴として有してもよい。

また、複数のラッチプリデコーダと、該複数のラッチプリデコーダに結合されるワード線ドライバ回路と、該ワード線ドライバ回路に結合される複数のワード線を有するメモリアレイとを備えるメモリにおいて、各ラッチプリデコーダによって、クロック信号のクロックサイクルの第１のエッジに応答して複数のアドレス信号の論理関数の結果をラッチし、該結果を前記ワード線ドライバ回路に提供する工程を備える方法についても記載されている。この方法は、前記ワード線ドライバ回路に対し各ラッチングプリデコーダによって、前記クロック信号の前記クロックサイクルの第２のエッジに応答して同じ所定の値を提供する工程をさらに備える。この方法は、前記ワード線ドライバ回路によって、前記クロック信号の前記クロックサイクルの第１の部分に前記ラッチプリデコーダの各々からの前記結果の受信に応答して前記複数のワード線のうちの選択されるワード線を活性化させる工程をさらに備える。この方法は、前記クロック信号の前記クロックサイクルの第２の部分に前記同じ所定の値の受信に応答して前記複数のワード線を活性化させない工程をさらに備える。この方法は、前記クロックサイクルの前記第１のエッジが前記クロックサイクルの立ち上がりエッジに対応し、前記クロックサイクルの前記第２のエッジが前記クロックサイクルの立ち下がりエッジに対応し、各ラッチプリデコーダによって前記ワード線ドライバ回路に提供される前記論理関数の結果は、第１のアドレスビット信号および第２のアドレスビット信号の論理積関数の結果に対応することをさらなる特徴として有してもよい。

本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが諒解される。
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、ワード線またはアドレス信号の数は異なることができる。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims

メモリであって、
複数のワード線を有するメモリアレイと、
複数のラッチプリデコーダであって、各ラッチプリデコーダはクロック信号および複数のアドレス信号を受信し、前記クロック信号のクロックサイクルの第１のエッジに応答して前記複数のアドレス信号の論理関数の結果をラッチし、前記クロック信号の前記クロックサイクルの第２のエッジに応答して所定の値を提供し、
前記複数のラッチプリデコーダのすべてのラッチプリデコーダは、前記第２のエッジに応答して、同じ所定の値を提供する、複数のラッチプリデコーダと、
前記複数のラッチプリデコーダに結合されるワード線ドライバロジックであって、前記ラッチされた結果に応答して前記複数のワード線のうちの選択されたワード線を選択的に活性化させる、ワード線ドライバロジックと、
前記クロック信号を受信して遅延クロック信号を前記複数のラッチプリデコーダの各々に提供するクロックドライバ回路と、を備え、
各プリデコーダは前記第１のエッジの発生から所定の遅延の後において前記論理関数の結果をラッチし、該所定の遅延の少なくとも一部は前記クロックドライバ回路によって提供される、メモリ。
前記ワード線ドライバロジックは、論理関数の結果がラッチプリデコーダによってラッチされている間には該論理関数の結果に基づいて前記複数のワード線のうちの選択されたワード線を活性化させ、前記ラッチプリデコーダによって前記同じ所定の値が提供されている間には前記複数のワード線を活性化させない、請求項１に記載のメモリ。
前記クロックサイクルの前記第１のエッジは前記クロックサイクルの立ち上がりエッジに対応し、前記クロックサイクルの前記第２のエッジは前記クロックサイクルの立ち下がりエッジに対応する、請求項１に記載のメモリ。
各ラッチプリデコーダは前記複数のアドレス信号として第１のアドレスビット信号および第２のアドレスビット信号を受信し、前記論理関数の結果は、前記第１のアドレスビット信号および前記第２のアドレスビット信号の論理積関数の結果に対応する、請求項１に記載のメモリ。
前記同じ所定の値は論理レベル０である、請求項４に記載のメモリ。
前記複数のラッチプリデコーダはＮ個のアドレスビット信号を受信し、前記第１のアドレスビット信号は前記Ｎ個のアドレスビット信号のうちの１つであるか、その補数信号であり、前記第２のアドレスビット信号は前記Ｎ個のアドレスビット信号のうちの別の１つの信号であるか、その補数である、請求項４に記載のメモリ。
前記複数のラッチプリデコーダの各ラッチプリデコーダは、
電源電圧に結合される第１の電流電極と、ラッチに結合される第２の電流電極と、前記クロック信号に結合される制御電極とを有する第１の導電型の第１のトランジスタと、
前記第１のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、前記第１のアドレスビット信号に結合される制御電極とを有する、前記第１の導電型の反対の導電型である第２の導電型の第２のトランジスタと、
前記第２のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、前記第２のアドレスビット信号に結合される制御電極とを有する、前記第２の導電型の第３のトランジスタと、
前記第３のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第２の電流電極とを有する、前記第２の導電型の第４のトランジスタと、
前記第４のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第２の電流電極とを有する、前記第２の導電型の第５のトランジスタと、
前記第１のトランジスタの前記第２の電流電極に結合される入力と、前記論理関数のラッチされた結果または前記所定の値を提供する出力とを有するインバータと、を備える、請求項４に記載のメモリ。
前記クロックドライバ回路は、
前記クロック信号を受信して各ラッチプリデコーダにおける前記論理関数を実行する回路のタイミングをトラッキングするトラッキングインバータと、
各ラッチプリデコーダにおける前記ラッチを実行する回路のタイミングをトラッキングするトラッキングラッチと、を備える、請求項１に記載のメモリ。
メモリであって、
複数のワード線を有するメモリアレイと、
複数のラッチプリデコーダであって、該ラッチプリデコーダの各々は、
ラッチと、
電源電圧に結合される第１の電流電極と、前記ラッチに結合される第２の電流電極と、クロック信号に結合される制御電極とを有する第１の導電型の第１のトランジスタと、
前記第１のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、第１のアドレスビット信号に結合される制御電極とを有する、前記第１の導電型の反対の導電型である第２の導電型の第２のトランジスタと、
前記第２のトランジスタの前記第２の電流電極に結合される第１の電流電極と、第２の電流電極と、第２のアドレスビット信号に結合される制御電極とを有する、前記第２の導電型の第３のトランジスタと、
前記第３のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第２の電流電極とを有する、前記第２の導電型の第４のトランジスタと、
前記第４のトランジスタの前記第２の電流電極に結合される第１の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第２の電流電極とを有する、前記第２の導電型の第５のトランジスタと、
出力であって、前記クロック信号のクロックサイクルの第１の部分では前記ラッチにおいてラッチされた値に対応する事前復号値を提供し、前記クロック信号の前記クロックサイクルの第２の部分では所定の論理レベルを提供する、出力と、
前記ラッチに結合される第１の電流電極と、グランドに結合される第２の電流電極と、前記クロック信号が遅延された信号に結合される制御電極とを有する、前記第２の導電型の第６のトランジスタと、
前記クロック信号が前記遅延された信号に結合される入力と、前記第４のトランジスタの前記制御電極に結合される出力とを有するインバータと、を備える複数のラッチプリデコーダと、
前記複数のラッチプリデコーダと前記メモリアレイとの間に結合されているワード線ドライバロジックであって、該ワード線ドライバロジックは、前記クロックサイクルの前記第１の部分に提供される前記事前復号値に基づいて、前記複数のワード線のうちの選択されるワード線を活性化させる、ワード線ドライバロジックと、を備えるメモリ。
前記メモリが、前記メモリアレイ内のロケーションにアクセスするためにＮ個のアドレスビット信号を受信するように構成されており、前記ラッチプリデコーダの各々について、前記第１のアドレスビット信号は前記Ｎ個のアドレスビット信号のうちの１つであるか、その補数信号であり、前記第２のアドレスビット信号は前記Ｎ個のアドレスビット信号のうちの別の１つの信号であるか、その補数信号である、請求項９に記載のメモリ。
前記ラッチプリデコーダの各々は、前記第１のアドレスビット信号および前記第２のアドレスビット信号について、アドレスビット信号の一意の組み合わせを用いる、請求項１０に記載のメモリ。
前記複数のラッチプリデコーダの各々について、前記クロックサイクルの前記第１の部分に提供される前記事前復号値は、前記第１のアドレスビット信号および前記第２のアドレスビット信号の論理積に対応する、請求項１１に記載のメモリ。
前記所定の論理レベルは論理レベル０であり、前記クロックサイクルの前記第２の部分では、前記複数のラッチプリデコーダのすべてのラッチプリデコーダは同時に論理レベル０を提供する、請求項１１に記載のメモリ。
前記ラッチプリデコーダの各々について、前記クロック信号の立ち上がりエッジに応答して前記ラッチが前記ラッチ値をラッチし、前記クロック信号の立ち下がりエッジに応答して論理レベル０が提供される、請求項９に記載のメモリ。
前記クロック信号を受信して前記クロック信号が遅延された信号を前記複数のラッチプリデコーダの各々に提供するクロックドライバ回路をさらに備え、前記ラッチプリデコーダの各々は、前記クロック信号の立ち上がりエッジの発生から所定の遅延の後に前記ラッチ値をラッチし、前記所定の遅延の少なくとも一部は前記クロックドライバ回路によって提供される、請求項１４に記載のメモリ。
前記クロックドライバ回路は、
前記クロック信号を受信して各ラッチプリデコーダにおける前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、および前記第５のトランジスタのタイミングをトラッキングするトラッキングインバータと、
各ラッチプリデコーダにおけるラッチのタイミングをトラッキングするトラッキングラッチと、を備える、請求項１５に記載のメモリ。
複数のラッチプリデコーダと、クロック信号を受信して遅延クロック信号を前記複数のラッチプリデコーダの各々に提供するクロックドライバ回路と、該複数のラッチプリデコーダに結合されるワード線ドライバ回路と、該ワード線ドライバ回路に結合される複数のワード線を有するメモリアレイと、を備えるメモリにおいて、
各ラッチプリデコーダによって、前記クロック信号のクロックサイクルの第１のエッジに応答して複数のアドレス信号の論理関数の結果をラッチし、該結果を前記ワード線ドライバ回路に提供する工程と、
前記ワード線ドライバ回路に対し各ラッチプリデコーダによって、前記クロック信号の前記クロックサイクルの第２のエッジに応答して同じ所定の値を提供する工程と、
前記ワード線ドライバ回路によって、前記クロック信号の前記クロックサイクルの第１の部分に前記ラッチプリデコーダの各々からの前記結果の受信に応答して前記複数のワード線のうちの選択されるワード線を活性化させる工程と、
前記クロック信号の前記クロックサイクルの第２の部分に前記同じ所定の値の受信に応答して前記複数のワード線を活性化させない工程と、を備え、
各プリデコーダは前記第１のエッジの発生から所定の遅延の後において前記論理関数の結果をラッチし、該所定の遅延の少なくとも一部は前記クロックドライバ回路によって提供される、方法。
前記クロックサイクルの前記第１のエッジは前記クロックサイクルの立ち上がりエッジに対応し、前記クロックサイクルの前記第２のエッジは前記クロックサイクルの立ち下がりエッジに対応し、
各ラッチプリデコーダによって前記ワード線ドライバ回路に提供される前記論理関数の結果は、第１のアドレスビット信号および第２のアドレスビット信号の論理積関数の結果に対応する、請求項１７に記載の方法。