JP5745086B2 - Ｎｏｒロジックワード線選択 - Google Patents

Description

本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の分野に関し、特にそれらのメモリ内のワード線ドライバに関する。

アクティブなＤＲＡＭサイクル中に電位を上げることで読み出し及び書き込みが促進されることが何年にもわたって認識されている（特許文献１−３参照）。

また、ＤＲＡＭにおいて多様な理由で信号をレベルシフトすることが知られている。レベルシフトの一例が特許文献４に示されている。

米国特許第４２４７９１７号明細書 米国特許第４０８７７０４号明細書 米国特許第４５８４６７２号明細書 米国特許第４４６０２５７号明細書

ＤＲＡＭ内でワード線ドライバを選択するためのアーキテクチャが開示される。

一態様において、ＤＲＡＭは、複数のワード線ドライバと、複数のデコーダであり、各デコーダが複数のワード線ドライバグループから１つのワード線ドライバグループを選択し、第１のデコーダがメモリアドレスの第１及び第２の範囲内の復号アドレス信号を受信して第１及び第２の選択信号を提供する、複数のデコーダと、メモリアドレスの、異なる第３の範囲内の復号アドレス信号、を受信する複数の第１の選択回路であり、各選択回路が、前記ワード線ドライバグループの複数のワード線ドライバに結合される複数の第３及び第４の選択信号を提供し、それにより、アドレスの前記第１、第２及び第３の範囲内の各異なる復号アドレスに対して単一のワード線ドライバが選択される、複数の第１の選択回路と、を含む。

ＤＲＡＭ内の１つのセルを示す回路図である。 ワード線ドライバ信号の波形を示す図である。見て取れるように、この信号はＶｃｃより高くまで上昇し、Ｖｓｓより低くまで下降している。 ワード線ドライバと、ワード線ドライバを選択するために使用されるデコーダとのグループ分けを例示する図である。 セクタレベル選択回路を示す電気回路図である。 下位復号アドレス信号を使用する選択回路のうちの１つを示す電気回路図である。 図３Ｂに示されたレベルシフタの電気回路図である。 プリデコーディング回路及び付随する２つのレベルシフタを示す電気回路図である。 ワード線ドライバを示す電気回路図である。 図３Ａ−４Ｂの回路の動作を記述するために使用されるタイミング図である。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）用のワード線（ワードライン；ＷＬ）ドライバ及びＷＬ選択回路を開示する。以下の説明においては、本発明の完全なる理解を提供するために、例えばワード線及びワード線ドライバの具体的な個数などの数多くの具体的詳細事項を説明する。当業者に明らかなように、本発明は、それらの具体的詳細事項を用いずにも実施され得るものである。また、本発明をいたずらに不明瞭にしないよう、周知の回路については詳述しないこととする。

以下に記載されるＤＲＡＭは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いて、知られた処理技術を用いて、単一の集積回路として製造される。

ワード線ドライバ信号
ここに記載される一実施形態におけるＤＲＡＭは、グランド（Ｖｓｓ）を基準にした単一の電位Ｖｃｃ（例えば、１Ｖ）から動作する。理解されることになるように、ＷＬ上の駆動信号は、Ｖｃｃより高い正電位（例えば、１．５Ｖ）から、Ｖｓｓに対して負の電位（例えば、０．２５Ｖ）までの範囲をとる。これら、より高い正電位と、より低い負電位との双方の生成のために、オンチップの電荷ポンプ（チャージポンプ）回路が使用される。故に、単一の電位のみがメモリに印加され、上に回路が製造された基板はＶｓｓのままである。

図１Ａを参照するに、キャパシタ１４を有する１つのＤＲＡＭセルが示されている。キャパシタ１４は、その端子のうち一方がグランドに結合され、他方がｎチャネルトランジスタ１０に結合されている。トランジスタ１０は、キャパシタ１４をビット線（ＢＬ）１２に選択的に結合させる。ＷＬ信号の波形を図１Ｂに示す。その波形は、Ｖｓｓに対して負の電位（ＶｓｓＷＬ）からＶｃｃより高い正電位（ＶｃｃＷＬ）までの範囲をとる。ＶｓｓＷＬは、トランジスタ１０中のリークを低減させ、その結果、キャパシタ１４上の電荷の保持時間を長期化する。より正側のＶｃｃＷＬ電位は、トランジスタ１０での閾値降下がないことで書き込み中にキャパシタ１４が完全なるＶｃｃ電位まで充電され得ることを確かにする。保護回路がなしで、ＣＭＯＳ回路で使用される通常のトランジスタでこのような高められた正電位のスイッチング及び転送を行うと、リーク及び欠陥率が上昇する。理解されることになるように、以下に記載される回路には、より高電圧の保護が含められる。

図２のアーキテクチャ
記載の実施形態においては、図２に示されるように、４つのドライバごとにグループ編成された１２８個のＷＬ及びＷＬドライバが存在している。例えば、グループ２０はＷＬ１２４−１２７にドライバ信号を供給する。各ドライバの出力が、図１Ｂに示した波形を供給する。

図２のアーキテクチャにおいて、ＷＬは、メモリに与えられるアドレスビットのうちの７ビットによって選択される。これら７個のアドレスビットは、２つの上位（ハイヤーレンジ）アドレスビット、３つの中位（ミッドレンジ）アドレスビットと、２つの下位（ローワーレンジ）アドレスビットとに分離される。これら未復号アドレスビットは、図２において、３つのデコーダ１５に結合されて示されている。２つの上位アドレスビットの補数が、復号後に、ブロック２２内にａｄｄｒｈｂ＜３：０＞として示される４つの復号アドレスビットを生じさせ、復号後の中位アドレスビットの補数がブロック２２内にａｄｄｒｍｂ＜７：０＞として示され、そして最後に、復号された下位アドレスビットがブロック２２内にｐｒｅｄｅｃｌｏ＜３：０＞として示されている。まとめるに、４ビットの復号上位アドレス信号と、８ビットの中位復号アドレス信号と、４ビットの下位復号アドレス信号とが存在する。これらの信号は、１２８本のＷＬ（４×８×４＝１２８）のうちの１つを選択することを可能にする。図２は、メモリのサブアレイ（部分アレイ）内のＷＬを例示している。ＤＲＡＭ全体では、バンクを形成する複数のサブアレイ、及び複数のバンクを有する。

図２のアーキテクチャで第１レベルの選択が行われ、回路２４（図３Ａに詳細に示す）が４つの選択回路２９（図３Ｂに詳細に示す）をアクティブにする（起こす）。さらに、回路２４の出力は、プリデコーダ２６及び２８などのプリデコーダとＷＬドライバとを部分的に起こす。一回につきメモリの一部のみがアクティブにされるので、回路２４は、正電荷ポンプ上の負荷を低減させる。具体的には、回路２４は、回路２４へのサブアレイ信号に関係するプリデコーダ、選択回路及びＷＬドライバをアクティブにする。図３Ａを説明するときに理解されるように、回路２４は、サブアレイ選択信号と、ＷＬイネーブル信号と、Ｖｃｃより正側の電位（ＶｃｃＷＬ）とを受ける。

例えばプリデコーダ２６及び２８などの複数のプリデコーダの各々は、上位及び中位のアドレスからの復号アドレスビットの補数のうちの１つを受信する。図示した実施形態の場合、これら復号アドレスビットの３２通りの組合せが存在し、故に、各々が４個のドライバのグループを選択する３２個のプリデコーダが存在する。例えば、プリデコーダ２６はＷＬ０−３用のＷＬドライバを選択し、プリデコーダ２８はＷＬ４−７用のＷＬドライバを選択する。プリデコーダ２６は復号アドレス信号ａｄｄｒｈｂ＜０＞及びａｄｄｒｍｂ＜０＞を受信し、プリデコーダ２８は復号アドレス信号ａｄｄｒｈｂ＜０＞及びａｄｄｒｍｂ＜１＞を受信する。

これら複数のプリデコーダのうちの１つによって選択されるグループからの単一のＷＬドライバの選択は、ライン３０上の信号によって行われる。回路２９の各々が、ＷＬドライバの各々に結合される３つの選択信号を提供する。図３Ｂに関連して更に詳細に示されるように、これらの信号のうちの２つは、復号された下位アドレスビットに基づいており、これら２つにより、複数のプリデコーダのうちの１つによって選択されるＷＬドライバグループのＷＬドライバのうちの単一の１つが選択される。回路２９からのもう１つの信号（ｖｃｃｗｌｇｒｐ）は３２個のＷＬドライバをアクティブにし、すなわち起こし、それらのうちの１つがＷＬ駆動信号を提供する。

図３Ａの選択回路
図３Ａの回路は、ライン３２上でＶｃｃＷＬ電位を受信し、この信号をライン５０上のその出力（ｓｅｃｖｃｃｗｌ）として選択的に提供する。ＷＬイネーブル信号及びサブアレイ選択信号の双方がｈｉｇｈ（ハイ）であるとき、ＮＡＮＤゲート４７の出力はｌｏｗ（ロー）である。ノード４８がトランジスタ４６を介してＮＡＮＤゲート４７の出力に結合されている。トランジスタ４６は、そのゲートがＶｃｃに結合されているので、常にオン（導通）である。ｐチャネルトランジスタ３４及び３６のゲートがノード４８に結合されており、故に、これらのトランジスタは何れも、ＮＡＮＤゲート４７の出力がｌｏｗであるときにオンになる。また、ノード４８がｌｏｗのとき、ｐチャネルトランジスタ３８が導通する。このトランジスタのドレインはｐチャネルトランジスタ４４のゲートに接続されており、故に、ＮＡＮＤゲート４７の出力がｌｏｗのとき、トランジスタ４４は導通しない。このとき、ｎチャネルトランジスタ４２は導通していない。なお、ｓｅｃｖｃｃｗｌ信号は、図３Ａの回路が選択されるときにＶｃｃＷＬに引き込まれる。また、理解されることになるように、ライン５０上の電位はプリデコーダ及び選択回路２９によって使用される。

このサブアレイが選択されないとき、あるいはｗｅｌが選択されないとき、ＮＡＮＤゲート４７の出力はｈｉｇｈであり、ノード４８もｈｉｇｈになる。これが起こるとき、トランジスタ３４及び３６はオフ（非導通）であり、トランジスタ３８もオフである。この場合、トランジスタ４２は導通し、トランジスタ４０は常にオンであるので、トランジスタ４４のゲートはグランドまで降下する。トランジスタ４４及び４６を通る経路がライン５０上の電位をＶｃｃＷＬ未満に低下させる。ここで、トランジスタ４４はトランジスタ３４のドレインとゲートとを共に接続しており、これが実効的に、ｓｅｃｖｃｃｗｌ信号を低下させるダイオードを提供する。

トランジスタ４０及び４６は、それぞれ、トランジスタ４２及びゲート４７の、より高い電圧ＶｃｃＷＬからの保護を提供する。図３Ａの回路が選択されるとき、トランジスタ４２はオフであり、仮にトランジスタ４０がなかったら、より高い電位ＶｃｃＷＬが該トランジスタのドレイン上にあることになる。このとき、トランジスタ４０はそのゲートがＶｃｃに結合されているので常にオンである。トランジスタ４０が閾値電圧降下を提供するので、トランジスタ４２はＶｃｃＷＬ電位にさらされない。同様に、図３Ａの回路が選択解除されるとき、仮にトランジスタ４６がなかったら、ゲート４７の出力は高電位ＶｃｃＷＬに晒されることになる。トランジスタ４６での閾値電圧降下が結果としてゲート４７上のストレスを低減する。

図３Ｂの選択回路
図２のアーキテクチャでは、例えば図３Ｂに示すもののような４つの回路が使用される。各回路は、復号された下位アドレスビットのうちの１つを受信し、３つの出力をライン７０、７２及び７５上で提供する。ライン７５上の出力は、この回路が選択されるとき、高電位ＶｃｃＷＬである。具体的には、ライン５０からのｓｅｃｖｃｃｗｌが、この回路が選択されるときに、ｐチャネルトランジスタ５２を介して出力ライン７５に結合される。この回路が選択解除されるとき、ｐチャネルトランジスタ５３が導通してライン７５をＶｃｃにクランプする。ラッチ状の構成をなすトランジスタ５２、５７及び６１が、トランジスタ５２及び５７が導通するときにトランジスタ６１がオフであること、及び同様に、トランジスタ５２及び５７がオフであるときにトランジスタ６１が導通すること、を実現する。トランジスタ６１の導通は、トランジスタ５２のゲートとソースとを短絡させ、故に、トランジスタ５２はオフになる。ｎチャネルトランジスタ５５及び５８は、それらのゲートをＶｃｃに結合させており、図３Ａに関して説明したのと同様にして、それぞれ、トランジスタ５６及びＮＡＮＤゲート６２の保護を提供する。この場合も、上述のように、仮にトランジスタ５５及び５８が存在しないと、トランジスタ５６及びＮＡＮＤゲート６２は高電位にさらされることになる。

図３Ｂの回路は、ＮＡＮＤゲート６２及び６３に共に結合されるＷＬイネーブル信号及びサブアレイ選択信号によって選択される。図２のアーキテクチャでは図３Ｂの回路が４つ存在し、各々が４つの復号下位アドレス信号のうちの１つを受信する。ゲート６２の条件が満たされるとき、その出力はｌｏｗであり、ノード６０がｌｏｗになる。これは、トランジスタ５２及び５７が導通してライン７５上に高い出力信号を提供するときである。このとき、ノード５４はｌｏｗであり、結果として、トランジスタ６１はオフである。ここで、トランジスタ５３は、そのドレイン及びゲートがＶｃｃより高い電位にあり且つそのソースがＶｃｃにあるので、オフである。

図３Ｂの回路が選択解除されるとき、ゲート６２の条件は満たされず、このゲートの出力はｈｉｇｈとなり、従って、トランジスタ５６が導通し、トランジスタ５７がオフとなる。これは、トランジスタ５３がライン７５上にＶｃｃを維持することを可能にする。ノード５４がトランジスタ５５及び５６を介してグランドに引かれ、トランジスタ６１が導通する。ノード６０がｈｉｇｈとなり、トランジスタ５２をターンオフさせる。

図３Ｂの回路の下部は、論理的には同じである２つの信号を提供する。選択時、これらの信号の双方がＶｃｃに結合される。選択解除時、ライン７０はＶｓｓに結合されるが、レベルシフタ６６により、ライン７２はＶｓｓＷＬ（ライン３４）に結合される。ゲート６３を満足するのに必要な条件は、ゲート６２の条件と同じである。ゲート６３の出力は、先ずインバータ６４を介し、そしてインバータ６５及び６６の入力に結合される。ライン７０の出力は単にインバータ６５によって反転されるだけであるが、ライン７２上の信号は図３Ｃのレベルシフタでシフトされる。ライン７０及び７２上の信号は、図２のライン３０を介して例えば図３ＢのＷＬドライバなどのＷＬドライバに結合される。４つの図３Ｂの回路の各々のライン７５上の信号は、３２個のＷＬドライバに結合される
図３Ｃのレベルシフタ
図３Ｂの反転レベルシフタ６６を図３Ｃに詳細に示す。ここにも、ライン７０上の信号を提供するＮＡＮＤゲート６３並びにインバータ６４及び６５が示されている。インバータ６４の出力がトランジスタ８０及び８２のゲートに結合される。これらのトランジスタ間に、トランジスタ８１が結合されている。トランジスタ８１は、そのゲートを、トランジスタ８８を介してライン７２に結合させている。トランジスタ８８は、そのゲートをＶｃｃに結合させている。トランジスタ８３及び８６、トランジスタ８５及び８６を有する一対のインバータが、Ｖｃｃと負電位ＶｓｓＷＬとの間に結合されている。

図３Ｃの回路が選択されるとき、ゲート６３の条件は満足され、ライン７２上の信号はｌｏｗになり、インバータ６４の出力はｈｉｇｈであり、結果として、トランジスタ８０がオフであり且つトランジスタ８２が導通する。トランジスタ８１は導通しているので、トランジスタ８４及び８５のゲートはｌｏｗに引かれて、ノード８９の電位が上昇する。これは、トランジスタ８３をターンオフさせるとともに、トランジスタ８６に導通させる。ライン７２はトランジスタ８８及び８６を介してＶｓｓＷＬに引かれる。

なお、図３Ｃの回路は二段コネクタである。ライン７２はトランジスタ８１及び８２によってグランド近くに引かれる。そして、ライン７２はトランジスタ８５及び８６によって引き下げられる。これは、ＶｓｓＷＬ電荷ポンプ上の負荷を低減させる。

図３Ｃの回路が選択解除されるとき、トランジスタ８０及び８２のゲートがｌｏｗになってトランジスタ８０が導通することになり、出力ライン７２をＶｃｃに引っ張る。トランジスタ８５も導通するので、ノード８９がｌｏｗになってトランジスタ８６がオフとなり、出力ラインがｌｏｗに引かれることを防止する。

図４Ａのプリデコーダ
図２のアーキテクチャでは、４つのＷＬごとに図４Ａのプリデコーダが１つ存在する。各プリデコーダは、上位からの復号アドレスビットの補数（ａｄｄｒｈｂ）及び中位からの復号信号の補数（ａｄｄｒｍｂ）を受信する。ＮＯＲゲート９０の条件は、双方の入力がｌｏｗであるときに満たされ、そのとき、ノード９８に正の信号が存在する。この条件の場合に、図４Ａの回路は選択される。ゲート９０へのそれ以外の入力の場合、ノード９８はｌｏｗであり、この回路は選択解除される。図４Ａには二段シフタが示されており、一方はライン９１上にｄｅｃｐｂ信号を提供し、他方はライン９２上にｄｅｃｎｂ信号を提供する。ライン９１上の信号は、図４Ａの回路が選択解除されるとき、ｓｅｃｖｃｃｗｌ（ライン５０）まで上昇する。このとき、ｄｅｃｎｂ信号はＶｃｃにある。この回路が選択されるとき、ライン９１上の信号はＶｓｓにあり、それに対し、ライン９２上の信号はＶｓｓＷＬにある。

図４Ａの回路が選択されるとき、ノード９８がｈｉｇｈであるので、トランジスタ９３及び９５が導通をやめ、トランジスタ９６が導通する。これがライン９１をグランドに持ち込む。これらの条件下で、トランジスタ１００が導通し、トランジスタ９３のオフ状態を強固にする。下側のシフトレジスタにおいては、ライン９８上のｈｉｇｈ信号は、トランジスタ１０６が導通せずにトランジスタ１０４が導通することをもたらし、ライン９２をＶｓｓＷＬに引き込む。トランジスタ１０３も導通をやめ、トランジスタ１０４のオン状態を強固にする。

ノード９８がｌｏｗのときには、トランジスタ９３及び９５が導通する。これはライン９１をライン５０上の電位に持ち込む（選択解除）。トランジスタ９６及び１００は非導通である。下側のレベルシフタにおいては、回路が選択解除されるとき、ノード１０８はｌｏｗであり、故に、トランジスタ１０４はオフである。一方で、トランジスタ１０６は導通し、ライン９２をＶｃｃに持ち上げる。ライン９２上のこの電位は、トランジスタ１０３を導通させて、トランジスタ１０４のオフ状態を強固にする。

上述の回路の場合もそうであったように、トランジスタ９４はゲート９０の保護を提供し、ゲート９０が高い正電位にさらされることを防止する。トランジスタ１０２は負電位がノード９８に到達することを防止する。これにより、トランジスタ９４及びゲート９０内のｎチャネルトランジスタが保護される。同様に、トランジスタ１０１は、トランジスタ１００のドレイン−ソース領域を負電位から保護する。

図４Ｂのワード線ドライバ
ワード線ドライバ（ＮＯＲロジックデバイス）は直列のｐチャネルトランジスタ１１０及び１１２を含んでおり、これらのトランジスタは、導通するときにライン７５とＷＬとの間の経路を提供し、それによりＷＬをＶｃｃＷＬに持ち込む。ＷＬはトランジスタ１１５及び１１６の並列経路を介してＶｓｓＷＬに持ち込まれる。このＷＬが選択されるとき、ｄｅｃｐｂ（ライン９１）、ｗｌｅｇｒｐｐｂ（ライン７０）、ｄｅｃｎｂ（ライン９２）及びｗｌｅｇｒｐｎｂ（ライン７２）は、それらのｌｏｗ状態Ｖｓｓ又はＶｓｓＷＬにある。これらの条件下で、ＷＬはライン７５からのＶｃｃＷＬに持ち込まれ、該ＷＬに結合されたセルを選択する。このとき、トランジスタ１１５及び１１６は導通していない。一方、この回路が選択解除されるとき、トランジスタ１１０及び１１２は導通せず、トランジスタ１１５及び１１６が導通してＷＬをＶｓｓＷＬに持ち込む。ＷＬの状態、並びにトランジスタ１１０、１１２、１１５及び１１６のソース、ドレイン及びゲートの状態を次の表にて説明する。

トランジスタ１１２は、トランジスタ１１０がそのソースとドレインとの間にＶｃｃＷＬを有しないように、トランジスタ１１０を保護する。上述のように、トランジスタ１１３及び１１４は、それぞれ、トランジスタ１１５及び１１６の、それらのソース−ドレイン間に高電位が現れることからの保護を提供する。

図５のタイミング図
図５の最も上の波形はメモリクロックであり、該メモリクロックからその他全てのタイミング信号がトリガーされる。時点１２０にて、アドレスの上位、中位及び下位の３つの復号アドレス信号における遷移が、或るＷＬを選択するための図２のデコーダ１５からのアドレスが存在することを指し示す。そのちょっと後、時点１２１にて、このセクタベースのｗｌｅｎ信号がアクティブになり、そして、矢印１２２で指し示されるように、ｓｅｃｖｃｃｗｌｇｒｐ信号がその非アクティブ状態（ＶｃｃＷＬより閾値電圧だけ低い）からＶｃｃＷＬへと上昇する。このとき、矢印１２３で指し示されるように、ｖｃｃｗｌｇｒｐ信号がアクティブになり、これが図３の回路２９の出力となる。ＷＬドライバが最終的な復号を実行し、矢印１２４で指し示されるように、それらのうちの１つがＷＬ駆動信号を提供する。なお、この信号はＶｓｓＷＬからＶｃｃＷＬまで上昇する。読み出しサイクル又は書き込みサイクルの完了後、ＷＬイネーブル信号が電位的に低下し、矢印１２５で指し示されるようにセクタグループ電位（ｓｅｃｖｃｃｗｌｇｒｐ）が低下し、矢印１２６で指し示されるようにｖｃｃｗｌｇｒｐ信号が低下する。最終的に、矢印１２７で指し示されるように、ＷＬ駆動信号がその非選択位置である負電位ＶｓｓＷＬへと戻る。

斯くして、ワード線選択アーキテクチャを説明したが、これは、ＮＯＲロジックを使用するとともに、Ｖｃｃより高い高電位とＶｓｓに対して負の低電位とを有するＷＬ駆動信号を提供するものである。

Claims (20)

1. 複数のデコーダであり、各デコーダが複数のワード線ドライバグループから１つのワード線ドライバグループを選択し、当該複数のデコーダはメモリアドレスの第１の範囲及びメモリアドレスの第２の範囲内の復号アドレス信号を受信して第１及び第２の選択信号を提供する、複数のデコーダ；及び
   メモリアドレスの、異なる第３の範囲内の復号アドレス信号、を受信する複数の第１の選択回路であり、当該複数の第１の選択回路は各々、前記ワード線ドライバグループの複数のワード線ドライバに結合される複数の第３及び第４の選択信号を提供し、それにより、メモリアドレスの前記第１、第２及び第３の範囲内の各異なる復号アドレスに対して単一のワード線ドライバが選択される、複数の第１の選択回路；
   を有し、
   前記第３及び第４の選択信号は前記単一のワード線ドライバが選択されるために使用され、
   前記複数の第１の選択回路の各々は、メモリアドレスの前記第３の範囲内の前記復号アドレス信号の各々に対して第５の選択信号を提供し、該第５の選択信号は、グランド（Ｖｓｓ）に対して正の電位Ｖｃｃよりも正側にあり、該第５の選択信号は、前記単一のワード線ドライバを含むワード線ドライバに提供される、
   ＤＲＡＭ。
2. 前記複数のデコーダはＮＯＲロジックを使用し、前記第１及び第２の選択信号は、前記ワード線ドライバグループが選択されるときｌｏｗ状態にある、請求項１に記載のＤＲＡＭ。
3. 前記第３及び第４の選択信号は、ｌｏｗ状態にあることで前記単一のワード線ドライバを選択する、請求項１又は２に記載のＤＲＡＭ。
4. 前記ワード線ドライバは、前記単一のワード線ドライバの選択のためにＮＯＲロジックを使用する、請求項１乃至３の何れか一項に記載のＤＲＡＭ。
5. メモリアドレスの前記第１及び第２の範囲内の復号アドレス信号は相補信号である、請求項１乃至４の何れか一項に記載のＤＲＡＭ。
6. 当該ＤＲＡＭはＶｃｃの単一の正電源により動作し、選択されていないワード線ドライバはＶｓｓに対して負の出力信号を提供する、請求項１乃至５の何れか一項に記載のＤＲＡＭ。
7. 選択されたワード線ドライバは、Ｖｃｃよりも正側の出力信号を提供する、請求項６に記載のＤＲＡＭ。
8. 前記複数のデコーダ、前記ワード線ドライバグループ、及び前記複数の第１の選択回路は、メモリ内の１つのセクタを形成し、当該ＤＲＡＭは、前記複数の第１の選択回路にセクタ選択信号を提供する第２の選択回路を含む、請求項７に記載のＤＲＡＭ。
9. 前記セクタ選択信号は前記複数のデコーダにも結合される、請求項８に記載のＤＲＡＭ。
10. 前記セクタ選択信号はアクティブのときＶｃｃよりも正側である、請求項９に記載のＤＲＡＭ。
11. 前記複数の第１の選択回路は、Ｖｃｃよりも正側の電位にさらされないように第２のトランジスタを保護する第１のトランジスタを含んでいる、請求項７乃至１０の何れか一項に記載のＤＲＡＭ。
12. 前記ワード線ドライバは、Ｖｃｃよりも正側の電位にさらされないように第２のトランジスタを保護する第１のトランジスタを含んでいる、請求項７乃至１１の何れか一項に記載のＤＲＡＭ。
13. 複数のワード線ドライバ；及び
    複数のデコーダであり、各デコーダが、ＮＯＲロジックデバイスを使用して、１つのワード線ドライバグループを選択する第１の選択信号及び第２の選択信号を提供し、各ＮＯＲロジックデバイスは、メモリアドレスの第１の範囲から得られる第１の相補復号アドレス信号と、メモリアドレスの前記第１の範囲とは異なるメモリアドレスの第２の範囲から得られる第２の相補復号アドレス信号とを受信する、複数のデコーダ；
    を有し、
    前記複数のワード線ドライバのワード線ドライバの各々は、単一のワード線ドライバが選択されるようにＮＯＲロジックを使用し、前記ワード線ドライバの各々は、前記複数のデコーダからの前記第１及び第２の選択信号のうちの１つを受信し、前記ワード線ドライバの各々は、メモリアドレスの前記第１及び第２の範囲とは異なるメモリアドレスの第３の範囲内の復号アドレス信号から得られる第３及び第４の選択信号を受信し、
    前記第３及び第４の選択信号は、前記単一のワード線ドライバを選択するために使用され、
    前記ワード線ドライバの各々は、メモリアドレスの前記第３の範囲内の前記復号アドレス信号の各々に対して提供される第５の選択信号を受信し、該第５の選択信号は、グランド（Ｖｓｓ）に対して正の電位Ｖｃｃよりも正側にあり、該第５の選択信号は、前記単一のワード線ドライバを含むワード線ドライバに提供される、
    ＤＲＡＭ。
14. 当該ＤＲＡＭはＶｃｃの単一の正電位により動作し、選択されたワード線ドライバは、Ｖｃｃよりも正側の出力信号を提供する、請求項１３に記載のＤＲＡＭ。
15. 選択されていないワード線ドライバはＶｓｓに対して負の信号を提供する、請求項１４に記載のＤＲＡＭ。
16. 前記第１の選択信号はその非選択状態においてＶｃｃよりも正側であり、前記第２の選択信号はその選択状態において負である、請求項１５に記載のＤＲＡＭ。
17. 前記第３の選択信号はその選択状態において負である、請求項１６に記載のＤＲＡＭ。
18. グランド（Ｖｓｓ）に対して正の電位Ｖｃｃの印加によりＤＲＡＭを動作させる方法であって：
    復号された上位及び中位の相補アドレス信号を論理的に組み合わせて第１及び第２の選択信号を提供するステップであり、該第１の選択信号はその選択状態において負電位であり、該第２の選択信号はその非選択状態においてＶｃｃよりも正側である、ステップ；
    前記第１及び第２の選択信号を用いてワード線ドライバの１つのグループを選択するステップ；
    下位のアドレス信号に基づいて第３及び第４の選択信号を生成するステップであり、該第３の選択信号はその選択状態において負電位である、ステップ；
    前記第３及び第４の選択信号を用いて前記ワード線ドライバのグループから１つのワード線ドライバを選択するステップ；及び
    前記下位のアドレス信号の各々に対して第５の選択信号を提供するステップであり、該第５の選択信号はＶｃｃよりも正側にあり、該第５の選択信号は、前記１つのワード線ドライバを含むワード線ドライバに提供される、ステップ、
    を有する方法。
19. 前記論理的に組み合わせるステップはＮＯＲロジックを使用する、請求項１８に記載の方法。
20. 前記１つのワード線ドライバの選択はＮＯＲロジックを使用する、請求項１９に記載の方法。

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