DE112011104523T5

DE112011104523T5 - NOR-Logik-Wortleitungsauswahl

Info

Publication number: DE112011104523T5
Application number: DE112011104523T
Authority: DE
Inventors: Balaji Srinivasan; Fatih Hamzaoglu; Swaroop Ghosh; Dinesh Somasekhar
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2010-12-22
Filing date: 2011-11-21
Publication date: 2013-10-24
Anticipated expiration: 2031-11-22
Also published as: CN202454286U; KR20130096758A; TW201230032A; US20120163115A1; DE112011104523B4; WO2012087473A2; TWI496144B; US8547777B2; JP2014503931A; WO2012087473A3; JP5745086B2; KR101531777B1

Abstract

Es ist eine NOR-Architektur zum Auswählen eines Wortleitungstreibers in einem DRAM offenbart. Es werden Komplemente getrennt decodierter Adressen im Low-, Mid- und High-Bereich verwendet, um einen endgültigen Wortleitungstreiber auszuwählen. Die Ausgabe des Wortleitungstreibers liegt bei einer abgewählten Wortleitung auf einem, in Bezug auf die Masse negativen Potential und bei einer ausgewählten Wortleitung auf einem positiven Potential, das stärker positiv als das Energieversorgungspotential ist.

Description

GEBIET DER ERFINDUNG
Die Erfindung betrifft das Gebiet dynamischer Speicher mit wahlfreiem Zugriff (DRAN – Dynamic Random Access Memory) und insbesondere Wortleitungstreiber in diesen Speichern.
BESCHREIBUNG DES STANDES DER TECHNIK
Seit einigen Jahren ist bekannt, dass Verstärkungspotentiale während aktiver DRAN-Zyklen das Lesen und Schreiben verbessern können, siehe die US-Patentschriften Nr. 4,427,917 , 4,087,704 und 4,584,672 .
Es ist für DRAMs außerdem bekannt, aus einer Vielzahl von Gründen Signalpegel zu wandeln. Ein Beispiel des Pegelwandelns (Level Shifting) ist in der US-Patentschrift Nr. 4,460,257 dargestellt.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A ist ein Schema einer einzelnen Zelle in einem DRAN.
1B ist eine Wellenform für ein Wortleitungstreiber-Signal. Wie zu erkennen ist, steigt das Signal über Vcc und fällt unter Vss.
2 ist ein Diagramm, das die Gruppierung von Wortleitungstreibern und die Decoder abbildet, die zur Auswahl der Wortleitungstreiber verwendet werden.
3A ist ein Schaltschema einer Sektorpegel-Auswahlschaltung.
3B ist ein Schaltschema für eine der Auswahlschaltungen, die den unteren Bereich decodierter Adresssignale verwenden.
3C ist ein Schaltschema für den in 3B dargestellten Pegelwandler.
4A ist ein Schaltschema für eine Vordecodierschaltung und zwei dazugehörige Pegelwandler.
4B ist ein Schaltschema für einen Wortleitungstreiber.
5 ist ein Zeitdiagramm, das verwendet wird, um die Funktionsweise der Schaltungen der 3A bis 4B zu beschreiben.
DETAILLIERTE BESCHREIBUNG
Es sind ein Wortleitungs(WL)-Treiber und WL-Auswahlschaltungen für einen dynamischen Speicher mit wahlfreiem Zugang (DRAN) offenbart. In der folgenden Beschreibung sind zahlreiche spezifische Details aufgeführt, wie beispielsweise die spezielle Anzahl von Wortleitungen und Wortleitungstreibern, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Dem Fachmann wird ersichtlich sein, dass die vorliegende Erfindung auch ohne diese spezifischen Details praktisch umgesetzt werden kann. In anderen Fällen sind allgemein bekannte Schaltungen nicht detailliert beschrieben, um eine unnötige Verschleierung der vorliegenden Erfindung zu vermeiden.
Der im Weiteren beschriebene DRAN wird mit Hilfe der Technologie komplementärer Metall-Oxid-Halbleiter (CMOS – Complementary Metal Oxide) als eine einzelne integrierte Schaltung gefertigt, die eine bekannte Verarbeitungstechnologie verwendet.
WORTLEITUNGSTREIBER-SIGNAL
Der beschriebene DRAM arbeitet in einer Ausführungsform von einem einzelnen Vcc-Potential (z. B. 1 Volt) massebezogen (Vss). Wie zu erkennen ist, erstrecken sich die Treibersignale an den WL von einem positiven Potential, das höher als Vcc ist (z. B. 1,5 V), zu einem negativen Potential (z. B. 25 V) in Bezug auf Vss. Es sind auf dem Chip ausgeführte Ladungspumpenschaltungen vorhanden, um sowohl das höhere positive Potential als auch das niedrigere negative Potential zu erzeugen. Somit wird an den Speicher nur ein einzelnes Potential angelegt und das Substrat, auf dem die Schaltung gefertigt ist, bleibt auf Höhe des Vss.
In 1A ist eine einzelne DRAM-Zelle dargestellt, die einen Kondensator 14 aufweist, dessen einer Anschluss an Masse angeschlossen ist und dessen anderer Anschluss an den n-Kanal-Transistor 10 angeschlossen ist. Der Transistor 10 schließt den Kondensator 14 wahlweise an eine Bitleitung 12 an. Die Wellenform des WL-Signals ist in 1B dargestellt. Sie erstreckt sich von einem in Bezug auf Vss negativen Potential (VssWL) zu einem positiven Potential (VccWL), das größer als Vcc ist. Das VssWL reduziert den Kriechverlust durch den Transistor 10 und erhöht demzufolge die Haltezeit der Ladung des Kondensators 14. Das stärker positive VccWL-Potential gewährleistet, dass im Transistor 10 und somit beim Schreiben kein Grenzwertabfall auftritt und der Kondensator 14 bis zu einem vollen Vcc-Potential geladen werden kann. Ohne Schutzschaltungen erhöhen das Schalten und die Übertragung der höheren positiven Spannung mit gewöhnlichen Transistoren, die in CMOS-Schaltungen verwendet werden, den Kriechverlust sowie die Defektraten. Wie zu erkennen sein wird, ist in den im Weiteren beschriebenen Schaltungen ein Schutz vor höherer Spannung enthalten.
DIE ARCHITEKTUR IN Fig. 2
In der beschriebenen Ausführungsform sind 128 WL mit den WL-Treibern in Gruppen zu vier Treibern organisiert, wie in 2 dargestellt. Die Gruppe 20 stellt zum Beispiel Treibersignale für die WL 124 bis 127 bereit. Die Ausgabe von jedem der Treiber stellt die in 1B dargestellte Wellenform bereit.
In der Architektur von 2 werden die WL von sieben der Adressbits ausgewählt, die an den Speicher angelegt sind. Diese sieben Adressbits sind in zwei High-Bereich-Adressbits, drei Mid-Bereich-Adressbits und zwei Low-Bereich-Adressbits aufgeteilt. Diese undecodierten Adressbits sind in 2 als an drei Decoder 15 gekoppelt dargestellt. Das Komplement der zwei High-Bereich-Adressbits ergibt nach der Decodierung vier decodierte Adressbits, die im Block 22 als addrhb<3:0> dargestellt sind, die Komplemente der Mid-Bereich-Adressbits sind nach der Decodierung im Block 22 als addrmb<7:0> dargestellt, und die zwei Low-Bereich-Adressbits schließlich sind im Block 22 als predeclo<3:0> dargestellt. Somit bestehen zusammenzufassend vier decodierte High-Bereich-Adresssignale, acht decodierte Mid-Bereich-Adresssignale und vier decodierte Low-Pegel-Adresssignale. Diese Signale ermöglichen die Auswahl einer der 128 WL (4 × 8 × 4 = 128). 2 stellt WL in einem Subarray des Speichers dar. Der gesamte DRAM weist mehrere Subarrays, die Bänke bilden, und mehrere Bänke auf.
Es besteht eine erste Auswahlstufe, die bei der Architektur von 2 auftritt und in der eine Schaltung 24 (detailliert in 3A dargestellt) die vier Auswahlschaltungen 29 (detailliert in 3B dargestellt) aktiviert. Darüber hinaus aktiviert die Ausgabe der Schaltung 24 teilweise den Vordecoder, wie den Vordecoder 26 und den Vordecoder 28, und die WL-Treiber.
Die Schaltung 24 reduziert die Last der positiven Ladungspumpe, da zu einem Zeitpunkt nur ein Teil des Speichers aktiviert wird. Insbesondere aktiviert die Schaltung 24 Vordecoder, Auswahlschaltungen und WL-Treiber, die mit dem Subarraysignal für die Schaltung 24 verbunden sind. Wie aus der Erläuterung von 3A erkennbar werden wird, empfängt die Schaltung 24 das Subarrayauswahlsignal, ein WL-Freigabesignal und das positive Potential, das stärker als Vcc ist (VccWL).
Jeder der Vordecoder, wie beispielsweise der Vordecoder 26 und der Vordecoder 28, empfängt eines der Komplemente der decodierten Adressbits von High-Bereich- und von Low-Bereich-Adressen. Für die dargestellte Ausführungsform existieren 32 Kombinationen dieser decodierten Adressbits und somit 32 Vordecoder, von denen jeder eine Gruppe von vier WL-Treibern auswählt. Der Vordecoder 26 wählt zum Beispiel die WL-Treiber für die WL 0 bis 3 aus und der Vordecoder 28 trifft die Vorauswahl der WL-Treiber 4 bis 7. Der Decoder 24 empfängt die decodierten Adresssignale addrhb<0> und addrmb<0> und der Vordecoder 28 empfängt die decodierten Adresssignale addrhb<0> und addrmb<1>.
Die Auswahl eines einzelnen WL-Treibers aus der von einem der Vordecoder ausgewählten Gruppe erfolgt durch die Signale auf den Leitungen 30. Jede der Schaltungen 29 stellt drei Auswahlsignale bereit, die mit jedem der WL-Treiber gekoppelt sind. Wie deutlicher in Verbindung mit 3B zu erkennen ist, basieren zwei dieser Signale auf den decodierten Low-Bereich-Adressbits und wählen einen einzelnen WL-Treiber aus der Gruppe der WL-Treiber aus, die von einem der Vordecoder ausgewählt wurde. Das andere Signal von der Schaltung 29 (vccwlgrp) aktiviert 32 WL-Treiber, von denen einer das WL-Steuersignal bereitstellt.
DIE AUSWAHLSCHALTUNG VON Fig. 3A
Die Schaltung von 3A empfängt das VccWL-Potential auf Leitung 32 und stellt dieses Signal wahlweise als ihren Ausgang auf Leitung 50 bereit (secvccwl). Wenn sowohl das WL-Freigabesignal als auch das Subarray-Auswahlsignal high sind, ist die Ausgabe des NAND-Gatters 47 low. Der Knoten 48 ist über den Transistor 46, der immer an ist, da sein Gatter mit Vcc gekoppelt ist, mit dem Ausgang des NAND-Gitters 47 gekoppelt. Die Gatter der p-Kanal-Transistoren 34 und 36 sind an den Knoten 48 gekoppelt und somit sind diese beiden Transistoren an, wenn die Ausgabe des NAND-Gatters 47 low ist. Darüber hinaus leitet der p-Kanal-Transistor 38, wenn der Knoten 48 low ist. Die Senke des Transistors ist mit dem Gatter des p-Kanal-Transistors 44 verbunden und deshalb leitet der Transistor 44 nicht, wenn die Ausgabe des NAND-Gatters 47 low ist. Zu diesem Zeitpunkt leitet der n-Kanal-Transistor 42 nicht. Es sei angemerkt, dass das Signal secvccwl auf das VccWL gezogen wird, wenn die Schaltung von 3A ausgewählt ist, und wie zu erkennen ist, wird das Potential auf Leitung 50 durch die Vordecoder sowie die Auswahlschaltungen 29 verwendet.
Wenn das Subarray nicht ausgewählt ist oder wenn wle nicht ausgewählt ist, ist die Ausgabe des NAND-Gatters 47 high und der Knoten 48 ist ebenfalls high. Wenn dies eintritt, sind die Transistoren 34 und 36 ebenso aus wie der Transistor 38. Nun leitet der Transistor 42, und da der Transistor 40 stets an ist, fällt das Gatter des Transistors 44 auf Masse. Hier verbindet der Transistor 44 die Senke und das Gatter des Transistor 34 miteinander, was effektiv eine Diode bereitstellt, die das Signal secvccwl senkt.
Die Transistoren 40 und 46 stellen für den Transistor 42 beziehungsweise das Gatter 47 einen Schutz vor der höheren Spannung VccWL bereit. Ist die Schaltung von 3A ausgewählt, ist der Transistor 42 aus und das höhere Potential VccWL würde an der Senke des Transistors anliegen, wäre da nicht der Transistor 40. Zu diesem Zeitpunkt ist der Transistor 40 an, da sein Gatter an Vcc gekoppelt ist. Er stellt einen Grenzwert-Spannungsabfall bereit, so dass der Transistor 42 nicht dem VccWL-Potential ausgesetzt ist. In ähnlicher Weise wäre, wenn die Schaltung von 3A abgewählt wird, die Ausgabe von Gatter 47 dem höheren Potential VccWL ausgesetzt, wäre da nicht der Transistor 46. Der Grenzwert-Spannungsabfall für den Transistor 46 reduziert demzufolge die Belastung des Gatters 47.
DIE AUSWAHLSCHALTUNG VON Fig. 3B
In der Architektur von 2 werden vier Schaltungen verwendet, wie sie in 3B dargestellt sind. Jede einzelne empfängt eines der decodierten Low-Bereich-Adressbits und stellt drei Ausgaben auf den Leitungen 70, 72 und 75 bereit. Die Ausgabe auf Leitung 75 ist die des höheren Potentials VccWL, wenn die Schaltung ausgewählt ist. Insbesondere ist secvccwl von Leitung 50 über den p-Kanal-Transistor 52 an die Ausgabeleitung 75 gekoppelt, wenn die Schaltung ausgewählt ist. Wird die Schaltung abgewählt, leitet der p-Kanal-Transistor 53 und klemmt die Leitung 75 auf Vcc. Die sperrungsähnliche Anordnung der Transistoren 52, 57 und 61 sorgt dafür, dass der Transistor 61 aus ist, wenn die Transistoren 52 und 57 leiten, und dass gleichermaßen der Transistor 61 leitet, wenn die Transistoren 52 und 57 aus sind. Das Leiten des Transistors 61 schließt das Gatter und die Quelle des Transistors 52 kurz, somit ist der Transistor 52 aus. Die Gatter der n-Kanal-Transistoren 55 und 58 sind an Vcc gekoppelt und stellen in gleicher Weise, wie in Verbindung mit 3A für den Transistor 56 beziehungsweise das NAND-Gatter 62 beschrieben, Schutz bereit. Wiederum wären, wie bereits beschrieben, diese Bauelemente ohne die Transistoren 55 und 58 dem höheren Potential ausgesetzt.
Die Schaltung von 3B wird durch das WL-Freigabesignal und das Subarray-Auswahlsignal ausgewählt, die beide mit den NAND-Gattern 62 und 63 gekoppelt sind. Vier Schaltungen von 3B bestehen für die Architektur von 2, von denen jede eines der vier decodierten Low-Bereich-Adresssignale empfängt. Werden die Bedingungen von Gatter 62 erfüllt, ist dessen Ausgabe low und der Knoten 60 ist low. Dies tritt ein, wenn die Transistoren 52 und 57 leiten und so das High-Ausgabesignal auf Leitung 75 bereitstellen. Zu diesem Zeitpunkt ist der Knoten 54 low und demzufolge ist der Transistor 61 aus. Hier ist der Transistor 53 aus, da seine Senke und sein Gatter bei dem Potential liegen, das höher als Vcc ist, und seine Quelle bei Vcc liegt.
Wenn die Schaltung von 3B abgewählt wird, werden die Bedingungen des Gatters 62 nicht erfüllt und die Ausgabe dieses Gatters ist high, dementsprechend leitet der Transistor 56 und der Transistor 57 ist aus. Dies ermöglicht es dem Transistor 53, die Leitung 75 auf Vcc zu halten. Der Knoten 54 wird durch die Transistoren 55 und 56 auf das Massepotential gezogen und der Transistor 61 leitet. Der Knoten 60 ist high und schaltet den Transistor 52 aus.
Der untere Teil der Schaltung von 3B stellt zwei Ausgabesignale bereit, wobei die Signale logisch gleich sind. Beide Signale sind im ausgewählten Zustand an Vcc gekoppelt. Im abgewählten Zustand ist die Leitung 70 an Vss gekoppelt, wohingegen Leitung 72 wegen des Pegelwandlers 66 an VssWL (Leitung 34) gekoppelt ist. Die Bedingungen, die notwendig sind, um Gatter 63 zu genügen, sind die gleichen wie bei Gatter 62. Die Ausgabe von Gatter 63 ist zuerst über einen Umrichter 64 gekoppelt und dann an den Eingang der Umrichter 65 und 66. Die Ausgabe der Leitung 70 wird durch den Umrichter 65 einfach umgerichtet, wohingegen das Signal auf Leitung 72 mit dem Pegelwandler von 3C gewandelt wird. Die Signale auf Leitung 70 und 72 sind über die Leitungen 30 von 2 mit den WL-Treibern gekoppelt, wie beispielsweise dem WL-Treiber von 3B. Das Signal auf Leitung 75 für jede der vier Schaltungen von 3B ist mit 32 WL-Treibern gekoppelt.
DER PEGELWANDLER VON Fig. 3C
Der umrichtende Pegelwandler 66 von 3B ist detailliert in 3C dargestellt. Wieder sind das NAND-Gatter 63 und die Umrichter 64 und 65 gezeigt, die das Signal auf Leitung 70 bereitstellen. Die Ausgabe des Umrichters 64 ist an die Gatter der Transistoren 80 und 82 gekoppelt. Der Transistor 81 ist zwischen diese Transistoren gekoppelt, wobei sein Gatter über den Transistor 88 an die Leitung 72 gekoppelt ist. Das Gate des Transistors 88 ist an Vcc gekoppelt. Ein Paar Umrichter, welche die Transistoren 83 und 84 und die Transistoren 85 und 86 umfassen, sind zwischen Vcc und das negative Potential VssWL gekoppelt.
Wenn die Schaltung von 3C ausgewählt ist, sind die Bedingungen von Gatter 63 erfüllt und das Signal auf Leitung 72 ist low, die Ausgabe des Umrichters 64 ist high und im Ergebnis ist der Transistor 80 aus und der Transistor 82 leitet. Da der Transistor 81 leitet, werden die Gatter der Transistoren 84 und 85 low gezogen und das Potential des Knotens 89 steigt. Dies schaltet den Transistor 83 aus und bewirkt das Leiten des Transistors 86. Die Leitung 72 wird durch die Transistoren 88 und 86 auf VssWL gezogen.
Zu beachten ist, dass die Schaltung von 3C ein zweistufiger Anschluss ist. Leitung 72 wird durch die Transistoren 81 und 82 nahe Masse gezogen. Dann wird sie durch die Transistoren 85 und 86 low gezogen. Das reduziert die Last der VssWL-Ladungspumpe.
Wenn die Schaltung von 3C abgewählt ist, sind die Transistoren 80 und 82 low und der Transistor 80 leitet, was die Ausgabeleitung 72 auf Vcc zieht. Der Transistor 85 leitet ebenfalls und somit ist der Knoten 89 low und der Transistor 86 ist aus, was verhindert, dass die Ausgabeleitung low gezogen wird.
DER VORDECODER VON Fig. 4A
Für jeweils vier WL der Architektur von 2 ist ein Vordecoder von 4A vorhanden. Jeder der Vordecoder empfängt das Komplement der decodierten Adressbits vom High-Bereich (addrhb) und das Komplement des decodierten Signals vom Mid-Bereich (addrmb). Die Bedingungen des NOR-Gatters 90 sind erfüllt, wenn beide Eingaben low sind, dann liegt am Knoten 98 ein positives Signal an. Für diese Bedingung ist die Schaltung von 4A ausgewählt. Für alle anderen Eingaben in das Gatter 90 ist der Knoten 98 low und die Schaltung abgewählt. In 4A sind zwei Pegelwandler dargestellt, von denen einer auf Leitung 91 das Signal decpb bereitstellt und der andere auf Leitung 92 das Signal decnb. Das Signal auf Leitung 91 steigt, wenn die Schaltung von 4A abgewählt ist, auf secvccwl (Leitung 50). Zu diesem Zeitpunkt ist das Signal decnb auf Vcc. Wenn die Schaltung ausgewählt ist, ist das Signal auf Leitung 91 auf Vss und im Gegensatz dazu ist das Signal auf Leitung 92 auf VssWL.
Wenn die Schaltung von 4A ausgewählt ist, ist der Knoten 98 high und somit hören die Transistoren 93 und 95 auf zu leiten, während der Transistor 96 leitet. Dies bringt die Leitung 91 auf Masse. Unter diesen Bedingungen leitet der Transistor 100, was den Aus-Zustand des Transistors 93 verstärkt. Im unteren Schieberegister bewirkt das High-Signal auf Leitung 98, dass der Transistor 106 nicht leitet, während der Transistor 104 leitet, was die Leitung 92 auf VssWL zieht. Der Transistor 103 hört ebenfalls auf zu leiten, was den An-Zustand des Transistors 104 verstärkt.
Wenn der Knoten 98 low ist, leiten die Transistoren 93 und 95. Dies bringt Leitung 91 auf das Potential auf Leitung 50 (abgewählt). Die Transistoren 96 und 100 leiten nicht. Im unteren Pegelwandler ist der Knoten 108 low, wenn die Schaltung abgewählt ist, somit ist der Transistor 104 aus. Andererseits leitet der Transistor 106, was die Leitung 92 auf Vcc anhebt. Dieses Potential auf Leitung 92 bewirkt das Leiten des Transistors 103, was den Aus-Zustand des Transistors 104 verstärkt.
Wie bei den vorherigen Schaltungen stellt der Transistor 94 einen Schutz für das Gatter 90 bereit und verhindert, dass es dem höheren positiven Potential ausgesetzt ist. Der Transistor 102 verhindert, dass ein negatives Potential den Knoten 98 erreicht. Dies schützt den Transistor 94 und den n-Kanal-Transistor in Gatter 90. In ähnlicher Weise schützt der Transistor 101 die Quelle-Senke-Regionen des Transistors 100 vor dem negativen Potential.
DER WORTLEITUNGSTREIBER VON Fig. 4B
Der Wortleitungstreiber (eine NOR-Logikeinheit) beinhaltet eine Reihe p-Kanal-Transistoren 110 und 112, die beim Leiten zwischen der Leitung 75 und der WL einen Pfad bereitstellen und dadurch die WL auf VccWL bringen. Die WL wird über die parallelen Pfade der Transistoren 115 und 116 auf VssWL gebracht. Wenn die WL ausgewählt ist, sind decpb (Leitung 91), wlegrppb (Leitung 10), decnb (Leitung 92) und wlegrpnb (Leitung 72) in ihrem Low-Zustand von Vss oder VssWL. Unter diesen Bedingungen wird die WL durch Leitung 75 auf VccWL gebracht, was diejenigen Zellen auswählt, die an die WL gekoppelt sind. Zu diesem Zeitpunkt leiten die Transistoren 115 und 116 nicht. Andererseits leiten die Transistoren 110 und 112 nicht, wenn die Schaltung abgewählt ist, und die Transistoren 115 und 116 leiten, was die WL auf VssWL bringt. Die Bedingungen für die WL und die der Quelle, der Senke und der Gatter der Transistoren 110, 112, 115 und 116 sind in der Tabelle unten ausgeführt.
Der Transistor 112 schützt den Transistor 110 vor dem Anliegen des VccWL-Potentials an seiner Quelle und Senke. Und wie bereits beschrieben stellen die Transistoren 113 und 114 einen Schutz für die Transistoren 115 beziehungsweise 116 vor dem hohen Potential bereit, das an deren Quelle und Senken auftritt.
ZEITDIAGRAMM VON Fig. 5
Die obere Wellenform in 5 ist ein Speichertakt, von dem alle anderen Zeitsignale ausgelöst werden. Zum Zeitpunkt 120 zeigen die Übergänge in den drei decodierten Adresssignalen für den High-Bereich, den Mid-Bereich und den Low-Bereich der Adressen an, dass Adressen zum Auswählen einer WL vom Decoder 15 der 2 vorhanden sind. Kurz danach, zum Zeitpunkt 121, wird das sektorbasierte Signal wlen aktiv, und wie durch den Pfeil 122 angezeigt, steigt das Signal secvccwlgrp von seinem inaktiven Zustand (einer Grenzspannung unter VccWL) auf VccWL an. Zu diesem Zeitpunkt wird das Signal vccwlgrp aktiv, wie durch den Pfeil 123 angezeigt, und dies ist die Ausgabe der Schaltung 29 von 3. Die WL-Treiber führen das abschließende Decodieren aus und einer von diesen stellt das WL-Steuersignal bereit, wie durch den Pfeil 124 angezeigt. Zu beachten ist, dass das Signal von VssWL auf VccWL ansteigt. Nach dem Abschluss eines Lese- oder Schreibzyklus fällt das Potential des WL-Freigabesignals, wie durch den Pfeil 125 angezeigt, und dann fällt das Potential der Sektorgruppe (secvccwlgrp), wie durch den Pfeil 126 angezeigt. Zuletzt kehrt das WL-Steuersignal, wie durch den Pfeil 127 angezeigt, in seine abgewählte Position zurück, das negative Potential VssWL.
Somit wurde eine Wortleitungs-Auswahlarchitektur beschrieben, die eine NOR-Logik verwendet und die ein WL-Treibersignal bereitstellt, das ein hohes Potential, höher als Vcc, und ein niedrigeres, in Bezug zu Vss negatives Potential bereitstellt.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 4427917 [0002]
US 4087704 [0002]
US 4584672 [0002]
US 4460257 [0003]

Claims

DRAM, Folgendes umfassend: mehrere Wortleitungstreiber; mehrere Decoder, jeweils zum Auswählen einer Gruppe der Wortleitungstreiber aus mehreren Gruppen von Wortleitungstreibern, wobei die ersten Decoder decodierte Adresssignale in einem ersten und einem zweiten Bereich von Speicheradressen empfangen und erste und zweite Auswahlsignale bereitstellen; und mehrere erste Auswahlschaltungen zum Empfangen decodierter Adresssignale in einem dritten, anderen Bereich von Speicheradressen, wobei die Auswahlschaltungen jeweils mehrere dritte und vierte Auswahlsignale bereitstellen, die derart an die Wortleitungstreiber der Gruppe von Wortleitungstreibern gekoppelt sind, dass für jede einmalige, decodierte Adresse im ersten, zweiten und dritten Bereich von Adressen ein einzelner Wortleitungstreiber ausgewählt ist.
DRAM nach Anspruch 1, wobei die Decoder NOR-Logik verwenden und wobei sich die ersten und die zweiten Auswahlsignale in einem Low-Zustand befinden, wenn eine Gruppe von Wortleitungstreibern ausgewählt ist.
DRAM nach Anspruch 1, wobei sich die dritten und die vierten Auswahlsignale in einem Low-Zustand befinden, um den einzelnen Wortleitungstreiber auszuwählen.
DRAM nach Anspruch 1, wobei die Wortleitungstreiber zur Auswahl des einzelnen Wortleitungstreibers eine NOR-Logik verwenden.
DRAM nach Anspruch 1, wobei die decodierten Adresssignale im ersten und im zweiten Bereich Komplementärsignale sind.
DRAM nach Anspruch 1, wobei der DRAM mit einer einzelnen, in Bezug auf die Masse (Vss) positiven Versorgungsspannung arbeitet und wobei die abgewählten Wortleitungstreiber ein Ausgabesignal bereitstellen, das in Bezug auf Vss negativ ist.
DRAM nach Anspruch 6, wobei der ausgewählte Wortleitungstreiber ein Ausgabesignal bereitstellt, das stärker positiv als Vcc ist.
DRAM nach Anspruch 7, wobei die mehreren Decoder, Wortleitungstreiber und Auswahlschaltungen einen Sektor in einem Speicher bilden und eine zweite Auswahlschaltung beinhalten, um ein Sektorauswahlsignal für die ersten Auswahlschaltungen bereitzustellen.
DRAM nach Anspruch 8, wobei das Sektorauswahlsignal außerdem mit den Decodern gekoppelt ist.
DRAM nach Anspruch 9, wobei das Sektorauswahlsignal im aktiven Zustand stärker positiv als Vcc ist.
DRAM nach Anspruch 10, wobei die ersten Auswahlschaltungen für jedes der decodierten Adresssignale im dritten Bereich von Adresssignalen ein fünftes Auswahlsignal bereitstellen, wobei das fünfte Auswahlsignal stärker positiv als Vcc ist und für mehrere Wortleitungstreiber, einschließlich des einzelnen Wortleitungstreibers, bereitgestellt ist.
DRAM nach Anspruch 7, wobei die erste Auswahlschaltung erste Transistoren beinhaltet, um zweite Transistoren vor dem Potential zu schützen, das stärker positiv als Vcc ist.
DRAM nach Anspruch 7, wobei die Wortleitungstreiber erste Transistoren beinhalten, um die zweiten Transistoren vor dem Potential zu schützen, das stärker positiv als Vcc ist.
DRAM, Folgendes umfassend: mehrere Wortleitungstreiber; mehrere Decoder, die jeweils ein NOR-Logik-Bauelement verwenden, um ein erstes und ein zweites Auswahlsignal bereitzustellen, die eine Gruppe der Wortleitungstreiber auswählen, wobei jedes NOR-Logik-Bauelement ein Komplement eines ersten decodierten Adresssignals empfängt, das von einem ersten Bereich von Speicheradressen abgeleitet ist, und ein Komplement eines zweiten decodierten Adresssignals, das von einem zweiten Bereich von Speicheradressen, der sich vom ersten Bereich unterscheidet, abgeleitet ist; und wobei jeder der Wortleitungstreiber die NOR-Logik derart verwendet, dass nur ein einzelner Wortleitungstreiber ausgewählt ist, wobei jeder Treiber vom Decoder das erste oder das zweite Auswahlsignal empfängt und jeder Treiber dritte und vierte Auswahlsignale empfängt, die von decodierten Adresssignalen in einem dritten Bereich von Speicheradressen, der sich vom ersten und zweiten Bereich unterscheidet, abgeleitet sind.
DRAM nach Anspruch 14, wobei der DRAM mit einem einzelnen, in Bezug auf die Masse (Vss) positiven Potential Vcc arbeitet und wobei ein ausgewählter Wortleitungstreiber ein Ausgabesignal bereitstellt, das stärker positiv als Vcc ist.
DRAM nach Anspruch 15, wobei die abgewählten Wortleitungstreiber ein in Bezug auf Vss negatives Signal bereitstellen.
DRAM nach Anspruch 16, wobei das erste Auswahlsignal in seinem abgewählten Zustand stärker positiv ist als Vcc und das zweite Auswahlsignal in seinem ausgewählten Zustand negativ ist.
DRAM nach Anspruch 17, wobei das dritte Auswahlsignal in seinem ausgewählten Zustand negativ ist.
Verfahren zum Betreiben eines DRAM von einem angelegten, in Bezug auf die Masse (Vss) positiven Potential Vcc, Folgendes umfassend: logisches Kombinieren der Komplemente von decodierten High- und Mid-Bereich-Adresssignalen, um erste und zweite Auswahlsignale bereitzustellen, wobei das erste Auswahlsignal in seinem Auswahlzustand auf ein negatives Potential bezogen ist und das zweite Auswahlsignal in seinem abgewählten Zustand stärker positiv ist als Vcc; Auswählen einer Gruppe von Wortleitungstreibern mit den ersten und zweiten Auswahlsignalen; Erzeugen dritter und vierter Auswahlsignale, basierend auf den Low-Bereich-Adresssignalen, wobei das dritte Auswahlsignal in seinem Auswahlzustand auf ein negatives Potential bezogen ist; und Auswählen eines Wortleitungstreibers aus der Gruppe von Wortleitungstreibern mittels der dritten und vierten Auswahlsignale.
Verfahren nach Anspruch 19, wobei der Schritt des logischen Kombinierens eine NOR-Logik verwendet.
Verfahren nach Anspruch 20, wobei das Auswählen eines Wortleitungstreibers eine NOR-Logik verwendet.