DE102019124235A1

DE102019124235A1 - Pegelumsetzerfreigabe

Info

Publication number: DE102019124235A1
Application number: DE102019124235.5A
Authority: DE
Inventors: Srinivasan Ramarajan
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-10-31
Filing date: 2019-09-10
Publication date: 2020-04-30
Also published as: US11063593B2; US20230208422A1; TWI717075B; KR102310684B1; US11539367B2; US20200136622A1; TW202038560A; KR20200050401A; CN111130531B; CN111130531A; US20210344343A1

Abstract

Ein Mehrbitpegelumsetzer, der eine Mehrzahl von Pegelumsetzern aufweist, von denen jeder dazu eingerichtet ist, ein Eingangssignal in einer ersten Spannungsdomäne zu empfangen und ein entsprechendes Ausgangssignal in einer zweiten Spannungsdomäne bereitzustellen. Die Pegelumsetzer weisen jeweils einen Freigabeknoten auf. Eine Freigabeschaltung umfasst einen Ausgangsanschluss, der mit dem Freigabeknoten von jedem der Mehrzahl von Pegelumsetzern verbunden ist, und jeder der Mehrzahl von Pegelumsetzern ist dazu eingerichtet, die entsprechenden Ausgangssignale in Antwort auf ein Freigabesignal, das von der Freigabeschaltung empfangen wird, auszugeben.

Description

VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/753,545 , eingereicht am 31. Oktober 2018, deren Offenbarung hiermit durch Bezugnahme vollumfänglich aufgenommen wird.
HINTERGRUND
Pegelumsetzer sind allgemein verwendete Komponenten in digitalen Schaltungen zum Kommunizieren zwischen zwei verschiedenen Leistungsdomänen, wobei eine eine Niederspannungsdomäne ist und die andere eine Hochspannungsdomäne ist. Zum Beispiel ist ein üblicher Typ von integrierten Schaltungsspeicher ein statisches Direktzugriffspeicher-(SRAM, Static Random Access Memory) Bauelement. Ein typisches SRAM-Speicherbauelement weist ein Array von Speicherzellen auf. In manchen Beispielen verwendet jede Speicherzelle sechs Transistoren, die zwischen einem oberen Referenzpotential und einem unteren Referenzpotential (typischerweise Erde) verbunden sind, sodass einer von zwei Datenspeicherknoten durch die zu speichernden Informationen belegt werden kann, wobei die komplementären Informationen beim anderen Datenspeicherknoten gespeichert sind. Jedes Bit in der SRAM-Zelle wird auf vier der Transistoren gespeichert, die zwei kreuzverbundene Wechselrichter bilden. Die anderen zwei Transistoren sind mit der Speicherzellenwortleitung verbunden, um Zugriff auf die Speicherzelle während Lese- und Schreibvorgängen durch selektives Verbinden der Zelle mit ihren Bitleitungen zu steuern. In einem Lesebetrieb sind die Speicherzellenbitleitungen zum Beispiel auf eine vordefinierte Schwellenspannung vorgeladen. Wenn die Wortleitung freigegeben ist, tastet ein Abtastverstärker, der mit den Bitleitungen verbunden ist, gespeicherte Informationen ab und gibt sie aus. Eine „Doppelschienen“-SRAM-Architektur bezieht sich auf eine SRAM-Anordnung, wo die Speicherlogik in einer Niederspannungsdomäne (VCC) betrieben wird, während das Speicherarray in der Hochspannungsdomäne (VDD) betrieben wird. Pegelumsetzerschaltungen werden verwendet, um die zu den SRAM-Zellen gehenden Signale nach oben umzusetzen.
Figurenliste
Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird angemerkt, dass in Übereinstimmung mit der gängigen Praxis in der Industrie, unterschiedliche Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Maße der unterschiedlichen Merkmale zur Klarheit der Besprechung beliebig erhöht oder reduziert werden.

1 ist ein Blockdiagramm, das Aspekte eines beispielhaften Pegelumsetzers in Übereinstimmung mit manchen Ausführungsformen veranschaulicht.
2 ist ein Schaltungsdiagramm, das Aspekte eines beispielhaften Multibitpegelumsetzers und einer Freigabeschaltung in Übereinstimmung mit manchen Ausführungsformen veranschaulicht.
3 ist ein Schaltungsdiagramm, das ein Beispiel des Freigabesignalwechselrichters der in 2 gezeigten Schaltung veranschaulicht.
4 ist ein Schaltungsdiagramm, das Aspekte eines anderen beispielhaften Multibitpegelumsetzers und einer Freigabeschaltung in Übereinstimmung mit manchen Ausführungsformen veranschaulicht.
5 ist ein Blockdiagramm, das Aspekte eines beispielhaften Systems-auf-einem-Chip (SOC, System-On-Chip) veranschaulicht, das einen Pegelumsetzer in Übereinstimmung mit manchen Ausführungsformen umfasst.
6 ist ein Ablaufdiagramm, das Aspekte eines beispielhaften Verfahrens in Übereinstimmung mit manchen Figuren veranschaulicht.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht angedacht, einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in denen die ersten und zweiten Elemente in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet sein können, sodass die ersten und zweiten Elemente nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder - buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den besprochenen unterschiedlichen Ausführungsformen und/oder Konfigurationen vor.
Weiter können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „unteres“, „oberhalb, „oberes“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Ausdrücke sind angedacht, verschiedene Ausrichtungen des Bauelementes in Verwendung oder Betrieb, zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die räumlich relativen Beschreibungsausdrücke, die hierin verwendet werden, können ebenso entsprechend interpretiert werden.
Eine statisches Direktzugriffspeicher- (SRAM) Bauelement weist ein Array von Speicherzellen auf, die Transistoren enthalten, die zwischen einem oberen Referenzpotential und einem unteren Referenzpotential verbunden sind, sodass einer von zwei Datenspeicherknoten durch die zu speichernden Informationen belegt werden kann, wobei die komplementären Informationen beim anderen Datenspeicherknoten gespeichert sind. Zum Beispiel umfasst eine typische SRAM-Speicherzellenanordnung sechs Transistoren. Jedes Bit in der SRAM-Zelle ist auf vier der Transistoren gespeichert, die zwei kreuzverbundene Wechselrichter bilden. Die anderen zwei Transistoren sind mit der Speicherzellenwortleitung verbunden, um Zugriff auf die Speicherzelle während Lese- und Schreibbetrieben durch selektives Verbinden der Zelle mit ihren jeweiligen Bitleitungen zu steuern.
In einem Lesebetrieb sind die Speicherzellenbitleitungen zum Beispiel auf eine vordefinierte Schwellenspannung vorgeladen. Wenn die Wortleitung freigegeben ist, tastet ein Abtastungsverstärker, der mit den Bitleitungen verbunden ist, gespeicherte Informationen ab und gibt sie aus.
Eine „Doppelschienen“-SRAM-Architektur bezieht sich auf eine SRAM-Anordnung, wo die Speicherlogik in einer Niederspannungsdomäne betrieben wird, während das Speicherarray in einer Hochspannungsdomäne betrieben wird. Bekannte Doppelschienen-SRAM-Anordnungen können Speicherverlustleistung reduzieren, Speicherzugriffszeit kann aber im Gegenzug beeinträchtigt werden. Weiter können Verlust und Rauschen zunehmen, wenn der Unterschied zwischen den Spannungspegeln der Hoch- und Niederspannungsdomänen zunimmt.
In manchen bekannten Anwendungen wird ein Einzelbitpegelumsetzer mit einem Freigabesignal für Leistungsisolation verwendet. Das Freigabesignal wird von einer Freigabeeingangsklemme empfangen, die selektives Betreiben des Pegelumsetzers basierend auf dem Freigabesignal gestattet. Jedes Bit weist einen jeweiligen Pegelumsetzer auf und jeder Pegelumsetzer umfasst einen Freigabeeingang, der das Freigabesignal für selektiven Betrieb des Pegelumsetzers empfängt. Manche typischen Anordnungen solcher Pegelumsetzerschaltungen benötigen ein Minimum von fünf Transistoren pro Bit, um die Freigabelogik zu implementieren, die überschüssige Fläche und Leistung verbrauchen kann.
In Übereinstimmung mit Aspekten der vorliegenden Offenbarung ist ein Mehrbitpegelumsetzer bereitgestellt, wo die Transistoren der Freigabefunktion über mehrere Bits von Logik geteilt werden können. Dementsprechend werden Freigabetransistoren über mehrere Bits geteilt, wodurch die Zahl benötigter Freigabetransistoren reduziert wird.
1 ist ein Blockdiagramm, das ein Beispiel eines Mehrbitpegelumsetzers 10 in Übereinstimmung mit Aspekten der vorliegenden Offenbarung veranschaulicht. Offenbarte Beispiele weisen eine Mehrzahl von Pegelumsetzern 200 auf, von denen jeder eine Signaleingangsklemme 202 aufweist, die dazu eingerichtet ist, ein Eingangssignal VIN in einer ersten Spannungsdomäne PD1 zu empfangen und ein entsprechendes Ausgangssignal VOUT in einer zweiten Spannungsdomäne PD2, die höher als die erste Spannungsdomäne PD1 ist, bei einer Signalausgangsanschluss 204 bereitzustellen, die durch Systemkomponenten 20 in der zweiten Leistungsdomäne PD2 empfangen wird. Die Systemkomponenten 20 können zum Beispiel eine Speicherschaltung, wie ein SRAM-Speicherarray von Speicherzellen, die die Ausgangssignale VOUT in der zweiten Leistungsdomäne PD2 empfangen, enthalten.
Eine Freigabeschaltung 100 weist einen Ausgangsanschluss 104 auf, die mit einem Freigabeknoten von jedem der Mehrzahl von Pegelumsetzer 200 verbunden ist. Die Pegelumsetzer 200 geben die Ausgangssignale VOUT, die den Eingangssignalen VIN in der zweiten Spannungsdomäne PD2 entsprechen, in Antwort auf Freigabesignal EN aus, das durch die Freigabeschaltung 100 bei einem Freigabeeingang 102 empfangen wird. In manchen Beispielen empfängt die Freigabeschaltung 100 das Freigabesignal EN und verarbeitet oder modifiziert es, um ein transformiertes Freigabesignal EN' auszugeben. In unten besprochenen Beispielen etwa, kehrt die Freigabeschaltung 100 das empfangene Freigabesignal EN um und daher ist das transformierte Freigabesignal EN' das Komplement zum Freigabesignal EN.
Im in 1 gezeigten Beispiel umfasst die Freigabeschaltung 100 eine Netzklemme 12, die eine Versorgungsspannung CDD in der ersten Leistungsdomäne PD1 empfängt. Dementsprechend wird das transformierte Freigabesignal EN' in der ersten Spannungsdomäne CDD ausgegeben. Die Pegelumsetzer 200 weisen jeweils eine Netzklemme 14 auf, die eine zweite Versorgungsspannung VCC in der zweiten Spannungsdomäne PD2 empfängt.
Der Pegelumsetzer setz den Spannungspegel des Eingangssignals VIN von VDD zu VCC um. VCC ist höher als VDD, um zum Beispiel eine wie zuvor beschriebene Doppelschienen-SRAM-Anordnung zu unterstützen. Daher, falls das Eingangssignal VIN, das durch den Pegelumsetzer 200 empfangen wird, ein Logiktief ist (bei Massespannung VSS), dann wird das Massesignal bei dem Ausgangsanschluss 204 bereitgestellt. Falls das Eingangssignal VIN beim Logikhoch (VDD) ist, wird ein Logikhochsignal in der zweiten Spannungsdomäne PD2 (VCC) ausgegeben.
2 ist ein Schaltungsdiagramm, das weitere Aspekte des Mehrbitpegelumsetzers 10 veranschaulicht. Im in 2 gezeigten Beispiel ist der Mehrbitpegelumsetzer 10a ein Zwei-Bit-Pegelumsetzer, der zwei Pegelumsetzer 200a, 200b (gemeinsam als Pegelumsetzer 200 bezeichnet) aufweist, um jedes Ausgangsbit in der zweiten Leistungsdomäne PD2 bereitzustellen. Jeder der Pegelumsetzer 200a, 200b weist einen ersten Wechselrichter 210 auf, der mit der ersten Netzklemme VDD verbunden ist. Die ersten Wechselrichter 210 empfangen jeweils einen Signaleingang VIN1, VIN2 bei deren jeweiligen Eingangsklemmen 202 und stellen umgekehrte Eingangssignale VIN1_bar, VIN2_bar bereit.
Jeder der Pegelumsetzer 200a, 200b weist einen ersten PMOS-Transistor 220 auf, der eine Source umfasst, die mit dem zweiten Netz VCC verbunden ist, und ein Gate, das mit dem ersten Ausgang 204 der Pegelumsetzer 200a, 200b verbunden ist, um jeweilige erste Ausgangssignale VOUT1, VOUT2 auszugeben. Jeder der Pegelumsetzer 200a, 200b weist auch einen ersten NMOS-Transistor 230 auf, der einen Drain, der mit einem Drain des ersten PMOS-Transistors 220 verbunden ist, und ein Gate, das mit den Eingängen 202 der Pegelumsetzer 200a, 200b über die ersten Wechselrichter 210 und zweiten Wechselrichter 212 verbunden ist, umfasst.
Die Pegelumsetzer 200a, 200b weisen weiter jeweils einen zweiten PMOS-Transistor 222 auf, der eine Source, die mit der zweiten Stromversorgung VCC verbunden ist, und ein Gate, das mit einem Drain des ersten PMOS-Transistors 220 und einem zweiten Ausgang 205 der Pegelumsetzer, der komplementäre Ausgangssignals VOUT1_bar und VOUT2_bar ausgibt, verbunden ist. Zweite NMOS-Transistoren 232 weisen jeweils einen Drain, der mit einem Drain des zweiten PMOS-Transistors 222 verbunden ist, und ein Gate, das mit den Pegelumsetzereingangsklemmen 202 über den ersten Wechselrichter 210 verbunden ist, auf. Wie weiter unten beschrieben, sind die Sources der ersten und zweiten NMOS-Transistoren 230, 232 jeweils selektiv mit der Schaltungsmasseklemme in Antwort auf das von der Freigabeschaltung 100 empfangene Freigabesignal EN verbunden und werden daher manchmal hierin als Freigabeknoten 240 der Pegelumsetzer 200 bezeichnet.
Wie zuvor erwähnt, umfasst in manchen offenbarten Beispielen die Freigabeschaltung 100 einen Freigabesignalwechselrichter. Im Beispiel von 2 empfängt ein Freigabesignalwechselrichter 110 das Freigabesignal EN und gibt ein umgekehrtes Freigabesignal EN_bar aus. Der Freigabesignalwechselrichter ist mit der VDD Netzklemme verbunden. 3 veranschaulicht ein Beispiel von CMOS-Implementierung des Freigabesignalwechselrichters 110, der einen PMOS-Transistor 112 umfasst, der eine mit der ersten Versorgungsspannung VDD verbundene Source, einen mit dem Drain eines NMOS-Transistors 114 verbundenen Drain aufweist. Der NMOS-Transistor 114 weist eine mit der Masseklemme verbundene Source auf. Die Gates der PMOS- und NMOS-Transistoren 112, 114 sind verbunden, um das Freigabesignal EN zu empfangen und die verbundenen Drains stellen einen Knoten zum Ausgeben des EN_bar Signals an die Pegelumsetzer 200 bereit.
Die Freigabeschaltung 100 umfasst weiter erste und zweite Steuerungstransistoren 250, 252, die jeweils den Ausgang EN_bar des Freigabesignalwechselrichters 110 empfangen. Im veranschaulichten Beispiel weist jeder der Pegelumsetzer 200 die ersten und zweiten Steuerungstransistoren 250, 252 auf, die zwischen den jeweiligen ersten und zweiten NMOS-Transistoren 230, 232 (d.h. die Freigabeknoten 240) und der Masseklemme verbunden sind. Daher ist bei jedem der Mehrzahl von ersten Steuerungstransistoren 250 seine Source mit der Masseklemme verbunden, sein Drain mit dem ersten NMOS-Transistor 230 eines jeweiligen der Pegelumsetzer 200 verbunden und sein Gate mit dem Ausgang des Freigabesignalwechselrichters 110 verbunden, um das umgekehrte Freigabesignal EN_bar zu empfangen. Ähnlich ist bei jedem der Mehrzahl von zweiten Steuerungstransistoren 252 seine Source mit der Masseklemme verbunden, sein Drain mit dem zweiten NMOS-Transistor 232 eines jeweiligen der Pegelumsetzer 200 verbunden und sein Gate mit dem Ausgang des Freigabesignalwechselrichters 110 verbunden, um das umgekehrte Freigabesignal EN_bar zu empfangen.
Außerdem umfasst die Freigabeschaltung 100 einen dritten Steuerungstransistor 254, dessen Source mit der VDD Netzklemme verbunden ist, während sein Drain mit dem jeweiligen Wechselrichter 212 von jedem der Mehrzahl von Pegelumsetzer 200 verbunden ist. Das Gate des dritten Steuerungstransistors 254 ist verbunden, um das umgekehrte Freigabesignal EN_bar zu empfangen. Im Beispiel von 2 sind die ersten und zweiten Steuerungstransistoren 250, 252 der Freigabeschaltung 100 beide NMOS-Transistoren und der dritte Steuerungstransistor 254 der Freigabeschaltung 100 ist ein PMOS-Transistor.
Daher ist jeder der ersten und zweiten Steuerungstransistoren 250, 252 dazu eingerichtet, die Freigabeknoten 240 des entsprechenden Pegelumsetzers 200 selektiv mit der Masseklemme in Antwort auf das Freigabesignal EN_bar zu verbinden. Der dritte Steuerungstransistor 254 ist dazu eingerichtet, die VDD-Netzklemme mit dem jeweiligen zweiten Wechselrichter 212 von jedem der Mehrzahl von Pegelumsetzern 200 in Antwort auf das Freigabesignal EN_bar zu verbinden.
In Bezug auf den Pegelumsetzer 200a als ein Beispiel, stellt der Pegelumsetzer 200a den Ausgang in der zweiten Leistungsdomäne PD2 (VCC-Spannungspegel) entsprechend dem empfangenen Eingangssignal VIN1 in Antwort auf das Freigabesignal EN bereit, das zum Beispiel ein getaktetes Signal sein könnte. Der Ausgang 104 des Freigabeschaltungswechselrichters 110 wird von jedem der ersten, zweiten und dritten Steuerungstransistoren 250, 252, 254 der Freigabeschaltung 100 empfangen. Es wird beispielsweise angenommen, dass sowohl das Eingangssignal VIN1 als auch das Freigabesignal EN hoch ist (VDD). Der Ausgang EN_bar des Freigabeschaltungswechselrichters 110 ist niedrig, wodurch der erste und zweite NMOS-Steuerungstransistoren 250, 252 der Freigabeschaltung 100 ausgeschaltet werden und der Pegelumsetzer 200 von Masse isoliert wird. Der dritte Steuerungstransistor 254 der Freigabeschaltung 100 wird durch das niedrige EN_bar-Signal eingeschaltet, wodurch der zweite Wechselrichter 212 des Pegelumsetzers mit der VDD-Versorgungsspannung verbunden wird.
Das hohe Eingangssignal VIN1 bei der Signaleingangsklemme 202 wird durch den ersten Wechselrichter 210 als ein niedriges VIN1_bar_Signal ausgegeben, das den zweiten NMOS-Transistor 232 ausschaltet. Das niedrige VIN1_bar-Signal wird durch den ersten Wechselrichter 210 umgekehrt, was in einem hohen (VDD) Signal resultiert, das beim Gate des ersten NMOS-Transistors 230 empfangen wird und diesen einschaltet. Die VOUT1 und VOUT1_bar-Signale beim Pegelumsetzer signalisieren, dass Ausgangsanschlüsse 204, 205 (und die Gates der PMOS-Transistoren 220, 222) zumindest durch die ersten Steuerungstransistoren 250, 252 bei deren vorherigen Pegeln gehalten werden. Wenn das Freigabesignal EN niedrig wird, schaltet das hohe EN_bar-Signal den dritten Steuerungstransistor 254 aus und schaltet die ersten und zweiten Steuerungstransistoren 250, 252 ein. Wie zuvor erwähnt, hat das umgekehrte VIN1_bar-Signal den ersten NMOS-Transistor 230 eingeschaltet, der gemeinsam mit dem ersten Steuerungstransistor 250 einen Pfad zu Masse für die zweite Pegelumsetzerausgangsanschluss 205 bereitstellt, wodurch das VOUT1_bar-Signal hinuntergezogen wird. Das niedrige VOUT1_bar-Signal schaltet den zweiten PMOS-Transistor 222 ein, wodurch die VCC-Versorgungsspannung mit der ersten Pegelumsetzerausgangsanschluss 204 verbunden wird, wodurch das VOUT1-Signal in der zweiten Leistungsdomäne PD2 (d.h. VCC) hochgezogen wird. Das hohe VOUT1-Signal schaltet auch den PMOS-Transistor 220 aus.
Wenn das VIN1-Signal zu niedrig übergeht, ist der Pegelumsetzer 220 dazu eingerichtet, ein niedriges VOUT1-Signal beim ersten Ausgang 204 und ein hohes VOUT1_bar-Signal in der zweiten Leistungsdomäne PD2 (VCC) auszugeben. Wie zuvor erwähnt, wenn das Freigabesignal EN hoch ist, ist der Ausgang-EN_bar des Freigabeschaltungswechselrichters 110 niedrig, wodurch die ersten und zweiten NMOS-Steuerungstransistoren 250, 252 der Freigabeschaltung 100 ausgeschaltet werden. Der dritte Steuerungstransistor 254 der Freigabeschaltung 100 wird durch das niedrige EN_bar-Signal eingeschaltet, wodurch der zweite Wechselrichter 212 des Pegelumsetzers mit der VDD-Versorgungsspannung verbunden wird.
Das niedrige Eingangssignal VIN1 bei der Signaleingangsklemme 202 wird durch den ersten Wechselrichter 210 als ein hohes VIN1_bar-Signal ausgegeben, das den zweiten NMOS-Transistor 232 einschaltet. Das hohe VIN1_bar-Signal wird durch den ersten Wechselrichter 210 umgekehrt, was in einem niedrigen Signal resultiert, das beim Gate des ersten NMOS-Transistors 230 empfangen wird und diesen ausschaltet. Die hohen VOUT1 und niedrigen VOUT1_bar-Signale bei den Pegelumsetzersignalausgangsanschlüsse 204, 205 bleiben bei deren vorigen Pegeln, zumindest durch die ersten und zweiten Steuerungstransistoren 250, 252 gehalten, die ausgeschaltet sind. Wenn das Freigabesignal EN niedrig wird, schaltet das hohe EN_bar-Signal den dritten Transistor 254 aus und schaltet die ersten und zweiten Steuerungstransistoren 250, 252 ein. Wie zuvor erwähnt, hat das VIN1_bar-Signal den zweiten NMOS-Transistor 232 eingeschaltet, der gemeinsam mit dem zweiten Steuerungstransistor 252 einen Pfad zu Masse für die Pegelumsetzerausgangsanschluss 204 bereitstellt, wodurch das hohe VOUT1-Signal hinuntergezogen wird. Das niedrige VOUT1-Signal schaltet den ersten PMOS-Transistor 220 ein, wodurch die VCC-Versorgungsspannung mit der zweiten Pegelumsetzerausgangsanschluss 204 verbunden wird, wodurch das niedrige VOUT1_bar-Signal in der zweiten Leistungsdomäne PD2 (d.h. VCC) hochgezogen wird. Das hohe VOUT1_bar-Signal schaltet auch den PMOS-Transistor 222 aus.
4 ist ein Schaltungsdiagramm, das ein Beispiel eines Vierbitpegelumsetzers 10b veranschaulicht, der vier Pegelumsetzer 200a, 200b, 200c, 200d (gemeinsam als Pegelumsetzer 200 bezeichnet) aufweist, um jedes Ausgangsbit in der zweiten Leistungsdomäne PD2 bereitzustellen. Wie beim Zweibitpegelumsetzer von 2 weist jeder der Pegelumsetzer 200 des Vierbitpegelumsetzers einen ersten Wechselrichter 210 auf, die jeweils einen Signaleingang VIN1, VIN2, VIN3, VIN4 bei deren jeweiligen Eingangsklemmen 202 empfangen und umgekehrte Eingangssignale VIN1_bar, VIN2_bar, VIN3_bar, VIN4_bar bereitstellen.
Jeder der Pegelumsetzer 200 weist einen ersten PMOS-Transistor 220 auf, der eine Source umfasst, die mit dem zweiten Netz VCC verbunden ist, und ein Gate, das mit einem ersten Ausgang 304 der Pegelumsetzer 200 verbunden ist, um jeweilige erste Ausgangssignale VOUT1, VOUT2, VOUT3, VOUT4 auszugeben. Jeder der Pegelumsetzer 200 weist auch einen ersten NMOS-Transistor 230 auf, der einen Drain umfasst, der mit einem Drain des ersten PMOS-Transistors 220 verbunden ist, und ein Gate, das mit den Eingängen 202 der Pegelumsetzer 200a, 200b über Wechselrichter 210 und 212 verbunden ist.
Die Pegelumsetzer 200 weisen weiter jeweils einen zweiten PMOS-Transistor 222 auf, der eine Source, die mit dem zweiten Netz VCC verbunden ist, und ein Gate, das mit einem Drain des ersten PMOS-Transistors 220 und einem zweiten Ausgang 205 der Pegelumsetzer verbunden ist, der komplementäre Ausgangssignale VOUT1_bar, VOUT2_bar, VOUT3_bar, VOUT4_bar ausgibt, umfasst. Zweite NMOS-Transistoren 232 weisen jeweils einen Drain, der mit einem Drain des zweiten PMOS-Transistors 222 verbunden ist, und ein Gate, das mit den Pegelumsetzereingangsklemmen 202 über den ersten Wechselrichter 210 verbunden ist, auf. Die Sources der ersten und zweiten NMOS-Transistoren 230, 232 sind jeweils mit der Schaltungsmasseklemme in Antwort auf das Freigabesignal EN verbunden, das von der Freigabeschaltung 100 empfangen wird, und fungieren daher als Freigabeknoten 240 der Pegelumsetzer 200.
Die Freigabeschaltung 100 des veranschaulichten beispielhaften Vierbitpegelumsetzers umfasst einen Freigabesignalwechselrichter 110, der den in 3 gezeigten CMOS-Freigabesignalwechselrichter 110 umfassen kann. Der Freigabesignalwechselrichter 110 empfängt das Freigabesignal EN und gibt das umgekehrte Freigabesignal EN_bar aus. Der Freigabesignalwechselrichter 110 arbeitet in der ersten Leistungsdomäne PD1 (d.h. ist mit dem VDD-Netz verbunden).
Die Freigabeschaltung 100 umfasst weiter eine Mehrzahl von ersten und zweiten Steuerungstransistoren 250, 252, die jeweils das Ausgangs-EN_bar des Freigabesignalwechselrichters 110 empfangen. Im veranschaulichten Beispiel weist jeder der Pegelumsetzer 200 die ersten und zweiten Steuerungstransistoren 250, 252 zwischen den jeweiligen ersten und zweiten NMOS-Transistoren 230, 232 (d.h. den Freigabeknoten 240) und der Masseklemme verbunden auf. Daher ist bei jedem der Mehrzahl von ersten Steuerungstransistoren 250 seine Source mit der Masseklemme verbunden, sein Drain mit dem ersten NMOS-Transistor 230 eines jeweiligen der Pegelumsetzer 200 verbunden und sein Gate mit dem Ausgang des Freigabesignalwechselrichters 110 verbunden, um das umgekehrte Freigabesignal EN_bar zu empfangen. Ähnlich ist bei jedem der Mehrzahl von zweiten Steuerungstransistoren 252 seine Source mit der Masseklemme verbunden, sein Drain mit dem zweiten NMOS-Transistor 232 eines jeweiligen der Pegelumsetzer 200 verbunden und sein Gate mit dem Ausgang des Freigabesignalwechselrichters 110 verbunden, um das umgekehrte Freigabesignal EN_bar zu empfangen.
Die Freigabeschaltung 100 umfasst weiter einen dritten Steuerungstransistor 254, dessen Source mit der VDD-Netzklemme verbunden ist, während sein Drain mit dem jeweiligen zweiten Wechselrichter 212 von jedem der Mehrzahl von Pegelumsetzern 200 verbunden ist. Das Gate des dritten Steuerungstransistors 254 ist verbunden, um das umgekehrte Freigabesignal EN_bar zu empfangen. Im veranschaulichten Beispiel sind sowohl die ersten als auch zweiten Steuerungstransistoren 250, 252 der Freigabeschaltung 100 NMOS-Transistoren und der dritte Steuerungstransistor 254 der Freigabeschaltung 100 ist ein PMOS-Transistor.
Daher ist jeder der ersten und zweiten Steuerungstransistoren 250, 252 dazu eingerichtet, selektiv die Freigabeknoten 240 des entsprechenden Pegelumsetzers 200 mit der Masseklemme in Antwort auf das Freigabesignal EN_bar zu verbinden. Der dritte Steuerungstransistor 254 ist dazu eingerichtet, die VDD-Netzklemme mit dem jeweiligen zweiten Wechselrichter 212 von jedem der Mehrzahl von Pegelumsetzer 200 in Antwort auf das Freigabesignal EN_bar zu verbinden.
In den veranschaulichten Beispielen kann die Zahl von Transistoren, die benötigt werden, um die Freigabeschaltung 100 zu implementieren, gemäß $(nbit * 2) + 3$
ermittelt werden, wo nbit eine Zahl von Pegelumsetzern des Mehrbitpegelumsetzers ist und wo nbit eine ganze Zahl >=2 ist.
Wieder in Bezug auf 2 ist ein Beispiel eines Zweibitpegelumsetzers veranschaulicht. Daher ist in der in 2 gezeigten Ausführungsform nbit = 2.
Dementsprechend weist die Freigabeschaltung 100 des veranschaulichten Zweibitpegelumsetzers insgesamt sieben Transistoren auf: Transistoren 212 und 214 des Freigabesignalwechselrichters 110; den dritten Steuerungstransistor 254; die ersten und zweiten Steuerungstransistoren 250, 252 entsprechend dem ersten Pegelumsetzer 200a; und die ersten und zweiten Steuerungstransistoren 250, 252 entsprechend dem zweiten Pegelumsetzer 200b.
4 veranschaulicht ein Beispiel eines Vierbitpegelumsetzers, wo nbit = 4. Die Freigabeschaltung 100 des veranschaulichten Vierbitpegelumsetzers weist insgesamt 11 Transistoren auf: Transistoren 212 und 214 des Freigabesignalwechselrichters 110; den dritten Steuerungstransistor 254; die ersten und zweiten Steuerungstransistoren 250, 252 entsprechend dem ersten Pegelumsetzer 200a; die ersten und zweiten Steuerungstransistoren 250, 252 entsprechend dem zweiten Pegelumsetzer 200b; die ersten und zweiten Steuerungstransistoren 250, 252 entsprechend dem dritten Pegelumsetzer 200c; und die ersten und zweiten Steuerungstransistoren 250, 252 entsprechend dem vierten Pegelumsetzer 200d.
Manche bekannte Mehrbitpegelumsetzer können eine vollständig getrennte Freigabeschaltung für jedes Bit des Pegelumsetzers benötigen. Im Gegensatz „teilen“ sich hierin offenbarte Ausführungsformen manche Komponenten der Freigabeschaltung 100 unter jedem Bit des Pegelumsetzers. Beispielweise sind der Freigabesignalwechselrichter 110 und der dritte Steuerungstransistor 254 mit jedem Bit des Pegelumsetzers verbunden, was die Zahl von Komponenten reduziert, die benötigt werden, um die Freigabeschaltung 100 und damit den Pegelumsetzer 10 selbst zu implementieren. Dementsprechend kann die Reduktion an Transistoren verglichen mit vorigen Pegelumsetzern gemäß $(nbit * 5) - [nbit * 2) + 3]$
bestimmt werden, wo nbit eine Zahl von Pegelumsetzern des Mehrbitpegelumsetzers ist und wo nbit eine ganze Zahl >=2 ist.
Zum Beispiel ist für den in 2 gezeigten Zweibitpegelumsetzer die Zahl von Freigabetransistoren von 10 auf 7 reduziert, verglichen mit vorigen Pegelumsetzeranordnungen. Für einen Dreibitpegelumsetzer kann die Zahl von Freigabetransistoren von 15 auf 9 reduziert werden und für den in 4 gezeigten Vierbitpegelumsetzer wird die Zahl von Freigabetransistoren von 20 auf 11 reduziert. Daher werden durch das Teilen von Freigabelogikkomponenten signifikante Flächen- und Leistungsersparnisse gemäß Aspekten der vorliegenden Offenbarung erzielt.
5 veranschaulicht ein Beispiel eines System-auf-einem-Chip (SOC) Systems 300, das eine Mehrzahl von Mehrbitpegelumsetzern 200 in Übereinstimmung mit Aspekten der Offenbarung einsetzt. Das SOC-System 300 umfasst einen Datenbus 310, der in der ersten Leistungsdomäne PD1 arbeitet, wie auch ein Bauelement 320, das Logikschaltungen 322 umfasst, die in der zweiten Leistungsdomäne PD2 arbeiten. Der Datenbus 310 umfasst eine Mehrzahl von Datenleitungen 312, die mit jeweiligen der Signaleingangsklemmen 202 der Mehrbitpegelumsetzer 200 verbunden sind. Datensignale vom Datenbus 310 werden an die Signaleingangsklemmen 202 von jedem der Mehrbitpegelumsetzer 200 ausgegeben, die arbeiten, um die Datensignale in Antwort auf das Freigabesignal EN, das durch die Freigabeschaltung 100 empfangen wird, von der ersten Leistungsdomäne PD1 zur zweiten Leistungsdomäne PD2 umzusetzen. Wie bei den zuvor besprochenen Ausführungsformen „teilen“ sich die in 5 gezeigten Freigabeschaltungen 100 Komponenten wie die Freigabesignalwechselrichter 110, die mit den Pegelumsetzern 200 verbunden sind. Dies erleichtert Implementierung der Mehrbitpegelumsetzer 200 (enthaltend die Freigabeschaltungen 100) unter Verwendung weniger Komponenten.
6 ist ein Prozessablaufdiagramm, das Aspekte eines beispielhaften Pegelumsetzungsverfahrens 350 in Übereinstimmung mit offenbarten Ausführungsformen veranschaulicht. In Bezug auf 6 in Verbindung mit dem in 1-4 veranschaulichten Mehrbitpegelumsetzern ist eine Mehrzahl von Pegelumsetzern, wie die Pegelumsetzer 200, in einem Betrieb 352 bereitgestellt. In einem Betrieb 354 wird ein jeweiliges Eingangssignal in einer ersten Spannungsdomäne PD1 durch jeden der Mehrzahl von Pegelumsetzern 200 bei zum Beispiel der Signaleingangsklemme 202 empfangen. In Betrieb 356 wird ein Freigabesignal EN empfangen, wie bei der Freigabesignaleingangsklemme 102 der Freigabeschaltung 100. In Betrieb 358 wird das Freigabesignal EN durch den Freigabesignalwechselrichter 110 umgekehrt, was im umgekehrten Freigabesignal EN_bar resultiert, das durch den Wechselrichter 110 ausgegeben wird. Das umgekehrte Freigabesignal EN_bar wird in Betrieb 360 an jeden der Mehrzahl von Pegelumsetzern 200 ausgegeben. Insbesondere wird das umgekehrte Freigabesignal EN_bar in den in Übereinstimmung mit 1-4 besprochenen Beispielen durch erste, zweite und dritte Transistoren 250, 252 und 253 empfangen. Jeder der Pegelumsetzer 200 weist die ersten und zweiten Steuerungstransistoren 250, 252 zwischen den jeweiligen zweiten und ersten Ausgangsanschlüssen 205, 204 (über die ersten und zweiten NMOS-Transistoren 230, 232) und die Masseklemme verbunden auf. Die Gates von jedem der ersten und zweiten Transistoren 250, 252 sind mit dem Ausgang des Freigabesignalwechselrichters 110 verbunden, um das umgekehrte Freigabesignal EN_bar zu empfangen. Der dritte Steuerungstransistor 254 ist zwischen der VDD-Netzklemme und jedem eines jeweiligen Wechselrichters 212 von jedem Pegelumsetzer 200 verbunden. Das Gate des dritten Steuerungstransistors 254 empfängt das umgekehrte Freigabesignal EN_bar.
Bei Betrieb 362 ist ein Ausgangssignal VOUT bei einer ersten Ausgangsanschluss 204 von jedem der Pegelumsetzer 200 entsprechend dem jeweiligen Eingangssignal VIN in einer zweiten Spannungsdomäne PD2, die höher als die erste Domäne PD1 ist, in Antwort auf das umgekehrte Freigabesignal EN_bar bereitgestellt.
Offenbarte Ausführungsformen stellen daher eine Freigabeschaltung 100 für einen Mehrbitpegelumsetzer 200 bereit, der aus weniger Transistoren besteht, als für vorige Pegelumsetzer benötigt wurde. Manche Beispiele offenbaren einen Mehrbitpegelumsetzer, der eine Mehrzahl von Pegelumsetzern aufweist, von denen jeder dazu eingerichtet ist, ein Eingangssignal in einer ersten Spannungsdomäne zu empfangen und ein entsprechendes Ausgangssignal in einer zweiten Spannungsdomäne bereitzustellen. Die Pegelumsetzer weisen jeweils einen Freigabeknoten auf. Eine Freigabeschaltung umfasst eine Ausgangsanschluss, die mit dem Freigabeknoten von jedem der Mehrzahl von Pegelumsetzern verbunden ist, und jeder der Mehrzahl von Pegelumsetzern ist dazu eingerichtet, die entsprechenden Ausgangssignale in Antwort auf ein Freigabesignal, das von der Freigabeschaltung empfangen wird, auszugeben.
In Übereinstimmung mit weiteren Aspekten umfasst eine Pegelumsetzerfreigabeschaltung einen Wechselrichter, der dazu eingerichtet ist, eine erste Versorgungsspannung zu empfangen, und weist Eingangs- und Ausgangsanschlüssn auf. Die Pegelumsetzerfreigabeschaltung umfasst weiter eine Mehrzahl von ersten Steuerungstransistoren, von denen jeder eine Source, die mit einer Masseklemme verbunden ist, ein Gate, das mit der Ausgangsanschluss des Wechselrichters verbunden ist, und einen Drain, der mit einem jeweiligen der Mehrzahl von Pegelumsetzern verbunden ist, aufweist. Eine Mehrzahl von zweiten Steuerungstransistoren weisen jeweils eine Source, die mit einer Masseklemme verbunden ist, ein Gate, das mit der Ausgangsanschluss des Wechselrichters verbunden ist, und einen Drain, der mit dem jeweiligen der Mehrzahl von Pegelumsetzern verbunden ist, auf. Ein dritter Steuerungstransistor weist eine Source auf, die dazu eingerichtet ist, eine zweite Versorgungsspannung zu empfangen, die höher als die erste Versorgungsspannung ist, ein Gate, das mit der Ausgangsanschluss des Wechselrichters verbunden ist, und einen Drain, der mit jedem der Mehrzahl von Pegelumsetzern verbunden ist, auf.
In Übereinstimmung mit noch weiteren Aspekten umfasst ein Pegelumsetzungsverfahren, eine Mehrzahl von Pegelumsetzern bereitzustellen. Ein jeweiliges Eingangssignal in einer ersten Spannungsdomäne wird durch jeden der Mehrzahl von Pegelumsetzern empfangen. Ein Freigabesignal wird empfangen und umgekehrt. Das umgekehrte Freigabesignal wird an jeden der Mehrzahl von Pegelumsetzern ausgegeben. Ein Ausgangssignal, das dem jeweiligen Eingangssignal entspricht, wird bei einer ersten Ausgangsanschluss von jedem der Pegelumsetzer in einer zweiten Spannungsdomäne, die höher als die erste Leistungsdomäne ist, in Antwort auf das umgekehrte Freigabesignal bereitgestellt.
Die Offenbarung umreißt unterschiedliche Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgebrachten Ausführungsformen verwenden können. Fachkundige sollten auch verstehen, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Änderungen, Ersetzungen und Abweichungen hierin vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 62753545 [0001]

Claims

Mehrbitpegelumsetzer, umfassend: eine Mehrzahl von Pegelumsetzern, wobei jeder dazu eingerichtet ist, ein Eingangssignal in einer ersten Spannungsdomäne zu empfangen und ein entsprechendes Ausgangssignal in einer zweiten Spannungsdomäne bereitzustellen, wobei jeder der Mehrzahl von Pegelumsetzern einen Freigabeknoten umfasst; und eine Freigabeschaltung, die einen Ausgangsanschluss aufweist, der mit dem Freigabeknoten von jedem der Mehrzahl von Pegelumsetzern verbunden ist; wobei jeder der Mehrzahl von Pegelumsetzern dazu eingerichtet ist, das entsprechende Ausgangssignal in Antwort auf ein Freigabesignal, das durch die Freigabeschaltung empfangen wird, auszugeben.
Mehrbitpegelumsetzer nach Anspruch 1, wobei die Freigabeschaltung einen ersten Netzanschluss umfasst, der dazu eingerichtet ist, eine erste Spannung in der ersten Leistungsdomäne zu empfangen, und wobei die Mehrzahl von Pegelumsetzern jeweils einen zweiten Netzanschluss enthalten, die dazu eingerichtet ist, eine zweite Spannung in der zweiten Spannungsdomäne zu empfangen.
Mehrbitpegelumsetzer nach Anspruch 2, wobei die Freigabeschaltung einen Freigabesignalwechselrichter umfasst, der dazu eingerichtet ist, das Freigabesignal zu empfangen, und einen Ausgang, der dazu eingerichtet ist, ein komplementäres Signal des Freigabesignals bereitzustellen, wobei der Freigabesignalwechselrichter mit dem ersten Netzanschluss verbunden ist.
Mehrbitpegelumsetzer nach einem der vorangehenden Ansprüche, weiter umfassend: einen Datenbus, der eine Mehrzahl von Datenleitungen aufweist, wobei jede der Datenleitungen verbunden ist, um das Eingangssignal in der ersten Spannungsdomäne an einen jeweiligen der Mehrzahl von Pegelumsetzern bereitzustellen; und eine Logikschaltung, die dazu eingerichtet ist, die Ausgangssignale in der zweiten Spannungsdomäne von der Mehrzahl von Pegelumsetzern zu empfangen.
Mehrbitpegelumsetzer nach Anspruch 3, wobei jeder der Pegelumsetzer umfasst: einen Wechselrichter, der mit dem ersten Netzanschluss verbunden ist, wobei der Wechselrichter einen Eingang aufweist, der mit einem Eingang des Pegelumsetzers verbunden ist; einen ersten PMOS-Transistor, der eine Source, die mit dem zweiten Netzanschluss verbunden ist, und ein Gate, das mit einem ersten Ausgang des Pegelumsetzers verbunden ist, umfasst; einen zweiten Wechselrichter, der einen Eingang aufweist, der mit einem Ausgang des ersten Wechselrichters verbunden ist; einen ersten NMOS-Transistor, der einen Drain, der mit einem Drain des ersten PMOS-Transistors verbunden ist, und ein Gate, das mit einem Ausgang des zweiten Wechselrichters verbunden ist, umfasst, wobei der Freigabeknoten des Pegelumsetzers eine Source des ersten NMOS-Transistors umfasst; einen zweiten PMOS-Transistor, der eine Source, die mit dem zweiten Netzanschluss verbunden ist, und ein Gate, das mit einem Drain des ersten PMOS-Transistors und einem zweiten Ausgang des Pegelumsetzers verbunden ist, umfasst; und einen zweiten NMOS-Transistor, der einen Drain, der mit einem Drain des zweiten PMOS-Transistors verbunden ist, und ein Gate, das mit dem Ausgang des ersten Wechselrichters verbunden ist, umfasst, wobei der Freigabeknoten des Pegelumsetzers eine Source des zweiten NMOS-Transistors umfasst; wobei der erste Ausgang des Pegelumsetzers dazu eingerichtet ist, das entsprechende Ausgangssignal in der zweiten Spannungsdomäne bereitzustellen und der zweite Ausgang des Pegelumsetzers dazu eingerichtet ist, ein komplementäres Ausgangssignal in der zweiten Spannungsdomäne bereitzustellen.
Mehrbitpegelumsetzer nach Anspruch 5, wobei die Freigabeschaltung umfasst: eine Mehrzahl von ersten Steuerungstransistoren, wobei jeder der ersten Steuerungstransistoren eine Source, die mit dem Massenanschluss verbunden ist, einen Drain, der mit dem ersten NMOS-Transistor eines jeweiligen der Pegelumsetzer verbunden ist, und ein Gate, das mit dem Ausgang des Freigabesignalwechselrichters verbunden ist, aufweist; und eine Mehrzahl von zweiten Steuerungstransistoren, wobei jeder der zweiten Steuerungstransistoren eine Source, die mit dem Massenanschluss verbunden ist, einen Drain, der mit dem zweiten NMOS-Transistor eines jeweiligen der Pegelumsetzer verbunden ist, und ein Gate, das mit dem Ausgang des Freigabesignalwechselrichters verbunden ist, aufweist.
Mehrbitpegelumsetzer nach Anspruch 6, wobei die Freigabeschaltung einen dritten Steuerungstransistor umfasst, der eine Source, die mit dem ersten Netzanschluss verbunden ist, einen Drain, der mit dem zweiten Wechselrichter von jedem der Mehrzahl von Pegelumsetzern verbunden ist, und ein Gate, das mit dem Ausgang des Freigabesignalwechselrichters verbunden ist, umfasst.
Mehrbitpegelumsetzer nach Anspruch 7, wobei jeder der ersten und zweiten Steuerungstransistoren dazu eingerichtet ist, den Freigabeknoten des entsprechenden Pegelumsetzers in Antwort auf das Freigabesignal mit dem Massenanschluss zu verbinden.
Mehrbitpegelumsetzer nach Anspruch 7 oder 8, wobei der dritte Steuerungstransistor dazu eingerichtet ist, dem zweiten Netzanschluss in Antwort auf das Freigabesignal mit jedem der zweiten Wechselrichter der Mehrzahl von Pegelumsetzern zu verbinden.
Mehrbitpegelumsetzer nach einem der Ansprüche 7 bis 9, wobei die Freigabeschaltung eine Zahl von Transistoren umfasst, die gemäß (nbit*2)+3 bestimmt ist, wo nbit eine Zahl von Pegelumsetzern der Mehrzahl von Pegelumsetzern ist und wobei nbit eine ganze Zahl >=2 ist.
Mehrbitpegelumsetzer nach einem der vorangehenden Ansprüche, weiter umfassend einen Datenbus, der eine Mehrzahl von Datenleitungen aufweist, wobei jeder der Mehrzahl von Pegelumsetzern mit einer jeweiligen der Mehrzahl von Datenleitungen verbunden und dazu eingerichtet ist, das Eingangssignal in der ersten Spannungsdomäne von der jeweiligen Datenleitung zu empfangen.
Pegelumsetzerfreigabeschaltung, umfassend: einen Wechselrichter, der dazu eingerichtet ist, eine erste Versorgungsspannung zu empfangen und der einen Eingangsanschluss und einen Ausgangsanschluss aufweist; eine Mehrzahl von ersten Steuerungstransistoren, wobei jeder der ersten Steuerungstransistoren eine Source, die mit einer Masseklemme verbunden ist, ein Gate, das mit dem Ausgangsanschluss des Wechselrichters verbunden ist, und einen Drain, der mit einem jeweiligen einer Mehrzahl von Pegelumsetzern verbunden ist, aufweist; eine Mehrzahl von zweiten Steuerungstransistoren, wobei jeder der zweiten Steuerungstransistoren eine Source, die mit dem Masseanschluss verbunden ist, ein Gate, das mit dem Ausgangsanschluss des Wechselrichters verbunden ist, und einen Drain, der mit dem jeweiligen der Mehrzahl von Pegelumsetzern verbunden ist, aufweist; und einen dritten Steuerungstransistor, der eine Source, die dazu eingerichtet ist, die erste Versorgungsspannung zu empfangen, ein Gate, das mit der Ausgangsanschluss des Wechselrichters verbunden ist, und einen Drain, der mit einem Wechselrichter von jedem der Mehrzahl von Pegelumsetzern verbunden ist, aufweist.
Pegelumsetzerfreigabeschaltung nach Anspruch 12, wobei der Wechselrichter umfasst: einen PMOS-Transistor, der eine Source, die mit dem ersten Netzanschluss verbunden ist, einen Drain, der mit einem Freigabeanschluss von jedem der Mehrzahl von Pegelumsetzern verbunden ist, und ein Gate, das verbunden ist, um ein Freigabesignal zu empfangen, aufweist; einen NMOS-Transistor, der einen Drain, der mit dem Freigabeanschluss von jedem der Mehrzahl von Pegelumsetzern verbunden ist, eine Source, die mit einem Masseanschluss verbunden ist, und ein Gate, das verbunden ist, um das Freigabesignal zu empfangen, aufweist.
Pegelumsetzerfreigabeschaltung nach Anspruch 12 oder 13, umfassend eine Zahl von Transistoren, die gemäß (nbit*5)-[(nbit*2)+3] bestimmt ist, wo nbit eine Zahl von Pegelumsetzern ist, die mit dem dritten Steuerungstransistor verbindbar ist und wobei nbit eine ganze Zahl >=2 ist.
Pegelumsetzerfreigabeschaltung nach einem der Ansprüche 12 bis 14, wobei jeder der ersten und zweiten Steuerungstransistoren ein NMOS-Transistor ist.
Pegelumsetzerfreigabeschaltung nach einem der Ansprüche 12 bis 15, wobei der dritte Steuerungstransistor ein PMOS-Transistor ist.
Verfahren umfassend: Bereitstellen einer Mehrzahl von Pegelumsetzern; Empfangen eines jeweiligen Eingangssignals in einer ersten Spannungsdomäne durch jeden der Mehrzahl von Pegelumsetzern; Empfangen eines Freigabesignals; Invertieren des empfangenen Freigabesignals; und Ausgeben des invertieren Freigabesignals an jeden der Mehrzahl von Pegelumsetzern; Bereitstellen eines Ausgangssignals in einer zweiten Spannungsdomäne, die höher als die erste Leistungsdomäne ist, bei einem ersten Ausgangsanschluss von jedem der Pegelumsetzer, entsprechend dem jeweiligen Eingangssignal in Antwort auf das invertierte Freigabesignal.
Verfahren nach Anspruch 17, weiter umfassend: Invertieren jedes der jeweiligen Eingangssignale in der ersten Domäne in Antwort auf das invertierte Freigabesignal; und Bereitstellen eines komplementären Ausgangssignals bei einem zweiten Ausgangsanschluss von jedem der Pegelumsetzer entsprechend dem jeweiligen invertierten Eingangssignal in der zweiten Spannungsdomäne in Antwort auf das invertierte Freigabesignal.
Verfahren nach Anspruch 18, wobei jeder der Mehrzahl von Pegelumsetzern einen Wechselrichter umfasst; und umfassend: Bereitstellen eines Steuerungstransistors, der zwischen einem Netzanschluss in der ersten Leistungsdomäne und jedem der Wechselrichter verbunden ist, wobei der Steuerungstransistor ein Gate aufweist, das dazu eingerichtet ist, das invertierte Freigabesignal zu empfangen; wobei das Invertieren jedes der jeweiligen Eingangssignale in der ersten Domäne in Antwort auf das invertierte Freigabesignal ein Verbinden jedes der Wechselrichter mit dem Netzanschluss in der ersten Leistungsdomäne in Antwort auf das Empfangen des invertierten Freigabesignals beim Gate des Steuerungstransistors umfasst.
Verfahren nach Anspruch 18 oder 19, weiter umfassend: Bereitstellen einer Mehrzahl von ersten Steuerungstransistoren, wobei jeder der Mehrzahl von Pegelumsetzern einen der ersten Steuerungstransistoren zwischen dem ersten Ausgangsanschluss und einem Massenanschluss verbunden aufweist und jeder der ersten Steuerungstransistoren ein Gate aufweist, das dazu eingerichtet ist, das invertierte Freigabesignal zu empfangen; und Bereitstellen einer Mehrzahl von zweiten Steuerungstransistoren, wobei jeder der Mehrzahl von Pegelumsetzern einen der zweiten Steuerungstransistoren zwischen dem zweiten Ausgangsanschluss und dem Masseanschluss verbunden aufweist und jeder der zweiten Steuerungstransistoren ein Gate aufweist, das dazu eingerichtet ist, das invertierte Freigabesignal zu empfangen; wobei das Bereitstellen des Ausgangssignals an dem ersten Ausgangsanschluss und das Bereitstellen des komplementären Ausgangssignals an dem zweiten Ausgangsanschluss von jedem der Pegelumsetzer ein Verbinden des ersten oder zweiten Ausgangsanschlusses mit dem Masseanschluss in Antwort auf das Empfangen des invertierten Freigabesignals bei den Gates der ersten und zweiten Steuerungstransistoren umfasst.