KR101020298B1 - 레벨 시프터 및 반도체 메모리 장치 - Google Patents

레벨 시프터 및 반도체 메모리 장치 Download PDF

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Abstract

레벨 시프터는 제1 레벨과 접지전압 사이를 스윙하는 입력신호를 입력받아, 제2 레벨과 상기 접지전압 사이를 스윙하는 신호를 생성하는 스윙폭 변환부 및 액티브모드에서 인에이블되는 인에이블신호에 응답하여 상기 스윙폭 변환부에 전원공급여부를 제어하는 전원공급제어부를 포함한다.
레벨시프터, 누설전류

Description

레벨 시프터 및 반도체 메모리 장치{LEVEL SHIFTER AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는 누설전류를 감소시킬 수 있는 레벨 시프터에 관한 것이다.
일반적으로 레벨 시프터는 서로 다른 전원전압을 사용하는 회로 사이의 인터페이스 역할을 한다. 예를 들어, 반도체 메모리 장치의 워드라인 드라이버(word line driver)는 외부에서 공급되는 외부전압(VDD)보다 높은 레벨의 고전압(VPP)을사용하게 되는데, 워드라인 드라이버를 구동하기 위한 신호는 외부전압(VDD)과 접지전압(VSS) 사이로 스윙(swing)을 하는 반면에 워드라인 드라이버는 고전압(VPP)과 접지전압(VSS)사이로 스윙을 필요로 한다. 그러므로 두 회로 사이에 레벨 시프팅(level shifting) 없이 곧바로 연결할 경우, 고전압(VPP)을 전원전압으로 사용하는 회로에서 누설전류가 흐를 수 있기 때문에 반드시 레벨 쉬프터를 사용하여 두 회로를 연결하게 된다.
도 1 은 종래의 기술에 따른 레벨 시프터의 회로도이다.
도시된 바와 같이, 종래의 레벨시프터 회로는 상대적으로 낮은 레벨(V1)을 갖는 입력신호(IN)를 입력받아, 상대적으로 높은 레벨(V2)로 레벨 시프팅된 출력신호(OUT)를 출력한다. 이하, 레벨 시프팅 동작을 좀 더 구체적으로 살펴본다.
우선, 입력신호(IN)가 레벨(V1)에서 접지전압(VSS)으로 천이하는 경우를 살펴본다. 입력신호(IN)가 레벨(V1)인 상태에서 NMOS 트랜지스터(N10) 및 PMOS 트랜지스터(P12)가 턴온되므로 출력신호(OUT)는 레벨(V2)가 된다. 이와 같은 상태에서, 입력신호(IN)가 접지전압(VSS)으로 천이하면 NMOS 트랜지스터(N12)가 턴온되는데 이때, PMOS 트랜지스터(P12)의 턴온상태는 PMOS 트랜지스터(P10)가 턴온되어 풀업구동을 할 때까지 유지된다. 즉, 입력신호(IN)가 레벨(V1)에서 접지전압(VSS)으로 천이할 때 NMOS 트랜지스터(N12)와 PMOS 트랜지스터(P12)가 동시에 턴온되는 상태가 일정 구간만큼 발생된다. 따라서, NMOS 트랜지스터(N12)의 사이즈를 크게 조절하여 PMOS 트랜지스터(P10)의 턴오프 속도를 증가시키고 있다.
다음으로, 입력신호(IN)가 접지전압(VSS)에서 레벨(V1)으로 천이하는 경우를 살펴본다. 입력신호(IN)가 접지전압(VSS)인 상태에서 NMOS 트랜지스터(N12) 및 PMOS 트랜지스터(P10)가 턴온되므로 출력신호(OUT)는 접지전압(VSS)과 동일한 레벨이 된다. 이와 같은 상태에서, 입력신호(IN)가 레벨(V1)으로 천이하면 NMOS 트랜지스터(N10)가 턴온되는데 이때, PMOS 트랜지스터(P10)의 턴온상태는 PMOS 트랜지스터(P12)가 턴온되어 풀업 구동을 할 때까지 유지된다. 즉, 입력신호(IN)가 접지전압(VSS)에서 레벨(V1)으로 천이할 때 NMOS 트랜지스터(N10)와 PMOS 트랜지스 터(P10)가 동시에 턴온되는 상태가 일정 구간만큼 발생된다. 따라서, NMOS 트랜지스터(N10)의 사이즈를 크게 조절하여 PMOS 트랜지스터(P12)의 턴오프 속도를 증가시키고 있다.
그런데, 이상 설명한 종래의 레벨시프터는 액티브모드와 스텐바이모드에 관계없이 항상 구동되므로, 레벨시프터의 동작이 필요하지 않은 경우에도 누설전류가 지속적으로 발생한다.
따라서, 본 발명은 스텐바이 상태에서 공급되는 전원을 차단하거나 내부노드의 레벨을 제어하여 스텐바이 상태에서 발생하는 누설전류를 감소시킬 수 있도록 한 레벨 시프터를 개시한다.
이를 위해 본 발명은 제1 레벨과 접지전압 사이를 스윙하는 입력신호를 입력받아, 제2 레벨과 상기 접지전압 사이를 스윙하는 신호를 생성하는 스윙폭 변환부; 및 액티브모드에서 인에이블되는 인에이블신호에 응답하여 상기 스윙폭 변환부에 전원공급여부를 제어하는 전원공급제어부를 포함하는 레벨 시프터를 제공한다.
또한, 본 발명은 제1 레벨과 접지전압 사이를 스윙하는 입력신호를 입력받아, 제2 레벨과 상기 접지전압 사이를 스윙하는 신호를 생성하는 스윙폭 변환부; 및 액티브모드에서 인에이블되는 인에이블신호에 응답하여 상기 스윙폭 변환부의 내부노드의 레벨을 제어하는 전압설정부를 포함하는 레벨 시프터를 제공한다.
또한, 본 발명은 액티브모드에서 인에이블되는 인에이블신호와 스텐바이모드에서 인에이블되는 반전인에이블신호를 생성하는 인에이블신호 생성부; 상기 반전인에이블신호에 응답하여 전원공급여부가 제어되어, 제1 입력신호를 레벨 시프팅하여 제1 출력신호를 생성하는 제1 레벨시프터; 및 상기 인에이블신호에 응답하여 내부노드의 레벨이 제어되어, 제2 입력신호를 레벨 시프팅하여 제2 출력신호를 생성하는 제2 레벨시프터를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명의 일 실시예에 의한 레벨 시프터의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예의 레벨 시프터는 제1 레벨(V1)과 접지전압(VSS) 사이를 스윙하는 입력신호(IN)를 입력받아, 제2 레벨(V2)과 접지전압(VSS) 사이를 스윙하는 노드(nd12)의 신호를 생성하는 스윙폭 변환부(10)와, 액티브모드에서 로우레벨로 인에이블되는 반전인에이블신호(ENB)에 응답하여 스윙폭 변환부(10)에 제2 레벨(V2)의 전원 및 접지전압(VSS)의 공급여부를 제어하는 전원공급제어부(12)와, 제2 레벨(V2)의 전원을 공급받아 구동되어 노드(nd12)의 신호를 래치하여 출력신호(OUT)를 생성하는 래치부(14)로 구성된다.
스윙폭 변환부(10)는 노드(nd10)와 노드(nd11) 사이에 연결되어, 노드(nd12)의 신호에 응답하여 턴온되어 노드(nd11)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P10)와, 노드(nd10)와 노드(nd12) 사이에 연결되어, 노드(nd11)의 신호에 응답하여 턴온되어 노드(nd12)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P11)와, 노드(nd11)와 노드(nd13) 사이에 연결되어, 입력신호(IN)에 응답하여 턴온되어 노드(nd11)를 풀다운 구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N10)와, 노드(nd12)와 노드(nd13) 사이에 연결되어, 입력신호(IN)의 반전신호에 응답하여 노드(nd12)를 풀다운 구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N11)로 구성된다. 여기서, 입력신호(IN)를 반전시키는 인버터(IV10)는 제1 레 벨(V1)의 전원을 공급받아 구동된다. 여기서, NMOS 트랜지스터(N10) 및 NMOS 트랜지스터(N11)는 낮은 레벨의 입력신호(IN)에도 동작할 수 있도록 낮은 레벨의 문턱전압을 갖는 MOS 트랜지스터로 구현되는 것이 바람직하다.
전원공급제어부(12)는 액티브모드에서 로우레벨로 인가되는 반전인에이블신호(ENB)를 입력받아 턴온되어 제2 레벨(V2)의 전원을 노드(nd10)에 공급하는 PMOS 트랜지스터(P12)와, 액티브모드에서 하이레벨로 인가되는 인버터(IV11)의 출력신호를 입력받아 턴온되어 노드(nd13)에 접지전압(VSS)을 공급하는 NMOS 트랜지스터(N12)로 구성된다. 여기서, 반전인에이블신호(ENB)는 액티브모드에서는 접지전압(VSS)의 레벨이고, 스텐바이모드에서는 제2 레벨(V2)인 신호이다. 또한, 인버터(IV11)는 제2 레벨(V2)의 전원을 공급받아 구동된다.
이와 같이 구성된 레벨 시프터의 동작을 액티브모드와 스텐바이모드로 나누어 설명하면 다음과 같다.
우선, 액티브모드에서 반전인에이블신호(ENB)는 로우레벨이므로, PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)가 모두 턴온되어 스윙폭 변환부(10)는 제2 레벨(V2)의 전원 및 접지전압(VSS)을 공급받는다. 따라서, 스윙폭 변환부(10)는 제1 레벨(V1)과 접지전압(VSS) 사이를 스윙하는 입력신호(IN)를 입력받아, 제2 레벨(V2)과 접지전압(VSS) 사이를 스윙하는 노드(nd12)의 신호를 생성한다.
한편, 스텐바이모드에서는 반전인에이블신호(ENB)가 하이레벨이므로, PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)가 모두 턴오프된다. 따라서, 스윙폭 변환부(10)에 제2 레벨(V2)의 전원 및 접지전압(VSS)이 공급되는 것이 차단되어, 낮 은 문턱전압을 갖는 MOS 트랜지스터로 구현된 NMOS 트랜지스터(N10) 및 NMOS 트랜지스터(N11)를 통해 누설전류가 발생되는 것이 차단된다.
도 3 은 본 발명의 다른 실시예에 의한 레벨 시프터의 회로도이다.
도 3에 도시된 바와 같이, 본 실시예의 레벨 시프터는 본 실시예의 레벨 시프터는 제1 레벨(V1)과 접지전압(VSS) 사이를 스윙하는 입력신호(IN)를 입력받아, 제2 레벨(V2)과 접지전압(VSS) 사이를 스윙하는 노드(nd22)의 신호를 생성하는 스윙폭 변환부(20)와, 액티브모드에서 하이레벨로 인에이블되는 인에이블신호(EN)에 응답하여 스윙폭 변환부(20)의 내부노드들(nd21, nd23)을 제2 레벨(V2)로 설정하는 전압설정부(21)와, 입력신호(IN)에 응답하여 턴온되어 노드(nd20)를 풀다운 구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N22)와, 입력신호(IN)의 반전신호에 응답하여 턴온되어 노드(nd22)를 풀다운 구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N23)와, 제2 레벨(V2)의 전원을 공급받아 구동되어 노드(nd22)의 신호를 반전시켜 출력신호(OUT)를 생성하는 인버터(IV21)로 구성된다.
스윙폭 변환부(20)는 제2 레벨(V2)의 전원과 노드(nd20) 사이에 연결되어, 노드(nd23)의 신호에 응답하여 턴온되어 노드(nd20)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P20)와, 노드(nd20)와 노드(nd21) 사이에 연결되어 다이오드로 동작하는 PMOS 트랜지스터(P21)와, 노드(nd21)와 접지전압(VSS) 사이에 연결되어, 입력신호(IN)에 응답하여 노드(nd21)를 풀다운 구동하는 NMOS 트랜지스터(N20)와, 제2 레벨(V2)의 전원과 노드(nd22) 사이에 연결되어, 노드(nd21)의 신호에 응답하여 턴온되어 노드(nd22)를 풀업구동하는 풀업소자로 동작하는 PMOS 트 랜지스터(P22)와, 노드(nd22)와 노드(nd23) 사이에 연결되어 다이오드로 동작하는 PMOS 트랜지스터(P23)와, 노드(nd23)와 접지전압(VSS) 사이에 연결되어, 입력신호(IN)의 반전신호에 응답하여 노드(nd23)를 풀다운 구동하는 NMOS 트랜지스터(N21)로 구성된다.
전압설정부(21)는 제2 레벨(V2)의 전원과 노드(nd21) 사이에 연결되어, 인에이블신호(EN)에 응답하여 턴온되어 노드(nd21)를 제2 레벨(V2)로 설정하는 스위치소자로 동작하는 PMOS 트랜지스터(P24)와, 제2 레벨(V2)의 전원과 노드(nd23) 사이에 연결되어, 인에이블신호(EN)에 응답하여 턴온되어 노드(nd23)를 제2 레벨(V2)로 설정하는 스위치소자로 동작하는 PMOS 트랜지스터(P25)로 구성된다.
이와 같이 구성된 레벨 시프터의 동작을 액티브모드와 스텐바이모드로 나누어 설명하면 다음과 같다.
우선, 액티브모드에서 인에이블신호(EN)는 하이레벨이므로, PMOS 트랜지스터(P24) 및 PMOS 트랜지스터(P25)가 모두 턴오프되어 스윙폭 변환부(20)는 제1 레벨(V1)과 접지전압(VSS) 사이를 스윙하는 입력신호(IN)를 입력받아, 제2 레벨(V2)과 접지전압(VSS) 사이를 스윙하는 노드(nd22)의 신호를 생성한다.
한편, 스텐바이모드에서는 인에이블신호(EN)가 하이레벨이므로, PMOS 트랜지스터(P24) 및 PMOS 트랜지스터(P25)가 모두 턴온된다. 따라서, 스윙폭 변환부(20)의 노드(nd21) 및 노드(nd23)은 제2 레벨(V2)로 설정되어 스윙폭 변환부(20)의 레벨시프팅 동작은 중단된다. 이때, 제2 레벨(V2)로 설정된 노드(nd21) 및 노드(nd23)에 의해 NMOS 트랜지스터(N20) 및 NMOS 트랜지스터(N21)를 통해 누설전류 가 발생되는 것이 차단된다.
도 4는 본 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 4에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 인에이블신호 생성부(30), 제1 레벨시프터(31) 및 제2 레벨시프터(32)로 구성된다.
인에이블신호 생성부(30)는 액티브모드에서는 로우레벨로 인에이블되는 반전인에이블신호(ENB) 및 하이레벨로 인에이블되는 인에이블신호(EN)를 생성하고, 스텐바이모드에서는 하이레벨로 디스에이블되는 반전인에이블신호(ENB) 및 로우레벨로 디스에이블되는 인에이블신호(EN)를 생성한다.
제1 레벨시프터(31)는 앞서 도 2에 도시된 레벨시프터로 구현되는 것이 바람직하다. 따라서, 제1 레벨시프터(31)는 액티브모드에서 로우레벨로 인에이블되는 반전인에이블신호(ENB)에 의해 제2 레벨(V2)의 전원 및 접지전압(VSS)을 공급받아 제1 레벨(V1)과 접지전압(VSS) 사이를 스윙하는 제1 입력신호(IN1)를 입력받아, 제2 레벨(V2)과 접지전압(VSS) 사이를 스윙하는 제1 출력신호(OUT1)를 생성한다. 한편, 제1 레벨시프터(31)는 스텐바이 모드에서 하이레벨로 디스에이블되는 반전인에이블신호(ENB)에 의해 제2 레벨(V2)의 전원 및 접지전압(VSS)이 공급되는 것을 차단하여 누설전류의 발생을 방지한다.
제2 레벨시프터(32)는 앞서 도 3에 도시된 레벨시프터로 구현되는 것이 바람직하다. 따라서, 제2 레벨시프터(32)는 액티브모드에서 하이레벨로 인에이블되는 인에이블신호(EN)에 의해 제1 레벨(V1)과 접지전압(VSS) 사이를 스윙하는 제2 입력신호(IN2)를 입력받아, 제2 레벨(V2)과 접지전압(VSS) 사이를 스윙하는 제2 출력신 호(OUT2)를 생성한다. 한편, 제2 레벨시프터(32)는 스텐바이 모드에서 로우레벨로 디스에이블되는 인에이블신호(EN)에 의해 내부노드를 제2 레벨(V2)로 설정하여 레벨시프터의 동작을 차단함과 동시에 누설전류가 발생하는 것을 방지한다.
이상 살펴본 바와 같이, 본 실시예에 따른 레벨시프터는 레벨시프터의 동작이 불필요한 스텐바이 모드에서 구동되지 않도록 설정되어 누설전류의 발생을 감소시킬 수 있다.
도 1 은 종래의 기술에 따른 레벨 시프터의 회로도이다.
도 2 는 본 발명의 일 실시예에 의한 레벨 시프터의 회로도이다.
도 3 은 본 발명의 다른 실시예에 의한 레벨 시프터의 회로도이다.
도 4는 본 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.

Claims (23)

  1. 제1 레벨과 접지전압 사이를 스윙하는 입력신호를 입력받아, 제2 레벨과 상기 접지전압 사이를 스윙하는 신호를 생성하는 스윙폭 변환부; 및
    인에이블신호에 응답하여, 액티브모드에서 상기 스윙폭 변환부에 상기 제2 레벨의 전원과 상기 접지전압을 공급하고, 스텐바이모드에서 상기 스윙폭 변환부에 상기 제2 레벨의 전원과 상기 접지전압의 공급을 차단하는 전원공급제어부를 포함하는 레벨 시프터.
  2. 제 1 항에 있어서, 상기 스윙폭 변환부는
    제1 노드와 제2 노드 사이에 연결되어, 제3 노드의 신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자;
    상기 제1 노드와 상기 제3 노드 사이에 연결되어, 상기 제2 노드의 신호에 응답하여 상기 제3 노드를 풀업구동하는 제2 풀업소자;
    상기 제2 노드와 제4 노드 사이에 연결되어, 상기 입력신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제1 풀다운소자; 및
    상기 제3 노드와 상기 제4 노드 사이에 연결되어, 상기 입력신호의 반전신호에 응답하여 상기 제3 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 레벨 시프터.
  3. 제 2 항에 있어서, 상기 전원공급제어부는
    상기 제2 레벨의 전원이 공급되는 전원단과 상기 제1 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 액티브모드에서는 턴온되고, 상기 스텐바이모드에서는 턴오프되는 제1 스위치소자; 및
    상기 제 4 노드와 상기 접지전압이 공급되는 접지단 사이에 연결되어 상기 인에이블신호에 응답하여 액티브모드에서는 턴온되고, 스텐바이모드에서는 턴오프되는 제2 스위치소자를 포함하는 레벨 시프터.
  4. 제 3 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 레벨 시프터.
  5. 제 3 항에 있어서, 상기 인에이블신호의 반전신호를 반전시켜 상기 제2 스위치소자에 인가하는 인버터를 포함하되, 상기 인버터는 상기 제2 레벨의 전원을 공급받아 구동되는 레벨 시프터.
  6. 제 1 항에 있어서, 상기 인에이블신호는 상기 제2 레벨과 상기 접지전압 사이를 스윙하는 레벨 시프터.
  7. 제 1 항에 있어서, 상기 스윙폭 변환부의 출력신호를 래치하여 출력신호를 생성하는 래치부를 더 포함하는 레벨 시프터.
  8. 제1 레벨과 접지전압 사이를 스윙하는 입력신호를 입력받아, 제2 레벨과 상기 접지전압 사이를 스윙하는 신호를 생성하는 스윙폭 변환부; 및
    액티브모드에서 인에이블되는 인에이블신호에 응답하여 상기 스윙폭 변환부의 내부노드의 레벨을 제어하는 전압설정부를 포함하는 레벨 시프터.
  9. 제 8 항에 있어서, 상기 스윙폭 변환부는
    상기 제2 레벨이 공급되는 전원단과 제1 노드 사이에 연결되어, 제2 노드의 신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자;
    상기 제1 노드와 제3 노드 사이에 연결된 제1 다이오드;
    상기 제3 노드와 상기 접지전압이 공급되는 접지단 사이에 연결되어, 상기 입력신호에 응답하여 상기 제3 노드를 풀다운 구동하는 제1 풀다운소자;
    상기 전원단과 제4 노드 사이에 연결되어, 상기 제3 노드의 신호에 응답하여 상기 제4 노드를 풀업구동하는 제2 풀업소자;
    상기 제4 노드와 상기 제2 노드 사이에 연결된 제2 다이오드; 및
    상기 제2 노드와 상기 접지단 사이에 연결되어, 상기 입력신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 레벨 시프터.
  10. 제 9 항에 있어서, 상기 전압설정부는
    상기 전원단과 상기 제3 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 액티브모드에서는 턴오프되고, 스텐바이모드에서는 턴온되는 제1 스위치소자; 및
    상기 전원단과 상기 제2 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 액티브모드에서는 턴온되고, 스텐바이모드에서는 턴오프되는 제2 스위치소자를 포함하는 레벨 시프터.
  11. 제 10 항에 있어서,
    상기 제1 노드와 상기 접지단 사이에 연결되어, 상기 입력신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제3 풀다운소자;
    상기 제4 노드와 상기 접지단 사이에 연결되어, 상기 입력신호의 반전신호에 응답하여 상기 제4 노드를 풀다운 구동하는 제4 풀다운소자; 및
    상기 제2 레벨의 전원을 공급받아 구동되어, 상기 제4 노드의 신호를 반전시 켜 출력신호를 생성하는 인버터를 포함하는 레벨 시프터.
  12. 액티브모드에서 인에이블되는 인에이블신호와 스텐바이모드에서 인에이블되는 반전인에이블신호를 생성하는 인에이블신호 생성부;
    상기 반전인에이블신호에 응답하여 전원 및 접지전압을 공급받아, 제1 입력신호를 레벨 시프팅하여 제1 출력신호를 생성하는 제1 레벨시프터; 및
    상기 인에이블신호에 응답하여 내부노드의 레벨이 제어되어, 제2 입력신호를 레벨 시프팅하여 제2 출력신호를 생성하는 제2 레벨시프터를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제1 레벨시프터는
    제1 레벨과 접지전압 사이를 스윙하는 입력신호를 입력받아, 제2 레벨과 상기 접지전압 사이를 스윙하는 신호를 생성하는 스윙폭 변환부; 및
    상기 반전인에이블신호에 응답하여, 액티브모드에서 상기 스윙폭 변환부에 상기 제2 레벨을 갖는 상기 전원 및 상기 접지전압을 공급하고, 스텐바이모드에서 상기 스윙폭 변환부에 상기 전원 및 상기 접지전압의 공급을 차단하는 전원공급제어부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 스윙폭 변환부는
    제1 노드와 제2 노드 사이에 연결되어, 제3 노드의 신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자;
    상기 제1 노드와 상기 제3 노드 사이에 연결되어, 상기 제2 노드의 신호에 응답하여 상기 제3 노드를 풀업구동하는 제2 풀업소자;
    상기 제2 노드와 제4 노드 사이에 연결되어, 상기 입력신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제1 풀다운소자; 및
    상기 제3 노드와 상기 제4 노드 사이에 연결되어, 상기 입력신호의 반전신호에 응답하여 상기 제3 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 전원공급제어부는
    상기 제2 레벨의 전원이 공급되는 전원단과 상기 제1 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 액티브모드에서는 턴온되고, 상기 스텐바이모드에서는 턴오프되는 제1 스위치소자; 및
    상기 제 4 노드와 상기 접지전압이 공급되는 접지단 사이에 연결되어 상기 인에이블신호에 응답하여 상기 액티브모드에서는 턴온되고, 상기 스텐바이모드에서는 턴오프되는 제2 스위치소자를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 반전인에이블신호를 반전시켜 상기 제2 스위치소자에 인가하는 인버터를 포함하되, 상기 인버터는 상기 제2 레벨의 전원을 공급받아 구동되는 반도체 메모리 장치.
  18. 제 13 항에 있어서, 상기 반전인에이블신호는 상기 제2 레벨과 상기 접지전압 사이를 스윙하는 반도체 메모리 장치.
  19. 제 13 항에 있어서, 상기 스윙폭 변환부의 출력신호를 래치하여 출력신호를 생성하는 래치부를 더 포함하는 반도체 메모리 장치.
  20. 제 12 항에 있어서, 상기 제2 레벨시프터는
    제1 레벨과 접지전압 사이를 스윙하는 입력신호를 입력받아, 제2 레벨과 상기 접지전압 사이를 스윙하는 신호를 생성하는 스윙폭 변환부; 및
    상기 인에이블신호에 응답하여 상기 스윙폭 변환부의 내부노드의 레벨을 제어하는 전압설정부를 포함하는 반도체 메모리 장치.
  21. 제 20항에 있어서, 상기 스윙폭 변환부는
    상기 제2 레벨이 공급되는 전원단과 제1 노드 사이에 연결되어, 제2 노드의 신호에 응답하여 상기 제1 노드를 풀업구동하는 제1 풀업소자;
    상기 제1 노드와 제3 노드 사이에 연결된 제1 다이오드;
    상기 제3 노드와 상기 접지전압이 공급되는 접지단 사이에 연결되어, 상기 입력신호에 응답하여 상기 제3 노드를 풀다운 구동하는 제1 풀다운소자;
    상기 전원단과 제4 노드 사이에 연결되어, 상기 제3 노드의 신호에 응답하여 상기 제4 노드를 풀업구동하는 제2 풀업소자;
    상기 제4 노드와 상기 제2 노드 사이에 연결된 제2 다이오드; 및
    상기 제2 노드와 상기 접지단 사이에 연결되어, 상기 입력신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 전압설정부는
    상기 전원단과 상기 제3 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 액티브모드에서는 턴오프되고, 상기 스텐바이모드에서는 턴온되는 제1 스 위치소자; 및
    상기 전원단과 상기 제2 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 상기 액티브모드에서는 턴온되고, 상기 스텐바이모드에서는 턴오프되는 제2 스위치소자를 포함하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제1 노드와 상기 접지단 사이에 연결되어, 상기 입력신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제3 풀다운소자;
    상기 제4 노드와 상기 접지단 사이에 연결되어, 상기 입력신호의 반전신호에 응답하여 상기 제4 노드를 풀다운 구동하는 제4 풀다운소자; 및
    상기 제2 레벨의 전원을 공급받아 구동되어, 상기 제4 노드의 신호를 반전시켜 출력신호를 생성하는 인버터를 포함하는 반도체 메모리 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011223052A (ja) * 2010-04-02 2011-11-04 Seiko Epson Corp レベルシフタ及びレベルシフタの制御方法
US8884679B2 (en) 2012-05-10 2014-11-11 Sandisk Technologies Inc. Apparatus and method for high voltage switches
CN103997332B (zh) * 2013-02-19 2017-05-24 华邦电子股份有限公司 电压转换装置
US8791724B1 (en) 2013-02-27 2014-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Post driver for high density integrated circuits
CN104052454B (zh) * 2013-03-13 2017-04-26 台湾积体电路制造股份有限公司 用于高密度集成电路的电平转换器
US9197199B2 (en) * 2013-03-13 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter for high density integrated circuits
CN104639149B (zh) * 2013-11-11 2018-03-30 京微雅格（北京）科技有限公司 三模高速的电平向上转换电路
NL2014280B1 (en) * 2015-02-12 2016-10-13 Univ Delft Tech Level shifter.
KR102177433B1 (ko) * 2015-03-04 2020-11-11 주식회사 키 파운드리 레벨시프터 및 이를 포함하는 비휘발성 메모리 장치
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9859893B1 (en) * 2016-06-30 2018-01-02 Qualcomm Incorporated High speed voltage level shifter
KR102534821B1 (ko) * 2016-10-31 2023-05-22 에스케이하이닉스 주식회사 전원 제어장치 및 이를 포함하는 반도체 메모리 장치
US10839751B2 (en) * 2018-01-19 2020-11-17 Kunshan Go-Visionox Opto-Electronics Co., Ltd. Scan driving circuit, scan driver and display device
CN108447448B (zh) * 2018-01-19 2020-10-30 昆山国显光电有限公司 一种扫描驱动电路、扫描驱动器及显示装置
US10530365B1 (en) * 2018-06-20 2020-01-07 Nxp Usa, Inc. Low voltage level shifter suitable for use with subthreshold logic
US11063593B2 (en) * 2018-10-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifter enable

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476453B1 (ko) 2002-11-19 2005-03-17 삼성전자주식회사 레벨 쉬프터

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104704A (ja) * 1992-09-18 1994-04-15 Mitsubishi Electric Corp 半導体集積回路装置の入力回路
JP3796034B2 (ja) * 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
JP3635975B2 (ja) * 1999-03-02 2005-04-06 富士電機デバイステクノロジー株式会社 レベルシフト回路
JP2001036388A (ja) * 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
GB9920172D0 (en) * 1999-08-25 1999-10-27 Sgs Thomson Microelectronics Cmos switching cicuitry
US6882200B2 (en) * 2001-07-23 2005-04-19 Intel Corporation Controlling signal states and leakage current during a sleep mode
JP3657235B2 (ja) * 2002-03-25 2005-06-08 Ｎｅｃマイクロシステム株式会社 レベルシフタ回路及び該レベルシフタ回路を備えた半導体装置
KR100558549B1 (ko) * 2003-12-05 2006-03-10 삼성전자주식회사 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른제어방법
US7158404B2 (en) * 2004-07-26 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Power management circuit and memory cell
US7085177B2 (en) 2004-09-30 2006-08-01 Lsi Logic Corporation Maximum swing thin oxide levelshifter
KR100884001B1 (ko) * 2006-02-22 2009-02-17 삼성전자주식회사 입력 차단 모드에서 전류가 흐르지 않으며 고정된 출력값을발생하는 레벨 쉬프터 및 레벨 쉬프팅 방법
US7521628B2 (en) * 2006-04-05 2009-04-21 Joel Armstrong-Muntner Electrical musical instrument with user interface and status display
US7564264B1 (en) * 2007-05-14 2009-07-21 Xilinx, Inc. Preventing transistor damage
US7675345B2 (en) * 2007-07-24 2010-03-09 Texas Instruments Incorporated Low-leakage level-shifters with supply detection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476453B1 (ko) 2002-11-19 2005-03-17 삼성전자주식회사 레벨 쉬프터

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Publication number Publication date
KR20100128644A (ko) 2010-12-08
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