DE102016125404A1

DE102016125404A1 - Dual-rail-speicher, speichermakro und zugehöriges hybrides stromversorgungsverfahren

Info

Publication number: DE102016125404A1
Application number: DE102016125404.5A
Authority: DE
Inventors: Chiting Cheng; Yangsyu Lin
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-12-15
Filing date: 2016-12-22
Publication date: 2018-06-21
Also published as: CN108231098B; TWI635494B; CN108231098A; KR20180069656A; KR101991167B1; TW201824281A

Abstract

Ein Dual-Rail-Speicher wird offenbart, der bei einer ersten Spannung und einer zweiten Spannung arbeiten kann. Der Dual-Rail-Speicher umfasst: einen Speicherarray, der bei der ersten Spannung arbeitet; eine Wortleitungstreiberschaltung, die so konfiguriert ist, dass sie eine Wortleitung des Speicherarrays auf die erste Spannung treibt; einen Datenpfad, der so konfiguriert ist, dass er ein Eingangsdatensignal oder ein Ausgangsdatensignal überträgt, wobei der Datenpfad einen ersten Pegelwandler zum Übertragen des Eingangsdatensignals von der zweiten Spannung auf die erste Spannung umfasst; und eine Steuerschaltung, die so konfiguriert ist, dass sie Steuersignale an dem Speicherarray, der Wortleitungstreiberschaltung und dem Datenpfad bereitstellt, wobei die Steuerschaltung einen zweiten Pegelwandler zum Übertragen eines Eingangssteuersignals von der zweiten Spannung zu der ersten Spannung umfasst; wobei der Datenpfad und die Steuerschaltung so konfiguriert sind, dass sie sowohl bei der ersten als auch bei der zweiten Spannung arbeiten.

Description

QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung ist eine Continuation-in-part-Anmeldung der Anmeldung Nr. 14/924 069, eingereicht am 27. Oktober 2015, die die Priorität der vorläufigen US-Anmeldung Nr. 62/220 546 , eingereicht am 18. September 2015, beansprucht. Alle oben zitierten Anmeldungen werden hiermit durch Bezugnahme aufgenommen.
HINTERGRUND
Speichervorrichtungen unterliegen einem Phänomen, das als Verlustleistung bekannt ist. Verlustleistung wird üblicherweise durch die Logik in peripheren und Kern-Speicherarrays abgeleitet, wenn der Speicher angeschaltet ist. Während die Technologie weiter Bauteilmerkmale in Sub-Nanometer-Geometrien verkleinert, verstärkt sich die Leck- Verlustleistung der Speicherbauteile. Diese Verlustleistung wird zu einem wesentlichen Faktor der Gesamt-Leistungsaufnahme im Speicher.
Eine Möglichkeit, die Verlustleistung oder Leck-Leistung zu verringern, liegt im Verringern der Versorgungsspannung für eine Speichervorrichtung. Der Spannungspegel einer Bitzelle im Speicher muss jedoch für die Retention (das Halten) bei einer minimalen Spannungsspezifikation gehalten werden, während periphere Abschnitte der Speichervorrichtung unter der vorgegebenen Spannung arbeiten können. Im Ergebnis wurden Dual-Rail-Speicherstromversorgungen entwickelt, in denen die Peripherie und der Kern eines Speichers mit unterschiedlichen Stromversorgungen bei unterschiedlichen Spannungen arbeiten, um Verlustleistung zu verringern. Speicher mit Dual-Rail-Speicherstromversorgungen verwenden Pegelwandler, um eine Hochspannungsdomäne (z.B. VDDM) für eine Gruppe von Schaltungen von einer Niederspannungsdomäne (z. B. VDD) für eine andere Gruppe von Schaltungen zu isolieren und Signalspannungen durch die Pegelwandler für eine geeignete Domäne umzuwandeln.
Figurenliste
Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.

1 ist ein Blockdiagramm, das ein hybrides Dual-Rail-Speicherstromversorgungssystem für ein Speichermakro gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung konzeptionell darstellt;
2 ist ein detaillierteres schematisches Diagramm, das das Speichermakro von 1 gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung zeigt;
3 ist ein schematisches Diagramm, das einen Teil einer Steuerschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung zeigt;
4 ist ein schematisches Diagramm, das einen Schreibtreiber gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt;
5 ist ein Zeitdiagramm, das Wellenformen des hybriden Dual-Rail-Speicherstromversorgungssystems und bestehender Dual-Rail-Speicherstromversorgungssysteme während einer Leseoperation zeigt;
6 ist ein Blockdiagramm, das eine hybrides Dual-Rail-Speicherstromversorgungssystem mit einer unterdrückten Wortleitungsspannung für ein Speichermakro gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung konzeptionell darstellt;
7 ist ein schematisches Diagramm, das die Wortleitungs-Unterdrückungsschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt;
8 ist ein Zeitdiagramm, das Wellenformen des hybriden Dual-Rail-Speicherstromversorgungssystems mit einer unterdrückten Wortleitungsspannung während einer Leseoperation zeigt;
9 ist ein Diagramm, das gemessene Kurven des hybriden Stromversorgungssystems und bestehender Stromversorgungsysteme mit Bezug auf die Geschwindigkeits- und Stromverbrauchsleistung durch unterschiedliche Konfigurationen der zweiten Spannung zeigt;
10 ist ein detaillierteres schematisches Diagramm, das ein Speichermakro gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt;
11 ist ein detaillierteres schematisches Diagramm, das ein Speichermakro gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt; und
12 ist ein detaillierteres schematisches Diagramm, das ein Speichermakro gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.

DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
Obwohl die numerischen Bereiche und Parameter, die den breiten Umfang der Erfindung angeben, Näherungen sind, sind die in den speziellen Beispielen genannten numerischen Werte so genau wie möglich angegeben. Jeder numerische Wert enthält jedoch inhärent bestimmte Fehler, die notwendigerweise aus der Standardabweichung resultieren, die in den jeweiligen Testmessungen gefunden werden. Zudem bedeutet der Begriff „etwa“ wie hier verwendet innerhalb von 10%, 5%, 1% oder 0,5% eines gegebenen Werts oder Bereichs. Alternativ bedeutet der Begriff „etwa“ einen akzeptablen Standardfehler des Mittelwerts, in der Einschätzung eines Fachmanns. Abgesehen von den durchgeführten/funktionierenden Beispielen oder sofern nicht ausdrücklich anders angegeben, sollten alle numerischen Bereiche, Mengen, Werte und Prozentangaben wie solche für die Materialmengen, Zeiten, Temperaturen, Betriebsbedingungen, Verhältnisse von Mengen und Ähnliches, die hier offenbart sind, als stets mit dem Begriff „etwa“ abgeschwächt sein. Somit sind die in der vorliegenden Offenbarung und den beigefügten Ansprüchen genannten numerischen Parameter Näherungen, außer es ist anderweitig angegeben, die beliebig variieren können. Zumindest sollte jeder numerische Parameter mindestens unter Berücksichtigung der Anzahl der angegebenen signifikanten Stellen und durch Anwendung üblicher Rundungstechniken betrachtet werden. Bereiche können von einem Endpunkt zu einem anderen Endpunkt oder zwischen zwei Endpunkten angegeben sein. Alle hierin offenbarten Bereiche sind inklusive der Endpunkte, außer es ist anders angegeben.
Ausführungsformen der vorliegenden Erfindung werden hier im Kontext eines beispielhaften hybriden Dual-Rail-Speicherstromversorgungssystems für einen Speicher beschrieben. Man sollte jedoch erkennen, dass die Erfindung nicht auf die speziellen hier gezeigten und beschriebenen Schaltungen und Systeme beschränkt ist. Stattdessen betreffen Ausführungsformen der Erfindung allgemein Techniken zum nützlichen Integrieren von Merkmalen eines hybriden Dual-Rail-Speicherstromversorgungssystems ohne Rücksicht darauf, ob der Speicher eingebettet ist oder separat. So sehen Ausführungsformen der Erfindung ein hybrides Dual-Rail-Speicherstromversorgungssystem vor, das nützlich in einer Vielzahl von Speicheranordnungen und -typen verwendet werden kann, beispielsweise Direktzugriffsspeichern (RAM), statischen Direktzugriffsspeichern (SRAM), Festspeichern (ROM), Assoziativspeichern (CAM), Flash-Speichern, Registerspeichern und Dergleichen. Weiter wird dem Fachmann unter Berücksichtigung dieser Lehren offensichtlich, dass zahlreiche Modifikationen an den Ausführungsformen vorgenommen werden können, die im Schutzumfang der vorliegenden Erfindung liegen.
Das heißt, dass keine Einschränkungen in Bezug auf die speziellen hier beschriebenen Ausführungsformen beabsichtigt sind oder abgeleitet werden sollten.
1 ist ein Blockdiagramm, das eine hybrides Dual-Rail-Speicherstromversorgungssystem für ein Speichermakro gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung konzeptionell darstellt. Das Speichermakro 100 kann ein statischer Direktzugriffsspeicher (SRAM) sein und kann in einem PC oder anderen elektronischen Systemen liegen. Mit Bezug auf 1 umfasst das Speichermakro 100 mehrere üblicherweise zweidimensionale Speicherarrays 150 von Speicher-Bitzellen, die so konfiguriert sind, dass sie jeweilige Logikzustände speichern, d. h. entweder ein logisches High (logisches „1“) oder ein logisches Low (logisches „0“). Die Speicher-Bitzellen sind oft in eine oder mehrere parallele Spalten 130 (die je ein eindimensionaler Teilarray 130 sind) angeordnet.
In der beispielhaften Ausführungsform hat das Speichermakro 100 eine symmetrische Struktur. Beispielsweise weist die linke Seite der Speichermakros 100 ähnliche Elemente wie die rechte Seite des Speichermakros 100 auf. Die mehreren Speicher-Unterarrays 130, die auf der linken und rechten Seite des Speichermakro 100 angeordnet sind, sind in 1 gezeigt. Zwei Datenpfade 110 sind auch in symmetrischer Weise angeordnet, einer auf der linken und einer auf der rechten Seite.
Die Datenpfade 110 umfassen Schaltungen, um Daten zwischen zugehörigen Speicher-Unterarrays 130 und Schaltungen außerhalb des Speichermakros 100 zu übertragen. Beispielsweise umfassen die Datenpfade 110 in einigen Ausführungsformen Schaltungen, um Schreib-Masking-Operationen durchzuführen, Schaltungen, um Spaltenredundanz zu steuern, Schaltungen, um Fehlerkorrekturcode (ECC) zu kodieren und dekodieren, Leseverstärkerschaltungen für globale Bitleitungen, Schreibtreiberschaltungen für globale Bitleitungen usw. Diese sind jedoch keine Beschränkung der vorliegenden Offenbarung.
Wortleitungstreiberschaltungen 140, die zwischen den beiden symmetrischen Speicherarrays 150 liegen, werden zum Treiben einer Wortleitung des Speicherarrays 150 auf eine Wortleitungstreiberspannung eines vorgegebenen Spannungspegels verwendet. Die Steuerschaltung 120 liefert Steuersignale für die Mehrzahl von Unterarrays 130 und die Datenpfade 110 der Speicherarrays 150 der linken und rechten Seite. In einigen Ausführungsformen erzeugt die Steuerschaltung 120 Steuer- und Zeitsignale für Leseverstärker, die in den Lese-Bitzellen in dem Speicherarray 150 verwendet werden. Die Steuerschaltung umfasst auch Schaltungen, um Bänke von Speicherzellen auszuwählen, Schaltungen zum Dekodieren der Wortleitung und Wortleitungstreiber usw.
In dieser Ausführungsform wird eine erste Stromversorgung verwendet, die eine erste Spannung VDDM aufweist, und eine zweite Stromversorgung, die eine zweite Spannung VDD aufweist, die niedriger als die erste Spannung VDDM ist. Eine Strom-Domänenzuordnung der ersten Spannung VDDM und der zweiten Spannung VDD sind in 1 gezeigt. Das Speichermakro 100 ist so strukturiert, dass die Speicherarrays 150 und die Wortleitungstreiberschaltungen 140 im Wesentlichen bei der ersten Spannung VDDM arbeiten, während die Datenpfade 110 und die Steuerschaltung 120 so konfiguriert sind, dass sie sowohl bei der ersten Spannung VDDM als auch bei der zweiten Spannung VDD arbeiten. Insbesondere sind ein Teil der Datenpfade 110 und ein Teil der Steuerschaltung 120 so konfiguriert, dass sie bei der erste Spannung VDDM arbeiten, und ein verbleibender Teil der Datenpfade 110 und ein verbleibender Teil der Steuerschaltung 120 sind so konfiguriert, dass sie bei der niedrigeren zweiten Spannung VDD arbeiten.
Das hybride Dual-Rail-Speicherstromversorgungssystem von 1 hat die Vorteile, dass eine ausgewogene Leistung bezüglich Geschwindigkeit und Stromverbrauch erreicht werden kann, besonders verglichen mit vorhandener Schnittstellen-Pegelwandler-Dual-Rail- und echten Dual-Rail-Speicherstromversorgungssystemen. Ein Dual-Rail-Speichermakro wird als Schnittstellen-Pegelwandler-Dual-Rail-Speicher (engl. „interface level shifter dual rail memory“) bezeichnet, wenn das gesamte Speichermakro in einer ersten Spannungsdomäne einer höheren Stromversorgung als in einer zweiten Spannungsdomäne außerhalb des Speichermakros arbeitet, wobei Pegelwandler an einer Pin-Grenze des Speichermakros angeordnet sind. Bei einem echten Dual-Rail-Speicherstromversorgungssystem arbeiten nur Speicherarrays und ein Teil der Wortleitungstreiber des Speichermakros bei einer ersten Spannung und die übrigen Schaltungen des Speichermakros arbeiten in einer anderen Domäne bei einer zweiten Spannung, die niedriger als die erste Spannung ist.
Der Einfachheit halber sind verschiedene Schaltungen in den Datenpfaden 110, der Steuerschaltung 120, dem Speicherarray 150 und den Wortleitungstreiberschaltungen 140 nicht in dem Blockdiagramm gezeigt. Details zu den verschiedenen Schaltungen sind in den folgenden Zeichnungen und Beschreibungen in den folgenden Abschnitten angegeben. Es wird dem Fachmann unter Berücksichtigung dieser Lehren offensichtlich, dass zahlreiche Modifikationen an den gezeigten Ausführungsformen vorgenommen werden können, die im Schutzumfang der vorliegenden Erfindung liegen.
2 ist ein detaillierteres schematisches Diagramm, das das Speichermakro 100 von 1 gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung zeigt. Mit Bezug auf 1 sind gleiche Elemente in 2 des leichteren Verständnisses halber mit den gleichen Bezugszeichen gekennzeichnet. In der oberen rechten Seite von 2 umfasst der Speicherarray 150 mehrere Bitzellen 1502-1508, die nur für illustrative Zwecke gezeigt sind. Wie oben erwähnt, arbeitet der gesamte Speicherarray 150 bei der ersten Spannung VDDM, die höher als die zweite Spannung VDD ist, um das Auftreten von Fehlern bei Lese/Schreiboperationen zu verringern. Zusätzlich kann die Verringerung der Versorgungsspannung des Speicherarrays 150 dazu führen, dass der Speicherarray 150 anfälliger für Effekte durch die Soft-Error-Rate wird. Die Soft-Error-Rate ist ein Maß für die Fähigkeit jeder Bitzelle, einen Datenzustand in der Gegenwart von Umgebungsrauschen wie Alpha-(a)-Teilchen zu halten. Alphateilchen sind eine Form von Strahlung, die allgemein in der Umwelt auftritt. Alphateilchen sind sehr hochenergetische Teilchen, die in viele Objekte in der Umgebung sehr gut eindringen können.
Auf der unteren linken Seite der 2 umfasst die Steuerschaltung 120 einen Adressen-Latch 1202, einen Wortleitungs-Spaltendecoder 1204, einen Impulsgenerator 1206, eine Lese/Schreibsteuerung 1208 und einen Verfolgungspfad 1210 (engl.: „tracking path“). Die Steuereingänge der Steuerschaltung 120 können beispielsweise Adressen, Lese/Schreib-Freigabe und Chip-Freigabe umfassen. Der Adressen-Latch 1202, der Wortleitungs-Spaltendecoder 1204, die Lese/Schreibsteuerung 1208 und der Impulsgenerator 1206 arbeiten bei der ersten Spannung VDDM. Der Verfolgungspfad 1210 arbeitet sowohl bei der ersten Spannung VDDM als auch bei der zweiten Spannung VDD. Eingangspegelwandler (in 2 nicht gezeigt) liegen vor dem Adressen-Latch 1202, der die Steuereingänge zwischenspeichert, und wandeln die Steuereingänge von einer peripheren Spannung (z. B. der zweiten Spannung VDD) außerhalb des Speichermakros 100 auf die ersten Spannung VDDM. Als solche ist die Zugriffszeit des Speicherarrays 150 nicht beeinflusst. Im Vergleich liegen in dem Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem die Wortleitungs-Pegelwandler hinter den Adressen-Latches und die Speicherzugriffszeit wird durch die Pegelwandlerverzögerung negativ beeinflusst.
Der Wortleitungs-Spaltendecoder 1204 dient als Schnittstelle für eine bestimmte Spalte des Speicherarrays 150. Der Impulsgenerator 1206 erzeugt einen Impuls, der eine Impulsbreite hat. Die Breite des Impulses ist so gewählt, dass der Spannungspegel einer vorgegebenen Bitzelle in dem Speicherarray 150 für eine Zeitdauer verringert wird, die dafür ausreicht, den Datenwert in diese Bitzelle zu schreiben, während sie noch kurz genug ist, um eine Destabilisierung anderer Bitzellen in der Spalte zu vermeiden.
3 ist ein schematisches Diagramm, das einen Teil der Steuerschaltung 120 gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung zeigt. Wie in 3 gezeigt ist, umfasst der Verfolgungspfad 1210 einen Verfolgungsarray 1212, einen p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (im Folgenden als „PMOS-Vorrichtung“ bezeichnet) 1214 und eine NMOS-Vorrichtung 1216. Indem ein Inverter 1218 verwendet wird, der bei der ersten Spannung VDDM arbeitet, wird ein invertiertes Ausgangssignal des Verfolgungspfades 1210 mit den Bitzellen des Speicherarrays 150 gekoppelt, um in Antwort auf eine Ausgangsbreite des Impulsgenerators 1206 eine Verringerung des Spannungspegels der vorgegebenen Bitzelle zu ermöglichen. Als solche sind, ähnlich wie der Speicherarray 150, der Impulsgenerator 1206, der Verfolgungsarray 1212 und die PMOS-Vorrichtung 1214 so konfiguriert, dass sie bei der ersten Spannung VDDM arbeiten. Der NMOS 1216 wird als Übertragungs-Gate verwendet, das zwischen dem Verfolgungsarray 1212 und den Bitzellen in dem Speicherarray 150 gekoppelt ist. Ein Gate des NMOS 1216 ist mit der zweiten Spannung VDD gekoppelt. Obwohl die zweite Spannung VDD niedriger als die erste Spannung VDDM ist, kann der NMOS noch eingeschaltet werden, um das Durchlaufen der Signale zu erlauben.
Bezieht man sich wieder auf 2, umfassen in der oberen linken Seite die Wortleitungstreiberschaltungen 140 zwei Wortleitungstreiber 1402 und 1404. In der unteren rechten Seite der 2 umfassen die Datenpfade 110 ein Paar von Datenpfaden. Der linke Datenpfad umfasst einen Bitleitungs-Vorlader 1102, der mit einem Schreibdatenpfad und einem Lesedatenpfad verbunden ist. Der Schreibdatenpfad des linken Datenpfads umfasst einen Schreibspalten-Mux 1106, einen Schreibtreiber 1108 und einen Dateneingangs-Latch 1110. Der Lesedatenpfad des linken Datenpfads umfasst einen Lesespalten-Mux 1112, einen Leseverstärker 1114 und einen Ausgangstreiber 1116. Analog umfasst der rechte Datenpfad einen Bitleitungs-Vorlader 1104, der mit einem Schreibdatenpfad und einem Lesedatenpfad verbunden ist. Der Schreibdatenpfad des rechten Datenpfads umfasst einen Schreibspalten-Mux 1118, einen Schreibtreiber 1120 und einen Dateneingangs-Latch 1122. Der Lesedatenpfad des rechten Datenpfads umfasst einen Lesespalten-Mux 1124, einen Leseverstärker 1126 und einen Ausgangstreiber 1128.
Der Schreibtreiber 1108 wird zum Treiben von Eingangsdaten verwendet, die durch den Dateneingangs-Latch 1110 zwischengespeichert werden und die von einer CPU oder einem anderen Prozessor während einer Schreiboperation erhalten werden, wobei die Eingangsdaten komplementäre Daten sein können. Die Eingangsdaten müssen in eine vorgegebene Bitzelle des Speicherarrays 150 geschrieben werden, die durch die Steuerschaltung 120 identifiziert wird. Ausgangssignale des Schreibtreibers 1108 durchlaufen selektiv den zugehörigen Schreibspalten-Mux 1106 in Antwort auf das Decodier-Ergebnis des Wortleitungs-Spaltendecoders 1204 der Steuerschaltung 120. Die Ausgangssignale des Schreibtreibers 1108 werden über den Bitleitungs-Vorlader 1102 vorgeladen.
Der Bitleitungs-Vorlader 1102 und der Dateneingangs-Latch 1110 sind so konfiguriert, dass sie bei der zweiten Spannung VDD arbeiten, während der Schreibtreiber 1108 so konfiguriert ist, dass er sowohl bei der ersten Spannung VDDM als auch bei der zweiten Spannung VDD arbeitet. Man beziehe sich bitte auf 4. 4 ist ein schematisches Diagramm, das den Schreibtreiber 1108 gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. Der Schreibtreiber 1108 umfasst eine Schreibtreiber-Vorstufe 1130 und eine Schreibtreiber-Nachstufe 1132. Die Schreibtreiber-Vorstufe 1130 umfasst Inverter 1134 und 1136, die beide so konfiguriert sind, dass sie bei der ersten Spannung VDDM arbeiten. Die Schreibtreiber-Vorstufe 1130 empfängt Schreibdaten von dem Dateneingangs-Latch 1110 über einen Pegelwandler (in 4 nicht gezeigt). Da der Dateneingangs-Latch 1110 und die Schreibtreiber-Vorstufe 1130 in unterschiedlichen Spannungsdomänen arbeiten, überträgt der Pegelwandler die Schreibdaten von der zweiten Spannungsdomäne VDD zu der ersten Spannungsdomäne VDDM.
Die Schreibtreiber-Nachstufe 1132 umfasst kreuzgekoppelte PMOS-Vorrichtungen 1138-1144 und NMOS-Vorrichtungen 1146 und 1148. Gemäß dem hybriden Dual-Rail-Speicherstromversorgungssystem ist die Schreibtreiber-Nachstufe 1132 so konfiguriert, dass sie bei der zweiten Spannung VDD arbeitet, um Eindringen von DC-Strom zu verhindern.
Bezieht man sich wieder auf 2, umfasst der Lesedatenpfad des linken Datenpfads einen Lesespalten-Mux 1112, einen Leseverstärker 1114 und einen Ausgangstreiber 1116. Während einer Leseoperation entwickelt sich eine Spannungsdifferenz an zugehörigen Bitleitungen und wird an den Leseverstärker 1114 durch den zugehörigen Lesespalten-Mux 1112 weitergegeben. Wenn eine ausreichende Spannungsdifferenz erreicht ist, wird der Leseverstärker 1114 eingeschaltet. Der Lesespalten-Mux 1112, der Leseverstärker 1114 und der Ausgangstreiber 1116 sind so konfiguriert, dass sie bei der zweiten Spannung VDD arbeiten, so dass Pegelwandler an einer Schnittstelle des Lesedatenpfads weggelassen werden können. Der rechte Datenpfad des Datenpfades 110 ist im Wesentlichen der gleiche wie der linke Datenpfad und die Einzelheiten werden hier der Kürze halber weggelassen.
5 ist ein Zeitdiagramm, das Wellenformen des hybriden Dual-Rail-Speicherstromversorgungssystems und bestehender Dual-Rail-Speicherstromversorgungssysteme während einer Leseoperation zeigt. Wie in 5 gezeigt, sind Signale während einer Leseoperation in Bezug auf drei verschiedene Systeme gezeigt, d. h. das hybride Dual-Rail-Speicherstromversorgungssystem der vorliegenden Offenbarung, das Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem und das echte Dual-Rail-Speicherstromversorgungssystem, um den Vergleich des Zeitablaufs zu erleichtern. Ein oberstes Taktsignal CK wird als ein Referenzzeitindex für die drei unterschiedlichen Stromversorgungssysteme verwendet. Alle Stromversorgungssysteme haben ein Wortleitungssignal WL, ein Bitleitungssignal BL und sein komplementäres Signal BLB und ein Signal Q, das durch einen Leseverstärker gelesen wird.
Wie oben erwähnt, weist das Speichermakro, das das Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem verwendet, nur eine Steuerschaltung und Lesedatenpfade auf, die in einer gleichen Spannungsdomäne arbeiten (z. B. der ersten Spannung VDDM) wie die Speicherarray-Spannungsdomäne, während das Speichermakro, das das echte Dual-Rail-Speicherstromversorgungssystem verwendet, eine Steuerschaltung und einen Lesedatenpfad aufweist, die in einer niedrigeren Spannungsdomäne (z. B. der zweiten Spannung VDD) als der Spannungsdomäne (z. B. VDDM) arbeiten, in der der Speicherarray arbeitet. In Hinsicht auf das hybride Dual-Rail-Speicherstromversorgungssystem arbeitet die Steuerschaltung 120 sowohl in bei der ersten Spannung VDDM als auch bei der zweiten Spannung VDD und der Lesedatenpfad arbeitet bei der zweiten Spannung VDD.
Wie aus 5 ersichtlich ist, hat das Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem den am schnellsten ansteigende Zeitpunkt des Wortleitungssignals WL zum Zeitpunkt T2 nach dem Aktivieren des Taktsignals CK zum Zeitpunkt T1. Der Zeitpunkt des Ansteigens des Wortleitungssignals WL des hybriden Dual-Rail-Speicherstromversorgungssystems zur Zeit T3 liegt leicht hinter dem des Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystems aufgrund der Tatsache, dass die Steuerschaltung teilweise bei der zweiten Spannung VDD arbeitet, was die Anstiegsgeschwindigkeit des Wortleitungssignals WL mehr oder weniger beeinflusst. Die Wortleitungssignale WL des Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystems und des hybriden Dual-Rail-Speicherstromversorgungssystems werden beide durch den Wortleitungstreiber auf die erste Spannung VDDM angehoben, der bei der ersten Spannung VDDM arbeitet, während in dem echten Dual-Rail-Speicherstromversorgungssystem das Wortleitungssignal WL ansteigt, bis es die zweiten Spannung VDD erreicht, da der Wortleitungstreiber so konfiguriert ist, dass er bei der zweiten Spannung VDD arbeitet. Als Folge davon liegt der Zeitpunkt des Ansteigens des Wortleitungssignals WL des echten Dual-Rail-Speicherstromversorgungssystems zur Zeit T4 weit hinter dem Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem und dem hybriden Dual-Rail-Speicherstromversorgungssystem, wie in dem Zeitdiagramm gezeigt ist. Die Breite des Wortleitungssignals WL ist auch viel größer als die der beiden anderen beiden Stromversorgungssysteme, um einen längeren Zeitraum zum Entladen der Bitleitung BL oder ihrem komplementären Signal BLB bereitzustellen.
Bei dem Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem sind die Bitleitungen BL und ihre Komplementärsignale BLB vorher auf die erste Spannung VDDM vorgeladen, während in dem hybriden Dual-Rail-Speicherstromversorgungssystem und dem echten Dual-Rail-Speicherstromversorgungssystem die Bitleitungen BL und ihre Komplementärsignale BLB vorher auf die zweite Spannung VDD vorgeladen sind. Wenn die Wortleitung WL nach dem Beginn des Vorgangs ansteigt, wird entweder die Bitleitung BL oder deren Komplementärsignal BLB leicht entladen, und wie im Zeitdiagramm zu sehen ist, fangen die Spannungen der Bitleitungen BL und ihrer Komplementärsignale BLB an zu divergieren. Eine Bitleitungs-Differenzspannung entwickelt sich zwischen der Bitleitung BL und ihrem Komplementärsignal BLB; diese Differenzspannung kann dann durch einen Leseverstärker gelesen und verstärkt werden, der mit dem in den vorhergehenden Absätzen erwähnten Paar von Bitleitungen gekoppelt ist, und Lesedaten von dem Leseverstärker werden dann aus dem Speicherarray ausgegeben.
Bei dem Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem wird die Bitleitungs-Differenzspannung erfolgreich durch den Leseverstärker zum Zeitpunkt T5 gelesen. Das Lesen des hybriden Dual-Rail-Speicherstromversorgungssystems ist zum Zeitpunkt T6 und etwas nach dem Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem abgeschlossen, während das Lesen des echten Dual-Rail-Speicherstromversorgungssystems zum Zeitpunkt T7 abgeschlossen ist, was viel langsamer als die Lesegeschwindigkeit des Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystems und des hybriden Dual-Rail-Speicherstromversorgungssystem ist. Wie in dem Zeitdiagramm zu sehen ist, liegt die Lesegeschwindigkeit des hybriden Dual-Rail-Speicherstromversorgungssystems etwa zwischen der Lesegeschwindigkeit des Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystems und des echten Dual-Rail-Speicherstromversorgungssystems. Insbesondere ist die Lesegeschwindigkeitsleistung des hybriden Dual-Rail-Speicherstromversorgungssystems vergleichsweise näher an dem Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystem.
Wenn die periphere Spannung (d. h. die zweite Spannung VDD) weiter abfällt, verbreitert sich die Lücke zwischen der Speicherarray-Spannung (d.h. der ersten Spannung VDDM) und der peripheren Spannung. Eine solche Lücke kann zu Fehlfunktionen während Leseoperationen wie beispielsweise Lese/Schreibfehlern führen. Im Hinblick auf dieses Problem wurden verschiedene Hilfsmechanismen entwickelt, um zu versuchen, den korrekten Betrieb einzelner Speicherzellen zu unterstützen, wenn Schreib- und Leseoperationen auf diesen Zellen durchgeführt werden. In einigen Ausführungsformen können Techniken zum Implementieren einer unterdrückten Wortleitungsspannung in dem Speichermakro 100 enthalten sein. 6 ist ein Blockdiagramm, das eine hybrides Dual-Rail-Speicherstromversorgungssystem mit einer unterdrückten Wortleitungsspannung für ein Speichermakro 600 gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung konzeptionell darstellt. Das Speichermakro 600 ist das gleiche wie das Speichermakro 100 außer einer Wortleitungstreiberschaltung 640. In der Wortleitungstreiberschaltung 640 werden eine Wortleitungs-Unterdrückungssteuerschaltung 6406, eine Wortleitungs-Unterdrückungsschaltung 6408 und eine Wortleitungs-Unterdrückungsschaltung 6410 verwendet, um eine Wortleitungsspannung einzustellen, die von dem Wortleitungstreibern 1402 und 1404 von der ersten Spannung VDDM auf einen unterdrückten Spannungspegel getrieben wird, der niedriger als der der ersten Spannung VDDM ist. In einigen Ausführungsformen ist die unterdrückte Spannung niedriger als die erste Spannung VDDM und höher als die zweite Spannung VDD.
7 ist ein schematisches Diagramm, das die Wortleitungs-Unterdrückungsschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung zeigt. Wie aus 7 ersichtlich ist, ist die Wortleitungs-Unterdrückungsschaltung 6408 eine PMOS-Vorrichtung, die einen Gate-Anschluss, der mit der Wortleitungs-Unterdrückungssteuerschaltung 6406 gekoppelt ist, und einem Source-Anschluss aufweist, der mit der Wortleitung gekoppelt ist. In einigen Ausführungsformen können die Wortleitungs-Unterdrückungsschaltungen 6408 durch eine NMOS-Vorrichtung implementiert werden. 8 ist ein Zeitdiagramm, das Wellenformen des hybriden Dual-Rail-Speicherstromversorgungssystems mit einer unterdrückten Wortleitungsspannung während einer Leseoperation zeigt.
9 ist ein Diagramm, das gemessene Kurven eines hybriden Stromversorgungssystems und bestehender Stromversorgungsysteme mit Bezug auf die Leistung von Geschwindigkeit und Stromverbrauch durch unterschiedliche Konfigurationen der zweiten Spannung VDD zeigt. Mit Bezug auf 9 gibt die x-Achse ein quantisiertes Vergleichsergebnis mit dem Schnittstellen-Pegelwandler-Dual-Rail-Speichersystem und die y-Achse die zweite Spannung VDD wieder. Eine obere Kurve D von 9 bezieht sich auf eine Leselatenz des echten Dual-Rail-Speicherstromversorgungssystems. Wie aus dem Diagramm ersichtlich ist, ist eine Leselatenz des echten Dual-Rail-Speicherstromversorgungssystems, wenn die zweite Spannung VDD gleich der ersten Spannung VDDM ist, im Wesentlichen gleich der des Schnittstellen-Pegelwandler-Dual-Rail-Speichersystems. Wenn die zweite Spannung VDD jedoch 0,8-mal VDDM erreicht, erhöht sich eine Leselatenzzeit des echten Dual-Rail-Speichersystems auf etwa 180% einer Leselatenz des Schnittstellen-Pegelwandler-Dual-Rail-Speicherstromversorgungssystems.
Man beachte, dass es dem Fachmann klar sein sollte, dass aufgrund einiger nicht idealen Faktoren wie dem IR-Abfall, dem thermischen Effekt oder Verfahrensabweichungen Abweichungen der ersten Spannung VDDM und/oder der zweiten Spannung VDD auftreten können. In der Praxis können sowohl die erste Spannung VDDM als auch die zweite Spannung VDD einen hohen Spannungswert mit einer Abweichung von beispielsweise ± 10% haben. Dies ist jedoch keine Beschränkung der vorliegenden Offenbarung.
Unterhalb der oberen Kurve D bezieht sich die Kurve A von 9 von oben nach unten auf eine Leselatenz des hybriden Dual-Rail-Speicherstromversorgungssystems, die Kurve B auf eine Ruheleistung des hybriden Dual-Rail-Speicherstromversorgungssystems, die Kurve C auf eine aktive Leistung des hybriden Dual-Rail-Speicherstromversorgungssystems, Kurve F auf eine aktive Leistung des echten Dual-Rail-Speicherstromversorgungssystems und Kurve E auf eine Ruheleistung des echten Dual-Rail-Speicherstromversorgungssystems. Wie aus den gemessenen Kurven ersichtlich ist, hat das hybride Dual-Rail-Speicherstromversorgungssystem eine bessere Leistung in Bezug auf Geschwindigkeit und Stromverbrauch verglichen mit dem echten Dual-Rail-Speicherversorgungssystem.
In einigen Ausführungsformen kann das hybride Dual-Rail-Speicherstromversorgungssystem vorteilhaft auf eine Vielzahl von Speicheranordnungen und -typen angewendet werden, etwa Single-Port-SRAM, Zwei-Port-SRAM, Dual-Port-SRAM und Multi-Port-SRAM. Die Bitzellen im Speicherarray des Speichermakros können 8-T-(8-Transistor-) Bitzellen sein. Es wird dem Fachmann unter Berücksichtigung dieser Lehren offensichtlich, dass zahlreiche Modifikationen an den Ausführungsformen vorgenommen werden können, die im Schutzumfang der vorliegenden Erfindung liegen.
10-12 sind detailliertere schematische Diagramme, die jeweils die Speichermakros 1000_1 bis 1000_3 gemäß anderen Ausführungsformen der vorliegenden Offenbarung zeigen. Insbesondere sind Pegelverschiebungen zwischen verschiedenen Leistungsdomänen gezeigt, z. B. der ersten Spannung VDDM und der zweiten Spannung VDD, um das Verständnis zu verbessern. Man beachte, dass die eingebauten Selbsttest-(BIST-)Multiplexer, die in allen Ausführungsformen gezeigt sind, nur zu Veranschaulichungszwecken dienen und weggelassen werden können. Kurz gesagt können die Ausführungsformen ohne die BIST-Multiplexer dargestellt werden. Die Leistungsdomänen-Zuordnungen der ersten Spannung VDDM und der zweiten Spannung VDD, die in den Ausführungsformen der 10-12 gezeigt sind, unterscheiden sich voneinander und Details werden wie folgt beschrieben. Der Einfachheit des Verständnisses halber sind gleiche Elemente in der gesamten Offenbarung mit den gleichen Bezugszeichen gekennzeichnet.
In 10 ist ein Speichermakro 1000_1 offenbart. Das Speichermakro 1000_1 umfasst die Wortleitungstreiberschaltungen 140 und den Speicherarray 150, die mit Bezug auf 2 für das Speichermakro 100 beschrieben und gezeigt wurden. Wie oben erwähnt, arbeiten die Wortleitungstreiberschaltungen 140 und der gesamte Speicherarray 150 bei der ersten Spannung VDDM, die höher als die zweite Spannung VDD ist, um das Auftreten von Fehlern bei Lese/Schreiboperationen zu verringern. Das Speichermakro 1000_1 umfasst ferner eine Steuerschaltung 1020_1 und Datenpfade 1010_1. Zusätzlich sind Pegelwandler 1002_1, 1004_1 und BIST-Multiplexer 1006_1, 1008_1 in den Datenpfaden 1010_1 vorgesehen.
Wie an der unteren linken Seite von 10 zu sehen ist, umfasst die Steuerschaltung 1020_1 den Adressen-Latch 1202, den Wortleitungs-Spaltendecoder 1204, den Impulsgenerator 1206, die Lese/Schreibsteuerung 1208 und den Verfolgungspfad 1210, die mit Bezug auf 2 für das Speichermakro 100 beschrieben und gezeigt wurden. Wie oben beschrieben, arbeiten der Adressen-Latch 1202, der Wortleitungs-Spaltendecoder 1204, die Lese/Schreibsteuerung 1208 und der Impulsgenerator 1206 bei der ersten Spannung VDDM. Zusätzlich arbeitet der Verfolgungspfad 1210 sowohl bei der ersten Spannung VDDM als auch bei der zweiten Spannung VDD. Wie in 10 gezeigt, umfasst die Steuerschaltung 1020_1 ferner Pegelwandler 902_1, 904_1 und BIST-Multiplexer 906_1 und 908_1. Die Pegelwandler 902_1 und 904_1 liegen vor dem Adressen-Latch 1202 und dem Impulsgenerator 1206, um die Steuereingänge von der peripheren Spannung, d.h. der zweiten Spannung VDD, die extern gegenüber dem Speichermakro 1000_1 ist, zu der ersten Spannung VDDM zu wandeln.
In den Datenpfaden 1010_1 liegen die Pegelwandler 1002_1 und 1004_1 vor dem Dateneingangs-Latch 1110' bzw. dem Dateneingangs-Latch 1122'. Als solche sind der Dateneingangs-Latch 1110' und der Dateneingangs-Latch 1122' so konfiguriert, dass sie bei der ersten Spannung VDDM arbeiten, was sich von dem Dateneingangs-Latch 1110 und dem Dateneingangs-Latch 1122 des Speichermakros 100 unterscheidet. Die BIST-Multiplexer 1006_1 und 1008_1 liegen vor den Pegelwandlern 902_1 und 904_1 und die BIST-Multiplexer 1006_1 und 1008_1 vor den Pegelwandlern 1002_1 und 1004_1. Daher arbeiten die BIST-Multiplexer 906_1, 908_1, 1006_1 und 1008_1 bei der zweiten Spannung VDD.
In einigen Ausführungsformen können die BIST-Multiplexer hinter den Pegelwandlern angeordnet sein. Eine Ausführungsform mit einer solchen Konfiguration ist in 11 gezeigt. Wie in 11 gezeigt, umfasst ein Speichermakro 1000_2 BIST-Multiplexer 906_2 und 908_2, die nach den Pegelwandlern 902_2 bzw. 904_2 liegen, und BIST-Multiplexer 1006_2 und 1008_2, die hinter den Pegelwandlern 1002_2 bzw. 1004_2 liegen. In dieser Ausführungsform arbeiten die BIST-Multiplexer 906_2, 908_2, 1006_2 und 1008_2 bei der ersten Spannung VDDM.
In einigen Ausführungsformen können die Pegelwandler alternativ nach Daten- oder Adressen-Latches angeordnet sein, um den Stromverbrauch weiter zu senken. Eine Ausführungsform mit einer solchen Konfiguration ist in 12 gezeigt. Wie in 12 gezeigt, umfasst ein Speichermakro 1000_3 einen Pegelwandler 904_3, der zwischen einem Adressen-Latch 1202' und dem Wortleitungs-Spaltendecoder 1204 liegt. Verglichen mit dem Adressen-Latch 1202, der bei der ersten Spannung VDDM arbeitet, ist der Adressen-Latch 1202' so konfiguriert, dass er bei der zweiten Spannung VDD arbeitet, und damit wird der Stromverbrauch des Adressen-Latchs 1202' weiter gesenkt. Zusätzlich umfasst das Speichermakro 1000_3 einen Pegelwandler 1002_3, der hinter dem Dateneingangs-Latch 1110 und vor dem Schreibtreiber 1108 liegt, und einen Pegelwandler 1004_3, der hinter dem Dateneingangs-Latch 1122 und vor dem Schreibtreiber 1120 liegt. Als solche sind der Dateneingangs-Latch 1110 und der Dateneingangs-Latch 1122 so konfiguriert, dass sie bei der zweiten Spannung VDD arbeiten, was sich von dem Dateneingangs-Latch 1110' und dem Dateneingangs-Latch 1122' des Speichermakros 1000_1 unterscheidet.
Einige Ausführungsformen der vorliegenden Offenbarung sehen einen Dual-Rail-Speicher vor, der bei einer ersten Spannung und einer zweiten Spannung arbeiten kann. Der Dual-Rail-Speicher umfasst: einen Speicherarray, der bei der ersten Spannung arbeitet; eine Wortleitungstreiberschaltung, die so konfiguriert ist, dass sie eine Wortleitung des Speicherarrays auf die erste Spannung treibt; einen Datenpfad, der so konfiguriert ist, dass er ein Eingangsdatensignal oder ein Ausgangsdatensignal überträgt, wobei der Datenpfad einen ersten Pegelwandler zum Wandeln des Eingangsdatensignals von der zweiten Spannung auf die erste Spannung umfasst; und eine Steuerschaltung, die so konfiguriert ist, dass sie Steuersignale an das Speicherarray, die Wortleitungstreiberschaltung und den Datenpfad liefert, wobei die Steuerschaltung einen zweiten Pegelwandler zum Wandeln eines Eingangssteuersignals von der zweiten Spannung zu der ersten Spannung umfasst; wobei der Datenpfad und die Steuerschaltung so konfiguriert sind, dass sie sowohl bei der ersten als auch bei der zweiten Spannung arbeiten, und die erste Spannung höher als die zweite Spannung ist.
Einige Ausführungsform der vorliegenden Offenbarung sehen ein Speichermakro vor. Das Speichermakro umfasst: eine Mehrzahl von Speicherarrays, die so konfiguriert sind, dass sie bei einer ersten Spannung arbeiten; einen Lesepfad, der so konfiguriert ist, dass er bei einer zweiten Spannung arbeitet; einen Schreibpfad, der so konfiguriert ist, dass er sowohl bei der ersten als auch bei der zweiten Spannung arbeitet, wobei der Schreibpfad einen ersten Pegelwandler zum Wandeln einer Leistungsdomäne von der zweiten Spannung auf die erste Spannung umfasst; eine Wortleitungstreiberschaltung, die so konfiguriert ist, dass sie eine Mehrzahl von Wortleitungen der Speicherarrays auf die erste Spannung treibt; und eine Steuerschaltung, die so konfiguriert ist, dass sie Steuersignale für die Speicherarrays, den Lesepfad, den Schreibpfad und die Wortleitungstreiberschaltung bereitstellt, wobei die Steuerschaltung einen zweiten Pegelumsetzer zum Umwandeln einer Leistungsdomäne von der zweiten Spannung auf die erste Spannung umfasst; wobei der Lesepfad so konfiguriert ist, dass er bei der zweiten Spannung arbeitet, wobei der Schreibpfad und die Steuerschaltung so konfiguriert sind, dass sie sowohl bei der ersten als auch bei der zweiten Spannung arbeiten.
Einige Ausführungsform der vorliegenden Offenbarung sehen ein hybrides Stromversorgungsverfahren zum Konfigurieren eines Dual-Rail-Speichers so vor, dass er bei einer ersten Spannung und einer zweiten Spannung arbeitet, wobei ein Speicherarray des Dual-Rail-Speichers bei der ersten Spannung arbeiten kann. Das Verfahren umfasst: Treiben einer Wortleitung des Speicherarrays zu der ersten Spannung; Wandeln eines Eingangsdatensignals oder eines Ausgangsdatensignals durch Wandeln des Eingangsdatensignals von der zweiten Spannung auf die erste Spannung; und Bereitstellen von Steuersignalen an den Speicherarray durch Wandeln eines Eingangssteuersignals von der zweiten Spannung auf die erste Spannung.
Das Vorangegangene beschreibt Elemente von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 62/220546 [0001]

Claims

Dual-Rail-Speicher, der bei einer ersten Spannung und einer zweiten Spannung arbeiten kann, wobei der Dual-Rail-Speicher umfasst: einen Speicherarray, der bei der ersten Spannung arbeitet, eine Wortleitungstreiberschaltung, die so konfiguriert ist, dass sie eine Wortleitung des Speicherarrays auf die erste Spannung treibt; einen Datenpfad, der so konfiguriert ist, dass er ein Eingangsdatensignal oder ein Ausgangsdatensignal überträgt, wobei der Datenpfad einen Pegelwandler zum Wandeln des Eingangsdatensignals von der zweiten Spannung auf die erste Spannung umfasst; und eine Steuerschaltung, die so konfiguriert ist, dass sie Steuersignale an den Speicherarray, für die Wortleitungstreiberschaltung und den Datenpfad bereitstellt, wobei die Steuerschaltung einen zweiten Pegelwandler zum Wandeln eines Eingangssteuersignals von der zweiten Spannung auf die erste Spannung umfasst; wobei der Datenpfad und die Steuerschaltung so konfiguriert sind, dass sie bei sowohl der ersten als auch bei der zweiten Spannung arbeiten, und die erste Spannung höher als die zweite Spannung ist.
Dual-Rail-Speicher nach Anspruch 1, der weiter einen ersten eingebauten Selbsttest-(BIST-)Multiplexer, der stromaufwärts des ersten Pegelwandlers liegt, und einen zweiten BIST-Multiplexer umfasst, der stromaufwärts des zweiten Pegelwandlers liegt.
Dual-Rail-Speicher nach Anspruch 1 oder 2, wobei der Datenpfad eine Schreibschaltung zum Übertragen des Eingangsdatensignals, eine Leseschaltung zum Übertragen des Ausgangsdatensignals und einen Bitleitungs-Vorlader umfasst.
Dual-Rail-Speicher nach Anspruch 3, wobei die Schreibschaltung einen Dateneingangs-Latch, einen Schreibtreiber und einen Schreibspalten-Mux umfasst.
Dual-Rail-Speicher nach Anspruch 4, wobei der Dateneingangs-Latch so konfiguriert ist, dass er das Eingangsdatensignal zwischenspeichert, das mit der zweiten Spannung angesteuert wird, und der erste Pegelwandler zwischen dem Dateneingangs-Latch und dem Schreibtreiber liegt.
Dual-Rail-Speicher nach Anspruch 4 oder 5, wobei der Dateneingangs-Latch so konfiguriert ist, dass er das Eingangsdatensignal zwischenspeichert, das mit der ersten Spannung angesteuert wird, und der erste Pegelwandler vor dem Dateneingangs-Latch liegt.
Dual-Rail-Speicher nach einem der Ansprüche 4 bis 6, wobei der Schreibtreiber so konfiguriert ist, dass er die zwischengespeicherten Eingangsdaten treibt, wobei eine Vorstufe des Schreibtreibers so konfiguriert ist, dass sie bei der zweiten Spannung arbeitet, und eine Nachstufe des Schreibtreibers so konfiguriert ist, dass sie bei der ersten Spannung arbeitet.
Dual-Rail-Speicher nach einem der Ansprüche 3 bis 7, wobei der Bitleitungs-Vorlader eine Bitleitung und eine komplementäre Bitleitung auf die zweite Spannung vorlädt, die zu einer Bitzelle des Speicherarrays gehören.
Dual-Rail-Speicher nach einem der Ansprüche 3 bis 8, wobei die Leseschaltung einen Lesespalten-Mux, einen Leseverstärker und einen Ausgangstreiber umfasst.
Dual-Rail-Speicher nach Anspruch 8, wobei der Leseverstärker und der Ausgangstreiber so konfiguriert sind, dass sie bei der zweiten Spannung arbeiten.
Speichermakro, umfassend: eine Mehrzahl von Speicherarrays, die so konfiguriert sind, dass sie bei einer ersten Spannung arbeiten; einen Lesepfad, der so konfiguriert ist, dass er bei einer zweiten Spannung arbeitet; einen Schreibpfad, der so konfiguriert ist, dass er sowohl bei der ersten als auch bei der zweiten Spannung arbeitet, wobei der Schreibpfad einen ersten Pegelwandler zum Umwandeln einer Leistungsdomäne von der zweiten Spannung auf die erste Spannung umfasst; eine Wortleitungstreiberschaltung, die so konfiguriert ist, dass sie eine Wortleitung des Speicherarrays auf die erste Spannung treibt; und eine Steuerschaltung, die so konfiguriert ist, dass sie Steuersignale den Speicherarrays, dem Lesepfad, dem Schreibpfad und der Wortleitungstreiberschaltung bereitstellt, wobei die Steuerschaltung einen zweiten Pegelwandler zum Wandeln einer Leistungsdomäne von der zweiten Spannung auf die erste Spannung umfasst; wobei der Lesepfad so konfiguriert ist, dass er bei der zweiten Spannung arbeitet, und der Schreibpfad und die Steuerschaltung so konfiguriert sind, dass sie sowohl bei der ersten als auch bei der zweiten Spannung arbeiten.
Speichermakro nach Anspruch 11, das weiter einen ersten BIST-Multiplexer, der stromaufwärts des ersten Pegelwandlers liegt, und einen zweiten BIST-Multiplexer umfasst, der stromaufwärts des zweiten Pegelwandlers liegt.
Speichermakro nach Anspruch 12, wobei der Schreibpfad einen Dateneingangs-Latch, einen Schreibtreiber und einen Schreibspalten-Mux umfasst.
Speichermakro nach Anspruch 13, wobei der Schreibtreiber so konfiguriert ist, dass er Eingangsdaten treibt, die von dem Dateneingangs-Latch zwischengespeichert werden, und der Schreibtreiber umfasst: Eine Vorstufe; und Eine Nachstufe, wobei die Vorstufe des Schreibtreibers so konfiguriert ist, dass sie bei der zweiten Spannung arbeitet, und die Nachstufe des Schreibtreibers so konfiguriert ist, dass sie bei der ersten Spannung arbeitet.
Speichermakro nach einem der Ansprüche 11 bis 14, wobei die Steuerschaltung einen Adressen-Latch, einen Wortleitungs-Spaltendecoder, einen Impulsgenerator, eine Lese/Schreibsteuerung und einen Verfolgungspfad umfasst.
Speichermakro nach Anspruch 15, wobei der Adressen-Latch, der Wortleitungs-Spaltendecoder, der Impulsgenerator und die Lese/Schreibsteuerung so konfiguriert sind, dass sie bei der ersten Spannung arbeiten, und der zweite Pegelwandler stromaufwärts des Adressen-Latches liegt.
Speichermakro nach Anspruch 16, wobei der Adressen-Latch so konfiguriert ist, dass er bei der zweiten Spannung arbeitet, und der Wortleitungs-Spaltendecoder, der Impulsgenerator und die Lese/Schreibsteuerung so konfiguriert sind, dass sie bei der ersten Spannung arbeiten, und der zweite Pegelwandler zwischen dem Adressen-Latch und dem Wortleitungs-Spaltendecoder liegt.
Hybrides Stromversorgungsverfahren zum Konfigurieren eines Dual-Rail-Speichers zum Betrieb bei einer ersten Spannung und einer zweiten Spannung, wobei ein Speicherarray des Dual-Rail-Speichers bei der ersten Spannung arbeiten kann, umfassend: Treiben einer Wortleitung des Speicherarrays auf die erste Spannung; Übertragen eines Eingangsdatensignals oder eines Ausgangsdatensignals durch Wandeln des Eingangsdatensignals von der zweiten Spannung auf die erste Spannung; und Bereitstellen von Steuersignalen an den Speicherarray durch Wandeln eines Eingangssteuersignals von der zweiten Spannung zu der ersten Spannung.
Verfahren nach Anspruch 18, wobei die erste Spannung höher als die zweite Spannung ist.
Verfahren nach Anspruch 18 oder 19, weiter umfassend: Schreiben des Eingangsdatensignals in den Speicherarray, umfassend: Zwischenspeichern des Eingangsdatensignals, das mit der zweiten Spannung angesteuert wird; und Treiben der zwischengespeicherten Eingangsdaten durch Verwenden einer Vorstufe, die bei der zweiten Spannung arbeitet, und Verwenden einer Nachstufe, die bei der ersten Spannung arbeitet.